專利名稱：半導體裝置、鑲嵌結構及互連線結構的形成方法
技術領域：
本發(fā)明有關于一種半導體裝置的制造方法，且有關于一種半導體制造工
藝中的鑲嵌(damascene)工藝。
背景技術：
隨著半導體元件密度的增加，導線的可用空間成為在裝置性能上的一個 潛在的限制因素，因此限制了多層導線以及鑲嵌與雙鑲嵌結構的發(fā)展。在鑲 嵌制造工藝中，通過平坦化步驟使金屬互連線形成于介電層中且各互連線互 相隔離。首先，在介電層中利用光刻技術定義互連線圖案，接著，沉積金屬 材料并填入溝槽中，多余的金屬材料可通過化學機械研磨法(CMP)平坦化
以去除。
雙鑲嵌工藝為鑲嵌工藝的改進方法，雙鑲嵌工藝利用如化學機械研磨法 的平坦化法形成金屬互連線的幾何形狀。 一般而言，雙相嵌制造工藝技術包 括介層洞優(yōu)先(via first)雙鑲嵌工藝或溝槽優(yōu)先(trench first)雙鑲嵌工 藝。在介層洞優(yōu)先的雙鑲嵌工藝中，首先，在介電層中形成介層洞開口且在 蝕刻停止層上方覆蓋金屬層，接著，進行溝槽形成步驟以形成介層洞開口及 溝槽的結構，之后，在介層洞開口及溝槽的結構中填入導電材料，以完成雙 鑲嵌結構。相反的，在溝槽優(yōu)先的雙鑲嵌工藝中，首先，在介電層中形成溝 槽，接著進行定義介層洞開口的步驟。
上述的現(xiàn)有雙鑲嵌工藝導致過多的工藝步驟，進而產生過高的制造及工 具成本。再者，上述的雙鑲嵌工藝會產生不好的電阻電容(RC)金屬互連線 性質以及必須使用高介電常數(shù)材料。
有鑒于上述理由及其他理由，目前亟需一種改善的雙鑲嵌工藝，其可避 免現(xiàn)有雙鑲嵌工藝的缺點。

發(fā)明內容
本發(fā)明的目的在于提供一種半導體裝置的形成方法，其可減少制作鑲嵌 結構的工藝步驟。
本發(fā)明提供一種半導體裝置的形成方法，包括提供半導體基底，該半 導體基底上具有圖案化保護層；在該圖案化保護層上形成介電層；在該介電 層上形成圖案化掩模層；以該圖案化掩模層為遮罩而蝕刻部分介電層，大約 蝕刻至該保護層的頂部，以形成溝槽；去除該圖案化保護層以形成介層洞開 口；在該溝槽及該介層洞開口中形成導電層，以形成雙鑲嵌結構。
如上所述的半導體裝置的形成方法，其中該圖案化保護層包括光刻膠材 料或介電材料。
如上所述的半導體裝置的形成方法，其中該圖案化保護層的蝕刻速率比 該介電層的蝕刻速率慢。
如上所述的半導體裝置的形成方法，其中該圖案化保護層的厚度約介于 10埃至8000埃之間。
如上所述的半導體裝置的形成方法，還包括在該半導體基底及該圖案化 保護層之間形成停止層。
如上所述的半導體裝置的形成方法，其中該停止層包括氮化物。
如上所述的半導體裝置的形成方法，還包括在形成圖案化掩模層之前， 在該介電層上形成抗反射涂布層。
如上所述的半導體裝置的形成方法，其中該圖案化掩模層包括光刻膠層。
本發(fā)明還提供一種半導體裝置的形成方法，包括提供半導體基底，該 半導體基底具有停止層形成于其上；在該停止層上形成圖案化保護層；在該 圖案化保護層上形成介電層；在該介電層上形成抗反射涂布層；在該抗反射 涂布層上形成圖案化掩模層；以該圖案化掩模層為遮罩而蝕刻部分抗反射涂 布層及介電層，且大約蝕刻至該保護層的頂部，以形成溝槽；去除該圖案化 保護層及部分停止層，以形成介層洞開口；在該溝槽及該介層洞開口中形成 導電層，以形成雙鑲嵌結構。
如上所述的半導體裝置的形成方法，其中該圖案化保護層包括聚合物、 光刻膠材料或介電材料。
如上所述的半導體裝置的形成方法，其中該圖案化保護層的蝕刻速率比
該介電層的蝕刻速率慢。
本發(fā)明還提供一種鑲嵌結構的形成方法，包括提供半導體基底，該半
導體基底具有停止層形成于其上；在該停止層上形成圖案化保護層；在該圖 案化保護層上形成介電層；在該介電層上形成抗反射涂布層；在該抗反射涂 布層上形成圖案化掩模層；以該圖案化掩模層為遮罩而蝕刻部分抗反射涂布 層及該介電層，大約蝕刻至該保護層的頂部，以形成溝槽；去除該圖案化保 護層及部分停止層，以形成介層洞開口；在該溝槽及該介層洞開口中形成導 電層，以形成雙鑲嵌結構。
本發(fā)明還提供一種互連線結構的形成方法，包括提供半導體基底，該 半導體基底具有停止層形成于其上；在該停止層上形成圖案化保護層；在該 圖案化保護層上形成介電層；在該介電層上形成抗反射涂布層；在該抗反射 涂布層上形成圖案化掩模層；以該圖案化掩模層為遮罩，蝕刻部分抗反射涂 布層及該介電層大約至該保護層的頂部，以形成溝槽；去除該圖案化保護層 及部分停止層，以形成介層洞開口；在該溝槽及該介層洞開口中形成導電層， 以形成雙鑲嵌結構。
應用本發(fā)明可以獲得較低的制造成本，并且本發(fā)明的鑲嵌結構具有良好 的電阻電容均勻性及低介電常數(shù)值。


圖l至圖6示出本發(fā)明實施 圖7示出本發(fā)明實施例的雙 其中，附圖標記說明如下-1 半導體基底； 3 停止層； 6 介電層； 10 圖案化掩模層；
14 溝槽開口；
18 導電材料。
具體實施例方式
的鑲嵌結構的制造工藝的剖面圖; 嵌結構的制造工藝流程圖。
2 金屬層；
4 圖案化保護層；
8 抗反射涂布層；
12 開口； 16 介層洞開口；
本實施例的操作方法及制造方法將在以下作詳盡的說明。然而，以下實 施例并非本發(fā)明唯一的運用，本實施例僅是說明實施本發(fā)明的特定方法，其 非用以限定本發(fā)明及專利范圍。
雖然本發(fā)明以在多層半導體裝置中形成鑲嵌結構的方法作為示例，然 而，本發(fā)明可以應用于單鑲嵌或雙鑲嵌的工藝中。本發(fā)明實施例將結合附圖 作更詳細的說明。
圖1示出本發(fā)明實施例的半導體晶片在形成雙鑲嵌結構的中間工藝階段 的剖面圖，其中半導體基底1具有金屬層2形成于其中，蝕刻停止層3形成 于金屬層2上方，圖案化的保護層4形成于蝕刻停止層3上方。金屬層2可 包括銅、鋁或其他導電材料。停止層或蝕刻停止層3可保護其下方的層，蝕 刻停止層3可包括氮化硅(SixNy)、氮氧化硅(SiON)、碳化硅(SiC)、 碳氧化硅(SiOC) 、 二氧化硅、熱氧化物、以四乙基硅酸鹽(TEOS)作為 反應氣體的氧化物或其他材料。蝕刻停止層3可通過化學氣相沉積法(CVD) 形成，例如等離子體增強化學氣相沉積法(PECVD)、低壓化學氣相沉積法
(LPCVD)或高密度等離子體化學氣相沉積法(HDPCVD)，蝕刻停止層3 的厚度約介于200埃(angstroms)至1000埃之間。
在蝕刻停止層3形成之后，形成保護層于蝕刻停止層3上方，并接著利 用光刻技術進行圖案化以形成圖案化的保護層4。圖案化的保護層4可包括 一層或多層，其包括聚合物、樹脂、光刻膠、正光刻膠、負光刻膠、硅、多 晶硅、二氧化硅、以TEOS作為反應氣體的氧化物、氮化硅、硼磷硅玻璃
(BPSG)、氟硅玻璃(FSG)、低介電常數(shù)介電質或其他材料。保護層4 的形成方法可包括選擇性外延生長(selective epitaxial growth, SEG)、化學 氣相沉積法、等離子體增強化學氣相沉積法、原子層沉積法(ALD)、物理 氣相沉積法(PVD)、電泳(electrophoresis)、旋轉涂布(spin-on coating)、 化學機械研磨法(CMP)、化學機械平坦化法或其他方法。任何本領域技術 人員了解保護層4具有足夠的厚度以形成及作為插塞(plug)。在實施例中， 保護層4的厚度約介于10埃至8000埃之間。優(yōu)選地，保護層4與后續(xù)形成 于保護層4上方的介電層具有不同蝕刻選擇性。在實施例中，保護層4的蝕 刻速率比其上的介電層的蝕刻速率慢。保護層4可通過摻雜各種元素以調整 保護層4的蝕刻選擇性。
請參照圖2，在保護層4上方形成介電層6，在介電層6上方形成抗反 射涂布(anti-reflective coating, ARC)層。介電層6可包括氧化物、低介電 常數(shù)(low-k)介電層或其他適用于半導體裝置的介電層，優(yōu)選地，介電層的 介電常數(shù)約小于3.2。舉例而言，介電層6可為一層或多層的介電層，例如
氫硅酸鹽類(hydrogen silsequioxane ， HSQ)、 甲基硅酸鹽類(methyl silsequioxane， MSQ)、 Black Diamond (Applied Materials of Santa Clara,
Clalifornia公司之產品)、氟硅玻璃(FSG)、磷硅玻璃(PSG)、聚四氟乙烯
(poly-tetrafluoroethylene )、苯并環(huán)丁烯(benzocyclobutene)、干凝膠(Xerogel)、
氣凝膠(Aerogel)、氟的非晶硅碳膜(amorphous fluorinated carbon)、雙苯 并環(huán)丁烯(bis-benzocyclobuten)、聚對二甲苯(parylene)或SiLK (Dow Chemical of Midland, Michigan公司之產品)。介電層6可通過化學氣相沉積 法、等離子體增強化學氣相沉積法、原子層沉積法、脈沖激光沉積法(PLD)、 旋轉涂布法或其他方法形成，之后，利用化學機械研磨法進行平坦化工藝。 在實施例中，介電層6的厚度約介于3000埃至10000埃之間。
可選擇性的在介電層6上方形成襯層，此襯層可為底部抗反射涂布 (BARC)層或抗反射涂布(ARC)層8。 ARC層8可形成于介電層與光刻 膠層之間，以降低光刻工藝中不需產生的反射。ARC層8可包括無機材料， 例如氮氧化硅(SiON)、碳氧化硅(SiON)、氮化硅(SiN)、氮化鉭(TaN) 或其他適用的抗反射涂布及/或硬掩模材料。舉例而言，可通過等離子體增強 化學氣相沉積法或低壓化學氣相沉積法在介電層6上方形成厚度約介于200 埃至800埃之間的ARC層8。抗反射涂布層的形成取決于光刻工藝的條件， 所屬領域技術人員可依據(jù)光刻工藝的條件形成抗反射涂布層。
請參照圖3，在ARC層8上方形成具有開口 12的圖案化掩模層10。通 過現(xiàn)有技術在ARC層8上方沉積光刻膠層，之后，通過現(xiàn)有的光刻技術圖 案化此光刻膠層，以形成圖案化的掩模層或光刻膠層10，任何適合的光刻膠 材料皆可利用。圖案化掩模層10的開口 12可用于形成溝槽、介層洞開口、 接觸窗、或其他圖案化的元件。
接著進行蝕刻工藝以形成雙鑲嵌結構的開口，請參照圖4，利用圖案化 掩模層10為遮罩，蝕刻部分ARC層8及介電層6，且大約蝕刻至保護層4 的頂部表面，以形成溝槽開口 14。此蝕刻工藝可為任何適用的蝕刻方法，例
如可利用干蝕刻、濕蝕刻或化學蝕刻去除部分ARC層8及介電層6。舉例而
言，溝槽開口 14可形成于等離子體環(huán)境，此等離子體環(huán)境具有反應氣體如 氯化氫(HC1)、溴化氫(HBr) 、 二氧化硫(S02)、氟化硫(SF6)及/或 其他反應物?；蛘?，溝槽開口 14可通過化學蝕刻法形成，此化學蝕刻法包 括具有磷酸(H3P04)、氫氧化銨(NH4OH)、氫氟酸(HF)、硫酸(H2S04) 或其他化學品的環(huán)境。
進行蝕刻工藝之后，可通過去除方法剝除光刻膠層或掩模層10，例如可 利用灰化法(ashing)去除掩模層IO。接著，去除保護層4以形成介層洞開 口 16，并且部分蝕刻停止層3亦被去除，如圖5所示?？衫玫入x子體蝕刻 法、化學蝕刻法、熱燃燒(thermal bum-out)或其他技術去除保護層4，舉 例而言，保護層4以含氧等離子體去除；或者，保護層4在等離子體環(huán)境中 去除，此等離子體環(huán)境包括反應氣體如氯化氫(HC1)、溴化氫(HBr) 、 二 氧化硫(S02)、氯(Cl2)、氟化硫(SF6)、全氟碳化物(perfluorocarbons) 及/或其他反應物。在其他實施例中，可利用化學蝕刻法去除保護層4，此化 學蝕刻法包括磷酸、(H3P04)、氫氧化銨(NH4OH)、氯化氫(HC1)、 氫氟酸(HF)、硫酸(H2S04)、過氧化氫(H202)、去離子水或其他化學 品。去除部分蝕刻停止層3可允許后續(xù)形成的插塞與金屬層2電連接。蝕刻 停止層3可利用任何適用的蝕刻法去除。
在溝槽開口 14或介層洞開口 16中填入插塞或導電材料18，以形成雙鑲 嵌結構，如圖6所示。導電材料18可通過物理氣相沉積法、化學氣相沉積 法、等離子體增強化學氣相沉積法、原子層沉積法、脈沖激光沉積法、旋轉 涂布法及/或其他技術形成。導電材料18可包括一層或多層的導電材料。舉 例而言，導電材料18可包括阻擋(barrier)層及塊狀(bulk)填充材料。阻 擋層可包括鈦、氮化鎢、碳化硅、碳氧硅化物及/或其他材料。塊狀填充材料 可包括鋁、銅、金、銀、奈米碳管或其他材料。在形成插塞之后，可通過化 學機械研磨法研磨鑲嵌結構，以平坦化晶片表面并準備在多層半導體裝置中 形成另一層或層次(level)的表面。上述的制造工藝步驟可重復以形成多層 互連線(interconnects)。
圖7顯示本發(fā)明實施例的雙鑲嵌結構的制造工藝流程圖。制造工藝70 首先由步驟71開始，在步驟71中，提供基底且在基底上形成蝕刻停止層。
在步驟72中，在蝕刻停止層上形成圖案化保護層。在步驟73中，在圖案化 保護層上形成介電層。在步驟74中，在介電層上形成抗反射涂布層。在步 驟75中，在抗反射涂布層上形成圖案化掩模層。在步驟76中，蝕刻部分抗 反射涂布層及介電層以形成溝槽開口。在步驟77中，去除保護層及部分蝕 刻停止層以形成介層洞開口。在步驟78中，在介層洞開口及溝槽開口中形 成導電層以形成雙鑲嵌結構。
本發(fā)明的實施例可應用于半導體制造工藝的鑲嵌工藝，其相比現(xiàn)有的雙 鑲嵌工藝而言使用較少的制造工藝步驟。通過應用本發(fā)明實施例的鑲嵌制造 工藝，可獲得較低的制造及工具成本，并且鑲嵌結構具有良好的電阻電容 (RC)均勻性及低介電常數(shù)值。
雖然本發(fā)明已以優(yōu)選實施例公開如上，然其并非用以限定本發(fā)明，所屬 領域技術人員，在不脫離本發(fā)明的精神和范圍內，當可作變更與修飾，因此 本發(fā)明的保護范圍當視后附的權利要求書所界定的范圍為準。
權利要求
1.一種半導體裝置的形成方法，包括提供半導體基底，該半導體基底上具有圖案化保護層；在該圖案化保護層上形成介電層；在該介電層上形成圖案化掩模層；以該圖案化掩模層為遮罩而蝕刻部分介電層，大約蝕刻至該保護層的頂部，以形成溝槽；去除該圖案化保護層以形成介層洞開口；在該溝槽及該介層洞開口中形成導電層，以形成雙鑲嵌結構。
2. 如權利要求1所述的半導體裝置的形成方法，其中該圖案化保護層包 括光刻膠材料或介電材料。
3. 如權利要求1所述的半導體裝置的形成方法，其中該圖案化保護層的 蝕刻速率比該介電層的蝕刻速率慢。
4. 如權利要求1所述的半導體裝置的形成方法，其中該圖案化保護層的 厚度約介于10埃至8000埃之間。
5. 如權利要求1所述的半導體裝置的形成方法，還包括在該半導體基底 及該圖案化保護層之間形成停止層。
6. 如權利要求5所述的半導體裝置的形成方法，其中該停止層包括氮化物。
7. 如權利要求1所述的半導體裝置的形成方法，在形成圖案化掩模層之 前，還包括在該介電層上形成抗反射涂布層。
8. 如權利要求1所述的半導體裝置的形成方法，其中該圖案化掩模層包 括光刻膠層。
9. -一種半導體裝置的形成方法，包括 提供半導體基底，該半導體基底具有停止層形成于其上； 在該停止層上形成圖案化保護層； 在該圖案化保護層上形成介電層；在該介電層上形成抗反射涂布層； 在該抗反射涂布層上形成圖案化掩模層；以該圖案化掩模層為遮罩而蝕刻部分抗反射涂布層及介電層，且大約蝕 刻至該保護層的頂部，以形成溝槽；去除該圖案化保護層及部分停止層，以形成介層洞開口；在該溝槽及該介層洞開口中形成導電層，以形成雙鑲嵌結構。
10. 如權利要求9所述的半導體裝置的形成方法，其中該圖案化保護層 包括聚合物、光刻膠材料或介電材料。
11. 如權利要求9所述的半導體裝置的形成方法，其中該圖案化保護層 的蝕刻速率比該介電層的蝕刻速率慢。
12. —種鑲嵌結構的形成方法，包括 提供半導體基底，該半導體基底具有停止層形成于其上； 在該停止層上形成圖案化保護層； 在該圖案化保護層上形成介電層；在該介電層上形成抗反射涂布層； 在該抗反射涂布層上形成圖案化掩模層；以該圖案化掩模層為遮罩而蝕刻部分抗反射涂布層及介電層，大約蝕刻 至該保護層之頂部，以形成溝槽；去除該圖案化保護層及部分停止層，以形成介層洞開口； 在該溝槽及該介層洞開口中形成導電層，以形成雙鑲嵌結構。
13. —種互連線結構的形成方法，包括 提供半導體基底，該半導體基底具有停止層形成于其上； 在該停止層上形成圖案化保護層； 在該圖案化保護層上形成介電層；在該介電層上形成抗反射涂布層； 在該抗反射涂布層上形成圖案化掩模層；以該圖案化掩模層為遮罩，蝕刻部分抗反射涂布層及介電層大約至該保 護層的頂部，以形成溝槽；去除該圖案化保護層及部分停止層，以形成介層洞開口； 在該溝槽及該介層洞開口中形成導電層，以形成雙鑲嵌結構。
全文摘要
本發(fā)明提供一種半導體裝置、鑲嵌結構及互連線結構的形成方法，其中該半導體裝置的形成方法，包括提供半導體基底，該半導體基底上具有圖案化保護層；在該圖案化保護層上形成介電層；在該介電層上形成圖案化掩模層；以該圖案化掩模層為遮罩而蝕刻部分介電層，大約蝕刻至該保護層的頂部，以形成溝槽；去除該圖案化保護層以形成介層洞開口；在該溝槽及該介層洞開口中形成導電層，以形成雙鑲嵌結構。應用本發(fā)明可以獲得較低的制造成本，并且本發(fā)明的鑲嵌結構具有良好的電阻電容均勻性及低介電常數(shù)值。
文檔編號H01L21/768GK101188209SQ20071009704
公開日2008年5月28日 申請日期2007年4月12日 優(yōu)先權日2006年11月21日
發(fā)明者林志翰, 胡弘龍, 賴高廷, 陳建全 申請人:臺灣積體電路制造股份有限公司