專利名稱：一種FinFET結(jié)構(gòu)和制作FinFET結(jié)構(gòu)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件領(lǐng)域；更具體而言，本發(fā)明涉及FinFET 器件結(jié)構(gòu)和制作FinFET結(jié)構(gòu)的方法。
背景技術(shù)：
FinFET (鰭形場效應(yīng)晶體管)是一種新興的技術(shù)，它使得器件更 小，性能更高。FinFET結(jié)構(gòu)包括狹窄而孤立的硅條(鰭片)，鰭片的兩 側(cè)帶有柵極?，F(xiàn)有技術(shù)的FinFET結(jié)構(gòu)是在絕緣體上硅(SOI)基片上 形成的。然而，在SOI基片上制作的FinFET會經(jīng)受浮體效應(yīng)。絕緣 體上硅基片上FinFET的浮體效應(yīng)存儲電荷，它是器件歷史的函數(shù)。 同樣，浮體FinFET經(jīng)受門坎電壓，這種電壓又4艮難預(yù)測和控制，并 且隨時(shí)間而變化。體電荷存儲效應(yīng)導(dǎo)致在幾何尺寸一致的相鄰器件間 的動(dòng)態(tài)亞Vt (SubVt)漏泄及Vt失配。在塊珪基片上制作的FinFET不 會經(jīng)受浮體效應(yīng)，但它們會經(jīng)受大大增加的源/漏區(qū)與基片間的電容。 增加的源/漏區(qū)與基片間的電容是一種寄生效應(yīng)，會導(dǎo)致性能(速度) 的降低。
因此，對無浮體效應(yīng)且降低了寄生電容的FinFET器件以及制作 FinFET器件的方法來說，存在著需求。

發(fā)明內(nèi)容
本發(fā)明的第一方面是一種結(jié)構(gòu)，包括FinFET,具有一個(gè)在塊 硅基片上形成的硅體；硅體與基片之間的體接觸；以及在硅體內(nèi)形成 并通過鰭片下電介質(zhì)層與基片隔離的第一與第二源/漏區(qū)。
本發(fā)明的第二方面是一種結(jié)構(gòu)，包括單晶硅鰭片，其在平行于 塊硅基片頂表面的第一方向上延伸，鰭片在第一與第二源/漏區(qū)之間擁
平行于基片頂表面的第二方向上延伸 并橫穿過溝道區(qū)域，第二方向與第一方向不同；位于柵電極與鰭片之 間的柵極電介質(zhì)層；至少鰭片的部分溝道區(qū)域與基片形成直接的物理 及電接觸；位于至少部分第一源/漏區(qū)與基片之間以及位于至少部分第 二源/漏區(qū)與基片之間的電介質(zhì)層。
本發(fā)明的第三方面是一種方法，包括在硅基片頂表面上形成硅 鰭片，在鰭片的相對側(cè)壁上形成柵極電介質(zhì)；在鰭片的溝道區(qū)域上形 成一個(gè)柵電極，柵電極與鰭片的相對側(cè)壁上的柵極電介質(zhì)層形成直接 的物理接觸；在溝道區(qū)域的第一側(cè)的鰭片內(nèi)形成第一源/漏區(qū)，在溝道 區(qū)域的第二側(cè)的鰭片內(nèi)形成第二源/漏區(qū)。從至少部分第一與第二源/ 漏區(qū)下方底切一部分基片以形成空隙；以及用絕緣材料填充空隙。


本發(fā)明的特征在附加權(quán)利要求中進(jìn)行了闡明。然而，在結(jié)合附圖 閱讀本發(fā)明的時(shí)候，通過參照下列說明性的實(shí)施例的詳細(xì)描述，能更 好地理解發(fā)明本身，其中
圖1A至1F是闡明根據(jù)本發(fā)明的實(shí)施例在制作FinFET初始步 驟的橫截面圖2是圖1F中闡明的結(jié)構(gòu)的三維等角圖3是圖2中闡明的結(jié)構(gòu)經(jīng)過附加制作步驟后的三維等角圖4是頂視圖，圖5A、 5B、 5C和5D是圖3中闡明的結(jié)構(gòu)分別 沿著直線5A-5A、 5B-5B、 5C-5C和5D-5D剖切后的橫截面圖6是頂視圖，圖7A、 7B、 7C和7D分別是圖4、 5A、 5B、 5C 和5D中闡明的結(jié)構(gòu)經(jīng)過附加處理后分別沿著直線7A-7A、 7B-7B、 7C-7C和7D-7D剖切后的橫截面圖8是頂視圖，圖9A、 9B、 9C和9D分別是圖6、 7A、 7B、 7C 和7D中闡明的結(jié)構(gòu)經(jīng)過附加處理后分別沿著直線9A-9A、 9B-9B、 9C-9C和9D-9D剖切后的橫截面圖；以及
圖10是頂視圖，圖IIA、 IIB、 11C和11D分別是圖8、 9A、 9B、
9C和9D中闡明的結(jié)構(gòu)經(jīng)過附加處理后分別沿著直線11A-11A、 11B-11B、 11C-11C和11D-11D剖切后的橫截面圖。
具體實(shí)施例方式
圖1A至1F是橫截面圖，闡明根據(jù)本發(fā)明的實(shí)施例制作FinFET 的初始步驟。在圖1A中，在塊硅基片100上形成的是焊盤二氧化硅 層105，在焊盤二氧化硅層上形成的是焊盤氮化硅層110。塊硅基片被 定義為單塊單晶硅。貫穿焊盤二氧化硅層105及焊盤氮化硅層110形 成的是電介質(zhì)淺槽隔離(STI)層115。環(huán)繞STI115側(cè)面和底表面(而 非頂表面)顯示的是任選的電介質(zhì)襯墊(liner)120。形成STI115可以 通過在焊盤二氧化硅105和氮化硅110層中通過照相平版限定開口 ， 刻蝕(比如，通過活性離子刻蝕(RIE))出槽到基片IOO中基片沒有焊盤 層保護(hù)的地方，用電介質(zhì)回填槽并進(jìn)行化學(xué)機(jī)械拋光(CMP)，使得STI 的頂表面與焊盤氮化硅層的頂表面共面。
在一個(gè)實(shí)例中，焊盤氧化物層105是通過基片IOO的熱氧化形成 的，厚度為大約5 nm至大約20 nm。在一個(gè)實(shí)例中，焊盤氮化硅層 110是通過化學(xué)氣相沉積(CVD)形成的，厚度為大約50 nm至大約500 nm。在一個(gè)實(shí)例中，STI 115包括CVD氧化物，如原硅酸四乙脂 (TEOS)或高密度等離子體(HDP)氧化物。在一個(gè)實(shí)例中，襯墊120包 括小于50nm厚的二氧化硅或氮化硅，或是雙層結(jié)構(gòu)，氮化硅在上， 二氧化硅在下。在一個(gè)實(shí)例中，STI 115的厚度為大約50 nm至大約 500 nm。然后，焊盤氮化硅層110相對氧化物選擇性地(selective to oxide)剝離，并對STI 115進(jìn)行平面化，使其與焊盤氧化物層105的頂 表面大體上同平面。
圖1B中，在焊盤氧化物110， STI115上以及(如果存在的話) 在襯墊120的暴露邊緣上沉積刻蝕停止層125，在刻蝕停止層上沉積 芯軸層130。在一個(gè)實(shí)例中，刻蝕停止層包括CVD氮化硅，其厚度為 大約2 nm至大約10 nm。在一個(gè)實(shí)例中，芯軸層130是上述的CVD 氧化物，其厚度大約為100nm至500 nm。芯軸層的厚度決定了后續(xù)
形成的硅鰭片的高度(高過現(xiàn)時(shí)的塊硅100/焊盤二氧化硅層125界 面)。
圖1C中，槽135刻蝕貫穿芯軸130以及刻蝕停止層125，暴露 槽底部的基片100。在一個(gè)實(shí)例中，槽135的寬度"W"為大約20 nm 至大約100 nm。寬度"W，，限定了后續(xù)形成的硅鰭片的寬度(小于任何 后續(xù)的側(cè)壁氧化物，如果有的話)。
圖1D中，被管帽145覆蓋的單晶硅鰭片140形成在槽135中。 鰭片140的形成可通過選擇性的外延生長到高于芯軸130的頂表面， 并隨后進(jìn)行平面化及凹陷RIE。在一個(gè)實(shí)例中，鰭片140的頂端在芯 軸130頂表面的下方凹進(jìn)大約20mn至大約100 nm。在一個(gè)實(shí)例中， 管帽145可通過CVD沉積足夠厚度的氮化硅而滿溢凹進(jìn)，并隨后進(jìn) 行CMP,使得管帽145的頂表面與芯軸130的頂表面共面?；蛘?，可 以選擇形成多晶硅鰭片而不是單晶硅鰭片。
圖1E中，芯軸130(見圖1D)被去除了。在一個(gè)實(shí)例中，當(dāng)芯軸 130是氧化物而管帽145及刻蝕停止層125是氮化硅時(shí)，釆用RIE選 擇性去除芯軸，使得氧化物的刻蝕快于氮化硅的刻蝕。或者，芯軸130 可以選擇通過濕法刻蝕工藝去除(即，當(dāng)芯軸130是二氧化硅時(shí)使用氬 氟酸水溶液)。然后，釆用RIE選擇性去除刻蝕停止層125,使得氮化 硅的刻蝕快于二氧化硅的刻蝕，其中管帽145(見圖1D)被減薄以形成 管帽145A。
圖1F中，柵極電介質(zhì)層150形成于鰭片140的側(cè)壁上。本例中， 柵極電介質(zhì)層150是熱生成二氧化硅，因而暴露的基片IOO的薄層區(qū) 域也被氧化了?；蛘?，可以沉積柵極電介質(zhì)層150。在沉積柵極電介 質(zhì)層的例子中，柵極電介質(zhì)層150可以是高K(介電常數(shù))材料，這種 情況下的實(shí)例包括但不僅限于金屬氧化物，如TazOs、 BaTi03、 Hf02、 Zr02、 A1203，或是金屬珪酸鹽，如HfSM3y或HfSixOyNz又或是這些 層的組合。高K電介質(zhì)材料的相對電容率大約在10以上。在一個(gè)實(shí) 例中，柵極電介質(zhì)層150的厚度為大約0.5 nm至大約20 nm。
接著，柵極150的形成橫穿鰭片140,覆蓋層160形成于柵極的
頂端(而不是側(cè)壁)(見圖2)。在一個(gè)實(shí)例中，柵極155包括摻雜或未摻 雜的多晶硅或高硅化物的金屬層，且至少厚度足夠可以覆蓋鰭片140 的側(cè)壁。在一個(gè)實(shí)例中，覆蓋層160是氮化硅，其厚度為大約100nm 至大約500 nm。
圖2是圖1F中闡明的結(jié)構(gòu)的三維等角圖。圖2中，柵極155及 覆蓋層與鰭片140交叉。在一個(gè)實(shí)例中，鰭片140與柵極155彼此正 交。在一個(gè)實(shí)例中，鰭片140與柵極155以鰭片晶面所定義的角度交 叉。在一個(gè)實(shí)例中，柵極155與覆蓋層160通過柵極的覆蓋 (blanket)CVD沉積而形成，隨后進(jìn)行CMP、覆蓋層的覆蓋CVD沉積、 照相平版及刻蝕工藝以限定柵極和覆蓋層。
圖3是圖2中闡明的結(jié)構(gòu)經(jīng)過附加制作步驟后的三維等角圖。圖 3中，源/漏區(qū)180通過離子注入形成，然后，第一保護(hù)層165在鰭片 140和柵極155暴露的側(cè)壁上形成，第二保護(hù)層170在柵極155側(cè)壁 上的第一保護(hù)層165的上面形成，分隔片(spacer)175形成于與覆蓋層 160相鄰的第一和第二保護(hù)層165和170的頂邊上。第一和第二保護(hù) 層165和170以及分隔片175的形成可通過以下一個(gè)實(shí)例而實(shí)現(xiàn)
(1) 實(shí)施氮化硅的覆蓋CVD沉積以形成一整層的(a blanket of layer)第一保護(hù)層165;
(2) 實(shí)施氧化物的覆蓋CVD沉積(如前所述)以在一整層的第一 保護(hù)層165上形成一整層的(a blanket of layer)第二保護(hù)層170;
(3) 對CVD氧化物實(shí)施CMP以露出覆蓋層160;
(4) 實(shí)施RIE凹陷刻蝕，使覆蓋層160凹進(jìn)CVD氧化物頂表面
下；
(5) 實(shí)施氮化硅的覆蓋CVD沉積，并隨后進(jìn)行分隔片RIE以形 成分隔片175;以及
(6) 實(shí)施RIE去除所有沒有受到分隔片175保護(hù)的CVD氧化物。 圖4是頂視圖，圖5A、 5B、 5C和5D是圖3中闡明的結(jié)構(gòu)分別
沿著直線5A-5A、 5B-5B、 5C-5C和5D-5D剖切后的橫截面圖；應(yīng)當(dāng) 指出，圖5B、 5C和5D中，源/漏區(qū)邊界180以短虛線表示。圖5A
和5D中，基片100與鰭片140的界面以長虛線表示，盡管該界面由 于鰭片的外延生長無法檢測出來。把它顯示出來是為了進(jìn)行參照。圖 5A和5D中，鰭片140內(nèi)的柵極155下方也存在溝道區(qū)域185。
圖6是頂視圖，圖7A、 7B、 7C和7D分別是圖4、 5A、 5B、 5C 和5D中闡明的結(jié)構(gòu)經(jīng)過附加處理后分別沿著直線7A-7A、 7B-7B、 7C-7C和7D-7D剖切后的橫截面圖。圖7A和7D分別與圖5A和5D 一致。圖6、 7B和7C中，槽7C已經(jīng)被刻蝕入基片100，其深度為"D"， 例如，無論基片是否暴露，利用RIE對硅的選擇性刻蝕要快于二氧化 硅和氮化硅(見圖4、圖5B和5C)。在一個(gè)實(shí)例中，"D，，值為大約50 nm 至大約250 nm。在一個(gè)實(shí)例中，"D"值大約為STI115 厚度的一 半(或是STI 115與襯墊120總厚度的一半，如果襯墊120存在的話)。 鰭片140由管帽145A、柵極電介質(zhì)層150以及保護(hù)層165防護(hù)以免刻 蝕，而柵極155由第一和笫二保護(hù)層165和170，以及管帽160和分 隔片175防護(hù)以免刻蝕。
圖8是頂視圖，圖9A、 9B、 9C和9D分別是圖6、 7A、 7B、 7C 和7D中闡明的結(jié)構(gòu)經(jīng)過附加處理后分別沿著直線9A-9A、 9B-9B、 9C-9C和9D-9D剖切后的橫截面圖。圖9A與圖7A—致。圖8、 9B、 9C和9D中，硅已經(jīng)過了濕法刻蝕，槽190被擴(kuò)大(見圖7B和7C)， 形成了槽190A并在源/漏區(qū)180對鰭片140底切，留下了硅基座195， 用于連接鰭片140與溝道區(qū)域185處的基片100?；?95有一個(gè)邊 緣200，如圖8中的虛線所示。取決于底切的量，源/漏區(qū)180可以被 完全或者部分底切，并且基座195的橫截面積可以改變?？梢杂幸部?以沒有溝道區(qū)域185的底切。比如說，溝道區(qū)域185被部分底切，而 源/漏區(qū)(未在圖9中示出)則被完全底切，不再出現(xiàn)在圖9D中。部分 基片100和鰭片140在底切工藝中被去除。可進(jìn)行各向同性的底切， 比如，利用硝酸和氫氟酸的混合液進(jìn)行濕法刻蝕或利用CF4或SF4進(jìn) 行RIE。或者，可以選擇利用強(qiáng)堿，如氬氧化鉀或刻蝕硅的[001晶面 要快于001晶面的羥化四甲銨的水溶液或乙醇溶液進(jìn)行濕法刻蝕，實(shí) 現(xiàn)各向異性的底切。基座195提供了溝道區(qū)域185和基片100之間導(dǎo) 電體接觸，有效地消除了浮體效應(yīng)。
圖10是頂視圖，圖11A、 11B、 11C和11D分別是圖8、 9A、 9B、 9C和9D中闡明的結(jié)構(gòu)經(jīng)過附加處理后分別沿著直線11A-11A、 11B-11B、 11C-11C和11D-11D剖切后的橫截面圖。圖10、 IIA、 IIB、 11C和11D中，沉積了電介質(zhì)層205，填充(如圖所示)或部分填充(未 示出)了槽190A的底切區(qū)域。電介質(zhì)層205的頂表面與覆蓋層160的 頂表面共面。在一個(gè)實(shí)例中，電介質(zhì)層205通過保形CVD氧化物沉 積(如TEOS或HDP)以及隨后的CMP而成。允許不完全填充底切區(qū) 域190A而留下空隙，這是因?yàn)闅埩舻碾娊橘|(zhì)205會封閉任何空隙。 不論是否完全填充空隙還是仍含有空隙，鰭片140與源/漏區(qū)180下方 的基片IOO之間的距離"T"(見圖IID)都極大地降低了鰭片與基片之間 的寄生電容。在一個(gè)實(shí)例中，"T"值為大約50nm至大約250 nm。
與FinFET的接觸(雖未示出，但在本技術(shù)領(lǐng)域中是眾所周知 的)，可以通過形成穿過電介質(zhì)層205、覆蓋層145A和160直到源/ 漏區(qū)180和柵極155的接觸通孔形成，用金屬(例如，阻擋層襯墊和鴒) 填充通孔并進(jìn)行CMP。接下來，根據(jù)本發(fā)明的實(shí)施例，通過完成含有 FinFET器件的集成電路芯片而建立包括形成多層布線和介入電介質(zhì) 層在內(nèi)的標(biāo)準(zhǔn)處理工藝。
因此，本發(fā)明的實(shí)施例提供了 FinFET器件及其制作方法，所制 作的FinFET器件無浮體效應(yīng)且降低了寄生電容。
以上給出了本發(fā)明實(shí)施例的描述，以d更理解本發(fā)明。應(yīng)該明確的 是，本發(fā)明并不只限于此處所描述的特殊實(shí)施例，而是可以做各種不 偏離本技術(shù)領(lǐng)域范疇的、對本領(lǐng)域技術(shù)人員來說是顯而易見的修正、
重整以及替代。因此，規(guī)定下列的權(quán)力要求涵蓋了所有這種符合本發(fā) 明精髓和范疇的修正和變更。
權(quán)利要求
1.一種結(jié)構(gòu)，包括FinFET，它具有形成于塊硅基片上的硅體；一個(gè)所述硅體與所述基片之間的體接觸；以及形成于所述硅體內(nèi)并通過所述鰭片下的電介質(zhì)層而與所述基片隔離的第一和第二源/漏區(qū)。
2. 權(quán)利要求1的結(jié)構(gòu)，其中所述硅體包括單晶硅或多晶硅，所 述基片包括單晶硅。
3. 權(quán)利要求l的結(jié)構(gòu)，其中所述襯底包括所述基片上的外延層。
4. 權(quán)利要求l的結(jié)構(gòu)，其中所述電介質(zhì)層在所述基片頂表面下 延伸并進(jìn)入所述基片。
5. 權(quán)利要求1的結(jié)構(gòu)，其中所述體接觸包括接觸所述FinFET 的溝道區(qū)域的所述基片的基座(pedestal)，所述溝道區(qū)域位于所述第一 和第二源/漏區(qū)之間以及所述FinFET的柵電極下方。
6. —種結(jié)構(gòu)，包括單晶硅鰭片，沿著平行于塊硅基片頂表面的第一方向延伸，所述 鰭片具有位于第一和第二源/漏區(qū)之間的溝道區(qū)域；導(dǎo)電的柵電極，沿著平行于所述基片所述頂表面的第二方向延 伸，并橫穿過所述溝道區(qū)域，所述第二方向與所述第一方向不同；位于所述柵電極和所述鰭片間的柵極電介質(zhì)；至少所述鰭片的所述溝道區(qū)域的一部分與所述基片形成直接的 物理和電接觸；以及電介質(zhì)層，位于所述第一源/漏區(qū)的至少一部分和所述基片之間， 以及所述第二源/漏區(qū)的至少 一部分和所述基片之間。
7. 權(quán)利要求6的結(jié)構(gòu)，其中所述電介質(zhì)層在所述溝道區(qū)域的一 部分的下方延伸。
8. 權(quán)利要求6的結(jié)構(gòu)，其中所述柵極電介質(zhì)形成于所述鰭片的 相對側(cè)壁上，所迷柵電極與所述鰭片的所述相對側(cè)壁上的所述柵極電 介質(zhì)形成直接的物理接觸，并通過所述鰭片的頂表面。
9. 權(quán)利要求6的結(jié)構(gòu)，進(jìn)一步包含所述電介質(zhì)層中的空隙。
10. 權(quán)利要求6的結(jié)構(gòu)，其中所述電介質(zhì)層在所述基片的所述頂 表面下方延伸并進(jìn)入所述基片。
11. 權(quán)利要求6的結(jié)構(gòu)，其中所述電介質(zhì)層在所述鰭片底表面以 上延伸并進(jìn)入所述鰭片。
12. 權(quán)利要求6的結(jié)構(gòu)，其中所述鰭片底表面與所述基片的所述 頂表面形成直接的物理和電接觸。
13. —種方法，包括 在硅基片頂表面形成硅鰭片； 在所述鰭片的相對側(cè)壁上形成柵極電介質(zhì)； 在所述鰭片的溝道區(qū)域上形成一個(gè)柵電極，所述柵電極與所迷鰭片的所述相對側(cè)壁上的所述柵極電介質(zhì)層形成直接的物理接觸；在所述鰭片內(nèi)所述溝道區(qū)域的第一側(cè)上形成第一源/漏區(qū)，在所述鰭片內(nèi)所述溝道區(qū)域的第二側(cè)上形成第二源/漏區(qū)；從所述第一和第二源/漏區(qū)的至少一部分的下方去除所述基片的一部分，以形成空隙；并且 用電介質(zhì)材料填充所述空隙。
14. 權(quán)利要求13的方法，其中所述鰭片通過硅的外延沉積而成。
15. 權(quán)利要求13的方法，其中所述的去除所述基片的一部分包括實(shí)施第一刻蝕以形成在所述鰭片的相對側(cè)壁上進(jìn)入所述基片但 不在所述柵電極下方的槽；以及實(shí)施第二次刻蝕，通過側(cè)向刻蝕所述槽的側(cè)壁實(shí)現(xiàn)底切所述鰭片。
16. 權(quán)利要求15的方法，其中所述第二刻蝕從暴露在所述第二 次刻蝕下的所述鰭片區(qū)域內(nèi)的所述鰭片的所述底表面去除一層。
17. 權(quán)利要求13的方法，其中所述的形成所述硅鰭片包括 在所述基片的所述頂表面形成芯軸層；在所述芯軸層內(nèi)刻蝕出槽，所述基片的所述頂表面在所述槽的底 部被暴露；以及用硅填充所述槽。
18. 權(quán)利要求13的方法，進(jìn)一步包括在所述的去除所述基片的所述部分之前，在所述柵電極頂表面形 成覆蓋層，在所述柵電極的側(cè)壁上形成保護(hù)層，該保護(hù)層用于防止在 所述的去除所述基片的所述部分期間對所述柵電極的刻蝕。
19. 權(quán)利要求13的方法，其中所述基片包括單晶硅，所述鰭片 包括單晶硅或多晶硅。
20. 權(quán)利要求13的方法，其中所述空隙在溝道區(qū)域的一部分的 下方延伸。
全文摘要
一種FinFET結(jié)構(gòu)及FinFET結(jié)構(gòu)的制作方法。該方法包括在硅基片頂表面形成硅鰭片；在鰭片的相對側(cè)壁上形成柵極電介質(zhì)；在鰭片的溝道區(qū)域上形成柵電極，柵電極與位于鰭片的相對側(cè)壁上的柵極電介質(zhì)層形成直接的物理接觸；在鰭片內(nèi)溝道區(qū)域的第一面上形成第一源/漏區(qū)，在鰭片內(nèi)溝道區(qū)域的第二面上形成第二源/漏區(qū)；從至少部分第一和第二源/漏區(qū)下方去除部分基片以形成空隙；用電介質(zhì)材料填充空隙；本結(jié)構(gòu)還包括FinFET的硅體與基片之間的體接觸。
文檔編號H01L21/336GK101097956SQ200710096580
公開日2008年1月2日 申請日期2007年4月16日 優(yōu)先權(quán)日2006年6月29日
發(fā)明者威廉·P.·郝維斯, 小羅杰·A.·布斯, 杰克·A.·邁德曼 申請人:國際商業(yè)機(jī)器公司