專利名稱：半導(dǎo)體集成電路裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種降低產(chǎn)生于電源干線的動態(tài)噪聲、并預(yù)防異常動作的半導(dǎo)體集成電路裝置及其制造方法。
背景技術(shù)：
近年來的半導(dǎo)體集成電路裝置伴隨高度集成化，每單位面積的消耗電力增大，有時產(chǎn)生大的電源噪聲。另一方面，由于伴隨工藝的細(xì)微化造成的電源電壓的降低，產(chǎn)生了電源噪聲，針對這種電源噪聲的耐性降低的問題日益明顯。
為了解決這種問題，不僅在連接半導(dǎo)體集成電路裝置之間的PCB(Printed Circuit Boad，印刷電路板)上插入去耦電容單元，而且在半導(dǎo)體集成電路裝置內(nèi)的空的區(qū)域上配置電容單元，由此降低電源噪聲(例如，參照專利文獻(xiàn)1)。
并且，如圖9所示，在從核心區(qū)域的外周部提供電源的半導(dǎo)體集成電路裝置68中，越向其中心部69，電壓下降幅度70越大，所以越是中心部，晶體管的相對于電壓下降允許電壓71的余量72越小。這樣，隨著接近半導(dǎo)體集成電路裝置的中央部、電壓下降增大，但也有在半導(dǎo)體集成電路裝置的中央部配置電容單元的裝置，并且該電容單元具有的電容為儲存僅能夠提供該電壓下降部分的電壓的電荷(例如，參照專利文獻(xiàn)2)。
專利文獻(xiàn)1日本特開平10-12825號公報(第0001段～第0012段，圖1、圖2、圖3)專利文獻(xiàn)2日本特開2004-55874號公報(第0021段～第0022段，圖7)但是，在上述的現(xiàn)有技術(shù)中，如圖6所示，在按照邏輯單元的配置(步驟S21)、電容單元的配置(步驟S22)、空單元的配置(步驟S23)這種順序構(gòu)成的布局設(shè)計的配置工序中，半導(dǎo)體集成電路裝置上的電容單元的配置(步驟S22)在配置了邏輯單元(步驟S21)后進(jìn)行，所以電容單元被配置在邏輯單元的間隙中，在邏輯單元密集的區(qū)域中電容單元少，在邏輯單元稀疏的區(qū)域中配置較多的電容單元。在這種情況下，例如圖7所示，在使電源干線61(62表示接地干線)產(chǎn)生噪聲的邏輯單元66密集的區(qū)域67附近，沒有配置足夠的電容單元65，如圖8所示，在邏輯單元66中產(chǎn)生的電源噪聲到達(dá)電容單元65之前存在距離，所以寄生電阻63增大，去耦效果降低，存在不能有效削減電源噪聲的問題。
并且，關(guān)于電容單元，配置了面積與邏輯單元的間隙相吻合的電容單元，但如果配置的電容單元的面積(尺寸)小，則不能增大每單位面積的電容值(電容面積比)。因此，當(dāng)邏輯單元的間隙小時，只能插入小電容的電容單元，所以不能充分設(shè)定去耦電容，存在不能有效削減電源噪聲的問題。
另外，如果考慮到半導(dǎo)體集成電路裝置中央部的電壓下降，而將電容單元配置在半導(dǎo)體集成電路裝置的中央部，則存在不能充分削減半導(dǎo)體集成電路裝置整體的電源噪聲的問題。
此外，如果使半導(dǎo)體集成電路裝置中央部的電容單元的配置比邏輯單元的配置優(yōu)先，則在由半導(dǎo)體集成電路裝置中央部的邏輯單元構(gòu)成的集成電路中產(chǎn)生不需要的延時等，存在集成電路自身的動作速度降低的問題。

發(fā)明內(nèi)容
本發(fā)明把解決這些問題作為其課題。
為此，本發(fā)明的特征在于，具有被提供電源電壓的電源主干線；與所述電源主干線連接的多條電源干線；邏輯單元，其配置在所述多條電源干線之間，構(gòu)成半導(dǎo)體集成電路；電容單元，其配置在所述多條電源干線之間，每單位面積的電容大于1，所述電容單元和所述電源主干線之間的距離比所述邏輯單元和所述電源主干線之間的距離短。
這樣，本發(fā)明可以獲得充分的去耦效果，可以獲得能夠更有效地削減電源噪聲的效果。
并且，可以獲得能夠更有效地抑制半導(dǎo)體集成電路裝置整體的電源噪聲，并且能夠防止由半導(dǎo)體集成電路裝置中央部的邏輯單元構(gòu)成的集成電路的動作速度的降低的效果。


圖1是實施例的配置了電容單元的半導(dǎo)體集成電路裝置的說明圖。
圖2是表示實施例的電容單元的配置順序的流程圖。
圖3是表示實施例的電容單元的配置位置設(shè)定順序的流程圖。
圖4是表示實施例的半導(dǎo)體集成電路裝置的塊分割的說明圖。
圖5是表示實施例的電容單元的電容面積比的說明圖。
圖6是表示以往的電容單元的配置順序的流程圖。
圖7是表示以往的電容單元的配置示例的說明圖。
圖8是以往的配置了電容單元的半導(dǎo)體集成電路裝置的說明圖。
圖9是以往的半導(dǎo)體集成電路裝置的電壓下降的說明圖。
標(biāo)號說明1電源主干線；2接地主干線；3電源干線；4接地干線；5電容單元；11半導(dǎo)體集成電路形成區(qū)域；12塊。
具體實施例方式
以下，參照

本發(fā)明的半導(dǎo)體集成電路裝置及其制造方法的實施例。
圖1是實施例的配置了電容單元的半導(dǎo)體集成電路裝置的說明圖。
在圖1中，1表示電源主干線，2表示接地主干線，3表示電源干線，4表示接地干線，電源干線3連接電源主干線1，接地干線4連接接地主干線2。
5表示電容單元，配置在電源主干線1和接地主干線2的附近。該電容單元5是每單位面積的電容大于1的電容單元，該電容單元5配置在電源主干線1和接地主干線2的附近。并且，雖然沒有圖示，但構(gòu)成半導(dǎo)體集成電路的邏輯單元在優(yōu)先配置了電容單元5后，被配置在配置有電容單元5的區(qū)域之外的區(qū)域。
其中，一個邏輯單元對應(yīng)于形成一個逆變器元件(由一個PMOS和一個MMOS構(gòu)成)的區(qū)域。因此，電容單元5和電源主干線1或接地主干線2之間的距離，比邏輯單元和電源主干線1或接地主干線2之間的距離短。
并且，通過將電容單元5與電源干線3和接地干線4連接，可以實現(xiàn)有效的去耦電容。
另外，也可以在電源主干線1和接地主干線2延伸的方向上，使各個電容單元和各個邏輯單元的長度一致。
以下，說明該電容單元5的配置順序。
圖2是表示實施例的電容單元的配置順序的流程圖，圖3是表示實施例的電容單元的配置位置設(shè)定順序的流程圖。
首先，按照圖2中的利用S表示的步驟，說明電容單元的配置順序。
S1設(shè)定配置在半導(dǎo)體集成電路裝置上的電容單元的數(shù)量和位置。關(guān)于該順序的具體說明將在后面進(jìn)行。
S2當(dāng)設(shè)定了配置在半導(dǎo)體集成電路裝置上的電容單元的數(shù)量和位置時，在配置邏輯單元之前，先在該設(shè)定的位置上將電容單元與電源干線和接地干線連接并配置。
S3在配置了電容單元后，將邏輯單元與電源干線和接地干線連接而配置。此時，設(shè)定邏輯單元的位置，以使得在步驟S2配置的電容單元盡量不移動。
S4在配置了邏輯單元后，在于步驟S2和S3中配置的電容單元和邏輯單元的間隙處再追加配置電容單元。
S5在追加配置了電容單元后，在細(xì)的間隙處配置空單元，結(jié)束電容單元和邏輯單元等的配置。
下面，按照圖3中的利用S表示的步驟，說明上述步驟S1的電容單元的配置位置設(shè)定順序。
S11根據(jù)半導(dǎo)體集成電路裝置的柵極規(guī)模計算所需要的邏輯單元的面積，從半導(dǎo)體集成電路裝置的面積減去所計算出的邏輯單元的面積，計算出可以配置電容單元的面積。將該可以配置電容單元的面積除以要配置的一個電容單元的面積，計算出能夠配置的全部電容單元的數(shù)量。此時，要配置的電容單元是考慮到所計算出的能夠配置電容單元的面積的大小，而選擇面積大的電容單元。
并且，根據(jù)半導(dǎo)體集成電路裝置的柵極規(guī)模配置所需要的電源干線，預(yù)測該電源干線的電壓下降值。
此處，說明電容單元的電容。
例如圖5所示，當(dāng)把電容單元的面積(尺寸)為“×1”時的每單位面積的電容設(shè)為1時，電容單元的面積(尺寸)為“×2”時的每單位面積的電容為5，電容單元的面積(尺寸)為“×4”時的每單位面積的電容為7，電容單元的面積(尺寸)為“×8”時的每單位面積的電容為7，電容單元的面積(尺寸)為“×16”時的每單位面積的電容為8。
電容單元是通過在基板上的絕緣膜的內(nèi)部形成成為一方電極的多晶硅膜，并使絕緣膜上的電源布線(VDD布線)和設(shè)置布線(VSS布線)分別通過接觸孔與基板和多晶硅膜連接而構(gòu)成的。當(dāng)增大電容單元的面積時，與VDD布線和VSS布線連接的接觸孔所在的區(qū)域在電容單元整體的面積中所占的比率變小，每單位面積的電容增大。在本發(fā)明中，每單位面積的電容大于1的電容單元配置在電源主干線和接地主干線的附近。
這樣，當(dāng)電容單元的面積增大時電容增大，這是因為可以增大配置在電容單元的內(nèi)部的絕緣層的面積，隨之可以增大電容。但是，如果增大電容單元的面積，有時需要設(shè)置與VDD布線和VSS布線的接觸部，由于絕緣層的面積不與電容單元的面積成比例，所以電容不與電容單元的面積的增加成比例地增大。
S12當(dāng)計算出可以配置的電容單元的數(shù)量后，將半導(dǎo)體集成電路裝置內(nèi)部分割為多個塊。在本實施例中，如圖4(a)所示，把構(gòu)成一個半導(dǎo)體集成電路裝置的半導(dǎo)體集成電路形成區(qū)域11分割為縱5塊、橫5塊的25個塊12。
S13當(dāng)將半導(dǎo)體集成電路形成區(qū)域11分割為多個塊12后，根據(jù)在步驟S11預(yù)測的電源干線的電壓下降值，計算各個塊12中的電壓下降的平均值。
S14當(dāng)計算出各個塊12中的電壓下降的平均值后，將該平均值轉(zhuǎn)換為以電壓下降幅度進(jìn)行了規(guī)范化的系數(shù)值。
例如圖4(b)所示，將電源干線(VDD)的電壓和半導(dǎo)體集成電路裝置內(nèi)的邏輯單元可以工作的允許電壓之間進(jìn)行五分割，將圖4(a)中上面起第3行的5個塊12的電壓下降平均值應(yīng)用于圖4(b)，從左端的塊12起順序獲得系數(shù)值1、2、3、2、1。
這樣，求出所有塊12的系數(shù)值，計算該系數(shù)值的合計。
例如，在圖4(a)中，系數(shù)值的合計為35。
S15當(dāng)計算出系數(shù)值的合計后，利用算式“(在S11計算出的電容單元的數(shù)量)×(各個塊系數(shù)值)÷(系數(shù)的合計值)”，計算配置在各個塊12中的電容單元的數(shù)量。即，根據(jù)每個塊區(qū)域的電源干線的電壓下降值，計算并確定電容單元的數(shù)量。
這樣，在電壓下降大的塊12上配置較多的電容單元，并且在電壓下降小的塊12上配置較少的電容單元，可以考慮半導(dǎo)體集成電路裝置整體的電壓下降來配置電容單元。
S16當(dāng)計算出了配置于各個塊12上的電容單元的數(shù)量后，將相當(dāng)于該數(shù)量的電容單元優(yōu)先于邏輯單元的配置，而配置在各個塊12內(nèi)的電源主干線的附近。
如上所述，將每單位面積的電容大的電容單元配置在電源主干線的附近，并且在半導(dǎo)體集成電路裝置的中心部配置較多的電容單元。
另外，在本實施例中，說明了在電源干線的電壓下降大的區(qū)域先行配置電容單元的示例，但也可以適用于接地干線中的電壓上升。
并且，說明了在電源主干線的附近先行配置電容單元，從而獲得有效的去耦效果的示例，但不限于電源主干線，也可以適用于外周環(huán)形干線和IO電源干線。
另外，說明了在配置邏輯單元之前配置電容單元的示例，但也可以先配置邏輯單元，將配置在電源主干線的附近的邏輯單元剝離后配置電容單元，再進(jìn)行邏輯單元的配置。
此外，在配置了電源干線后，預(yù)測該電源干線的電壓下降值，計算每個塊的電容單元的系數(shù)值，但也可以在進(jìn)行了電容單元和邏輯單元的配置及布線后，求出具體的電壓下降值，使用該電壓下降值計算電容單元的系數(shù)值，設(shè)定電容單元的數(shù)量。
如上所述，在本實施例中，在配置邏輯單元之前，配置每單位面積的容量大的電容單元，并且將該電容單元配置在電源主干線的附近，所以能夠獲得充分的去耦效果，能夠獲得更有效地削減電源噪聲的效果。
并且，由于考慮包括半導(dǎo)體集成電路裝置的中心部和周邊部在內(nèi)的整體的電壓下降，將電容單元配置在整個半導(dǎo)體集成電路裝置上，所以可以獲得能夠更有效地抑制半導(dǎo)體集成電路裝置整體的電源噪聲，并且能夠防止由半導(dǎo)體集成電路裝置中央部的邏輯單元構(gòu)成的集成電路的動作速度的降低的效果。
權(quán)利要求
1.一種半導(dǎo)體集成電路裝置，其特征在于，所述半導(dǎo)體集成電路裝置具有被提供電源電壓的電源主干線；與所述電源主干線連接的多條電源干線；邏輯單元，其配置在所述多條電源干線之間，構(gòu)成半導(dǎo)體集成電路；以及電容單元，其配置在所述多條電源干線之間，每單位面積的電容大于1，所述電容單元和所述電源主干線之間的距離比所述邏輯單元和所述電源主干線之間的距離短。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于，在所述電源主干線延伸的方向上，所述電容單元的長度和所述邏輯單元的長度相同。
3.一種半導(dǎo)體集成電路裝置的制造方法，所述半導(dǎo)體集成電路裝置的制造方法將電容單元以及多個邏輯單元與多條電源干線連接來進(jìn)行配置，所述多條電源干線與半導(dǎo)體集成電路形成區(qū)域中所具備的電源主干線連接，其特征在于，所述半導(dǎo)體集成電路裝置的制造方法在所述電源主干線的附近配置電容單元，在配置了所述電容單元之后，在比所述電容單元更遠(yuǎn)離所述電源主干線的區(qū)域配置所述多個邏輯單元。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路裝置的制造方法，其特征在于，所述半導(dǎo)體集成電路裝置的制造方法將半導(dǎo)體集成電路形成區(qū)域以包含所述電源主干線和電源干線的方式分割為多個塊區(qū)域，把配置在所述塊區(qū)域中的電容單元的數(shù)量設(shè)為根據(jù)每個所述塊區(qū)域的電源干線的電壓下降值而確定的數(shù)量。
5.根據(jù)權(quán)利要求3或4所述的半導(dǎo)體集成電路裝置的制造方法，其特征在于，所述電容單元的每單位面積的電容大于1。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路裝置及其制造方法。該半導(dǎo)體集成電路裝置能夠更有效地抑制半導(dǎo)體集成電路裝置整體的電源噪聲，并且防止由半導(dǎo)體集成電路裝置中央部的邏輯單元構(gòu)成的集成電路的動作速度降低。將半導(dǎo)體集成電路形成區(qū)域(11)以包含電源主干線(1)和電源干線(3)的方式分割為多個塊區(qū)域，在分割后的各個塊區(qū)域的電源主干線(1)附近配置電容單元(5)，然后在比所配置的電容單元(5)更遠(yuǎn)離電源主干線(1)的區(qū)域配置多個邏輯單元。并且，根據(jù)所分割的每個塊區(qū)域的電源干線(3)的電壓下降值，確定配置在塊區(qū)域中的電容單元(5)的數(shù)量。
文檔編號H01L21/768GK101086988SQ200710089130
公開日2007年12月12日 申請日期2007年3月20日 優(yōu)先權(quán)日2006年6月8日
發(fā)明者阿久津滋圣 申請人:沖電氣工業(yè)株式會社