專利名稱：半導(dǎo)體存儲(chǔ)器件以及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器件以及其制造方法。
背景技術(shù)：
FBC存儲(chǔ)器與1T-1C(1晶體管-1電容器)型的DRAM相比，在微細(xì)化方面較好。因此，作為代替DRAM的半導(dǎo)體存儲(chǔ)器件，F(xiàn)BC(浮體單元)存儲(chǔ)器正受到注目。
FBC存儲(chǔ)單元通常由形成在SOI襯底上的MISFET構(gòu)成。在FBC中，源極、漏極以及主體區(qū)域形成在SOI層上。夾在源極和漏極之間的主體區(qū)域是電浮置狀態(tài)。例如，在FBC由N型FET構(gòu)成時(shí)，存儲(chǔ)單元可以利用存儲(chǔ)在該主體區(qū)域上的空穴的量存儲(chǔ)數(shù)據(jù)。
如果存儲(chǔ)數(shù)據(jù)“0”的存儲(chǔ)單元的讀出時(shí)的閾值電壓，和存儲(chǔ)數(shù)據(jù)“1”的存儲(chǔ)單元的讀出時(shí)的閾值電壓的差ΔVth較小，則數(shù)據(jù)“0”和數(shù)據(jù)“1”的識(shí)別較難，不良位數(shù)增加。作為ΔVth變小的原因，存在支撐襯底的表面耗盡化，主體和支撐襯底之間的電容Csub變小的問題。
存儲(chǔ)單元共有鄰接的存儲(chǔ)單元和源極或漏極。因而，在以往的FBC中，存在由于被選擇的存儲(chǔ)單元的空穴流入與之鄰接的非選擇的存儲(chǔ)單元，因而錯(cuò)誤地將數(shù)據(jù)編程到非選擇的存儲(chǔ)單元的現(xiàn)象。例如，通過在選擇存儲(chǔ)單元的柵極上附加1.5V，在漏極上附加2.2V，在漏極和主體區(qū)域之間的PN結(jié)附近引起沖擊離子化。由此，在選擇存儲(chǔ)單元的主體區(qū)域上存儲(chǔ)空穴，并將數(shù)據(jù)“1”編程。在該數(shù)據(jù)“1”的寫入時(shí)，空穴的一部分向源極方向擴(kuò)散，從而流入與選擇存儲(chǔ)單元鄰接的非選擇存儲(chǔ)單元的主體區(qū)域。由此，錯(cuò)誤地將數(shù)據(jù)“1”編程到非選擇存儲(chǔ)單元的主體區(qū)域。另外，也有選擇存儲(chǔ)單元的空穴經(jīng)由漏極流入非選擇存儲(chǔ)單元的情況。這種現(xiàn)象被稱為雙極干擾。
當(dāng)相鄰的存儲(chǔ)單元沒有共有漏極或源極時(shí)，就不會(huì)發(fā)生這些問題。但是，這時(shí)，單元面積明顯地增大。
另外，由于SOI襯底比通常的體襯底昂貴約10倍左右，因此以往的FBC與形成在體襯底上的DRAM等相比，成本較高。
專利文獻(xiàn)1特開2005-158869號(hào)公報(bào)發(fā)明內(nèi)容本發(fā)明的目的在于提供尺寸較小、可以用低成本制造，數(shù)據(jù)讀出時(shí)的閾值電壓差較大，并且，可以抑制雙極干擾的半導(dǎo)體存儲(chǔ)器件以及其制造方法。
本發(fā)明的實(shí)施方式的半導(dǎo)體存儲(chǔ)器件具備由半導(dǎo)體材料構(gòu)成的支撐襯底；設(shè)在所述支撐襯底上的絕緣膜；貫通所述絕緣膜、與所述支撐襯底連接的半導(dǎo)體膜；設(shè)在所述絕緣膜上的第1擴(kuò)散層；設(shè)在所述絕緣膜上、與所述半導(dǎo)體膜連接的第2擴(kuò)散層；設(shè)在所述第1擴(kuò)散層和所述第2擴(kuò)散層之間、呈電浮置狀態(tài)、為了存儲(chǔ)數(shù)據(jù)而存儲(chǔ)或釋放電荷的主體區(qū)域；設(shè)在所述主體區(qū)域上的柵極絕緣膜；和設(shè)在所述柵極絕緣膜上的柵極。
本發(fā)明的其他的實(shí)施方式的半導(dǎo)體存儲(chǔ)器件具備由半導(dǎo)體材料構(gòu)成的支撐襯底；設(shè)在所述支撐襯底的上方、由半導(dǎo)體材料構(gòu)成的板極；設(shè)在所述板極上的絕緣膜；貫通所述絕緣膜以及所述板極、與所述支撐襯底連接的半導(dǎo)體膜；設(shè)在所述絕緣膜上的第1擴(kuò)散層；設(shè)在所述絕緣膜上、與所述半導(dǎo)體膜連接的第2擴(kuò)散層；
設(shè)在所述第1擴(kuò)散層和所述第2擴(kuò)散層之間、呈電浮置狀態(tài)、為了存儲(chǔ)數(shù)據(jù)而存儲(chǔ)或釋放電荷的主體區(qū)域；設(shè)在所述主體區(qū)域上的柵極絕緣膜；和設(shè)在所述柵極絕緣膜上的柵極。
本發(fā)明的實(shí)施方式的半導(dǎo)體存儲(chǔ)器件的制造方法，是具備設(shè)在第1擴(kuò)散層和第2擴(kuò)散層之間、并呈電浮置狀態(tài)的主體區(qū)域、利用存儲(chǔ)在該主體區(qū)域上的電荷量存儲(chǔ)數(shù)據(jù)的半導(dǎo)體存儲(chǔ)器件的制造方法，包括以下步驟在由半導(dǎo)體材料形成的支撐襯底上形成絕緣膜；通過除去位于所述第2擴(kuò)散層的形成區(qū)域上的所述絕緣膜，使所述支撐襯底的表面露出；在所述第2擴(kuò)散層的形成區(qū)域上露出的所述支撐襯底上形成第1半導(dǎo)體膜；在所述第1半導(dǎo)體膜上以及所述絕緣膜上形成第2半導(dǎo)體膜；在所述第2半導(dǎo)體膜中的所述主體區(qū)域上形成柵極絕緣膜以及柵極；通過向相鄰的所述柵極之間導(dǎo)入雜質(zhì)，在所述第2半導(dǎo)體膜上形成所述第2擴(kuò)散層以及所述第1擴(kuò)散層。
本發(fā)明的實(shí)施方式的半導(dǎo)體器件的制造方法，是具備設(shè)在第1擴(kuò)散層和第2擴(kuò)散層之間、呈電浮置狀態(tài)的主體區(qū)域、利用存儲(chǔ)在該主體區(qū)域上的電荷量存儲(chǔ)數(shù)據(jù)的半導(dǎo)體存儲(chǔ)器件的制造方法，包括以下步驟準(zhǔn)備具有經(jīng)由絕緣膜設(shè)在支撐襯底上的半導(dǎo)體層的襯底；除去位于所述第2擴(kuò)散層的形成區(qū)域上的所述半導(dǎo)體層以及所述絕緣膜；通過在除去所述半導(dǎo)體層以及所述絕緣膜而形成的開口部?jī)?nèi)埋入半導(dǎo)體膜，形成連接所述支撐襯底和所述半導(dǎo)體層的半導(dǎo)體膜；在所述半導(dǎo)體層上形成柵極絕緣膜以及柵極；通過向相鄰的所述柵極之間導(dǎo)入雜質(zhì)，在所述半導(dǎo)體層上形成所述第1擴(kuò)散層以及所述第2擴(kuò)散層。
本發(fā)明的其他的實(shí)施方式的半導(dǎo)體器件的制造方法，是具備設(shè)在第1擴(kuò)散層和第2擴(kuò)散層之間、呈電浮置狀態(tài)的主體區(qū)域、利用存儲(chǔ)在該主體區(qū)域上的電荷量存儲(chǔ)數(shù)據(jù)的半導(dǎo)體存儲(chǔ)器件的制造方法，包括以下步驟準(zhǔn)備具有經(jīng)由絕緣膜設(shè)在支撐襯底上的半導(dǎo)體層的襯底；除去位于元件隔離區(qū)域上的所述半導(dǎo)體層；將元件隔離部件埋入所述元件隔離區(qū)域；除去位于相鄰的所述第2擴(kuò)散層的形成區(qū)域之間的所述元件隔離部件以及所述絕緣膜；通過在除去所述元件隔離部件以及所述絕緣膜而形成的開口部?jī)?nèi)埋入半導(dǎo)體膜，形成連接所述支撐襯底和所述半導(dǎo)體層的半導(dǎo)體膜；在所述半導(dǎo)體層上形成柵極絕緣膜以及柵極；通過向相鄰的所述柵極之間導(dǎo)入雜質(zhì)，在所述半導(dǎo)體層上形成所述第1擴(kuò)散層以及所述第2擴(kuò)散層。
本發(fā)明的半導(dǎo)體存儲(chǔ)器件，尺寸較小，可以用低成本制造，數(shù)據(jù)讀出時(shí)的閾值電壓差較大，并且，可以抑制雙極干擾。


圖1是本發(fā)明的第1實(shí)施方式的FBC存儲(chǔ)器件的平面圖。
圖2是本發(fā)明的第1實(shí)施方式的FBC存儲(chǔ)器件的平面圖。
圖3是沿著圖1的3-3線的剖面圖。
圖4是沿著圖2的4-4線的剖面圖。
圖5A是沿著圖1的5-5線的源極層S部分的剖面圖。
圖5B是模擬數(shù)據(jù)讀出動(dòng)作的閾值電壓和板極電壓的關(guān)系的結(jié)果曲線圖。
圖5C是模擬所采用的輸入波形。
圖6是沿著圖1的6-6線的柵極G以及主體區(qū)域B部分的剖面圖。
圖7是存儲(chǔ)單元區(qū)域、設(shè)在其周邊的板極線接觸PLC、和邏輯電路區(qū)域的平面圖。
圖8是沿著圖7的8-8線的剖面圖。
圖9是展示第1實(shí)施方式的FBC存儲(chǔ)器件的制造方法的平面圖。
圖10是接著圖9展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖11是接著圖10展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖12是接著圖11展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖13是接著圖12展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖14是接著圖13展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖15是接著圖14展示FBC存儲(chǔ)器件的制造方法的平面圖。
圖16是沿著圖15(A)的16-16線的剖面圖。
圖17是沿著圖15(A)的17-17線的剖面圖。
圖18是沿著圖15(B)的18-18線的剖面圖。
圖19是接著圖15展示FBC存儲(chǔ)器件的制造方法的平面圖。
圖20是接著圖19展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖21是接著圖20展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖22是本發(fā)明的第2實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖23是本發(fā)明的第3實(shí)施方式的FBC存儲(chǔ)器件的平面圖。
圖24是沿著圖23的24-24線的剖面圖。
圖25是本發(fā)明的第4實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖26是展示本發(fā)明的第4實(shí)施方式的FBC存儲(chǔ)器件的制造方法的剖面圖。
圖27是接著圖26展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖28是接著圖27展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖29是接著圖28展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖30是接著圖29展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖31是展示第4實(shí)施方式的變形例的FBC存儲(chǔ)器件的制造方法的剖面圖。
圖32是接著圖31展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖33是接著圖32展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖34是接著圖33展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖35是本發(fā)明的第5實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖36是存儲(chǔ)單元區(qū)域以及邏輯電路區(qū)域的剖面圖。
圖37是展示第5實(shí)施方式的FBC存儲(chǔ)器件的制造方法的剖面圖。
圖38是接著圖37展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖39是本發(fā)明的第6實(shí)施方式的FBC存儲(chǔ)器件的平面圖。
圖40是沿著圖39的40-40線的剖面圖。
圖41是本發(fā)明的第6實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖42是本發(fā)明的第6實(shí)施方式的FBC存儲(chǔ)器件的平面圖。
圖43是沿著圖42(A)的42-42線的剖面圖。
圖44是沿著圖42(A)的43-43線的源極層S的形成區(qū)域的剖面圖。
圖45是沿著圖42(A)的44-44線的主體區(qū)域B的形成區(qū)域的剖面圖。
圖46是沿著圖42(B)的45-45線的邏輯電路區(qū)域的剖面圖。
圖47是本發(fā)明的第7實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖48是展示第7實(shí)施方式的FBC存儲(chǔ)器件的制造方法的剖面圖。
圖49是接著圖48展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖50是接著圖49展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖51是接著圖50展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖52是邊界B2的附近的剖面圖。
圖53是本發(fā)明的第8實(shí)施方式的FBC存儲(chǔ)器件的平面圖。
圖54是沿著圖53的54-54線的剖面圖。
圖55是本發(fā)明的第8實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖56是本發(fā)明的第8實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖57是本發(fā)明的第8實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖58是展示第8實(shí)施方式的FBC存儲(chǔ)器件的制造方法的剖面圖。
圖59是接著圖58展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖60是接著圖59展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖61是本發(fā)明的第9實(shí)施方式的FBC存儲(chǔ)器件的平面圖。
圖62是本發(fā)明的第9實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖63是本發(fā)明的第9實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖64是展示第9實(shí)施方式的FBC存儲(chǔ)器件的制造方法的剖面圖。
圖65是接著圖64展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖66是接著圖65展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖67是本發(fā)明的第9實(shí)施方式的第1變形例的FBC存儲(chǔ)器件的剖面圖。
圖68是展示第9實(shí)施方式的第1變形例的FBC存儲(chǔ)器件的制造方法的剖面圖。
圖69是接著圖68展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖70是本發(fā)明的第9實(shí)施方式的第2變形例的FBC存儲(chǔ)器件的剖面圖。
圖71是本發(fā)明的第10實(shí)施方式的FBC存儲(chǔ)器件的平面圖。
圖72是本發(fā)明的第10實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖73是本發(fā)明的第10實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖74是本發(fā)明的第10實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖75是本發(fā)明的第10實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖76是展示第10實(shí)施方式的FBC存儲(chǔ)器件的制造方法的剖面圖。
圖77是接著圖76展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖78是接著圖77展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖79是接著圖78展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖80是接著圖79展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖81是接著圖80展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖82是接著圖81展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖83是接著圖82展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖84是本發(fā)明的第11實(shí)施方式的FBC存儲(chǔ)器件的平面圖。
圖85是本發(fā)明的第11實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖86是展示第11實(shí)施方式的FBC存儲(chǔ)器件的制造方法的剖面圖。
圖87是接著圖86展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖88是接著圖87展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖89是接著圖88展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖90是接著圖89展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖91是接著圖90展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖92是接著圖91展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖93是接著圖92展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖94是本發(fā)明的第12實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖95是展示第12實(shí)施方式的FBC存儲(chǔ)器件的制造方法的剖面圖。
圖96是接著圖95展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖97是接著圖96展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖98是接著圖97展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖99是展示模擬數(shù)據(jù)讀出動(dòng)作的閾值電壓和板極電壓的關(guān)系的結(jié)果的曲線圖。
圖100是本發(fā)明的第13實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖101是本發(fā)明的第13實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖102是本發(fā)明的第13實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖103是展示第13實(shí)施方式的FBC存儲(chǔ)器件的制造方法的剖面圖。
圖104是接著圖103展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖105是接著圖104展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖106是接著圖105展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖107是接著圖106展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖108是接著圖107展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖109是接著圖108展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖110是本發(fā)明的第14實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。
圖111是展示第14實(shí)施方式的FBC存儲(chǔ)器件的制造方法的剖面圖。
圖112是接著圖111展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖113是接著圖112展示FBC存儲(chǔ)器件的制造方法的剖面圖。
圖114是接著圖113展示FBC存儲(chǔ)器件的制造方法的剖面圖。
標(biāo)號(hào)說明SUB 支撐襯底 BGI 背柵絕緣膜D漏極層S源極層B主體區(qū)域 11 第1半導(dǎo)體膜12 第2半導(dǎo)體膜 GI 柵極絕緣膜G柵極 BL 位線SL 源極線BLC 位線接觸SLC 源極線接觸REC 再結(jié)合中心具體實(shí)施方式
以下，參照

本發(fā)明的實(shí)施方式。本實(shí)施方式不是限定本發(fā)明的。
(第1實(shí)施方式)圖1以及圖2是本發(fā)明的第1實(shí)施方式的FBC存儲(chǔ)器件的平面圖。圖1展示了存儲(chǔ)單元區(qū)域內(nèi)的存儲(chǔ)單元，圖2展示了邏輯電路區(qū)域內(nèi)的1個(gè)MISFET。
在存儲(chǔ)單元區(qū)域中，位線BL和字線WL(柵極)交叉。存儲(chǔ)單元與位線BL和字線WL的交叉點(diǎn)相對(duì)應(yīng)地設(shè)置。源極線SL與字線WL平行地延伸。有源區(qū)域AA在位線BL之下，與位線BL大致平行地延伸成條紋狀。STI(淺溝槽隔離)將有源區(qū)域AA之間隔離。
在邏輯區(qū)域中，在有源區(qū)域AA上形成由源極S、漏極D以及柵極G構(gòu)成的MISFET。
圖3是沿著圖1的3-3線的剖面圖。如圖3所示，本實(shí)施方式的FBC存儲(chǔ)器件具備支撐襯底SUB、背柵絕緣膜BGI、漏極層D、源極層S、主體區(qū)域B、柵極絕緣膜GI、柵極G(字線WL)、第1半導(dǎo)體膜11、第2半導(dǎo)體膜12、位線BL、和源極線SL。
支撐襯底SUB由半導(dǎo)體材料構(gòu)成，例如體硅襯底。背柵絕緣膜BGI設(shè)在支撐襯底SUB上。背柵絕緣膜BGI是由具有約2nm的厚度的氧化硅膜，以及具有約5nm至20nm的厚度的氮化硅膜構(gòu)成的層疊膜。背柵絕緣膜BGI也可以是由氧化硅膜或氮化硅膜構(gòu)成的單層膜?；蛘撸部梢允怯裳趸枘?、氮化硅膜以及氧化硅膜構(gòu)成的層疊膜(ONO膜)。通過在背柵絕緣膜BGI上采用層疊膜，使通過背柵絕緣膜BGI的漏電流降低。另外，由于氮化硅膜與氧化硅膜相比，電容率較高，因此通過在背柵絕緣膜BGI中含有氮化硅膜，可以使主體區(qū)域-襯底(板極)間電容增大。為了進(jìn)一步使主體區(qū)域-襯底間電容增大，作為背柵絕緣膜BGI，也可以采用硅酸鉿等高電介質(zhì)材料。通過主體區(qū)域-襯底間電容的增大，可以增大存儲(chǔ)數(shù)據(jù)“0”的存儲(chǔ)單元，和存儲(chǔ)數(shù)據(jù)“1”的存儲(chǔ)單元之間的閾值電壓差，并且，數(shù)據(jù)保持時(shí)間(data retention time)變長(zhǎng)。
在源極層S之下，不設(shè)置背柵絕緣膜BGI，而設(shè)有第1半導(dǎo)體膜11。第1半導(dǎo)體膜11例如由單晶硅等半導(dǎo)體材料構(gòu)成，設(shè)在源極層S之下的支撐襯底SUB上。第2半導(dǎo)體膜12例如由單晶硅等半導(dǎo)體材料構(gòu)成，設(shè)在背柵絕緣膜BGI以及第1半導(dǎo)體膜11上。第1以及第2半導(dǎo)體膜11、12含有雜質(zhì)，作為導(dǎo)體起作用。
在第1半導(dǎo)體膜11之下，設(shè)有與第1半導(dǎo)體膜11相同導(dǎo)電型(例如n型)的擴(kuò)散層88。擴(kuò)散層88通過將第1半導(dǎo)體膜11的雜質(zhì)向支撐襯底SUB擴(kuò)散的方式形成。第2半導(dǎo)體膜12、背柵絕緣膜BGI、擴(kuò)散層88以及板極構(gòu)成柵控二極管。由此，如圖5B所示，可以增大數(shù)據(jù)“0”和數(shù)據(jù)“1”的閾值電壓差ΔVth。
源極層S、漏極層D以及主體區(qū)域B設(shè)在第2半導(dǎo)體膜12內(nèi)。漏極層D以及主體區(qū)域B設(shè)在背柵絕緣膜BGI上。由此，漏極層D與支撐襯底SUB被電絕緣。主體區(qū)域B設(shè)在漏極層D和源極層S之間，是電浮置狀態(tài)。主體區(qū)域B為了存儲(chǔ)數(shù)據(jù)，可以存儲(chǔ)電荷。源極層S設(shè)在背柵絕緣膜BGI以及第1半導(dǎo)體膜11上。由此，源極層S與第1半導(dǎo)體膜11連接，并經(jīng)由第1半導(dǎo)體膜11與支撐襯底SUB電連接。柵極絕緣膜GI例如由氧化硅膜、氮化硅膜等構(gòu)成，設(shè)在主體區(qū)域B上。柵極G例如由多晶硅構(gòu)成，設(shè)在柵極絕緣膜GI上。在源極層S以及漏極層D各自的表面上設(shè)有硅化物層15。
源極層S以及漏極層D例如含有約1020cm-3的N型雜質(zhì)。支撐襯底SUB的表面區(qū)域，例如形成有含有1018cm-3至1019cm-3的P型雜質(zhì)的阱(也稱為板極)。源極層S與該板極電連接。
位線BL經(jīng)由位線接觸BLC與存儲(chǔ)單元的漏極層D連接。源極線SL經(jīng)由源極線接觸SLC與存儲(chǔ)單元的源極層S連接。柵極G也作為字線WL起作用。
在漏極層D上設(shè)有再結(jié)合中心REC。再結(jié)合中心REC是使第2半導(dǎo)體膜12固相橫向外延生長(zhǎng)(Solid Phase Lateral EpitaxialGrowth)時(shí)形成的單晶硅的錯(cuò)配部分。
圖4是沿著圖2的4-4線的剖面圖。在圖4中，代表性地展示了1個(gè)MISFET的剖面。MISFET具備源極S、漏極D、柵極絕緣膜GI、柵極G、接觸LC、和布線LIC。源極S以及漏極D設(shè)在支撐襯底SUB上。柵極G經(jīng)由柵極絕緣膜GI設(shè)在支撐襯底SUB上。布線LIC經(jīng)由接觸LC與分別設(shè)在源極S以及漏極D上的硅化物層15連接。
圖5A是沿著圖1的5-5線的源極層S部分的剖面圖。圖6是沿著圖1的6-6線的柵極G以及主體區(qū)域B部分的剖面圖。如圖5A所示，第1半導(dǎo)體膜11存在于源極層S之下，由此，源極層S與支撐襯底SUB電連接。如圖6所示，背柵絕緣膜BGI存在于主體區(qū)域B之下，并且，柵極絕緣膜GI存在于主體區(qū)域B上。進(jìn)而，如圖3所示，主體區(qū)域B由源極層S、漏極層D、STI圍繞在其前后左右。由此，主體區(qū)域B呈現(xiàn)電浮置狀態(tài)。
在存儲(chǔ)單元區(qū)域中，漏極層D、源極層S、主體區(qū)域B、柵極絕緣膜GI以及柵極G構(gòu)成存儲(chǔ)單元，同樣結(jié)構(gòu)的存儲(chǔ)單元被排列成矩陣狀。
圖5B是模擬數(shù)據(jù)讀出動(dòng)作的閾值電壓和板極電壓(襯底電壓)的關(guān)系的結(jié)果。該模擬所采用的結(jié)構(gòu)的SOI層的膜厚是15nm，背柵絕緣膜的膜厚是8nm，柵極絕緣膜的膜厚是6nm，柵極長(zhǎng)是0.12μm，溝道的雜質(zhì)是1×1017cm-3，板極的雜質(zhì)是1×1018cm-3。圖5C是模擬所使用的輸入波形。
如圖5B的線L1所示，在以往的FBC中，數(shù)據(jù)“1”的存儲(chǔ)單元的閾值電壓上升，并接近數(shù)據(jù)“0”的存儲(chǔ)單元的閾值電壓。這是由于如果板極電壓低于-1.5V，支撐襯底的表面便成為翻轉(zhuǎn)狀態(tài)，主體-板極間的電容減少。其結(jié)果，當(dāng)板極電壓位-1.5V時(shí)，ΔVth是最大0.543V。
線L2在本實(shí)施方式中，是將源極連接在P型的板極上的結(jié)構(gòu)(圖3)的模擬結(jié)果。在本實(shí)施方式中，當(dāng)板極電壓為-3V時(shí)，ΔVth是最大0.738V。另外，雖然圖未示，但如果使板極的濃度從1×1018cm-3上升到1×1019cm-3，當(dāng)板極電壓為-2V時(shí)，ΔVth增大到0.908V。如圖5B所示，采用了P型板極的FBC存儲(chǔ)器件，與后述的采用了N型板極的FBC存儲(chǔ)器件相比，用接近0V的板極電壓可以得到較大的閾值電壓差。因而，在采用了P型板極的FBC存儲(chǔ)器件中，消耗電力降低。
本實(shí)施方式的閾值電壓差ΔVth與以往的相比較大的理由如下。在本實(shí)施方式中，正如參照?qǐng)D3說明的那樣，在支撐襯底SUB的表面上形成有柵控二極管。所謂的柵控二極管，是具備由P型半導(dǎo)體以及形成在其表面上的N型擴(kuò)散層構(gòu)成的PN結(jié)，和進(jìn)而形成在該N型擴(kuò)散層上的柵極絕緣膜以及柵極的結(jié)構(gòu)。在柵控二極管結(jié)構(gòu)中，當(dāng)支撐襯底SUB的表面翻轉(zhuǎn)時(shí)，從N型擴(kuò)散層88向翻轉(zhuǎn)層提供電子。因此，形成在主體正下方的支撐襯底SUB的表面上的耗盡層寬度變小，主體B和支撐襯底SUB(板極)的電容Csub變大。其結(jié)果，可以抑制數(shù)據(jù)“1”的存儲(chǔ)單元MC的閾值電壓的上升。
另外，在N型擴(kuò)散層88中包括背柵絕緣膜BGI和支撐襯底SUB的界面端部E。并且，N型擴(kuò)散層88與源極層S連接。在這樣的結(jié)構(gòu)中，本實(shí)施方式的數(shù)據(jù)“0”的存儲(chǔ)單元的閾值電壓，在板極電壓較低的區(qū)域內(nèi)，與以往結(jié)構(gòu)相比增大。這是由于在板極電壓較低的區(qū)域內(nèi)，SOI層中的載子分布被調(diào)制，其結(jié)果，寫入數(shù)據(jù)0階段的主體電位變低。
根據(jù)本實(shí)施方式，如圖3所示那樣將源極層S與支撐襯底SUB(板極)電連接。在數(shù)據(jù)的寫入時(shí)，通常，支撐襯底SUB被維持在低于源極線SL的電壓。例如，源極線SL為0V，支撐襯底SUB為-3V。由此，因沖擊離子化而產(chǎn)生的空穴不會(huì)向非選擇存儲(chǔ)單元流動(dòng)，而被向支撐襯底SUB排除。例如，如果數(shù)據(jù)“1”的寫入時(shí)的選擇存儲(chǔ)單元是圖3的MC1，非選擇存儲(chǔ)單元是MC2，則空穴如圖3的箭頭A所示那樣經(jīng)由源極層S以及第1半導(dǎo)體膜11向支撐襯底SUB流動(dòng)。其結(jié)果，抑制了雙極干擾。
另外，根據(jù)本實(shí)施方式，如圖3所示那樣在漏極層D的中間設(shè)有再結(jié)合中心REC。由此，因沖擊離子化而產(chǎn)生的空穴不會(huì)向非選擇存儲(chǔ)單元流動(dòng)。例如，如果數(shù)據(jù)“1”的寫入時(shí)的選擇存儲(chǔ)單元是MC1，非選擇存儲(chǔ)單元時(shí)MC3，則從存儲(chǔ)單元MC1流入漏極層D的空穴被再結(jié)合中心REC阻止，不會(huì)到達(dá)非選擇存儲(chǔ)單元MC3。其結(jié)果，抑制了雙極干擾。
如以上所述，根據(jù)本實(shí)施方式，由于流入源極層S的空穴被向板極排除，并且流入漏極層D的空穴被再結(jié)合中心REC阻止，因此抑制了雙極干擾。
本實(shí)施方式的FBC存儲(chǔ)器件，如圖3所示，漏極層D或源極層S與主體區(qū)域B被交替重復(fù)排列。即，在第2半導(dǎo)體膜12中，漏極層D、源極層S以及主體區(qū)域B以D-B-S-B-D-B-S-B-...的方式排列。這種排列可以通過各個(gè)存儲(chǔ)單元與鄰接的存儲(chǔ)單元共用漏極層D或源極層S的方式實(shí)現(xiàn)。由于相鄰的存儲(chǔ)單元共用漏極層D或源極層S，因此存儲(chǔ)單元區(qū)域的面積變小。由此，F(xiàn)BC存儲(chǔ)器件整體的尺寸變小。
圖7是存儲(chǔ)單元區(qū)域、設(shè)在其周邊的板極線接觸PLC、和邏輯電路區(qū)域的平面圖。圖8是沿著圖7的8-8線的剖面圖。圖7的虛線框表示存儲(chǔ)單元區(qū)域和邏輯電路區(qū)域的邊界B1。該邊界位于STI區(qū)域。如圖7所示，板極線接觸PLC以圍繞存儲(chǔ)單元區(qū)域的方式設(shè)置。如圖8所示，板極線PL經(jīng)由板極線接觸PLC與P型板極連接。P型板極被N型阱包圍。
板極線接觸PLC將作為布線的板極線PL和支撐襯底SUB(板極)之間連接。在邏輯電路區(qū)域中，接觸LC將布線LIC和源極層S或漏極層D之間連接。
在此，板極線接觸PLC的接觸插塞的深度D0與邏輯側(cè)接觸LC的接觸插塞的深度D0大致相等。換言之，以支撐襯底SUB的表面為基準(zhǔn)，板極線接觸PCL的接觸插塞的高度和邏輯側(cè)接觸LC的接觸插塞的高度大致相等。
以往，板極線接觸PLC以貫通元件隔離區(qū)域的方式形成。但是，該以往的方法必須有蝕刻元件隔離區(qū)域的工序。進(jìn)而，這時(shí)，由于板極線接觸的深度與邏輯電路區(qū)域的接觸的深度不同，因此產(chǎn)生了接觸的缺陷率變高的問題。
在本實(shí)施方式中，由于板極線接觸PLC形成到與邏輯側(cè)接觸LC大致相等的深度，因此到支撐襯底SUB的表面為止的接觸孔的深度不會(huì)參差不齊。因而，可以降低接觸的缺陷率。進(jìn)而，由于沒必要形成貫通元件隔離區(qū)域的接觸孔，因此削減了制造成本。
圖9(A)至圖21(B)是展示第1實(shí)施方式的FBC存儲(chǔ)器件的制造方法的平面圖以及剖面圖。圖9(A)、圖10(A)、圖11(A)、圖12(A)、圖13(A)、圖14(A)、圖15(A)、圖19(A)、圖20(A)、圖21(A)展示了存儲(chǔ)單元區(qū)域，圖9(B)、圖10(B)、圖11(B)、圖12(B)、圖13(B)、圖14(B)、圖15(B)、圖19(B)、圖20(B)、圖21(B)展示了邏輯電路區(qū)域。
首先，在支撐襯底SUB上作為絕緣膜淀積氧化硅膜20以及氮化硅膜30。氧化硅膜20以及氮化硅膜30的層疊膜成為背柵絕緣膜BGI。其次，用光刻技術(shù)以及RIE(反應(yīng)離子蝕刻)除去位于源極層S的形成區(qū)域上的氧化硅膜20以及氮化硅膜30。由此，如圖10(A)所示，源極層S的形成區(qū)域的支撐襯底SUB露出。再者，這時(shí)如圖10(B)所示，在邏輯電路區(qū)域中，氧化硅膜20以及氮化硅膜30覆蓋在支撐襯底SUB上。其次，通過將P型雜質(zhì)(例如硼)離子注入到存儲(chǔ)單元區(qū)域的支撐襯底SUB中，形成板極(圖未示)。板極的濃度例如是約1019cm-3。
其次，如圖11(A)所示，在源極層S的形成區(qū)域中露出的支撐襯底SUB上使單晶硅進(jìn)行選擇外延生長(zhǎng)。由此，形成作為第1半導(dǎo)體膜的硅層40。
其次，如圖12(A)以及圖12(B)所示，在氮化硅膜30以及硅層40上淀積非結(jié)晶硅膜50。接著，在約600℃的氮環(huán)境中進(jìn)行數(shù)小時(shí)的退火。由此，在存儲(chǔ)單元區(qū)域上，產(chǎn)生固相橫向外延生長(zhǎng)。更詳細(xì)地說，如圖13(A)所示，非結(jié)晶硅膜50通過熱處理，從與硅層40接觸的部分開始被單晶化。通過非結(jié)晶硅膜50向單晶硅變質(zhì)，形成作為第2半導(dǎo)體膜的硅層60。當(dāng)該單晶化進(jìn)行時(shí)，在相鄰的硅層40之間的中間附近產(chǎn)生錯(cuò)配。該錯(cuò)配作為漏極層D內(nèi)的再結(jié)合中心REC起作用。
再者，如圖13(B)所示，在邏輯電路區(qū)域中，由于非結(jié)晶硅膜50被淀積在氮化硅膜30上，因此非結(jié)晶硅膜50沒有被單晶化，而成為多晶硅51。硅層60和多晶硅51的邊界B1，如圖7所示，形成在從第1半導(dǎo)體膜11離開一定的距離D1的位置上。距離D1是進(jìn)行了固相外延生長(zhǎng)的硅層60的橫向的尺寸。將距離D1設(shè)定為比相鄰的源極層S之間的距離的一半長(zhǎng)。
其次，如圖14(B)所示，用HCL氣體等除去邏輯電路區(qū)域的多晶硅51。進(jìn)而，除去邏輯電路區(qū)域的氮化硅膜30以及氧化硅膜20。再者，從硅層40的形成開始到該多晶硅的除去為止的工序，可以用同樣的半導(dǎo)體制造器件連續(xù)地進(jìn)行。即，可以用原有工序(In-situProcess)處理這些工序。因而，本實(shí)施方式非常有助于制造成本的降低。
其次，如圖15(A)以及圖15(B)所示，在無源區(qū)域上形成STI。在存儲(chǔ)單元區(qū)域中，STI以貫通氮化硅膜30以及氧化硅膜20后到達(dá)支撐襯底SUB的方式形成。存儲(chǔ)單元區(qū)域和邏輯電路區(qū)域的邊界B1，由于不同的膜結(jié)構(gòu)相對(duì)，因此在表面上產(chǎn)生臺(tái)階差。但是，在STI形成后，隨著經(jīng)過的制造工序，該臺(tái)階差逐漸變得平滑。因而，不會(huì)出現(xiàn)由邊界B1的臺(tái)階差引起的柵極多晶硅等蝕刻殘?jiān)?。圖16是沿著圖15(A)的16-16線的剖面圖。在圖16中，出現(xiàn)了硅層40(第1半導(dǎo)體膜)以及硅層60(第2半導(dǎo)體膜)的剖面。圖17是沿著圖15(A)的17-17線的剖面圖。在圖17中，出現(xiàn)了氧化硅膜20、氮化硅膜30以及硅層60的剖面。圖18是沿著圖15(B)的18-18線的邏輯電路區(qū)域的剖面圖。以下，為了方便，將硅層40作為第1半導(dǎo)體膜11，將硅層60作為第2半導(dǎo)體膜12。
在形成了柵極絕緣膜之后，如圖19(A)以及圖19(B)所示，形成柵極G。
圖20(A)是沿著圖19(A)的20A-20A線的剖面圖。圖20(B)是沿著圖19(B)的20B-20B線的剖面圖。如圖19(A)～圖20(B)所示，在第2半導(dǎo)體膜12之中的主體區(qū)域B上，形成柵極絕緣膜GI以及柵極G。
其次，根據(jù)需要在源極/漏極區(qū)域上形成擴(kuò)展層(圖未示)。進(jìn)而，如圖21(A)以及圖21(B)所示，在柵極G的側(cè)面形成側(cè)壁膜80。將柵極G以及側(cè)壁膜80用作掩模，在源極/漏極區(qū)域上離子注入N型雜質(zhì)。然后，通過進(jìn)行熱處理，使N型雜質(zhì)經(jīng)由第1半導(dǎo)體膜11擴(kuò)散到支撐襯底SUB的表面，形成N型擴(kuò)散層88?；蛘咴陔x子注入的階段，向第1半導(dǎo)體膜11以及支撐襯底SUB的表面導(dǎo)入N型雜質(zhì)，之后進(jìn)行熱處理。進(jìn)而，在源極/漏極區(qū)域以及柵極的表面形成硅化物層15。
之后，經(jīng)過以往的工序，形成層間絕緣膜IL、接觸SLC、BLC、LC、布線BL、SL、LIC。源極線接觸SLC貫通層間絕緣膜IL后到達(dá)源極層S，并經(jīng)由該源極層S以及第1半導(dǎo)體膜11與支撐襯底SUB電連接。由此，F(xiàn)BC存儲(chǔ)器件完成。
以往，在形成FBC存儲(chǔ)器件時(shí)，用SOI襯底。特別是，BOX層為10nm左右非常薄的SOI襯底，花費(fèi)通常的體硅襯底的10倍以上的成本。
與此相對(duì)，在本實(shí)施方式的制造方法中，形成連接板極和存儲(chǔ)單元的源極的第1半導(dǎo)體膜11，之后形成包括主體區(qū)域B的第2半導(dǎo)體膜12。因而，不用SOI襯底，用體硅襯底就可以形成FBC存儲(chǔ)器件。由此，大幅度地降低了制造成本。
通過用體襯底形成FBC，邏輯電路也可以形成在同樣的體襯底上。在將邏輯電路形成在體襯底上時(shí)，邏輯電路的電路設(shè)計(jì)技術(shù)有著繼承于以往的豐富的存儲(chǔ)。因而，可以將FBC存儲(chǔ)器以及邏輯電路都形成在同樣的體襯底上的做法，在設(shè)計(jì)上是有利的。
在本實(shí)施方式中，通過利用固相橫向外延生長(zhǎng)形成第2半導(dǎo)體膜12，在體襯底上形成SOI結(jié)構(gòu)。這時(shí)，當(dāng)從相鄰的源極形成區(qū)域沿著橫向固相生長(zhǎng)的單晶碰在一起時(shí)，產(chǎn)生錯(cuò)配。
一般來說，錯(cuò)配使PN結(jié)的漏電流增加。或者為了避免錯(cuò)配，電路面積變大。特別是在存儲(chǔ)單元陣列中，單元面積的增大是很大的問題。
在本實(shí)施方式中，在漏極層D內(nèi)形成錯(cuò)配，并且一面抑制漏電流，一面避免雙極干擾。即，本實(shí)施方式通過積極地利用一般來說不理想的錯(cuò)配(再結(jié)合中心)，抑制了雙極干擾。
在以往的制造方法中，用于板極形成的雜質(zhì)在STI形成之后，經(jīng)由SOI層以及BOX層被離子注入到支撐襯底。但是在該方法中，當(dāng)BOX層較薄時(shí)，雜質(zhì)不只被注入到支撐襯底，還被注入到SOI層。因而，不能與SOI層的濃度獨(dú)立地設(shè)定支撐襯底的表面濃度。為了抑制結(jié)漏電流，主體區(qū)域的濃度必須設(shè)為1018cm-3左右以下。因此，支撐襯底的濃度也不得不設(shè)為1018cm-3左右。其結(jié)果，在數(shù)據(jù)的讀出時(shí)以及寫入時(shí)，在支撐襯底上形成耗盡層，不能增大主體-板極間電容。
另一方面，在本實(shí)施方式的制造方法中，在向支撐襯底SUB離子注入了雜質(zhì)之后，形成第2半導(dǎo)體膜12。因而，板極的雜質(zhì)濃度能夠以與第2半導(dǎo)體膜12的雜質(zhì)濃度獨(dú)立的方式設(shè)定。例如，可以在形成了具有1018cm-3以上的雜質(zhì)濃度的板極之后，形成具有小于1018cm-3的雜質(zhì)濃度的主體區(qū)域。由此，本實(shí)施方式可以增大存儲(chǔ)數(shù)據(jù)“0”的存儲(chǔ)單元和存儲(chǔ)數(shù)據(jù)“1”的存儲(chǔ)單元的閾值電壓差，同時(shí)可以抑制結(jié)漏電流而延長(zhǎng)數(shù)據(jù)保持時(shí)間。
進(jìn)而，如以上所述，板極線接觸PLC形成為與邏輯側(cè)接觸LC大致相同的深度。由此，由于沒必要形成貫通元件隔離區(qū)域的接觸孔，因此本實(shí)施方式的FBC存儲(chǔ)器件與以往相比，可以很容易地制造。
當(dāng)將漏極D連接在支撐襯底SUB上時(shí)，位線BL和支撐襯底SUB之間的寄生電容增大。位線BL在進(jìn)行數(shù)據(jù)的讀出/寫入時(shí)由較高的電壓或較低的電壓驅(qū)動(dòng)。在第1實(shí)施方式中，由于漏極D和支撐襯底SUB被背柵絕緣膜BGI隔離，因此與第2實(shí)施方式相比，寄生電容較小，電路的動(dòng)作速度變快，并且消耗電力降低。
再者，也可以省略用圖11說明的選擇外延工序。這時(shí)，非結(jié)晶硅50為單晶，起到第1半導(dǎo)體膜以及第2半導(dǎo)體膜的作用。在省略了選擇外延生長(zhǎng)的制造方法中，制造成本降低。
另一方面，在使用選擇外延生長(zhǎng)的制造方法中，由于通過固相生長(zhǎng)進(jìn)行單晶化的距離較短，因此在結(jié)晶內(nèi)產(chǎn)生缺陷的概率變低。由此，該制造方法可以制造數(shù)據(jù)保持時(shí)間較長(zhǎng)的存儲(chǔ)器。
(第2實(shí)施方式)圖22是本發(fā)明的第2實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。第2實(shí)施方式在漏極層D與支撐襯底SUB(板極)電連接，并且在源極層S上設(shè)有再結(jié)合中心REC這些方面與第1實(shí)施方式不同。第2實(shí)施方式的其他的構(gòu)成與第1實(shí)施方式的構(gòu)成相同即可。漏極層D設(shè)在第1半導(dǎo)體膜11上，并經(jīng)由該第1半導(dǎo)體膜11與支撐襯底SUB電連接。源極層S設(shè)在背柵絕緣膜BGI上，雖然沒有與支撐襯底SUB連接，但在源極層S中設(shè)有再結(jié)合中心REC。
通過將漏極層D與支撐襯底SUB電連接，在數(shù)據(jù)寫入時(shí)因沖擊離子化而產(chǎn)生的空穴，從漏極層D向支撐襯底SUB流動(dòng)。其結(jié)果，可以抑制空穴流入非選擇存儲(chǔ)單元的情況。另外，通過在源極層S內(nèi)設(shè)置再結(jié)合中心REC，因沖擊離子化而產(chǎn)生的空穴不會(huì)流入非選擇存儲(chǔ)單元。這樣，第2實(shí)施方式便可以抑制雙極干擾。即，雖然第2實(shí)施方式和第1實(shí)施方式的源極層S以及漏極層D的位置關(guān)系是相反的，但可以得到與第1實(shí)施方式同樣的效果。
(第3實(shí)施方式)圖23是本發(fā)明的第3實(shí)施方式的FBC存儲(chǔ)器件的平面圖。圖24是沿著圖23的24-24線的剖面圖。第3實(shí)施方式在用硅化物層15連接多個(gè)源極層S，并且沒有源極線接觸SLC以及源極線SL這些方面與第1實(shí)施方式不同。第3實(shí)施方式的其他的構(gòu)成與第1實(shí)施方式的構(gòu)成相同即可。
根據(jù)第3實(shí)施方式，由于可以進(jìn)一步縮短源極線接觸SLC和柵極G之間的距離，因此可以縮小存儲(chǔ)單元的尺寸。進(jìn)而，第3實(shí)施方式可以具有第1實(shí)施方式的效果。
(第4實(shí)施方式)在第1實(shí)施方式中，如圖14所示，除去淀積在邏輯電路區(qū)域上的非結(jié)晶硅膜50、氮化硅膜30以及氧化硅膜20。因此，形成邏輯電路的支撐襯底SUB的表面，與形成存儲(chǔ)單元的第2半導(dǎo)體膜12的表面的高度的水平不同。這在柵極G的形成時(shí)的光刻中有時(shí)會(huì)在存儲(chǔ)單元和邏輯電路之間引起焦點(diǎn)偏移。其結(jié)果，有芯片的合格率降低的可能。
于是，最好將圖14所示的存儲(chǔ)單元區(qū)域的硅層60(第2半導(dǎo)體膜)的表面，和邏輯電路區(qū)域的支撐襯底SUB的表面設(shè)為相同的高度水平。由此，第4實(shí)施方式的FBC存儲(chǔ)器件如圖25所示，邏輯電路區(qū)域的支撐襯底SUB的上面是與存儲(chǔ)單元的主體區(qū)域B的上面大致相同的高度水平。另外，第4實(shí)施方式的制造方法可以將存儲(chǔ)單元區(qū)域的硅層60的表面，和邏輯電路區(qū)域的支撐襯底SUB的表面設(shè)為相同的高度水平。
圖26(A)至圖31(B)是展示本發(fā)明的第4實(shí)施方式的FBC存儲(chǔ)器件的制造方法的剖面圖。圖26(A)、圖27(A)、圖28(A)、圖29(A)、圖30(A)、圖31(A)展示了存儲(chǔ)單元區(qū)域的剖面，圖26(B)、圖27(B)、圖28(B)、圖29(B)、圖30(B)、圖31(B)展示了邏輯電路區(qū)域的剖面。
首先，如圖26(A)以及圖26(B)所示，在支撐襯底上淀積氧化硅膜24以及氮化硅膜34。其次，用光刻法以及濕蝕刻除去位于存儲(chǔ)單元區(qū)域的氧化硅膜24以及氮化硅膜34。在此，所謂的存儲(chǔ)單元區(qū)域，指的是圖7所示的邊界B1的內(nèi)側(cè)的區(qū)域。進(jìn)而，通過將支撐襯底SUB熱氧化，如圖27(A)所示，在支撐襯底SUB上形成氧化硅膜44。通過調(diào)整氧化硅膜44的膜厚，最終可以將第2半導(dǎo)體膜12的高度和邏輯電路區(qū)域的支撐襯底SUB的高度設(shè)為相同的水平。進(jìn)而，用氟化銨除去氧化硅膜44。
接著，在存儲(chǔ)單元區(qū)域的支撐襯底SUB上離子注入硼等P型雜質(zhì)。由此，形成具有約1019cm-3的濃度的板極。
其次，如圖28(A)所示，將支撐襯底SUB熱氧化，形成氧化硅膜20。進(jìn)而，在氧化硅膜20上淀積氮化硅膜30。氧化硅膜20以及氮化硅膜30作為背柵絕緣膜BGI起作用。其次，除去位于源極層S的形成區(qū)域的氧化硅膜20以及氮化硅膜30。這時(shí)，邏輯電路區(qū)域如圖28(B)所示，與圖27(A)的構(gòu)成基本沒有變化。
其次，如圖29(A)所示，和第1實(shí)施方式同樣地，形成硅膜40以及硅膜60。這時(shí)，在邏輯電路區(qū)域中，將多晶硅膜51形成在氮化硅膜34上。硅層60和多晶硅膜51的邊界是圖7所示的邊界B1，與氮化硅膜34的邊界相一致。
其次，如圖30所示，除去多晶硅膜51、氮化硅膜34以及氧化硅膜24。圖30所示的結(jié)構(gòu)雖然與圖14所示的結(jié)構(gòu)類似，但在存儲(chǔ)單元區(qū)域的硅層60(第2半導(dǎo)體膜)的表面的高度和邏輯電路區(qū)域的支撐襯底SUB的表面的高度是相同的水平這一點(diǎn)上，與圖14所示的結(jié)構(gòu)不同。之后，經(jīng)過與在第1實(shí)施方式中用圖15(A)～圖21(B)所示的工序同樣的工序，第4實(shí)施方式的FBC存儲(chǔ)器件完成。
第4實(shí)施方式可以應(yīng)用于第2或第3實(shí)施方式。由此，第4實(shí)施方式也可以得到第2或第3實(shí)施方式的效果。
(第4實(shí)施方式的變形例)圖31(A)至圖34(B)是展示第4實(shí)施方式的變形例的FBC存儲(chǔ)器件的制造方法的剖面圖。用本變形例的方法，也可以如第4實(shí)施方式那樣，將存儲(chǔ)單元區(qū)域的第2半導(dǎo)體膜12的表面的高度和邏輯電路區(qū)域的支撐襯底SUB的表面的高度設(shè)為相同的水平。
首先，在形成了與第1實(shí)施方式的圖10(A)以及圖10(B)同樣的結(jié)構(gòu)之后，如圖31所示，除去邏輯電路區(qū)域的氮化硅膜30以及氧化硅膜20。在此，邏輯區(qū)域的邊界是圖7所示的邊界B1。由此，露出存儲(chǔ)單元區(qū)域的源極形成區(qū)域的支撐襯底SUB以及邏輯電路區(qū)域的支撐襯底SUB的表面。
其次，如圖32(A)以及圖32(B)所示，通過選擇外延生長(zhǎng)，在露出的支撐襯底SUB上形成由單晶硅構(gòu)成的硅層40。
其次，如圖33(A)以及圖33(B)所示，在硅層40以及氮化硅膜30上淀積非結(jié)晶硅膜50。接著，在約600℃的氮環(huán)境中進(jìn)行約60分鐘的退火。由此，在存儲(chǔ)單元區(qū)域上，如以上所述那樣產(chǎn)生固相橫向外延生長(zhǎng)。另外，在邏輯電路區(qū)域上，也產(chǎn)生固相橫向外延生長(zhǎng)。由此，由單晶硅構(gòu)成的硅層60形成在存儲(chǔ)單元區(qū)域以及邏輯電路區(qū)域這兩方上。接著，在1000℃的氫環(huán)境中，在100Torr的氣壓下，進(jìn)行約1分鐘的退火。由此，引起硅原子的變位，硅層60的表面的平坦性提高。再者，硅層40成為第1半導(dǎo)體膜11，硅層60成為第2半導(dǎo)體膜12。
之后，經(jīng)過第1實(shí)施方式的圖15(A)～圖21(B)所示的工序，F(xiàn)BC存儲(chǔ)器件完成。在此，在邏輯電路區(qū)域中，電路元件不是形成在支撐襯底SUB上，而是形成在硅層60上。邏輯電路區(qū)域的硅層60的表面的高度是與存儲(chǔ)單元區(qū)域的硅層60的表面的高度相同的水平。因而，通過將邏輯電路元件形成在硅層60上，可以與第4實(shí)施方式同樣地制造圖25所示的FBC存儲(chǔ)器件。
(第5實(shí)施方式)圖35是本發(fā)明的第5實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。在第5實(shí)施方式中，板極是N型半導(dǎo)體。P型的隔離區(qū)域(隔離擴(kuò)散層)98在板極內(nèi)形成在擴(kuò)散層88的周圍。
根據(jù)本實(shí)施方式，由于板極的導(dǎo)電型是N型，因此當(dāng)向板極提供負(fù)電壓時(shí)，支撐襯底SUB的表面成為存儲(chǔ)狀態(tài)。由此，可以避免主體-板極間的電容的降低。如圖5B的線L4所示，在板極是N型的情況下，當(dāng)板極電壓在-4V附近時(shí)，ΔVth是最大值0.969V。即，具有N型板極的FBC存儲(chǔ)器件與具有P型板極的FBC存儲(chǔ)器件相比，可以得到較大的閾值電壓差ΔVth。
當(dāng)向板極提供-3V的電位時(shí)，在源極S和P型的隔離區(qū)域98之間的PN結(jié)上受到反向偏壓。在P型隔離區(qū)域98和板極之間的PN結(jié)上受到正向偏壓。在該狀態(tài)下，當(dāng)來自于數(shù)據(jù)“1”的存儲(chǔ)單元MC的空穴到達(dá)源極S時(shí)，空穴立即被電池吸出到支撐襯底SUB側(cè)。由此，抑制了雙極干擾。
圖36是存儲(chǔ)單元區(qū)域以及邏輯電路區(qū)域的剖面圖。在存儲(chǔ)單元區(qū)域形成有N型板極，并以環(huán)繞存儲(chǔ)單元區(qū)域的周圍的方式形成有板極線接觸PLC。存儲(chǔ)單元區(qū)域的STI的深度D3、邊界B1附近的STI的深度D4、以及邏輯電路區(qū)域的STI的深度D5相同。由此，STI的形成變得容易。具有代表性的，是STI的深度為0.3μm左右。
說明第5實(shí)施方式的制造方法。首先，如圖37(A)以及圖37(B)所示，在存儲(chǔ)單元區(qū)域離子注入N型雜質(zhì)，形成N型板極。例如，向支撐襯底SUB導(dǎo)入濃度1018cm-3的磷。其次，在支撐襯底SUB上淀積氧化硅膜20以及氮化硅膜30。其次，在氮化硅膜30上淀積氧化硅膜210。用光刻法以及RIE除去位于源極層S的形成區(qū)域的氧化硅膜210。這時(shí)，也除去位于邏輯電路區(qū)域上的氧化硅膜210。
其次，將氧化硅膜20以及氮化硅膜30用作掩模材料，然后用加速能量5keV離子注入劑量為1014cm-2的硼。之后，在950℃的氮環(huán)境中進(jìn)行60分鐘退火。由此，形成圖38(A)以及圖38(B)所示的P型擴(kuò)散層98。該P(yáng)型雜質(zhì)的橫向的擴(kuò)散距離X，可以通過調(diào)節(jié)氧化硅膜20以及氮化硅膜30的邊緣，以及退火的溫度和時(shí)間的方式控制。另外，通過調(diào)整硼的劑量，提高圖35所示的從擴(kuò)散層88的端到隔離區(qū)域98的端的寬度W為最小的部分的硼濃度。由此，可以抑制源極S和支撐襯底SUB因擊穿現(xiàn)象而電短路的情況。
在除去了氧化硅膜210之后，如參照?qǐng)D32至圖34說明的那樣，形成硅層40以及60。之后，進(jìn)行第1實(shí)施方式的圖15至圖21所示的工序。其結(jié)果，圖35所示的器件完成。
P型的隔離區(qū)域98也可以設(shè)在第2實(shí)施方式的漏極層D的下方。由此，可以將第5實(shí)施方式的效果應(yīng)用于第2實(shí)施方式。
(第6實(shí)施方式)在第5實(shí)施方式中，如圖36所示，STI的深度D3、D4以及D5相等，例如，是0.3μm左右。第2半導(dǎo)體膜12具有代表性的是從10nm至50nm。但是，如果STI較深，則從板極線接觸PLC到存儲(chǔ)單元區(qū)域的中心的存儲(chǔ)單元MC的路徑L1變長(zhǎng)。另外，STI變得越深，板極的薄薄膜電阻變得越高。其結(jié)果，路徑L1的電阻變高，主體區(qū)域B的正下方的板極電位變得不穩(wěn)定。一旦板極電位變得不穩(wěn)定，就有可能不能充分地確保存儲(chǔ)數(shù)據(jù)“0”的存儲(chǔ)單元和存儲(chǔ)數(shù)據(jù)“1”的存儲(chǔ)單元的閾值電壓差。
圖39是本發(fā)明的第6實(shí)施方式的FBC存儲(chǔ)器件的平面圖。圖40是沿著圖39的40-40線的剖面圖。在第6實(shí)施方式中，設(shè)在板極線接觸PLC和存儲(chǔ)單元區(qū)域之間的STI較淺，其底面的高度比支撐襯底SUB的表面高。由此，從板極線接觸PLC到存儲(chǔ)單元區(qū)域的中心的存儲(chǔ)單元MC的路徑L2變得比較短。另外，由于STI較淺，因此板極的薄薄膜電阻較低。其結(jié)果，路徑L2的電阻變低。由于從板極線接觸PLC到存儲(chǔ)單元區(qū)域的電阻降低，因此主體區(qū)域B的正下方的板極電位穩(wěn)定化，可以使主體-板極間電容增大。其結(jié)果，能夠充分地確保存儲(chǔ)數(shù)據(jù)“0”的存儲(chǔ)單元和存儲(chǔ)數(shù)據(jù)“1”的存儲(chǔ)單元的閾值電壓差。圖41是本發(fā)明的第6實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。該圖是相當(dāng)于第1實(shí)施方式的圖6的剖面圖。如圖41所示，STI在除去主體B以及第2半導(dǎo)體膜11之后形成。因而，主體B的側(cè)面S與板極的距離LS1與第1實(shí)施方式的LS2(參照?qǐng)D6)相比較短。其結(jié)果，主體-板極間的邊緣電容變大，可以使存儲(chǔ)數(shù)據(jù)“0”的存儲(chǔ)單元和存儲(chǔ)數(shù)據(jù)“1”的存儲(chǔ)單元的閾值電壓差增大。
其次，說明第6實(shí)施方式的FBC存儲(chǔ)器件的制造方法。圖42(A)至圖46是展示本實(shí)施方式的FBC存儲(chǔ)器件的制造方法的平面圖以及剖面圖。首先，與第5實(shí)施方式同樣地實(shí)行圖37(A)～圖38(B)、以及圖32(A)～圖34(B)的工序。氮化硅膜30以及氧化硅膜20所存在的區(qū)域和它們不存在的區(qū)域的邊界是圖39的邊界B2。該邊界B2在之后進(jìn)行的工序中包括在元件區(qū)域內(nèi)。其次，如圖42(A)以及圖42(B)所示，形成STI。圖43是沿著圖42(A)的42-42線的剖面圖。該剖面圖是和第1實(shí)施方式的圖15所示的剖面圖相同的。
圖44是沿著圖42(A)的43-43線的源極層S的形成區(qū)域的剖面圖。在源極層S的形成區(qū)域上，STI以到達(dá)支撐襯底SUB的方式形成。圖45是沿著圖42(A)的44-44線的主體區(qū)域B的形成區(qū)域的剖面圖。在主體區(qū)域B的形成區(qū)域上，STI雖然形成到氮化硅膜30，但沒有到達(dá)支撐襯底SUB。圖46是沿著圖42(B)的45-45線的邏輯電路區(qū)域的剖面圖。在邏輯電路區(qū)域上，STI與圖44所示的STI同樣地形成的比較深。之后，經(jīng)過圖19(A)～圖21(B)所示的工序，第6實(shí)施方式的FBC存儲(chǔ)器件完成。
在將圖44以及圖46的支撐襯底SUB進(jìn)行各向異性蝕刻時(shí)，將氮化硅膜30用作蝕刻停止層。由此，在主體區(qū)域B的形成區(qū)域上，由于STI沒有到達(dá)支撐襯底SUB，因此可以得到圖40所示的構(gòu)成。
(第7實(shí)施方式)如果圖35所示的P型隔離區(qū)域98的寬度W較小，則有可能在源極層S和支撐襯底SUB之間產(chǎn)生擊穿現(xiàn)象。為了防止該情況，可以考慮使隔離區(qū)域98沿著橫向進(jìn)一步較大地?cái)U(kuò)散。這時(shí)，由于P型隔離區(qū)域98擴(kuò)大到主體B之下，因此主體-板極間電容降低，隨之，閾值電壓差ΔVth降低。
圖47是本發(fā)明的第7實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。本實(shí)施方式的FBC存儲(chǔ)器件，具備形成在連接源極層S和支撐襯底SUB的第1半導(dǎo)體膜11的側(cè)面的襯墊701。即，襯墊701形成在為了貫通第1半導(dǎo)體膜11而形成在背柵絕緣膜BIG上的開口的側(cè)面。襯墊701的材料例如可以是氧化硅膜或氮化硅膜。襯墊701能夠使形成的半導(dǎo)體膜11的寬度Y小于能用光刻法形成的最小線寬。N型的第1半導(dǎo)體膜11形成在從主體B沿著橫向離開襯墊701的厚度的量的位置上。隨之，P型隔離區(qū)域98也可以形成在從主體區(qū)域B沿著橫向離開襯墊701的厚度的量的位置上。另一方面，第1半導(dǎo)體膜11的端到隔離區(qū)域98的端為止的寬度W可以與圖35所示的寬度W大致相等。其結(jié)果，本實(shí)施方式的FBC存儲(chǔ)器件可以一面抑制源極層S和支撐襯底SUB之間的擊穿現(xiàn)象，一面使閾值電壓差ΔVth增大。
其次，說明第7實(shí)施方式的FBC存儲(chǔ)器件的制造方法。首先，在存儲(chǔ)單元區(qū)域的支撐襯底SUB上離子注入N型雜質(zhì)，形成板極。例如，導(dǎo)入濃度1018cm-3的磷。其次，如圖48(A)所示，在支撐襯底SUB上形成由氧化硅膜20、氮化硅膜30、氧化硅膜210構(gòu)成的掩模材料。將氧化硅膜20和氮化硅膜30的厚度的和設(shè)為H1。用光刻法以及RIE除去位于源極層S的形成區(qū)域的掩模材料。這時(shí)，在邏輯電路區(qū)域上，掩模材料覆蓋在支撐襯底SUB上。其次，用RIE在支撐襯底SUB上形成深度H2的槽703。
其次，通過將硼等進(jìn)行離子注入，如圖49所示，形成隔離區(qū)域98。為了在槽703的側(cè)面形成P型擴(kuò)散層，也可以從斜向離子注入硼。由此，可以很容易地確保寬度W。進(jìn)而，通過進(jìn)行熱處理，使雜質(zhì)激活。其次，在支撐襯底SUB上淀積氮化硅膜，并將其進(jìn)行各向異性蝕刻。由此，在隔離區(qū)域98、氧化硅膜20以及氮化硅膜30(背柵絕緣膜BGI)的側(cè)壁上形成襯墊701。
其次，用氫氟酸等除去氧化硅膜210。這時(shí)，由于襯墊701覆蓋背柵絕緣膜BGI的側(cè)壁(邊緣)，因此背柵絕緣膜BGI不會(huì)被蝕刻。其次，除去邏輯電路區(qū)域的氧化硅膜20以及氮化硅膜30。其次，如圖50所示，通過選擇外延生長(zhǎng)形成第1半導(dǎo)體膜40、41。第1半導(dǎo)體膜40、41的膜厚是H1+H2。在存儲(chǔ)單元區(qū)域上，由于在支撐襯底SUB上形成有深度H2的槽703(圖48)，因此存儲(chǔ)單元區(qū)域的氮化硅膜30的表面的高度，比半導(dǎo)體膜41的表面的高度大致低H2。在此，雖然作為選擇外延生長(zhǎng)的前處理，用氫氟酸除去支撐襯底SUB上的氧化硅膜，但由于襯墊701覆蓋背柵絕緣膜BGI的側(cè)壁，因此背柵絕緣膜BGI的側(cè)壁不會(huì)被蝕刻。這樣，如果防止了背柵絕緣膜BGI的側(cè)壁的蝕刻，就不會(huì)在主體區(qū)域B的附近形成第1半導(dǎo)體膜40。由此，可以抑制在源極S-支撐襯底SUB之間發(fā)生擊穿現(xiàn)象。
其次，在第1半導(dǎo)體膜40上形成熱氧化膜702，并除去位于存儲(chǔ)單元區(qū)域的半導(dǎo)體膜40上的熱氧化膜。其次，如參照?qǐng)D12以及圖13說明的那樣，在存儲(chǔ)單元區(qū)域上形成第2半導(dǎo)體膜60。由此，可以得到圖51所示的結(jié)構(gòu)。第2半導(dǎo)體膜60的厚度是H2。在該階段，存儲(chǔ)單元區(qū)域的第2半導(dǎo)體膜60的高度與邏輯電路區(qū)域的第1半導(dǎo)體膜41的高度相同。在圖52中展示了該階段的邊界B2附近的剖面圖。在存儲(chǔ)單元區(qū)域中，由于第2半導(dǎo)體膜60從第1半導(dǎo)體膜40外延生長(zhǎng)，因此是單晶硅。在邏輯電路區(qū)域上，多晶硅61在氧化硅膜702上生長(zhǎng)。如圖52所示，在邊界B2的附近，第2半導(dǎo)體膜60和多晶硅膜61鄰接。將從該鄰接部到第1半導(dǎo)體膜40的距離設(shè)為D1。再者，之后，用HCL氣體除去多晶硅61。
如參照?qǐng)D42～圖46說明的那樣，形成STI，之后，通過形成柵極、源極/漏極層、接觸、布線，圖47所示的結(jié)構(gòu)完成。
所述的制造方法，具備在支撐襯底SUB上形成第1厚度H1的絕緣膜20、30的工序，在存儲(chǔ)單元的源極區(qū)域的絕緣膜20、30和支撐襯底SUB上形成槽703的工序，在所述槽703和邏輯電路區(qū)域上同時(shí)形成第3厚度(H1+H2)的第1半導(dǎo)體膜40、41的工序，和在存儲(chǔ)單元區(qū)域的所述絕緣膜20、30上形成第4厚度H4的第2半導(dǎo)體膜60的工序。再者，將從支撐襯底SUB表面開始的深度設(shè)為第2深度H2。存儲(chǔ)單元區(qū)域的有源區(qū)域的高度，是從支撐襯底SUB表面高出第1厚度H1和第4厚度H4的和的水平。邏輯電路區(qū)域的有源區(qū)域的高度，是第3厚度(H1+H2)。通過使H1+H4＝H1+H2，可以將存儲(chǔ)單元區(qū)域以及邏輯電路區(qū)域設(shè)為大致相同的高度。由此，可以防止光刻的焦點(diǎn)偏移，因此能夠可靠并且容易地形成存儲(chǔ)單元以及邏輯電路。在本實(shí)施方式中，第3厚度與第1厚度H1和第2厚度H2的和相等。由此，源極區(qū)域的表面。成為與有源區(qū)域的表面大致相同的高度。
在形成第1半導(dǎo)體膜40的工序中，由于襯墊701覆蓋槽703的側(cè)面(背柵絕緣膜BGI的側(cè)面)，因此第1半導(dǎo)體膜不會(huì)被淀積在槽703的側(cè)面上。根據(jù)該方法，可以用較低的成本形成表面的高度大致相同的存儲(chǔ)單元區(qū)域和邏輯電路區(qū)域。
在有選擇地除去多晶硅61之后，可能在邊界B2上的硅60和硅41之間形成間隙，或者形成硅60和硅41的重復(fù)部。是形成間隙還是形成重復(fù)部，取決于抗蝕劑圖形的對(duì)準(zhǔn)偏移。在將邊界B2設(shè)為有源區(qū)域時(shí)，在該間隙或重復(fù)部上產(chǎn)生臺(tái)階差。該臺(tái)階差在柵極蝕刻中有可能成為使應(yīng)該被蝕刻的多晶硅殘存的原因。
為了防止該臺(tái)階差，使得即便在產(chǎn)生細(xì)微的光刻對(duì)準(zhǔn)偏移的情況下，即，即便在D1稍微偏移的情況下，也如圖7的邊界B1那樣使STI含有硅60和硅41的間隙或重復(fù)部。由此，雖然有必要形成較深的STI用的溝槽，但由于STI的表面是平坦的，因此不會(huì)發(fā)生柵極多晶硅的蝕刻殘留。另外，由于存儲(chǔ)單元區(qū)域的STI較淺，因此可以達(dá)成邊緣電容的增大和板極的薄薄膜電阻的降低。
雖然第7實(shí)施方式具備N型的板極，但即便是P型的板極，也不會(huì)喪失本實(shí)施方式的效果。如果是P型的板極，在隔離區(qū)域98內(nèi)導(dǎo)入N型雜質(zhì)，并將隔離區(qū)域98和源極層S連接。這時(shí)，隔離區(qū)域98起到與第1實(shí)施方式的N型擴(kuò)散層88相同的作用。另外，第7實(shí)施方式也可以與第2實(shí)施方式同樣地，將漏極層D與支撐襯底SUB(板極)電連接，并在源極層S上設(shè)置再結(jié)合中心REC。
(第8實(shí)施方式)圖53是本發(fā)明的第8實(shí)施方式的存儲(chǔ)單元區(qū)域、板極線接觸PLC、和邏輯電路區(qū)域的平面圖。板極線接觸PLC以包圍存儲(chǔ)單元區(qū)域的方式形成為環(huán)狀。由此，從板極線接觸PLC到各存儲(chǔ)單元的板極電阻變得較低。
區(qū)域R1表示源極層S的形成區(qū)域。在第1實(shí)施方式中，第1半導(dǎo)體膜11形成在有源區(qū)域AA和區(qū)域R1的重復(fù)區(qū)域上。但是，在第8實(shí)施方式中，第1半導(dǎo)體膜11沒有形成在有源區(qū)域AA和區(qū)域R1的重復(fù)區(qū)域上，而是形成在位于有源區(qū)域AA間(源極層形成區(qū)域間)的區(qū)域R1(用R10表示的區(qū)域)上。
圖54是沿著圖53的54-54線的剖面圖。由于第8實(shí)施方式的邏輯電路由形成在SOI層上的晶體管構(gòu)成，因此源極接觸以及漏極接觸的各自的深度便大致相同。由此，與圖8所示的方式相比，接觸的缺陷率降低。另外，由于板極線接觸和存儲(chǔ)單元區(qū)域之間，即，板極線接觸PLC的環(huán)內(nèi)的STI的底面，比支撐襯底SUB的表面水平高，因此與圖8所示的方式相比，板極線PL的電阻變低。
存儲(chǔ)單元區(qū)域的平面結(jié)構(gòu)也可以與圖23所示的結(jié)構(gòu)相同。圖55相當(dāng)于沿著圖23的24-24線的剖面圖。圖56是沿著字線WL的源極層S的剖面圖，圖57是板極線接觸區(qū)域的剖面圖。
在圖56中，在位線BL的下方形成有背柵絕緣膜BGI。連接層11(第1半導(dǎo)體膜)在圖56的剖面中，沿著字線WL形成在背柵絕緣膜BGI的左右。連接層11與支撐襯底SUB和源極層S電連接。N型擴(kuò)散層88在沿著源極層S的剖面中，形成在連接層11的下方的支撐襯底SUB的表面上。擴(kuò)散層88與連接層11、源極層S電連接。這樣，在第8實(shí)施方式中，連接層11以及擴(kuò)散層88不是設(shè)在源極層S的正下方，而是在沿著字線WL的源極層S的剖面中，設(shè)在源極層S的左右。即，連接層11以及擴(kuò)散層88的形成區(qū)域是圖53的區(qū)域R10。
這時(shí)，N型擴(kuò)散層88和主體區(qū)域B的距離，變得比設(shè)在源極層S的正下方時(shí)(圖3、圖24)的距離長(zhǎng)。如果N型擴(kuò)散層88多于接近主體區(qū)域B，則在驅(qū)動(dòng)?xùn)艠OG時(shí)，在主體區(qū)域B的下方的板極上形成耗盡層。該耗盡層使主體-板極間電容降低，由此成為使閾值電壓差ΔVth降低的原因。
但是，根據(jù)第8實(shí)施方式，由于N型擴(kuò)散層88和主體區(qū)域B的距離變得較長(zhǎng)，因此可以防止所述耗盡層的形成。進(jìn)而，第8實(shí)施方式也可以得到在第1實(shí)施方式中說明的讀出時(shí)的閾值電壓差的增大效果。
如圖56所示，相鄰的源極層由硅化物層15連接，并作為源極線起作用。源極線被拉向存儲(chǔ)單元陣列(圖未示)的外側(cè)，并經(jīng)由源極線接觸被供給電位。這樣，在第8實(shí)施方式中，由于在存儲(chǔ)單元陣列內(nèi)不需要源極線接觸，因此可以縮小單元尺寸。再者，在第8實(shí)施方式中，雖然位線BL用第2層的布線層形成，但也可以用第1層的布線層形成。
另外，根據(jù)第8實(shí)施方式，可以抑制存儲(chǔ)單元MC1的空穴通過源極層S后流入相鄰的存儲(chǔ)單元MC2的現(xiàn)象。這是由于如圖56的箭頭所示那樣，空穴在到達(dá)存儲(chǔ)單元MC2之前經(jīng)由連接層11流入支撐襯底側(cè)。
在圖57所示的板極線接觸PLC的下方，以貫通背柵絕緣板BGI以及STI的方式形成有第1半導(dǎo)體層11。第1半導(dǎo)體層11在板極線接觸區(qū)域上，連接支撐襯底SUB和板極線接觸PLC，同時(shí)使板極線接觸PLC的深度與邏輯電路區(qū)域的源極·漏極的接觸的深度大致相等。
圖58(A)至圖60(B)是展示第8實(shí)施方式的FBC存儲(chǔ)器件的制造方法的剖面圖。圖58(A)、圖59(A)、圖60(A)展示了沿著源極線的剖面，圖58(B)、圖59(B)、圖60(B)展示了板極線接觸PLC的剖面。
首先，如圖58(A)以及圖58(B)所示，準(zhǔn)備SOI襯底99。SOI襯底99包括具有約50nm的厚度的埋入氧化膜(BOX)101，和具有約50nm的厚度的SOI層102。其次，在SOI層102上依次形成具有約2nm的厚度的氧化硅膜103、具有約200nm的厚度的氮化硅膜104。
其次，形成圖53所示的有源區(qū)域AA的抗蝕劑圖形，并用RIE依次蝕刻氮化硅膜104、氧化硅膜103、SOI層102。在除去抗蝕劑之后，淀積氧化硅膜，并在有源區(qū)域AA之間填充該氧化硅膜。進(jìn)而，將氮化硅膜104用作停止層，用CMP研磨該氧化硅膜，并在有源區(qū)域AA之間形成元件隔離STI。
其次，如圖59(A)以及圖59(B)所示，形成將圖53所示的區(qū)域R1開口的抗蝕劑圖形，并將STI以及BOX層101進(jìn)行各向異性蝕刻。由此，除去位于相鄰的源極層形成區(qū)域間的元件隔離STI的部分以及位于其下方的BOX層101。即，除去位于區(qū)域R10的氧化硅膜以及BOX層101。
其次，如圖60(A)以及圖60(B)所示，淀積非結(jié)晶硅110，并用CDE進(jìn)行蝕刻。由此，將非結(jié)晶硅110的表面的高度設(shè)為與SOI層的表面的高度相同的水平。接著，在約600℃的氮環(huán)境中進(jìn)行數(shù)小時(shí)的退火。其結(jié)果，非結(jié)晶硅110成為單晶硅。這樣，將非結(jié)晶硅110埋入通過元件隔離STI以及BOX層101的除去而形成的開口部?jī)?nèi)。非結(jié)晶硅110作為連接支撐襯底SUB和SOI層102的半導(dǎo)體膜起作用。
之后，除去氧化硅膜103以及氮化硅膜104。進(jìn)而，如參照?qǐng)D19～圖21說明的那樣，在SOI層102上形成柵極絕緣膜以及柵極，并在相鄰的所述柵極之間導(dǎo)入雜質(zhì)，從而在SOI層102上形成源極層以及漏極層。在柵極、源極層以及漏極層上形成硅化物，進(jìn)而，通過形成層間絕緣膜、接觸插塞、位線等，圖55～圖57所示的FBC存儲(chǔ)器件完成。
通過將非結(jié)晶硅110進(jìn)行熱處理而形成的單晶硅相當(dāng)于連接層(第1半導(dǎo)體層)11。源極層S形成在SOI層102上。由此，如圖56所示，源極層S經(jīng)由連接層11與支撐襯底SUB連接。在本實(shí)施方式中，支撐襯底SUB還起到板極的作用。
第8實(shí)施方式的制造方法，由于使用了SOI襯底，因此不能實(shí)現(xiàn)第1實(shí)施方式的制造方法那樣的低成本化。但是，通常，在使用SOI襯底的制造方法中，形成用于調(diào)節(jié)到支撐襯底SUB的接觸的深度的半導(dǎo)體膜的工序，和形成連接存儲(chǔ)單元的源極層S以及支撐襯底SUB的半導(dǎo)體膜的工序，被分別實(shí)行。這時(shí)，為了形成與支撐襯底SUB連接的接觸，必須追加光刻工序以及蝕刻工序。
另一方面，在本實(shí)施方式的制造方法中，同時(shí)進(jìn)行形成用于調(diào)節(jié)到支撐襯底SUB的接觸的深度的半導(dǎo)體膜的工序，和形成連接存儲(chǔ)單元的源極層S以及支撐襯底SUB的半導(dǎo)體膜的工序。因而，第8實(shí)施方式的制造方法在使用SOI襯底的制造方法中，可以抑制成本的增加。
(第9實(shí)施方式)圖61是本發(fā)明的第9實(shí)施方式的存儲(chǔ)單元區(qū)域、板極線接觸PLC、和邏輯電路區(qū)域的平面圖。板極線接觸PLC以包圍存儲(chǔ)單元區(qū)域的方式形成為環(huán)狀。由此，從板極線接觸PLC到各存儲(chǔ)單元的板極電阻變得較低。
區(qū)域R2表示源極層S以及漏極層D的形成區(qū)域。在第9實(shí)施方式中，第1半導(dǎo)體膜11形成在有源區(qū)域AA和區(qū)域R2的重復(fù)區(qū)域R20上。
圖62是第9實(shí)施方式的存儲(chǔ)單元區(qū)域的剖面圖。在第9實(shí)施方式中，源極層S以及漏極層D這兩者，經(jīng)由以N型擴(kuò)散層88以及P型支撐襯底SUB構(gòu)成的PN結(jié)與支撐襯底SUB(板極)電連接。由此，可以抑制存儲(chǔ)單元MC1的空穴流入在兩側(cè)鄰接的存儲(chǔ)單元MC2以及MC3的情況。另外，可以使閾值電壓差ΔVth增大。
在第1半導(dǎo)體膜11的大致中央，存在沿著縱向延伸的晶體錯(cuò)配。雖然圖未示，但在該晶體錯(cuò)配所存在的部分上，硅化物變厚。在形成硅化物時(shí)，金屬原子向晶體錯(cuò)配中擴(kuò)散，晶體錯(cuò)配的金屬原子濃度變高。晶體錯(cuò)配、金屬原子以及硅化物作為再結(jié)合中心REC起作用。由于再結(jié)合中心REC通過再結(jié)合消滅空穴，因此可以有效地阻止空穴的流動(dòng)。
進(jìn)而，在金屬原子擴(kuò)散的再結(jié)合中心REC的區(qū)域上，導(dǎo)入高濃度的N型雜質(zhì)。由此，可以抑制源極·漏極和P阱之間的逆向PN結(jié)電流的增大。
如圖62所示，第1半導(dǎo)體膜11的寬度比接觸的寬度窄。由此，也可以將N型擴(kuò)散層88的寬度縮窄，并可以將N型擴(kuò)散層88從主體區(qū)域B隔離。其結(jié)果，可以防止數(shù)據(jù)讀出時(shí)的閾值電壓差ΔVth的降低。另外，由于N型擴(kuò)散層88的面積變小，因此抑制源極·漏極和支撐襯底SUB之間的逆向PN結(jié)電流的增大。
圖63是第9實(shí)施方式的板極線接觸PLC的剖面圖。在板極線接觸PLC的下方，設(shè)有貫通了背柵絕緣膜BGI以及STI的第1半導(dǎo)體層11。在第1半導(dǎo)體膜11的周圍的背柵絕緣膜BGI上，設(shè)有第2半導(dǎo)體膜12。第1半導(dǎo)體膜11以及第2半導(dǎo)體膜12在各自的側(cè)面接觸。
圖64(A)至圖66(B)是展示第9實(shí)施方式的FBC存儲(chǔ)器件的制造方法的剖面圖。圖64(A)、圖65(A)、圖66(A)展示了存儲(chǔ)單元區(qū)域的剖面，圖64(B)、圖65(B)、圖66(B)展示了板極線接觸部的剖面。
首先，如圖64(A)以及圖64(B)所示，準(zhǔn)備SOI襯底99。SOI襯底99包括具有約50nm的厚度的埋入氧化膜(BOX)101，和具有約50nm的厚度的SOI層102。其次，在SOI層102上依次形成具有約2nm的厚度的氧化硅膜103、具有約200nm的厚度的氮化硅膜104。其次，形成將圖61所示的區(qū)域R2開口的抗蝕劑圖形，用RIE蝕刻氮化硅膜104以及氧化硅膜103。
其次，如圖65(A)以及圖65(B)所示，淀積氮化硅膜，并用RIE將該氮化硅膜進(jìn)行各向異性蝕刻。由此，在氮化硅膜104的側(cè)面形成襯墊118。用襯墊118，可以形成具有比抗蝕劑的最小限寬度窄的槽的掩模材料(118以及104)。其次，將氮化硅膜104以及襯墊118用作掩模，將SOI層102以及BOX層101進(jìn)行各向異性蝕刻。淀積非結(jié)晶硅110，并將其蝕刻到與SOI層102的表面的高度相同的水平。由此，在通過SOI層102以及BOX層101的蝕刻形成的槽內(nèi)填充非結(jié)晶硅110。
其次，如圖66(A)以及圖66(B)所示，除去氧化硅膜103以及氮化硅膜104。其次，通過固相外延生長(zhǎng)，使非結(jié)晶硅110變質(zhì)成單晶硅108。在第9實(shí)施方式中，為了從支撐襯底SUB以及SOI層102引起單晶化，如圖66(A)以及圖66(B)所示，將再結(jié)合中心REC形成為倒T字狀。另外，在平面圖中，如圖61所示，在線狀的區(qū)域R2的中央部形成再結(jié)合中心REC。之后，在有源區(qū)域以外的元件隔離區(qū)域上形成STI。
進(jìn)而，如參照?qǐng)D19～圖21說明的那樣，通過形成柵極絕緣膜、柵極、硅化物、層間絕緣膜、接觸插塞、位線等，圖62以及圖63所示的FBC存儲(chǔ)器件完成。
(第9實(shí)施方式的變形例1)圖67是第9實(shí)施方式的變形例1的存儲(chǔ)單元的剖面圖。在本變形例中，第1半導(dǎo)體膜11的中間部的硅化物15的上面的高度(H5)，比襯墊111的端部(硅化物15和襯墊111的接觸部)的硅化物15的上面的高度(H6)低。同樣，第1半導(dǎo)體膜11的中間部的硅化物15的底面的高度，比襯墊111的端部的硅化物15的底面的高度低。由此，源極線接觸SLC以及位線接觸BLC都接近第1半導(dǎo)體膜11，鄰接的存儲(chǔ)單元的源極以及漏極各自的中間部變窄。也可以說鄰接的存儲(chǔ)單元的源極以及漏極分別被硅化物15隔離。
一般來說，空穴在電位較低的源極·漏極層的底面上擴(kuò)散。因而，如圖67所示，通過將源極·漏極層的中間部縮窄，在源極·漏極層上擴(kuò)散的空穴通過再結(jié)合消滅的概率變高。由此，可以更有效地抑制空穴流入鄰接的存儲(chǔ)單元的情況。
另外，在圖61(A)以及圖61(C)中，在襯墊111的端部，在硅化物層15之下，都使SOI層102殘存膜厚T1。這是為了增大硅化物層15和SOI層102(源極·漏極層)的接觸面積。如果增大硅化物層15和源極·漏極層的接觸面積，寄生電阻變小，并且可以增大晶體管的驅(qū)動(dòng)電流。
另一方面，如果主體-源極間或者主體-漏極間的PN結(jié)的附近的金屬原子濃度變高，就發(fā)生PN結(jié)的漏電流增大，數(shù)據(jù)保持時(shí)間變短的問題。但是，通過在襯墊111的端部，在硅化物層15之下使SOI層102殘存膜厚T1，硅化物層15內(nèi)的金屬原子便很難向所述PN結(jié)擴(kuò)散。其結(jié)果，抑制了這些PN結(jié)上的漏電流。
硅化物層15沿著縱向的晶體錯(cuò)配局部地變厚。這使硅化物層15和SOI層102的接觸面積增大，使寄生電阻降低。再者，由于這使得空穴很難通過鄰接的存儲(chǔ)單元之間，因此較理想。
通常，如果接觸更深，則接觸的缺陷率上升。因而，當(dāng)?shù)?半導(dǎo)體膜11上的硅化物層15的上面的高度低于源極·漏極層上的硅化物層15的上面的高度時(shí)，如果接觸SLC、BLC的寬度比第1半導(dǎo)體膜11的寬度窄，則接觸SLC、BLC的深度變深。
但是，在本變形例中，第1半導(dǎo)體膜11的寬度比接觸SLC、BLC的寬度寬。由此，在接觸SLC、BLC內(nèi)形成較淺的區(qū)域，因此缺陷率減少。進(jìn)而，由于接觸SLC、BLC和硅化物層15的接觸面積變大，因此接觸SLC、BLC的寄生電阻變小。
圖68(A)至圖69(B)是展示第9實(shí)施方式的變形例1的制造方法的剖面圖。本變形例，到圖65(A)以及圖65(B)所示的工序?yàn)橹?，以與第9實(shí)施方式同樣的方式制造。
在圖65(A)以及圖65(B)的非結(jié)晶硅110的蝕刻中，非結(jié)晶硅110以其上面成為只比SOI層102的上面低T1的水平的方式被蝕刻。由此，可以得到圖68(A)以及圖68(B)所示的結(jié)構(gòu)。
其次，如圖69(A)以及圖69(B)所示，除去氧化硅膜103以及氮化硅膜104。其次，通過固相外延生長(zhǎng)，使非結(jié)晶硅110變質(zhì)成單晶硅108。
之后，通過形成柵極絕緣膜、柵極、硅化物、層間絕緣膜、接觸、布線等，圖67所示的結(jié)構(gòu)完成。
(第9實(shí)施方式的變形例2)
圖70是展示第9實(shí)施方式的變形例2的剖面圖。一般來說，如果主體區(qū)域B的硅膜的膜厚較薄，便具有如下的優(yōu)點(diǎn)。讀出時(shí)的閾值電壓差ΔVth變大。數(shù)據(jù)1的寫入時(shí)間變短。PN結(jié)的漏電流減少，并且數(shù)據(jù)保持時(shí)間變長(zhǎng)。
于是，在變形例2中，一面將主體區(qū)域B的硅膜厚(第2半導(dǎo)體膜12的膜厚)變薄，一面在源極·漏極層上形成選擇外延硅層。
在襯墊111的端部上，在硅化物層15之下殘存有SOI層102(源極·漏極層)。由此，硅化物層15和源極·漏極層的接觸面積增大，源極·漏極層的寄生電阻變小。另外，第1半導(dǎo)體膜11的中間部的硅化物15的上面的高度(H5)，比襯墊111的端部(硅化物15和襯墊111的接觸部)的硅化物15的上面的高度(H6)低。由此，變形例2具有與所述變形例1同樣的效果。變形例2還具有變形例1的其他的效果。
進(jìn)而，硅化物15的上面的高度為H5的區(qū)域的寬度，比變形例1的該寬度窄。因而，接觸SLC、BLC和硅化物層15的接觸面積進(jìn)一步變大，因此接觸SLC、BLC的寄生電阻與變形例1相比變小。
變形例2的制造方法，是在圖69(A)以及圖69(B)所示的階段中，將SOI層102進(jìn)一步蝕刻得較薄。另外，在形成了柵極之后，使選擇外延硅層在源極·漏極層上生長(zhǎng)。在該階段，形成在第1半導(dǎo)體膜11上的選擇外延硅層的上面，低于源極·漏極區(qū)域的選擇外延硅層的上面。其次，在選擇外延硅層的表面上形成均勻的膜厚的硅化物層15。第2變形例的其他的工序可以與所述第1變形例的工序相同。
變形例1以及變形例2除了所述效果之外，還具有第9實(shí)施方式的效果。進(jìn)而，變形例1以及變形例2進(jìn)行以下工序貫通SOI層102以及BOX層101，形成沿著源極線的線狀的開口部，在該開口部?jī)?nèi)埋入第1半導(dǎo)體膜11，之后形成元件隔離區(qū)域STI。由此，如圖61所示，以完全地橫斷鄰接的存儲(chǔ)單元之間的空穴電流路徑的方式形成再結(jié)合中心REC。另外，只要調(diào)整硅化物15的上面的高度H5就可以抑制空穴的流動(dòng)。即，不用增大成本，就可以制造有效地抑制雙極干擾的再結(jié)合中心。
(第10實(shí)施方式)圖71是本發(fā)明的第10實(shí)施方式的FBC存儲(chǔ)器件的平面圖。邏輯電路區(qū)域的MISFET的平面結(jié)構(gòu)可以與其他的任意一個(gè)實(shí)施方式(例如圖2)相同。
圖72(A)是沿著圖68的A-A線的存儲(chǔ)單元區(qū)域的剖面圖。如圖72(A)所示，第10實(shí)施方式的存儲(chǔ)單元具備支撐襯底SUB、板極PT、背柵絕緣膜BGI(第1絕緣膜)、BOX層101(第2絕緣膜)、第1半導(dǎo)體膜11、漏極層D、源極層S、主體區(qū)域B、柵極絕緣膜GI、柵極G(字線WL)、位線BL、和源極線SL。
支撐襯底SUB由半導(dǎo)體材料構(gòu)成，例如是硅襯底。支撐襯底SUB形成有導(dǎo)入了濃度1×1018cm-3的硼的P型阱。進(jìn)而，在支撐襯底SUB上設(shè)有第1半導(dǎo)體膜11以及BOX層101。第1半導(dǎo)體膜11連接支撐襯底SUB和SOI層102。
第1半導(dǎo)體膜11一直延伸到主體區(qū)域B的正下方。第10實(shí)施方式在這一點(diǎn)上與第1至第9實(shí)施方式不同。在第1至第9實(shí)施方式中，第1半導(dǎo)體膜11起到連接支撐襯底SUB和SOI層102的連接器的作用。在第10實(shí)施方式中，半導(dǎo)體膜11不僅起到連接器的作用，還起到板極PT的作用。板極PT與P阱連接，并從P阱得到電位?；蛘?，也可以將板極PT引到存儲(chǔ)單元陣列的外側(cè)，在該引出的板極PT上形成接觸，并從該接觸付與電位。
在板極PT的上面上設(shè)有背柵絕緣膜BGI。背柵絕緣膜BGI例如是具有約8nm的厚度的氧化硅膜。
在板極PT的表面上設(shè)有N型擴(kuò)散層88。背柵絕緣膜BGI的一端在N型擴(kuò)散層88內(nèi)終止。N型擴(kuò)散層88與源極層S連接。因而，源極層S經(jīng)由位于擴(kuò)散層88和板極PT之間的PN結(jié)與支撐襯底SUB連接。由此，如圖5B所示，可以增大數(shù)據(jù)“0”和數(shù)據(jù)“1”的閾值電壓差ΔVth。進(jìn)而，由于源極層S與支撐襯底SUB連接，因此抑制了雙極干擾。
源極層S、漏極層D以及主體區(qū)域B設(shè)在背柵絕緣膜BGI上。由此，漏極層D與板極PT電絕緣。背柵絕緣膜BGI的膜厚變得越薄，數(shù)據(jù)“0”和數(shù)據(jù)“1”的識(shí)別就變得容易，并且數(shù)據(jù)保持時(shí)間變長(zhǎng)。這是由于通過將背柵絕緣膜BGI變薄，主體-板極間電容變大了。另一方面，在漏極層D之下，殘存有比背柵絕緣膜BGI厚的BOX層101。因此，降低了位線BL的寄生電容，能夠?qū)崿F(xiàn)高速且低耗電力的存儲(chǔ)器件。
在源極層S以及漏極層D的各表面上，設(shè)有硅化物層15。由于源極層S以及漏極層D的厚度降低了它們的電阻，因此也可以利用選擇外延硅層使其比主體區(qū)域B厚。
與第1實(shí)施方式同樣地，將板極PT的P型雜質(zhì)濃度提高到1018cm-3以上，另一方面，將主體區(qū)域B的P型雜質(zhì)濃度降到1018cm-3以下。由此，可以抑制向主體區(qū)域B和源極·漏極層之間的PN結(jié)流動(dòng)的電流，并延長(zhǎng)數(shù)據(jù)保持時(shí)間。進(jìn)而，可以抑制板極PT的表面的耗盡化，從而增大數(shù)據(jù)讀出時(shí)的閾值電壓差ΔVth。
圖72(B)相當(dāng)于沿著圖2的4-4線的邏輯晶體管(SOI晶體管)的剖面圖。與第8實(shí)施方式相比，由于第10實(shí)施方式的SOI晶體管在漏極層D之下具有較厚的BOX層101，因此支撐襯底SUB和SOI晶體管之間的寄生電容降低。這使得邏輯電路的動(dòng)作高速化，并且使消耗電力降低。
圖73是沿著圖71的B-B線的源極層S的剖面圖。源極線SL經(jīng)由源極線接觸SLC、硅化物層15、擴(kuò)散層88以及第1半導(dǎo)體層11與P型阱(支撐襯底SUB)連接。
圖74是沿著圖71的C-C線的柵極G以及主體區(qū)域B的剖面圖。柵極G經(jīng)由柵極絕緣膜GI設(shè)在主體區(qū)域B上。第1半導(dǎo)體膜11經(jīng)由背柵絕緣膜BGI設(shè)在主體區(qū)域B之下。
圖75是沿著圖71的D-D線的P型阱接觸PWC的剖面圖。P型阱接觸PWC經(jīng)由硅化物層15、SOI層102、N型擴(kuò)散層88、第1半導(dǎo)體層11與P型阱連接。再者，向SOI層102導(dǎo)入高濃度的P型雜質(zhì)。
圖76(A)至圖83(B)是展示第10實(shí)施方式的FBC存儲(chǔ)器件的制造方法的剖面圖。圖76至圖81所示的(A)相當(dāng)于沿著圖71的A-A線的剖面，圖76至圖83所示的(B)相當(dāng)于沿著圖71的E-E線的剖面。
首先，與第8實(shí)施方式的制造方法同樣地，準(zhǔn)備SOI襯底99，并在SOI層102上形成氧化硅膜103以及氮化硅膜104。其次，形成將沿著圖71所示的源極線的線狀的區(qū)域R11開口的抗蝕劑圖形。接著，通過RIE蝕刻氮化硅膜104、氧化硅膜103以及SOI層102。由此，以貫通氮化硅膜104、氧化硅膜103以及SOI層102的方式形成圖76(A)以及圖76(B)所示的溝槽112。
其次，如圖77(A)以及圖77(B)所示，淀積具有約20nm的厚度的氮化硅膜，并用RIE將其進(jìn)行各向異性蝕刻。由此，在溝槽112的側(cè)面形成襯墊105。其次，通過采用了NH4的濕蝕刻，經(jīng)由溝槽112對(duì)BOX層101進(jìn)行各向同性蝕刻。由此，在SOI層102之下形成空洞113?？斩床?13的形成區(qū)域用圖71的虛線展示。這時(shí)，使漏極D的形成區(qū)域的下方殘存BOX層101的支柱。其次，根據(jù)需要，對(duì)SOI層102也進(jìn)行各向同性蝕刻。例如，也可以將SOI層102氧化，然后用濕蝕刻除去氧化硅膜?；蛘?，也可以用CDE蝕刻SOI層102的背面。通過該蝕刻，主體區(qū)域B的形成區(qū)域的SOI層102的膜厚例如變?yōu)榧s25nm。這樣，一旦將主體區(qū)域B的膜厚變薄，如以上所述，存儲(chǔ)單元的特性提高。
另一方面，在邏輯電路區(qū)域中，SOI層(圖未示)沒有被蝕刻。因而，邏輯電路區(qū)域的SOI層比較厚，只將存儲(chǔ)單元區(qū)域的SOI層蝕刻的較薄。根據(jù)該制造方法，不用追加新的光刻工序，就能夠使存儲(chǔ)單元區(qū)域以及邏輯電路區(qū)域的各SOI層成為最合適的膜厚。這時(shí)，由于可以將存儲(chǔ)單元區(qū)域以及邏輯電路區(qū)域的各SOI層的表面的高度設(shè)為相同水平，因此可以避免光刻工序的焦點(diǎn)容限的劣化的問題。
其次，如圖78(A)以及圖78(B)所示，在除去襯墊105之后，通過熱氧化在空洞113的內(nèi)面形成厚度約8nm的背柵絕緣膜BGI以及氧化硅膜106。其次，在形成了覆蓋圖71所示的區(qū)域R12的抗蝕劑圖形之后，通過RIE除去背柵絕緣膜BGI。由此，如圖78(A)所示，沿著溝槽112的開口部，除去位于空洞部113的底部的氧化硅膜106。
再者，如圖78(B)所示，在支撐襯底SUB上殘存區(qū)域11和區(qū)域R12的重復(fù)區(qū)域的氧化硅膜106。這是為了在其次的選擇外延工序中，在空洞部113內(nèi)填充外延硅。
其次，如圖79(A)以及圖79(B)所示，通過選擇外延生長(zhǎng)，形成選擇外延硅層107。硅層107作為第1半導(dǎo)體層11起作用。在該選擇外延生長(zhǎng)中，從溝槽112的正下方的支撐襯底SUB的表面開始使硅層107生長(zhǎng)。這時(shí)，通過橫向過生長(zhǎng)(Lateral Over Growth)在氧化硅膜106上也形成硅層107。當(dāng)選擇外延生長(zhǎng)進(jìn)行時(shí)，在圖79(A)中，可以看到溝槽112的開口好象被堵塞。但是，在圖71的區(qū)域12中，由于氧化硅膜106就那樣殘存，因此區(qū)域12的溝槽112沒有被堵塞。因而，空洞113經(jīng)由區(qū)域12的溝槽112與外部相連，并從那里被供給空氣。
如圖80(A)以及圖80(B)所示，在區(qū)域R12中，如果溝槽112也被硅層107堵塞，則橫向過生長(zhǎng)結(jié)束。硅層107例如含有濃度1018cm-3以上的P型雜質(zhì)。
其次，將氮化硅膜104用作停止層，用CMP研磨硅層107。進(jìn)而進(jìn)行蝕刻，使硅層107的表面低于背柵絕緣膜BGI。之后，除去形成在SOI層102的側(cè)面的背柵絕緣膜BGI。由此，得到圖81(A)以及圖81(B)所示的結(jié)構(gòu)。
其次，如圖82(A)以及圖82(B)所示，在溝槽112內(nèi)形成選擇外延硅層114。這時(shí)，從SOI層102的側(cè)面以及硅層107的上面開始產(chǎn)生硅層114的結(jié)晶生長(zhǎng)。在硅層114內(nèi)形成再結(jié)合中心REC。其次，蝕刻硅層114，以使得硅層114的端部的高度成為SOI層102的表面的高度水平。進(jìn)而，除去氧化硅膜103以及氮化硅膜104。由此，如圖83(A)所示，板極PT(107)以及背柵絕緣膜BGI完成。
其次，如圖83(B)所示，在無源區(qū)域上形成STI109。其次，向存儲(chǔ)單元的主體B(SOI層102)以及支撐襯底導(dǎo)入P型雜質(zhì)。主體B的雜質(zhì)濃度例如是約1018cm-3以下。也向構(gòu)成邏輯電路的NMOS晶體管的主體區(qū)域適當(dāng)導(dǎo)入P型雜質(zhì)。再者，當(dāng)BOX層的厚度為150nm以上時(shí)，也可以不在邏輯電路區(qū)域上形成阱。
之后，如參照?qǐng)D19～圖21說明的那樣，通過形成柵極絕緣膜、柵極、層間絕緣膜、接觸插塞、位線等，圖71～圖74所示的FBC存儲(chǔ)器件完成。
根據(jù)第10實(shí)施方式的制造方法，第1半導(dǎo)體層11的P型雜質(zhì)濃度，可以與主體B的P型雜質(zhì)濃度獨(dú)立地設(shè)定。因而，第10實(shí)施方式可以實(shí)現(xiàn)高性能的存儲(chǔ)單元。
硅層107同時(shí)具有連接存儲(chǔ)單元的源極層S和支撐襯底SUB的連接層、板極PT、和用于調(diào)節(jié)支撐襯底接觸的深度的連接層的功能。
進(jìn)而，第10實(shí)施方式可以應(yīng)用于BOX層較厚的SOI襯底。因而，可以一面抑制邏輯電路以及位線的寄生電容，一面在存儲(chǔ)單元區(qū)域上形成較薄的背柵絕緣膜。其結(jié)果，不用增大制造成本，就可以制造高性能的FBC存儲(chǔ)器件。
(第11實(shí)施方式)圖84是本發(fā)明的第11實(shí)施方式的FBC存儲(chǔ)器件的平面圖。在第11實(shí)施方式中，邏輯電路包括圖72(B)所示的SOI晶體管和圖4所示的體晶體管。SOI晶體管以及體晶體管為了提高遷移率，也可以形成在結(jié)晶方位不同的硅層上。另外，在第11實(shí)施方式中，板極線接觸PLC、體晶體管的源極·漏極接觸以及體晶體管的阱接觸，與圖36所示的構(gòu)成同樣地形成為相同的高度水平。因而，可以縮小這些接觸的缺陷率。
圖85是第11實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。第11實(shí)施方式的存儲(chǔ)器件，在源極層S以及漏極層D這兩方經(jīng)由PN結(jié)與支撐襯底SUB連接這一點(diǎn)上與第10實(shí)施方式不同。根據(jù)第11實(shí)施方式，可以進(jìn)一步抑制雙極干擾。
圖86(A)至圖93(B)是展示第11實(shí)施方式的FBC存儲(chǔ)器件的制造方法的剖面圖。圖86～圖93的(A)展示了存儲(chǔ)單元區(qū)域的剖面，圖86～圖93的(B)展示了邏輯電路區(qū)域(體晶體管形成區(qū)域)的剖面。
首先，如圖86(A)以及圖86(B)所示，準(zhǔn)備SOI襯底99。SOI襯底99包括具有約150nm的厚度的埋入氧化膜(BOX)101，和具有約50nm的厚度的SOI層102。其次，在SOI層102上依次形成具有約2nm的厚度的氧化硅膜103，具有約200nm的厚度的氮化硅膜104。其次，形成將圖84所示的區(qū)域R3開口的抗蝕劑圖形，并用RIE蝕刻氮化硅膜104以及氧化硅膜103。
其次，如圖87(A)以及圖87(B)所示，在氮化硅膜104的側(cè)壁上形成TEOS襯墊400。接著，將氮化硅膜104以及襯墊400用作掩模，然后通過RIE將SOI層102以及BOX層101進(jìn)行各向異性蝕刻。由此，在源極·漏極的形成區(qū)域上形成溝槽115。溝槽115可以形成的比光刻的最小線寬度窄。
其次，如圖88(A)以及圖88(B)所示，在SOI層102的側(cè)面形成氧化硅膜401。其次，形成選擇外延硅層157。硅層157作為漏極的連接器起作用。這時(shí)，硅層157的上面的高度以比SOI層102的上面的高度稍低的方式設(shè)置。
其次，在除去了襯墊400以及氧化硅膜401之后，再次進(jìn)行選擇外延生長(zhǎng)。由此，淀積硅層402直到與氮化硅膜104的上面相同水平為止。硅層402的高度作為SiN膜的高度。其次，淀積非結(jié)晶硅403、氮化硅膜404。由此，得到圖89(A)以及圖89(B)所示的結(jié)構(gòu)。
其次，形成將圖84的區(qū)域R4(源極區(qū)域)開口的抗蝕劑圖形，并用RIE蝕刻氮化硅膜404、非結(jié)晶硅403以及硅層402。由此，如圖90(A)以及圖90(B)所示那樣形成溝槽116。
其次，如圖91(A)以及圖91(B)所示，在溝槽116的側(cè)面形成SiN襯墊405。接著，用RIE蝕刻源極區(qū)域的硅層157。進(jìn)而，用濕蝕刻將BOX層101蝕刻。由此，在SOI層102(主體)之下形成空洞117。
其次，如參照?qǐng)D78～圖81說明的那樣，形成背柵絕緣膜BGI、氧化硅膜106、選擇外延硅層107。其次，淀積非結(jié)晶硅408。由此，得到圖92(A)以及圖92(B)所示的結(jié)構(gòu)。
其次，如圖93(A)以及圖93(B)所示，用CMP研磨非結(jié)晶硅408等，使SOI層102的表面露出。
其次，如圖93(A)以及圖93(B)所示，形成元件隔離STI。其次，向SOI層102以及支撐襯底SUB導(dǎo)入硼。其次，通過熱處理使被埋入源極區(qū)域的非結(jié)晶硅變質(zhì)成硅層108。
之后，如參照?qǐng)D19～圖21說明的那樣，通過形成柵極絕緣膜、柵極、硅化物、層間絕緣膜、接觸插塞、位線等，圖84～圖85所示的FBC存儲(chǔ)器件完成。
(第12實(shí)施方式)圖94是本發(fā)明的第12實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。在第12實(shí)施方式中，源極層S經(jīng)由第1半導(dǎo)體膜11與支撐襯底SUB電連接。第1半導(dǎo)體膜11作為源極層S的連接層起作用。由此，抑制經(jīng)由源極層S產(chǎn)生雙極干擾的情況。
另一方面，板極PT以及漏極層D被罩氧化膜119相互隔離。因而，板極PT不作為漏極層D的連接器起作用。由于板極PT以及漏極層D被相互隔離，因此所述柵控二極管的電子供給源不存在。另外，即便提高板極PT的P型雜質(zhì)濃度，在漏極層D和板極PT之間也不會(huì)產(chǎn)生漏電流。
由于側(cè)壁氧化膜120的作用，第1半導(dǎo)體膜11和板極PT隔離。因而，即便提高板極PT的雜質(zhì)濃度，源極層S和板極PT之間的漏電流也不會(huì)增大。為了使板極PT的P型雜質(zhì)濃度使存儲(chǔ)單元的閾值電壓差ΔVth增大，因此例如設(shè)為1019cm-3。
在第12實(shí)施方式中，板極PT也可以設(shè)為N型。即便用N型板極PT，由于設(shè)有側(cè)壁氧化膜120以及罩氧化膜119，因此也沒必要形成P型隔離區(qū)域。
罩氧化膜119比背柵氧化膜厚。由此，可以降低位線電容。由于在漏極層D的中央存在再結(jié)合中心REC，因此抑制了經(jīng)由漏極層D的雙極干擾現(xiàn)象。
圖95(A)至圖98(B)是展示第12實(shí)施方式的制造方法的剖面圖。首先，實(shí)行圖86(A)至圖91(B)所示的工序。但是，在圖90(A)以及圖90(B)所示的工序中，雖然使用了將源極區(qū)域開口的抗蝕劑圖形(圖84的區(qū)域R4)，但在第12實(shí)施方式中，使用將漏極區(qū)域開口的抗蝕劑圖形來代替。
其次，如圖95(A)以及圖95(B)所示，形成背柵氧化膜106，并淀積P型多晶硅406。將P型多晶硅406的膜厚設(shè)定為不到其開口徑的1/2，使其不會(huì)完全掩埋溝槽116的開口部。
其次，如圖96(A)以及圖96(B)所示，用RIE蝕刻P型多晶硅406。接著，用RIE除去背柵氧化膜106。
其次，如圖97(A)以及圖97(B)所示，再次淀積P型多晶硅406。在用RIE蝕刻之后，使多晶硅406的表面的高度低于背柵氧化膜106。
其次，如圖98(A)以及圖98(B)所示，通過熱氧化形成罩氧化膜407。在除去形成在SOI層的側(cè)面的SiN襯墊405之后，淀積非結(jié)晶硅408。之后，通過進(jìn)行第11實(shí)施方式的圖92(A)以后的工序，圖94所示的FBC存儲(chǔ)器件完成。
圖99是模擬數(shù)據(jù)讀出動(dòng)作的閾值電壓和板極電壓(襯底電壓)的關(guān)系的結(jié)果。SOI層的膜厚、背柵絕緣膜的膜厚、柵極絕緣膜的膜厚、柵極長(zhǎng)以及通道的雜質(zhì)濃度，可以與圖5B所示的第1實(shí)施方式的相同。
線L5表示板極PT的P型雜質(zhì)濃度為1×1019cm-3的以往例的結(jié)果。這樣，當(dāng)板極PT的P型雜質(zhì)濃度較高時(shí)，不會(huì)在支撐襯底的表面上形成翻轉(zhuǎn)層。模擬的結(jié)果是當(dāng)板極電壓為-1.5V時(shí)，ΔVth為最大0.853V。
另一方面，線L6表示板極PT的P型雜質(zhì)濃度為1×1019cm-3的第12實(shí)施方式的存儲(chǔ)單元MC的模擬結(jié)果。該存儲(chǔ)單元MC具有連接源極S和支撐襯底SUB的第1半導(dǎo)體膜11。側(cè)壁絕緣膜120將第1半導(dǎo)體膜11和板極PT之間隔離。在漏極D之下，設(shè)有罩氧化膜119，由此，漏極和板極PT被隔離。模擬的結(jié)果是當(dāng)板極電壓為-2V時(shí)，ΔVth為最大0.909V。
線L7表示板極PT的N型雜質(zhì)濃度為8×1017cm-3的以往例的結(jié)果。這樣，如果是板極的N型雜質(zhì)濃度，則由于支撐襯底SUB的表面是存儲(chǔ)狀態(tài)，因此即便該N型雜質(zhì)濃度較低，也不會(huì)產(chǎn)生閾值電壓差ΔVth的劣化。在該結(jié)構(gòu)中，當(dāng)板極電壓為-2.8V時(shí)，ΔVth是最大0.908V。與此相對(duì)，在如圖35所示的第5實(shí)施方式那樣經(jīng)由P型隔離層98將源極層S連接在支撐襯底SUB上的結(jié)構(gòu)中，閾值電壓差ΔVth是最大值0.969V。
線L8表示具有N型板極PT的第12實(shí)施方式的存儲(chǔ)單元MC的模擬結(jié)果。板極PT的N型雜質(zhì)濃度是8×1017cm-3。該存儲(chǔ)單元MC具有連接源極S和支撐襯底SUB的第1半導(dǎo)體膜11。側(cè)壁絕緣膜120將第1半導(dǎo)體膜11和N型板極PT之間隔離。在漏極D之下，設(shè)有罩氧化膜119，由此，漏極和N型板極PT被隔離。模擬的結(jié)果是當(dāng)板極電壓為-4V時(shí)，閾值電壓差ΔVth為最大值0.967V。
再者，在N型板極的計(jì)算中，將圖5C所示的寫入時(shí)的字線電壓設(shè)為2V。雖然數(shù)據(jù)“0”的閾值電壓是1.7V以上，較高，但在數(shù)據(jù)的讀出/寫入時(shí)也無妨。
(第13實(shí)施方式)圖100(A)以及圖100(B)是本發(fā)明的第13實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。在第13實(shí)施方式中，板極PT以被背柵絕緣膜BGI、氧化硅膜106以及側(cè)壁絕緣膜120包圍的方式構(gòu)成。但是，板極PT的一部分通過與第1半導(dǎo)體膜11產(chǎn)生PN結(jié)而被隔離。板極PT，在主體B正下方的部分由N型半導(dǎo)體構(gòu)成。為了隔離板極PT表面的N型半導(dǎo)體和源極層S，在第1半導(dǎo)體層11的側(cè)面具有側(cè)壁絕緣膜120。背柵絕緣膜BGI、氧化硅膜106以及側(cè)壁絕緣膜120由同樣的材料構(gòu)成。源極層S與第1半導(dǎo)體膜11連接。第1半導(dǎo)體膜11作為將源極層S和P型阱(支撐襯底SUB)連接的連接器起作用。
圖100(B)是P阱接觸區(qū)域的剖面圖。P阱接觸PWC為了向形成在支撐襯底SUB上的P型阱提供電位而設(shè)置。在P型阱上被供給了比源極層S低的電位。由此，在形成在存儲(chǔ)單元的各源極層S和第1半導(dǎo)體膜11之間的PN結(jié)上造成反向偏壓。
圖101以及圖102是板極線接觸PLC的區(qū)域的剖面圖。板極線接觸PLC為了向板極PT提供電位而設(shè)置。板極PT的電位可以是與P型阱的電位相同的電位，另外，也可以高于P型阱的電位。
圖103(A)至圖109(B)是展示第13實(shí)施方式的FBC存儲(chǔ)器件的制造方法的剖面圖。首先，與第10實(shí)施方式的制造方法同樣，準(zhǔn)備SOI襯底99，并在SOI層102上形成氧化硅膜103以及氮化硅膜104。其次，在源極層S的形成區(qū)域上形成溝槽121。這時(shí)，用RIE蝕刻源極區(qū)域的氮化硅膜104、氧化硅膜103以及SOI層102，進(jìn)而，將BOX層101的上部也除去。由此，溝槽121貫通氮化硅膜104、氧化硅膜103以及SOI層102，進(jìn)而形成到BOX層101的中途為止。
其次，如圖104(A)以及圖104(B)所示，在溝槽121的側(cè)面形成SiN襯墊105。其次，用溝槽121將BOX層101進(jìn)行各向同性蝕刻。由此，在主體B的形成區(qū)域之下形成空洞117。
其次，如圖105(A)以及圖105(B)所示，用CVD法在空洞117的內(nèi)面上淀積氧化硅膜200。氧化硅膜200的膜厚例如是約8nm。氧化硅膜200成為背柵絕緣膜BGI、側(cè)壁絕緣膜120、氧化硅膜106。
其次，如圖106(A)以及圖106(B)所示，與第10實(shí)施方式同樣地形成選擇外延硅層107。其次，如圖107(A)以及圖107(B)所示，淀積N型多晶硅201。 N型多晶硅201例如是磷摻雜多晶硅或者砷摻雜多晶硅等。
其次，蝕刻N(yùn)型多晶硅201，以使得N型多晶硅201的表面的高度低于背柵絕緣膜BGI的高度。其次，通過除去淀積在溝槽121的側(cè)面上的氧化硅膜106以及襯墊105，如圖108(A)以及圖108(B)所示，使SOI層102的側(cè)面露出。
其次，與第8實(shí)施方式同樣地形成硅層108。由此，如圖109(A)以及圖109(B)所示，連接SOI層102和選擇外延硅層107。
之后，圖參照?qǐng)D19～圖21說明的那樣，通過形成柵極絕緣膜、柵極、硅化物、層間絕緣膜、接觸插塞、位線等，圖100(A)以及圖100(B)所示的FBC存儲(chǔ)器件完成。
(第14實(shí)施方式)圖110(A)以及圖110(B)是本發(fā)明的第14實(shí)施方式的FBC存儲(chǔ)器件的剖面圖。在第14實(shí)施方式中，位于主體B的正下方的板極PT的表面是P型半導(dǎo)體。為了使FBC存儲(chǔ)器的閾值電壓差ΔVth增大，將板極PT的P型雜質(zhì)濃度設(shè)為1019cm-3以上。
N型源極層S與連接層11連接。源極層S的N型雜質(zhì)濃度是1020cm-3以上。形成側(cè)壁絕緣膜120，以使得高濃度P型區(qū)域的板極PT和高濃度N型區(qū)域的源極層S不會(huì)直接連接。在第14實(shí)施方式中，側(cè)壁絕緣膜120由與背柵絕緣膜BGI不同的材料構(gòu)成。第1半導(dǎo)體層11的P型雜質(zhì)濃度是約1018cm-3。第1半導(dǎo)體層11作為源極層S和P型阱的連接器起作用。這樣，通過使第1半導(dǎo)體層11的雜質(zhì)濃度低于板極PT的雜質(zhì)濃度，可以抑制源極層S和P型阱之間的PN結(jié)的漏電流的增大。即，根據(jù)第14實(shí)施方式，可以一面使存儲(chǔ)單元的閾值電壓差ΔVth增大，一面抑制源極-支撐襯底間的漏電流。
圖111(A)至圖114(B)是展示第14實(shí)施方式的FBC存儲(chǔ)器件的制造方法的剖面圖。首先，與第10實(shí)施方式的制造方法同樣地準(zhǔn)備SOI襯底99，并在SOI層102上形成氧化硅膜103以及氮化硅膜104。其次，用RIE蝕刻源極區(qū)域的氮化硅膜104、氧化硅膜103以及SOI層102。由此，在源極層S的形成區(qū)域上形成溝槽121。這時(shí)，利用襯墊(圖未示)將溝槽121的寬度形成得比光刻的最小線寬度窄。進(jìn)而，將BOX層101的上部進(jìn)行各向同性蝕刻。由此，溝槽121貫通氮化硅膜104、氧化硅膜103以及SOI層102，進(jìn)而，形成到BOX層101的中途為止。
其次，如圖112(A)以及圖112(B)所示，在溝槽121的側(cè)面形成SiN襯墊105。其次，用溝槽121將BOX層101進(jìn)行各向同性蝕刻。由此，在主體B的形成區(qū)域之下形成空洞117。
其次，通過熱氧化，在空洞117的內(nèi)面形成氧化硅膜106以及背柵絕緣膜BGI。氧化硅膜106的膜厚是約8nm。
其次，如圖113(A)以及圖113(B)所示，與第10實(shí)施方式同樣地形成選擇外延硅層107以及300。硅層107是沒有導(dǎo)入雜質(zhì)的非摻雜硅，硅層300是導(dǎo)入了1019cm-3以上的濃度的硼的摻雜硅。進(jìn)而，蝕刻硅層300，以使得硅層300的表面的高度成為低于背柵絕緣膜BGI的高度的水平。
其次，除去形成在SOI層102的側(cè)面的背柵絕緣膜BGI以及SiN襯墊105。與第8實(shí)施方式同樣地形成硅層108。由此，如圖114(A)以及圖114(B)所示，連接SOI層102和硅層107。
之后，如參照?qǐng)D19～圖21說明的那樣，通過形成STI、柵極絕緣膜、柵極、硅化物、層間絕緣膜、接觸插塞、位線等，圖110(A)以及圖110(B)所示的FBC存儲(chǔ)器件完成。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，具備由半導(dǎo)體材料構(gòu)成的支撐襯底；設(shè)在所述支撐襯底上的絕緣膜；貫通所述絕緣膜、與所述支撐襯底連接的半導(dǎo)體膜；設(shè)在所述絕緣膜上的第1擴(kuò)散層；設(shè)在所述絕緣膜上、與所述半導(dǎo)體膜連接的第2擴(kuò)散層；設(shè)在所述第1擴(kuò)散層和所述第2擴(kuò)散層之間、呈電浮置狀態(tài)、為了存儲(chǔ)數(shù)據(jù)而存儲(chǔ)或釋放電荷的主體區(qū)域；設(shè)在所述主體區(qū)域上的柵極絕緣膜；和設(shè)在所述柵極絕緣膜上的柵極。
2.一種半導(dǎo)體存儲(chǔ)器件，具備由半導(dǎo)體材料構(gòu)成的支撐襯底；設(shè)在所述支撐襯底的上方、由半導(dǎo)體材料構(gòu)成的板極；設(shè)在所述板極上的絕緣膜；貫通所述絕緣膜以及所述板極、與所述支撐襯底連接的半導(dǎo)體膜；設(shè)在所述絕緣膜上的第1擴(kuò)散層；設(shè)在所述絕緣膜上、與所述半導(dǎo)體膜連接的第2擴(kuò)散層；設(shè)在所述第1擴(kuò)散層和所述第2擴(kuò)散層之間、呈電浮置狀態(tài)、為了存儲(chǔ)數(shù)據(jù)而存儲(chǔ)或釋放電荷的主體區(qū)域；設(shè)在所述主體區(qū)域上的柵極絕緣膜；和設(shè)在所述柵極絕緣膜上的柵極。
3.如權(quán)利要求1或2所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，進(jìn)而具備形成在被形成在所述絕緣膜上的開口的側(cè)面的襯墊。
4.一種半導(dǎo)體存儲(chǔ)器件的制造方法，所述半導(dǎo)體存儲(chǔ)器件具備設(shè)在第1擴(kuò)散層和第2擴(kuò)散層之間、呈電浮置狀態(tài)的主體區(qū)域，利用存儲(chǔ)在該主體區(qū)域上的電荷量存儲(chǔ)數(shù)據(jù)，所述半導(dǎo)體存儲(chǔ)器件的制造方法包括以下步驟在由半導(dǎo)體材料形成的支撐襯底上形成絕緣膜；通過除去位于所述第2擴(kuò)散層的形成區(qū)域上的所述絕緣膜，使所述支撐襯底的表面露出；在所述第2擴(kuò)散層的形成區(qū)域上露出的所述支撐襯底上形成第1半導(dǎo)體膜；在所述第1半導(dǎo)體膜上以及所述絕緣膜上形成第2半導(dǎo)體膜；在所述第2半導(dǎo)體膜中的所述主體區(qū)域上形成柵極絕緣膜以及柵極；通過向相鄰的所述柵極之間導(dǎo)入雜質(zhì)，在所述第2半導(dǎo)體膜上形成所述第2擴(kuò)散層以及所述第1擴(kuò)散層。
5.一種半導(dǎo)體存儲(chǔ)器件的制造方法，所述半導(dǎo)體存儲(chǔ)器件具備設(shè)在第1擴(kuò)散層和第2擴(kuò)散層之間、呈電浮置狀態(tài)的主體區(qū)域，利用存儲(chǔ)在該主體區(qū)域上的電荷量存儲(chǔ)數(shù)據(jù)，所述半導(dǎo)體存儲(chǔ)器件的制造方法包括以下步驟準(zhǔn)備具有經(jīng)由絕緣膜設(shè)在支撐襯底上的半導(dǎo)體層的襯底；除去位于所述第2擴(kuò)散層的形成區(qū)域上的所述半導(dǎo)體層以及所述絕緣膜；通過在除去所述半導(dǎo)體層以及所述絕緣膜而形成的開口部?jī)?nèi)埋入半導(dǎo)體膜，形成連接所述支撐襯底和所述半導(dǎo)體層的半導(dǎo)體膜；在所述半導(dǎo)體層上形成柵極絕緣膜以及柵極；通過向相鄰的所述柵極之間導(dǎo)入雜質(zhì)，在所述半導(dǎo)體層上形成所述第1擴(kuò)散層以及所述第2擴(kuò)散層。
6.如權(quán)利要求4或權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器件的制造方法，其特征在于，進(jìn)而包括以下的步驟在除去位于所述第2擴(kuò)散層的形成區(qū)域上的所述絕緣膜之后，在形成在該絕緣膜上的開口部的側(cè)面形成襯墊。
7.一種半導(dǎo)體存儲(chǔ)器件的制造方法，所述半導(dǎo)體存儲(chǔ)器件具備設(shè)在第1擴(kuò)散層和第2擴(kuò)散層之間、呈電浮置狀態(tài)的主體區(qū)域，利用存儲(chǔ)在該主體區(qū)域上的電荷量存儲(chǔ)數(shù)據(jù)，所述半導(dǎo)體存儲(chǔ)器件的制造方法包括以下步驟準(zhǔn)備具有經(jīng)由絕緣膜設(shè)在支撐襯底上的半導(dǎo)體層的襯底；除去位于元件隔離區(qū)域上的所述半導(dǎo)體層；將元件隔離部件埋入所述元件隔離區(qū)域；除去位于相鄰的所述第2擴(kuò)散層的形成區(qū)域之間的所述元件隔離部件以及所述絕緣膜；通過在除去所述元件隔離部件以及所述絕緣膜而形成的開口部?jī)?nèi)埋入半導(dǎo)體膜，形成連接所述支撐襯底和所述半導(dǎo)體層的半導(dǎo)體膜；在所述半導(dǎo)體層上形成柵極絕緣膜以及柵極；通過向相鄰的所述柵極之間導(dǎo)入雜質(zhì)，在所述半導(dǎo)體層上形成所述第1擴(kuò)散層以及所述第2擴(kuò)散層。
全文摘要
提供可以用低成本制造，尺寸較小，數(shù)據(jù)讀出時(shí)的閾值電壓差較大，并且，可以抑制雙極干擾的半導(dǎo)體存儲(chǔ)器件以及其制造方法。半導(dǎo)體存儲(chǔ)器件具備由半導(dǎo)體材料構(gòu)成的支撐襯底(SUB)，設(shè)在支撐襯底上的絕緣膜(BGI)，貫通絕緣膜、與支撐襯底連接的半導(dǎo)體膜(11)，設(shè)在絕緣膜上的漏極層(D)，設(shè)在絕緣膜上、與半導(dǎo)體膜連接的源極層(S)，設(shè)在漏極層和源極層之間、呈電浮置狀態(tài)、可以為了存儲(chǔ)數(shù)據(jù)而存儲(chǔ)電荷的主體區(qū)域(B)，設(shè)在主體區(qū)域上的柵極絕緣膜(GI)，和設(shè)在柵極絕緣膜上的柵極(G)。
文檔編號(hào)H01L21/84GK101030585SQ20071008508
公開日2007年9月5日 申請(qǐng)日期2007年2月28日 優(yōu)先權(quán)日2006年2月28日
發(fā)明者筱智彰 申請(qǐng)人:株式會(huì)社東芝