專(zhuān)利名稱(chēng)：非易失性半導(dǎo)體存儲(chǔ)器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用具有電荷積累層和控制柵的存儲(chǔ)晶體管的可電改寫(xiě)的非易失性半導(dǎo)體存儲(chǔ)器件(EEPROM)及其制造方法。
背景技術(shù)：
眾所周知，具有MOS晶體管結(jié)構(gòu)的EEPROM的存儲(chǔ)單元具有在柵部的電荷積累層和控制柵并使用隧道電流將電荷注入電荷積累層和將電荷從電荷積累層中釋放。該存儲(chǔ)單元存儲(chǔ)因電荷積累層的電荷積累狀態(tài)不同所導(dǎo)致的閾值電壓的差，作為數(shù)據(jù)“0”和“1”。例如為了將電子注入至作為電荷積累層的浮柵中，源和漏擴(kuò)散層以及襯底被接地以對(duì)控制柵施加高的正電壓。此時(shí)，電子由隧道電流從襯底一側(cè)注入至浮柵中。因?yàn)殡娮拥淖⑷?，存?chǔ)單元的閾值電壓移向正電壓方向。為了將浮柵中的電子釋放，控制柵被接地以對(duì)源和漏擴(kuò)散層或者襯底施加高的正電壓。此時(shí)，電子由隧道電流從浮柵釋放至襯底一側(cè)。由于電子的釋放，存儲(chǔ)單元的閾值電壓移向負(fù)電壓方向。
隨著近來(lái)信息化社會(huì)的顯著發(fā)展和數(shù)字化，在上述非易失性半導(dǎo)體器件的微型化和大容量化方面進(jìn)步很快，但是由于微型化所帶來(lái)的諸如短溝道效應(yīng)和單元間串?dāng)_效應(yīng)等問(wèn)題，產(chǎn)品開(kāi)發(fā)逐漸變得困難。短溝道效應(yīng)是最嚴(yán)重的問(wèn)題之一，它引起例如開(kāi)關(guān)比的惡化，導(dǎo)致存儲(chǔ)器性能顯著降低。
鑒于這些問(wèn)題，為了通過(guò)微型化獲得高密度同時(shí)抑制短溝道效應(yīng)，提出了一種單元構(gòu)造，其中垂直于襯底的柱狀溝道由浮柵和控制柵包圍(參照J(rèn)P A 4-79369(公開(kāi)))。
但是，在上述專(zhuān)利文獻(xiàn)的單元結(jié)構(gòu)中，為了提高控制柵和浮柵之間的電容耦合，控制柵和浮柵從溝道看去是互相層疊的，在這樣的陣列結(jié)構(gòu)中，單元之間的距離優(yōu)選與單元自身的尺寸相同，以充分提高單元的密度。然而當(dāng)采用實(shí)際應(yīng)用的尺寸，例如45nm或者更小的單元尺寸和單元間距時(shí)，目前很難在極窄的區(qū)域內(nèi)產(chǎn)生所提出的結(jié)構(gòu)。
另外，在上述專(zhuān)利文獻(xiàn)的提出的結(jié)構(gòu)中，需要對(duì)單個(gè)單元使用共用的源和漏。但是，當(dāng)采用此結(jié)構(gòu)時(shí)，有要被讀出的單元的等效電阻因其他電連接著的單元的信息(無(wú)論“0”或“1”)而變化，當(dāng)某一實(shí)際數(shù)量(例如幾百個(gè)或者幾千個(gè))的單元連接至一根字線時(shí)很難讀出的問(wèn)題。在此情況下，如果減少要連接至字線的單元數(shù)量，由例如外圍電路所占據(jù)的區(qū)域會(huì)很大，使得不能增加單位面積的容量。

發(fā)明內(nèi)容
如上所述，為了獲得EEPROM的微型化和高容量化并有效抑制短溝道效應(yīng)，存在諸如制造困難或者難以增加容量的問(wèn)題。因此，期望在有效抑制短溝道效應(yīng)的同時(shí)獲得易于制造并能夠增大容量的半導(dǎo)體非易失性存儲(chǔ)器件。
根據(jù)本發(fā)明的第一方面，提供了一種非易失性半導(dǎo)體存儲(chǔ)器件，包含半導(dǎo)體襯底；以矩陣狀形成于上述半導(dǎo)體襯底上的多個(gè)半導(dǎo)體柱；在上述多個(gè)半導(dǎo)體柱之間、沿列方向以條帶狀形成于上述半導(dǎo)體襯底上的、作為字線的多個(gè)第一傳導(dǎo)區(qū)域；分別形成于上述多個(gè)半導(dǎo)體柱的頂上的多個(gè)第二傳導(dǎo)區(qū)域；沿行方向與上述多個(gè)第二傳導(dǎo)區(qū)域相連接的多個(gè)位線；分別形成在上述第一和第二傳導(dǎo)區(qū)域之間的上述多個(gè)半導(dǎo)體柱上的、與上述第一和第二傳導(dǎo)區(qū)域相接觸的多個(gè)溝道區(qū)域；在通過(guò)上述半導(dǎo)體襯底上方的第一絕緣膜連續(xù)形成的、在上述多個(gè)半導(dǎo)體柱之間沿列方向?qū)χ鲜龆鄠€(gè)溝道區(qū)域的、并用作控制柵的多個(gè)第三傳導(dǎo)區(qū)域；以及分別通過(guò)位于上述多個(gè)溝道區(qū)域上部的第二絕緣膜、在高于上述多個(gè)第三傳導(dǎo)區(qū)域的位置上形成的多個(gè)電荷積累區(qū)域。
根據(jù)本發(fā)明的第二方面，提供了一種制造非易失性半導(dǎo)體存儲(chǔ)器件的方法，包括以下步驟在半導(dǎo)體襯底上散布覆蓋有絕緣膜的半導(dǎo)體微粒；在上述半導(dǎo)體襯底上生長(zhǎng)與上述半導(dǎo)體襯底形成肖特基接觸、并將上述半導(dǎo)體微粒嵌入在其中的傳導(dǎo)層；有選擇地挖掘上述半導(dǎo)體襯底的表面，形成沿平行于位線方向排列的多個(gè)半導(dǎo)體板，在上述多個(gè)半導(dǎo)體板之間的空間里嵌入第一絕緣膜；沿平行于與位線相交的字線方向設(shè)置多個(gè)平行凹槽，將上述半導(dǎo)體板加工成多個(gè)半導(dǎo)體柱；向上述多個(gè)平行凹槽的底部注入雜質(zhì)以形成多個(gè)字線；通過(guò)第二絕緣膜在上述傳導(dǎo)層下方的多個(gè)平行凹槽中形成控制柵線；在上述多個(gè)平行凹槽中嵌入第三絕緣膜以將其表面形成為平坦的表面；并且沿位線方向連接保留在上述多個(gè)半導(dǎo)體柱的頂端的上述傳導(dǎo)層以在上述平坦表面上形成多個(gè)位線。


圖1為本發(fā)明的第一實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)器件的平面示意圖；圖2為第一實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)器沿圖1中的II-II線的剖面圖；
圖3A至3C用于解釋第一實(shí)施方式的工作原理的示意圖，其中圖3A是結(jié)構(gòu)示意圖，圖3B和3C以能帶圖表示在所述結(jié)構(gòu)中電流流動(dòng)的難易度；圖4為根據(jù)對(duì)本發(fā)明的第一實(shí)施方式的一種修改的非易失性半導(dǎo)體存儲(chǔ)器的剖面示意圖；圖5A和5B用于解釋第一實(shí)施方式中制造半導(dǎo)體存儲(chǔ)器件工序的示意圖，其中圖5B為平面圖，圖5A為沿圖5B的5A-5A線剖面圖；圖6A和6B為用于解釋緊接圖5A和5B的工序的示意圖，其中圖6B為平面視圖，圖6A為沿圖6B的6A-6A線的剖面圖；圖7為用于解釋緊接圖6A和6B的工序的剖面圖；圖8A和8B為用于解釋緊接圖7的工序的示意圖，其中圖8B為平面視圖，圖8A為沿圖8B的8A-8A線的剖面圖；圖9為用于解釋緊接圖8A和8B的工序的示意圖；圖10A和10B為用于解釋緊接圖9的工序的示意圖，其中圖10B為平面視圖，圖10A為沿圖10B的10A-10A線的剖面圖；圖11A和11B用于解釋緊接圖10A和10B的工序的示意圖，其中圖11B為平面視圖，圖11A為沿圖11B的11A-11A線的剖面圖；圖12為本發(fā)明的第二實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)器件的剖面示意圖；圖13是關(guān)于第三實(shí)施方式的原理結(jié)構(gòu)示意圖，其中本發(fā)明的半導(dǎo)體存儲(chǔ)器件形成為多層次。
具體實(shí)施例方式
本發(fā)明的實(shí)施方式中的非易失性半導(dǎo)體存儲(chǔ)器件采用了柱狀溝道，因此即使獲得了微型化和高容量化，被縮放的不是溝道長(zhǎng)度而是溝道截面積。這意味著對(duì)短溝道效應(yīng)的抗耐性隨著進(jìn)一步微型化而更加提高，這樣可以根本解決在高密度和短溝道效應(yīng)之間的折中。
浮柵和控制柵從溝道角度看成平行排列，使得制造遠(yuǎn)比其層疊時(shí)容易。另外，由于讀動(dòng)作不是通過(guò)晶體管結(jié)構(gòu)的表面溝道電阻進(jìn)行，而是通過(guò)二極管的電阻變化進(jìn)行的，即使大量單元連接至同一字線也不會(huì)難以讀出。
如上所述，根據(jù)本發(fā)明的實(shí)施方式，可以獲得易于制造且可以在有效抑制短溝道效應(yīng)的同時(shí)提高容量的半導(dǎo)體非易失性存儲(chǔ)器件。
下面結(jié)合

根據(jù)本發(fā)明的實(shí)施方式。請(qǐng)注意本實(shí)施方式并不限定本發(fā)明。在隨后的實(shí)施方式中，p型半導(dǎo)體器件可以替代為n型半導(dǎo)體，n型半導(dǎo)體器件可以替代為p型半導(dǎo)體。
第一實(shí)施方式在第一實(shí)施方式中，使用p型硅襯底作為半導(dǎo)體襯底。如圖1所示，在p型硅襯底1上形成由柵格狀凹槽分開(kāi)的多個(gè)柱狀硅層(半導(dǎo)體柱)2(2a～2c)并作為溝道區(qū)域。另外，在作為漏極的金屬層(第二傳導(dǎo)區(qū)域)3(3a～3c)上形成接觸層4(4a～4c)并被連接至位線9(9a～9e)。位線9被連接至多個(gè)位單元列，并在陣列的兩端與位線接觸10(10a～10e)相連接。
金屬層3和溝道區(qū)域2形成為肖特基接觸，因此金屬層3使用諸如NiSi或CoSi的所謂中間能隙金屬(midgap metal)(當(dāng)接觸溝道區(qū)域時(shí)，金屬的費(fèi)米勢(shì)在形成溝道區(qū)域的半導(dǎo)體能帶中間附近)。
作為公共源極的第一n+型雜質(zhì)區(qū)域(第一傳導(dǎo)區(qū)域)6(6a～6f)形成于柱狀硅層2的底面上。該區(qū)域與連接至相同字線6的單元電連接，進(jìn)而分別與各字線的獨(dú)立的字線接觸7(7a～7f)相連接。
另外，由n+型硅或者金屬構(gòu)成的控制柵5(5a～5f)(第三傳導(dǎo)區(qū)域)形成于字線的頂上，使得單元列插入其間，并分別根據(jù)各個(gè)字線連接至獨(dú)立的控制柵接觸8(8a～8e)。
由導(dǎo)體構(gòu)成的浮柵(第四傳導(dǎo)區(qū)域)12(12a～12c)通過(guò)第一絕緣膜11(11a～11c)形成于柱狀硅層2和金屬層3之間。進(jìn)而將第二絕緣膜13(13a～13d)分別嵌入至各柱狀硅層之間。
在本實(shí)施方式中，浮柵的截面為圓形，但并不限于圓形，還可以是方形。另外，浮柵的位置應(yīng)該被設(shè)置為，使整個(gè)浮柵在硅柱2或者金屬層3內(nèi)，浮柵的下端比控制柵5的上端高，且該下端至少存在于硅柱中。
另外，在工作時(shí)柱狀硅層2必須完全耗盡。為此，溝道寬度W只需等于或者小于控制柵5的高度H的一半。具體地，W的實(shí)際范圍只需為15nm或更小。
在本實(shí)施方式中，浮柵12中的電荷被用作信息“0”或者“1”。應(yīng)該理解的是，不僅可以使用二值信息“0”和“1”，還可以使用多值信息。另外，交替地在字線6和控制柵5上形成接觸，這樣設(shè)計(jì)是為了減少電壓降但并非必須使用這種方式。
本實(shí)施方式的讀寫(xiě)以及擦除信息的動(dòng)作按如下進(jìn)行。
〔讀〕例如，當(dāng)期望讀取具有浮柵12b的單元時(shí)，對(duì)控制柵5b和5c施加正偏置。然后在溝道層2b中(同一半導(dǎo)體柱中的溝道)產(chǎn)生n型反型層。同時(shí)，對(duì)其他控制柵施加負(fù)偏置，從而在溝道中產(chǎn)生積累層。此時(shí)，選擇偏置條件以使半導(dǎo)體柱2a和2c中不產(chǎn)生反型層。
接下來(lái)，將所有源電極接地并對(duì)位線9b施加負(fù)偏置，以使只具有12b的溝道成正向偏置狀態(tài)的肖特基二極管。此時(shí)，該肖特基二極管的電流/電壓特性受到浮柵中電荷的很大影響。即，當(dāng)在浮柵中存儲(chǔ)正電荷時(shí)流過(guò)大電流，而存儲(chǔ)負(fù)電荷時(shí)僅流過(guò)極小電流。因此電流強(qiáng)度可以作為信息來(lái)讀取。
參照?qǐng)D3，對(duì)上述動(dòng)作進(jìn)行詳細(xì)說(shuō)明。如圖3A所示，當(dāng)電荷存在于浮柵中(電荷積累區(qū))時(shí)，會(huì)對(duì)周?chē)碾娢划a(chǎn)生調(diào)制。當(dāng)肖特基二極管如圖所示由金屬和半導(dǎo)體(本例中為n型半導(dǎo)體)構(gòu)成時(shí)，其電勢(shì)如圖3A和3B中所示取決于存在于電荷積累區(qū)的電荷為正還是負(fù)。圖3B表示存在于電荷積累區(qū)域的電荷為負(fù)的狀況，圖3C表示電荷為正的情況。由于流過(guò)肖特基二極管的電流受到電勢(shì)形態(tài)的很大影響，即使對(duì)兩端施加同樣的負(fù)偏置，電流的量也會(huì)發(fā)生極大變化。在圖3B的情形中，電流因負(fù)電荷的存在而不易流過(guò)。當(dāng)如圖3C所示存在正電荷時(shí)，電流易于流過(guò)。
〔寫(xiě)〕在與讀取類(lèi)似的偏置條件下，如果對(duì)位線9b施加負(fù)向高電壓，具有12b的溝道變成表面電荷型晶體管，其中對(duì)金屬電極(漏極)附近施加了高電場(chǎng)。此時(shí)，由于沖擊電離在柵極附近產(chǎn)生高能電子，電子因隧道效應(yīng)穿過(guò)絕緣膜而注入浮柵。
〔擦除〕在本實(shí)施方式中，整個(gè)塊被集中擦除。對(duì)所有浮柵施加正偏置以在所有單元中形成n型反型層。如果對(duì)所有源電極施加負(fù)偏置并對(duì)所有漏電極施加正偏置，就對(duì)金屬/半導(dǎo)體結(jié)施加了高電場(chǎng)，負(fù)電荷就會(huì)被拉出浮柵。
如上所述，在本發(fā)明中，只要是其電流/電壓特性因結(jié)附近的電勢(shì)的影響而產(chǎn)生很大差別的兩端子器件，可自由使用任意的組合。
換句話說(shuō)，如圖4所示，可以使用pin(nip)二極管或者pnp(npn)二極管來(lái)代替肖特基二極管。即，在圖4中，如果21為p型半導(dǎo)體，22為i型半導(dǎo)體，23為n型半導(dǎo)體，則產(chǎn)生一個(gè)pin二極管。另一方面，如果21為p型半導(dǎo)體，22為n型半導(dǎo)體，23為p型半導(dǎo)體，就形成一個(gè)pnp二極管。
另外，在pin二極管的情形下，浮柵的位置需要被設(shè)為使得整個(gè)浮柵在pin層中，浮柵的下端比控制柵5的上端高，其下端至少存在于n層23中。在pnp二極管的情形下，浮柵的位置需要被設(shè)為使得整個(gè)浮柵在pnp層中，浮柵的下端比控制柵5的上端高，其下端至少存在于n層22中。
此外，字線6用n+層制成，但也可以由金屬制成。在此情況下，由于n型和p型可通過(guò)控制柵的偏置與字線電連接，故可以使用一種不同于上面方案的擦除方案。例如，如下所示的修改方案。
〔擦除的修改〕對(duì)所有控制柵施加負(fù)偏置以在所有單元中形成p型積累層。如果對(duì)源電極施加負(fù)偏置并對(duì)漏電極施加正偏置，就對(duì)金屬/半導(dǎo)體結(jié)施加了高電場(chǎng)，負(fù)電荷就會(huì)被拉出浮柵。
〔第一實(shí)施方式的制造方法〕以下參照附圖5A和5B～圖11A和11B對(duì)制造如圖2所示的非易失性半導(dǎo)體存儲(chǔ)器件的方法進(jìn)行說(shuō)明。首先如圖5A、5B中所示，在硅襯底1上散布覆蓋有氧化硅膜11的納米硅微粒12，并外延生長(zhǎng)和嵌入硅，然后濺射N(xiāo)i等并加熱，以形成NiSi膜3作為肖特基二極管。另外，通過(guò)例如等離子CVD法形成用作掩模部件的氮化硅膜100。然后以已知的圖案化技術(shù)沿平行于位線的方向加工上述層疊結(jié)構(gòu)，并由氧化硅101所掩埋，然后用例如CMP平坦化。
然后，如圖6A、6B所示，以已知的的圖案化技術(shù)沿平行于字線的方向?qū)⒃摻Y(jié)構(gòu)圖案化，從而形成作為位單元的柱狀結(jié)構(gòu)(截面的一邊為數(shù)十nm)，然后通過(guò)例如離子注入法形成作為字線的n+區(qū)域6。
然后，如圖7所示，通過(guò)例如低壓CVD(LPCVD)來(lái)淀積絕緣膜13，并且淀積作為控制柵的摻雜了磷(P)的多晶硅膜5，然后利用例如化學(xué)機(jī)械拋光(CMP)平坦化。
然后，如圖8A和8B所示，摻雜了P的多晶硅膜5通過(guò)例如已知的各向異性蝕刻被加工至期望的深度，利用已知的圖案化技術(shù)將不需要的部分和焊盤(pán)(PAD)部分圖案化，以形成控制柵5。
然后如圖9所示，用絕緣膜13’掩埋上述結(jié)構(gòu)，并對(duì)其上部分通過(guò)例如CMP進(jìn)行平坦化。然后，如圖10A和10B所示，以已知的圖案化技術(shù)對(duì)每個(gè)單元中的肖特基電極3、控制柵5以及字線6開(kāi)接觸孔，在接觸孔中嵌入了諸如鎢等，形成例如接觸4。另外，在其上表面濺射例如鋁等，并被圖案化從而形成與接觸4連接的位線9，這樣就容易地形成了如圖11A和11B的結(jié)構(gòu)。
第二實(shí)施方式用于積累電荷的浮柵無(wú)需按如上所述形成。圖12給出了一個(gè)例子，其中形成于硅的側(cè)壁上的(O)NO膜的氮化物用作電荷積累層以代替球狀浮柵。其制造比第一實(shí)施方式簡(jiǎn)單。
尤其是，在圖12中，31(31a～31c)表示n+型硅層(漏區(qū))，32(32a～32c)表示氧化硅膜，33(33a～33c)表示氮化硅膜。其他部分與第一實(shí)施方式相類(lèi)似，1表示p型硅襯底，2表示p型硅柱(溝道區(qū))，6表示n+型硅層(源區(qū))。即，在第二實(shí)施方式中，SONOS型非易失性半導(dǎo)體存儲(chǔ)器件中的多晶柵(與5對(duì)應(yīng))和存儲(chǔ)氮化物(對(duì)應(yīng)于32)從層疊型變成并列型。應(yīng)該注意的是氮化膜32和氧化膜33可如圖12被設(shè)置于硅柱2的相對(duì)著的側(cè)表面，或可形成為包圍著硅柱2。
在圖12中氮化膜32的上端與漏區(qū)31的下端對(duì)齊，但這并非限定如此。所需要的是氮化膜32至少部分地與溝道區(qū)域重合。
〔修改〕在上述實(shí)施方式中使用的是單晶硅，但所需要的是可以通過(guò)本發(fā)明的動(dòng)作中的浮柵中的電荷來(lái)檢查二極管特性的調(diào)制，這樣也可對(duì)單元使用單晶硅或者無(wú)定型硅。在此情況下，也可以以如圖13所示的方式層疊的結(jié)構(gòu)實(shí)現(xiàn)單元。這使得可以在不改變最小工藝尺寸的同時(shí)顯著提高單位面積的信息量。此外，如果使用如圖13所示的層次譯碼器111，外部端子可以?xún)H電連接至由各層次選擇線112所選擇的層次的字線從而面積的增加可以最小化。另外，當(dāng)使用本發(fā)明的層次譯碼器111時(shí)，層次1單獨(dú)產(chǎn)生于單晶硅上，層次譯碼器111中的選擇晶體管產(chǎn)生于層次1中，這樣可以方便地使選擇時(shí)的電壓降和電阻變化最小化。
綜上所述的實(shí)施方式，根據(jù)本發(fā)明可以很容易地制造出高密度的非易失性半導(dǎo)體存儲(chǔ)器件。
對(duì)于本行業(yè)技術(shù)人員而言可以很容易得到附加的優(yōu)點(diǎn)和修正。因此，在更寬的范圍上本發(fā)明并不限于前述的具體實(shí)施細(xì)節(jié)和代表實(shí)施方式。相應(yīng)地，在不偏離由后述權(quán)利要求及其等價(jià)物所限定的本發(fā)明概念的精神和范圍的前提下可以進(jìn)行各種修改。
權(quán)利要求
1.非易失性半導(dǎo)體存儲(chǔ)器件，包括半導(dǎo)體襯底；以矩陣狀形成于上述半導(dǎo)體襯底上的多個(gè)半導(dǎo)體柱；在上述多個(gè)半導(dǎo)體柱之間、沿列方向以條帶狀形成于上述半導(dǎo)體襯底上的、作為字線的多個(gè)第一傳導(dǎo)區(qū)域；分別形成于上述多個(gè)半導(dǎo)體柱的頂上的多個(gè)第二傳導(dǎo)區(qū)域；沿行方向與上述多個(gè)第二傳導(dǎo)區(qū)域相連接的多個(gè)位線；分別形成在上述第一和第二傳導(dǎo)區(qū)域之間的上述多個(gè)半導(dǎo)體柱上的、與上述第一和第二傳導(dǎo)區(qū)域相接觸的多個(gè)溝道區(qū)域；在通過(guò)上述半導(dǎo)體襯底上方的第一絕緣膜連續(xù)形成的、在上述多個(gè)半導(dǎo)體柱之間沿列方向?qū)χ鲜龆鄠€(gè)溝道區(qū)域的、并用作控制柵的多個(gè)第三傳導(dǎo)區(qū)域；以及分別通過(guò)位于上述多個(gè)溝道區(qū)域上部的第二絕緣膜、在高于上述多個(gè)第三傳導(dǎo)區(qū)域的位置上形成的多個(gè)電荷積累區(qū)域。
2.根據(jù)權(quán)利要求1的器件，其中，上述多個(gè)第二傳導(dǎo)區(qū)域由金屬形成，并在上述多個(gè)第二傳導(dǎo)區(qū)域和上述多個(gè)溝道區(qū)域之間形成肖特基二極管。
3.根據(jù)權(quán)利要求1的器件，其中，上述多個(gè)電荷積累區(qū)域包括形成為由上述多個(gè)溝道區(qū)域中的絕緣體包圍著的第四傳導(dǎo)區(qū)。
4.根據(jù)權(quán)利要求3的器件，其中，上述第四傳導(dǎo)區(qū)域由金屬或添加了雜質(zhì)的半導(dǎo)體構(gòu)成。
5.根據(jù)權(quán)利要求1的器件，其中，上述多個(gè)溝道區(qū)域由硅制成，上述多個(gè)第二傳導(dǎo)區(qū)域由CoSi或NiSi構(gòu)成。
6.根據(jù)權(quán)利要求1的器件，其中，上述多個(gè)第二傳導(dǎo)區(qū)域和上述多個(gè)溝道區(qū)域由p型硅制成；并由在上述多個(gè)第二傳導(dǎo)區(qū)域和上述多個(gè)溝道區(qū)域之間形成的i型硅層和n型硅層形成了pin二極管。
7.根據(jù)權(quán)利要求6的器件，其中，上述多個(gè)電荷積累區(qū)包括絕緣地形成在上述半導(dǎo)體柱中、且具有至少絕緣地形成于上述i型硅層中的部分的第四傳導(dǎo)區(qū)域。
8.根據(jù)權(quán)利要求7的器件，其中，上述第四傳導(dǎo)區(qū)域由金屬或者添加了雜質(zhì)的半導(dǎo)體構(gòu)成。
9.根據(jù)權(quán)利要求1的器件，其中，其中上述多個(gè)第二傳導(dǎo)區(qū)域和上述多個(gè)溝道區(qū)域由p型硅制成；在上述多個(gè)第二傳導(dǎo)區(qū)域和上述多個(gè)溝道區(qū)域之間形成了n型硅層，從而形成了pnp二極管。
10.根據(jù)權(quán)利要求9的器件，其中，上述多個(gè)電荷積累區(qū)包括形成于上述半導(dǎo)體柱中以由絕緣體所包圍、且其具有由至少在上述n型硅層中的上述絕緣體包圍著的部分的第四傳導(dǎo)區(qū)域。
11.根據(jù)權(quán)利要求10的器件，其中，上述第四傳導(dǎo)區(qū)域由金屬或者添加了雜質(zhì)的半導(dǎo)體構(gòu)成。
12.根據(jù)權(quán)利要求1的器件，其中，上述多個(gè)第二傳導(dǎo)區(qū)域由n型硅形成，上述多個(gè)溝道區(qū)域由p型硅形成，且上述電荷積累區(qū)域是通過(guò)形成于上述半導(dǎo)體柱的側(cè)表面上的氧化硅膜形成以至少包括在上述多個(gè)第二傳導(dǎo)區(qū)和上述多個(gè)溝道區(qū)域之間的p-n結(jié)表面的氮化硅膜。
13.根據(jù)權(quán)利要求1的器件，其中，在對(duì)上述控制柵施加控制電壓時(shí)上述溝道區(qū)域完全耗盡。
14.根據(jù)權(quán)利要求1的器件，其中，上述第一傳導(dǎo)區(qū)域是加入了雜質(zhì)的半導(dǎo)體層。
15.根據(jù)權(quán)利要求1的器件，其中，上述第一傳導(dǎo)區(qū)域是金屬。
16.根據(jù)權(quán)利要求1的器件，其中，上述溝道區(qū)域的厚度小于等于上述控制柵高度的一半。
17.包括多個(gè)層疊層的非易失性半導(dǎo)體存儲(chǔ)器件，其中每個(gè)層疊層包括如權(quán)利要求1所述的器件。
18.一種制造非易失性半導(dǎo)體存儲(chǔ)器件的方法，包括以下步驟在半導(dǎo)體襯底上散布覆蓋有絕緣膜的半導(dǎo)體微粒；在上述半導(dǎo)體襯底上生長(zhǎng)與上述半導(dǎo)體襯底形成肖特基接觸的傳導(dǎo)層，并將上述半導(dǎo)體微粒嵌入在其中；有選擇地挖掘上述半導(dǎo)體襯底的表面，形成沿平行于位線方向排列的多個(gè)半導(dǎo)體板，在上述多個(gè)半導(dǎo)體板之間的空間里嵌入第一絕緣膜；沿平行于與位線相交的字線方向設(shè)置多個(gè)平行凹槽，將上述半導(dǎo)體板加工成多個(gè)半導(dǎo)體柱；向上述多個(gè)平行凹槽的底部注入雜質(zhì)以形成多個(gè)字線；通過(guò)第二絕緣膜在上述傳導(dǎo)層下方的多個(gè)平行凹槽中形成控制柵線；在上述多個(gè)平行凹槽中嵌入第三絕緣膜以將其表面形成為平坦的表面；并且沿位線方向連接保留在上述多個(gè)半導(dǎo)體柱的頂端的上述傳導(dǎo)層以在上述平坦表面上形成多個(gè)位線。
19.根據(jù)權(quán)利要求18的方法，其中，上述半導(dǎo)體襯底和上述半導(dǎo)體微粒由硅制成。
20.根據(jù)權(quán)利要求19的方法，其中，上述傳導(dǎo)層由CoSi和NiSi構(gòu)成。
全文摘要
一種非易失性半導(dǎo)體存儲(chǔ)器件，包括半導(dǎo)體襯底；以矩陣狀形成于半導(dǎo)體襯底上的多個(gè)半導(dǎo)體柱；在多個(gè)半導(dǎo)體柱之間、沿列方向以條帶狀形成于半導(dǎo)體襯底上的、作為字線的多個(gè)第一傳導(dǎo)區(qū)域；分別形成于多個(gè)半導(dǎo)體柱的頂上的多個(gè)第二傳導(dǎo)區(qū)域；沿行方向與多個(gè)第二傳導(dǎo)區(qū)域相連接的多個(gè)位線；分別形成在第一和第二傳導(dǎo)區(qū)域之間的多個(gè)半導(dǎo)體柱上的、與第一和第二傳導(dǎo)區(qū)域相接觸的多個(gè)溝道區(qū)域；在通過(guò)半導(dǎo)體襯底上方的第一絕緣膜連續(xù)形成的、在多個(gè)半導(dǎo)體柱之間沿列方向?qū)χ鄠€(gè)溝道區(qū)域的、并用作控制柵的多個(gè)第三傳導(dǎo)區(qū)域；以及分別通過(guò)位于多個(gè)溝道區(qū)域上部的第二絕緣膜、在高于多個(gè)第三傳導(dǎo)區(qū)域的位置上形成的多個(gè)電荷積累區(qū)域。
文檔編號(hào)H01L21/768GK101013704SQ20071000797
公開(kāi)日2007年8月8日 申請(qǐng)日期2007年2月1日 優(yōu)先權(quán)日2006年2月1日
發(fā)明者木下敦寬, 白田理一郎, 渡邊浩志, 室岡賢一, 古賀淳二 申請(qǐng)人:株式會(huì)社東芝