專利名稱：半導(dǎo)體器件及其相關(guān)制造方法
技術(shù)領(lǐng)域：
本發(fā)明的實施例涉及半導(dǎo)體器件及相關(guān)制造方法。具體地，本發(fā)明的實施例涉及包括柵電極的半導(dǎo)體器件，該柵電極包括上和下硅圖形，其中上硅圖形具有與下硅圖形相同的晶體結(jié)構(gòu)，以及相關(guān)制造方法。
本申請要求2006年2月15日提交的韓國專利申請No.2006-14784的優(yōu)先權(quán)，將其內(nèi)容在此全部引入作為參考。
背景技術(shù)：
通常，半導(dǎo)體存儲器件可分類為易失性存儲器件或非易失性存儲器件。易失性存儲器件，例如動態(tài)隨機存取存儲(DRAM)器件和靜態(tài)隨機存取存儲(SRAM)器件，具有相對高的數(shù)據(jù)輸入和輸出速度，然而，當(dāng)施加到器件的電源關(guān)閉時，存儲在易失性存儲器件中的數(shù)據(jù)丟失。另一方面，非易失性存儲器件，例如閃存器件，即便當(dāng)施加到器件的電源關(guān)閉時，能夠保持在器件中存儲的數(shù)據(jù)。易失性存儲器件和非易失性存儲器件每個包括多個晶體管。
圖(附圖)1是傳統(tǒng)MOS晶體管的原理性截面圖。參照圖1，在半導(dǎo)體襯底10的有源區(qū)15上設(shè)置柵絕緣層30和柵電極40。由器件隔離層20限定有源區(qū)15。
隨著設(shè)計尺寸減小，柵電極40的高寬比增大，因此當(dāng)形成柵電極40時，在柵電極40內(nèi)生成例如空隙的缺陷的可能性變得相當(dāng)大。
圖2和3是傳統(tǒng)非易失性存儲器件的原理性截面圖。參照圖2，在半導(dǎo)體襯底10的預(yù)設(shè)區(qū)域上設(shè)置限定有源區(qū)15的器件隔離層20。在有源區(qū)15上設(shè)置浮置柵電極40，以及在浮置柵電極40和有源區(qū)15之間設(shè)置柵絕緣層30。在有源區(qū)15、器件隔離層20和浮置柵電極40上設(shè)置控制柵電極60。此外，在浮置柵電極40和控制柵電極60之間設(shè)置柵絕緣層50?？刂茤烹姌O60用作字線，用于選擇具有多個存儲單元的單元陣列的預(yù)設(shè)單元。
參照圖2，浮置柵電極40和控制柵電極60的表面彼此相對，并且柵絕緣層50插入那些表面之間。浮置柵電極40和控制柵電極60之間的耦合比與彼此面對的電極40和60的表面面積成正比。由于應(yīng)當(dāng)減小浮置柵電極40的寬度d1和浮置柵電極40之間的間隔d2以在圖2的器件中獲得高集成度，浮置柵電極40的各個高度應(yīng)當(dāng)增加，以增加彼此面對的表面的面積(即，增大耦合比)。然而，增加浮置柵電極40的各個高度可導(dǎo)致生成電干擾，由于增加浮置柵電極40的各個高度增加了彼此面對的相鄰浮置柵電極40的表面的各個面積，并增加了彼此面對的浮置柵電極40和控制柵電極60(即，字線)的表面的各個面積。電干擾的產(chǎn)生是一個問題，因為電干擾可改變存儲在存儲單元內(nèi)的數(shù)據(jù)。
對于上述問題所建議的解決方法是使用具有“T”形橫截面的浮置柵電極。參照圖3，浮置柵電極41包括下多晶硅圖形42和上多晶硅圖形44。圖3的浮置柵電極41的高度大于圖2所示的存儲器件的浮置柵電極40的高度，但是上多晶硅圖形44比下多晶硅圖形42要窄，以及相鄰上多晶硅圖形44之間的間隔相對大，這可以減小電干擾。然而，當(dāng)形成圖3所示的存儲器件時，會發(fā)生許多問題。
圖4A和4B是說明用于形成圖3所示的傳統(tǒng)非易失性存儲器件的方法的截面圖。
參照圖4A和4B，限定有源區(qū)15的器件隔離層20形成在半導(dǎo)體襯底上，該半導(dǎo)體襯底具有單元區(qū)A和外圍區(qū)B。在有源區(qū)15上形成柵絕緣層30和35以及下多晶硅圖形42和47。鄰近于器件隔離層20的上側(cè)壁形成覆蓋下多晶硅圖形42和47的上表面的邊緣的模制隔片75。上多晶硅圖形44和49形成在模制隔片75之間露出的部分下多晶硅圖形42和47上。因此，在單元區(qū)A中形成浮置柵電極41，并且在外圍區(qū)B中形成外圍電路柵極圖形45。由于單元區(qū)A中的模制隔片75之間的間隔相對窄，不能一致地形成上多晶硅圖形44。例如，當(dāng)形成上多晶硅圖形44時，可以在上多晶硅圖形44內(nèi)形成例如空隙的缺陷。隨著設(shè)計規(guī)則減小，上述的問題頻繁出現(xiàn)。此外，由于外圍區(qū)B中的柱形隔片75之間的間隔是大的，上多晶硅圖形49形成為具有“U”形。即，上多晶硅圖形49的邊緣部分比上多晶硅圖形49的中心部分要厚。
參照圖4B，在蝕刻(即，凹陷)器件隔離層20之后，在半導(dǎo)體襯底10上形成初級柵絕緣層51(未示出)和控制柵導(dǎo)電層61(未示出)。隨后，執(zhí)行用于構(gòu)圖控制柵導(dǎo)電層61和初級柵絕緣層51的蝕刻工序，以形成控制柵電極和柵間絕緣層。當(dāng)執(zhí)行蝕刻工序時，外圍區(qū)B中的下多晶硅圖形47被過量地蝕刻，因此可以蝕刻有源區(qū)15(即，可在有源區(qū)15中形成凹陷)。即，由于上多晶硅圖形49的邊緣部分比上多晶硅圖形49的中心部分要厚，當(dāng)蝕刻上多晶硅圖形49時，在上多晶硅圖形49的邊緣部分被完全蝕刻掉之前，上多晶硅圖形49的中心部分完全被蝕刻掉。因此，設(shè)置在上多晶硅圖形49的中心部分之下的部分下多晶硅圖形47被過量地蝕刻，因此可以蝕刻在下多晶硅圖形47的被蝕刻部分之下設(shè)置的有源區(qū)15(即，在有源區(qū)15內(nèi)可形成凹陷)。
上述的問題可以負面地影響半導(dǎo)體器件的操作性能和可靠性。

發(fā)明內(nèi)容
本發(fā)明的實施例提供具有相對高集成度和改進的可靠性的半導(dǎo)體器件，以及制造該半導(dǎo)體器件的方法。
在一個實施例中，本發(fā)明提供半導(dǎo)體器件，其包括具有下硅圖形和上硅圖形并且設(shè)置在半導(dǎo)體襯底的有源區(qū)上的第一柵電極，其中上硅圖形具有與下硅圖形相同的晶體結(jié)構(gòu)，并且由器件隔離層限定有源區(qū)。該半導(dǎo)體器件還包括設(shè)置在有源區(qū)和第一柵電極之間的柵絕緣層。
在另一實施例中，本發(fā)明提供半導(dǎo)體器件，包括設(shè)置在半導(dǎo)體襯底的單元區(qū)中的存儲單元晶體管。存儲單元晶體管包括浮置柵電極，其設(shè)置在半導(dǎo)體襯底的第一有源區(qū)上并包括第一下硅圖形和第一上硅圖形，其中第一上硅圖形具有與第一下硅圖形相同的晶體結(jié)構(gòu)，并且由器件隔離層限定第一有源區(qū)。該存儲單元晶體管還包括設(shè)置在第一有源區(qū)和浮置柵電極之間的第一柵絕緣層；設(shè)置在浮置柵電極、第一有源區(qū)和器件隔離層上的控制柵電極；以及設(shè)置在浮置柵電極和控制柵電極之間的柵間絕緣層。半導(dǎo)體器件還包括設(shè)置在半導(dǎo)體襯底的外圍區(qū)中的外圍電路晶體管。外圍電路晶體管包括外圍電路柵電極，其設(shè)置在半導(dǎo)體襯底的第二有源區(qū)上并包括第二下硅圖形和第二上硅圖形，其中第二上硅圖形具有與第二下硅圖形相同的晶體結(jié)構(gòu)。外圍電路晶體管還包括設(shè)置在第二有源區(qū)和外圍電路柵電極之間的第二柵絕緣層。
在還一個實施例中，本發(fā)明提供用于形成半導(dǎo)體器件的方法，該方法包括通過在半導(dǎo)體襯底上形成下硅圖形，在半導(dǎo)體襯底上形成柵電極、形成具有設(shè)置為高于下硅圖形的上表面的上表面的器件隔離層、以及通過選擇性外延生長，從下硅圖形生長上硅圖形。該方法還包括在柵電極的第一側(cè)上以及在半導(dǎo)體襯底的有源區(qū)中形成源區(qū)/漏區(qū)。
在還一個實施例中，本發(fā)明提供一種形成半導(dǎo)體器件的方法，該方法包括，通過在半導(dǎo)體襯底上形成第一和第二下硅圖形，在半導(dǎo)體襯底的單元區(qū)中形成浮置柵電極，并在半導(dǎo)體襯底的外圍區(qū)中形成外圍電路柵電極，其中在單元區(qū)中形成第一下硅圖形，并且在外圍區(qū)中形成第二下硅圖形；以及通過選擇性的外延生長，分別從第一和第二下硅圖形生長第一和第二上硅圖形。該方法還包括，蝕刻器件隔離層、在半導(dǎo)體襯底上順序形成初級柵間絕緣層和控制柵導(dǎo)電層；以及構(gòu)圖設(shè)置在外圍區(qū)中的至少一部分控制柵導(dǎo)電層以及設(shè)置在外圍區(qū)中的至少一部分初級柵間絕緣層，以形成控制柵電極和柵間絕緣層。


在此將參照

本發(fā)明的實施例，在附圖中，在通篇中相同的參考標(biāo)號指示相同的元件。在附圖中，可以為了清楚起見放大層和區(qū)域的厚度。在附圖中圖1是傳統(tǒng)MOS晶體管的原理性截面圖；圖2和3是另一傳統(tǒng)非易失性存儲器件的原理性截面圖；圖4A和4B是截面圖，說明用于形成圖3所示的非易失性存儲器件的方法；圖5是根據(jù)本發(fā)明的實施例的半導(dǎo)體器件的原理性截面圖；圖6是根據(jù)本發(fā)明的另一實施例的半導(dǎo)體器件的原理性截面圖；圖7是根據(jù)本發(fā)明的另一實施例的半導(dǎo)體器件的原理性截面圖；圖8A至8E是根據(jù)本發(fā)明的另一實施例，說明形成半導(dǎo)體器件的方法的截面圖；圖9A至9G是根據(jù)本發(fā)明的另一實施例，說明形成半導(dǎo)體器件的方法的截面圖；圖10A和10B是是根據(jù)本發(fā)明的另一實施例，說明形成半導(dǎo)體器件的方法的截面圖；圖11A和11B是是根據(jù)本發(fā)明的另一實施例，說明形成半導(dǎo)體器件的方法的截面圖；圖12A至12G是是根據(jù)本發(fā)明的另一實施例，說明形成半導(dǎo)體器件的方法的截面圖；以及圖13A和13B是是根據(jù)本發(fā)明的另一實施例，說明形成半導(dǎo)體器件的方法的截面圖。
具體實施例方式
盡管在此元件的名字使用術(shù)語“第一”和“第二”，以此方式所使用的這些術(shù)語僅僅用于區(qū)分不同的名字相似的元件，因此是可以互換的。同樣，當(dāng)將第一元件稱為在第二元件“上”、“之上”等(包括“設(shè)置在其上”，“設(shè)置在之上”)時，第一元件可以直接在第二元件之上或者可以存在中間元件(例如，層)。此外，盡管在圖中示出多個元件，為了描述的方便，所示的實施例的說明僅僅旨在一個這種元件。同樣，在此將有源區(qū)描述為由溝槽和/或?qū)?yīng)的器件隔離層所限定。
此外，在說明書中說明的硅圖形可以是單晶硅或者多晶硅。因此，如在此使用，“選擇性外延生長”可以指示從另一多晶硅生長多晶硅，或者從單晶硅生長多晶硅。
現(xiàn)在，將說明根據(jù)本發(fā)明的實施例的半導(dǎo)體器件的結(jié)構(gòu)。
圖5是根據(jù)本發(fā)明的實施例的半導(dǎo)體器件的原理性截面圖。作為根據(jù)本發(fā)明實施例的例子，圖5說明包括MOS晶體管的半導(dǎo)體器件。參照圖5，限定有源區(qū)115的器件隔離層120設(shè)置在半導(dǎo)體襯底110的預(yù)設(shè)區(qū)域中。柵電極136鄰近于器件隔離層120的上側(cè)壁部分，并設(shè)置在有源區(qū)115上。在有源區(qū)115和柵電極136之間設(shè)置柵絕緣層130。此外，源區(qū)/漏區(qū)(未示出)分別設(shè)置在柵電極136的兩側(cè)上和有源區(qū)115中。
柵電極136包括下硅圖形132和通過選擇性的外延生長，從下硅圖形132形成的上硅圖形134。由于上硅圖形134從下硅圖形132生長(即，通過選擇性外延生長)，上硅圖形134具有與下硅圖形132相同的晶體結(jié)構(gòu)。此外，上硅圖形134可以比下硅圖形132要厚。
在圖5所示的實施例中，柵電極136可形成為具有較少的缺陷，例如在柵電極136之內(nèi)生成的空隙，即使當(dāng)由于設(shè)計規(guī)則的減小，器件隔離層120之間的距離(即，柵電極136的寬度)減小時。同樣，即使當(dāng)高寬比增大時，柵電極136可以具有一致的晶體結(jié)構(gòu)。
圖6是根據(jù)本發(fā)明的另一實施例的半導(dǎo)體器件的原理性截面圖。作為根據(jù)本發(fā)明的實施例的例子，圖6說明閃存器件。參照圖6，限定第一和第二有源區(qū)115的器件隔離層120設(shè)置在包括單元區(qū)A和外圍區(qū)B的半導(dǎo)體襯底110上。
在單元區(qū)A中設(shè)置存儲單元晶體管170，以及在外圍區(qū)B中設(shè)置外圍電路晶體管180。存儲單元晶體管170包括在第一有源區(qū)115上順序?qū)盈B的柵絕緣層130、浮置柵電極140、柵間絕緣層150以及控制柵電極160。
外圍電路晶體管180包括在第二有源區(qū)115上順序?qū)盈B的柵絕緣層135和外圍電路柵電極145。同樣，在第一和第二有源區(qū)115的每一個的一部分上設(shè)置源區(qū)/漏區(qū)(未示出)。源區(qū)/漏區(qū)設(shè)置在浮置柵電極140的兩側(cè)上以及外圍電路柵電極145的兩側(cè)上。
柵絕緣層130和135用作隧道絕緣層，當(dāng)在控制柵電極160和半導(dǎo)體襯底110的溝道區(qū)之間施加相對高的電場時，電子通過該隧道絕緣層移動。柵絕緣層130和135可以是例如硅氧化物層。柵間絕緣層150防止在編程期間，從溝道區(qū)注入浮置柵電極140的電荷移動到控制柵電極160。柵間絕緣層150可以是例如氧化物層、氮化物層或者包括其組合的多層。即，柵間絕緣層150可以具有氧化物層-氮化物層-氧化物層的多層結(jié)構(gòu)。同樣，柵間絕緣層150可以從例如具有相對高的介電常數(shù)的氧化鋁的材料形成，以獲得浮置柵電極140和控制柵電極160之間相對高的耦合比?？刂茤烹姌O160在第一有源區(qū)115和器件隔離層120上延伸，并用作字線。作為例子，控制柵電極160可以從硅或者包括硅和硅化物材料(在下文中可以簡單地稱為“硅化物”)的多層而形成。由相同的控制柵電極160控制在字線方向上通過器件隔離層120彼此隔離的浮置柵電極140。然而，沿著位線方向(例如，其直接延伸到圖6的頁面)設(shè)置的浮置柵電極140，即，形成在相同第一有源區(qū)115上的浮置柵電極140，每個由不同的控制柵電極160來控制。
浮置柵電極140用于電荷存儲元件，并且包括第一下硅圖形142和第一上硅圖形144。外圍電路柵電極145包括第二下硅圖形147和第二上硅圖形149。通過選擇性外延生長，分別從第一和第二下硅圖形142和147生長第一和第二上硅圖形144和149。因此，第一上硅圖形144具有與第一下硅圖形142相同的晶體結(jié)構(gòu)，并且第二上硅圖形149具有和第二下硅圖形147相同的晶體結(jié)構(gòu)。在圖6所示的實施例中，浮置柵電極140具有翻轉(zhuǎn)的“T”形截面，但是浮置柵電極140不限制于具有這種截面。浮置柵電極140的截面可以具有各種形狀的任何一種。
在圖6中，第一下硅圖形142示為具有與第一有源區(qū)115相同的寬度，在該第一有源區(qū)115上形成第一下硅圖形142，以及第二下硅圖形147示為具有與第二有源區(qū)115相同的寬度，在該第二有源區(qū)115上形成第二下硅圖形147。然而，第一和第二下硅圖形142和147不限制于這些寬度。即，第一和第二下硅圖形142和147的每一個可以寬于有源區(qū)115，在該有源區(qū)115上形成第一和第二下硅圖形142和147。如果第一和第二下硅圖形142和147的每一個具有等于有源區(qū)115的寬度的寬度，在該有源區(qū)115上形成第一和第二下硅圖形142和147，那么圖6所示的半導(dǎo)體器件的集成度增加。當(dāng)?shù)谝缓偷诙鹿鑸D形142和147的每一個比有源區(qū)115要寬時，在該有源區(qū)115上形成第一和第二下硅圖形142和147，當(dāng)形成包括這些元件的半導(dǎo)體器件時，第一下硅圖形142可以保護柵絕緣層130不受蝕刻損壞，因此控制柵電極160的下表面可以形成為低于浮置柵電極140的下表面。因此，浮置柵電極140和控制柵電極160之間的耦合比增大。
第一下硅圖形142可以比第一上硅圖形144要寬，以及第二下硅圖形147可以與第二上硅圖形149寬度相同或者比第二上硅圖形149要寬。同樣，第一上硅圖形144可以比第一下硅圖形142要厚，并且第二上硅圖形149可以比第二下硅圖形147要厚。如在此使用，元件的“寬度”是沿著基本上平行于襯底的工作表面對方向的元件的尺寸，在該襯底上形成該元件，并且元件在其中說明元件的圖的左側(cè)和右側(cè)之間水平低延伸。此外，如在此使用，元件的“厚度”是沿著基本上垂直于襯底的工作表面的方向的元件的尺寸，在該襯底上形成該元件。同樣，術(shù)語“水平的”和“垂直的”是相對于所描述的結(jié)構(gòu)的定向所說明的正交的方向，如當(dāng)說明結(jié)構(gòu)時所參照的附圖中所示。如在此使用，“垂直的”是指基本上垂直于所示的襯底的工作表面的方向，以及“水平的”是指基本上平行于所示的襯底的工作平面的方向，并在附圖的左側(cè)和右側(cè)之間延伸。此外，如在此使用，術(shù)語“高于”、“上”和“下”是對應(yīng)于垂直方向的相對術(shù)語。
由于第一上硅圖形144的厚度增加，浮置柵電極140和控制柵電極160之間的耦合比增大，但是在第一上硅圖形144和相鄰的浮置柵電極140之間產(chǎn)生電干擾，這可導(dǎo)致包括第一上硅圖形144的半導(dǎo)體器件失效。因此，第一上硅圖形144優(yōu)選地形成為具有相對小的寬度和相對大的厚度。在圖6所示的實施例中，可以通過使用選擇性外延生長工序形成第一上硅圖形144，而形成具有相對小和相對大的厚度的第一上硅圖形144。
此外，第二上硅圖形149可以形成在第二下硅圖形147上，而不必執(zhí)行單獨的、額外的工序。第二上硅圖形149可以基本上防止由于在形成控制柵電極160中所執(zhí)行的蝕刻工序期間，在過量地蝕刻第二下硅圖形147之后蝕刻第二有源區(qū)115，凹陷(pit)被蝕刻入在第二下硅圖形147之下設(shè)置的部分第二有源區(qū)115。
在圖6所示的實施例中，圖6的半導(dǎo)體器件還可包括設(shè)置在第一下硅圖形142和柵間絕緣層150的上表面之間的緩沖絕緣層圖形(未示出)以及設(shè)置在第一下硅圖形142和柵間絕緣層150的側(cè)壁之間設(shè)置的緩沖隔片(未示出)。緩沖絕緣層圖形設(shè)計為防止第一下硅圖形142被蝕刻所損壞，以及緩沖隔片設(shè)計為防止柵絕緣層130被蝕刻所損壞。當(dāng)描述形成根據(jù)本發(fā)明的實施例的半導(dǎo)體器件的方法時，將隨后描述緩沖絕緣層圖形和緩沖隔片的形成。
圖7是根據(jù)本發(fā)明的另一實施例的半導(dǎo)體器件的原理性截面圖。參照圖7，將不再次描述與圖6所示的實施例的元件相同或相似的圖7所示的實施例的元件。而是，將參照圖7說明圖6和7的實施例之間的差異。
參照圖7，與圖6所示的實施例不同，浮置柵電極140具有“L”形狀的橫截面(圖7所示的半導(dǎo)體器件的其他浮置柵電極140可具“」”形狀)。第一上硅圖形144設(shè)置在第一下硅圖形142的上表面的一側(cè)上。因此，如圖7所示，對于與圖7所示的兩個浮置柵電極140相同的在字線方向(即，參照圖7，基本上平行于襯底的工作表面并在附圖的左側(cè)和右側(cè)之間延伸的方向)中彼此相鄰的兩個浮置柵電極140，最接近于并且朝向第二浮置柵電極140的第一浮置柵電極140(在圖7的左側(cè)示出)的表面面積相對小，以及最接近于并朝向第一浮置柵電極140的第二浮置柵電極140的表面面積相對大。即，最接近于并朝向第二浮置柵電極140的第一浮置柵電極140的側(cè)面包括第一浮置柵電極140的僅第一下硅圖形142的側(cè)面，以及最接近于并朝向第一浮置柵電極140的第二浮置柵電極140的側(cè)面包括第二浮置柵電極140的第一下硅圖形142的側(cè)面和第一上硅圖形144的側(cè)面。以此方式形成，在字線方向上相鄰的相鄰柵電極140之間的寄生電容可以被減小，以及浮置柵電極140和控制柵電極160之間的耦合比可以增大。在圖7中，在形成“L”形的浮置柵電極140的第一側(cè)上設(shè)置第一上硅圖形144。然而，當(dāng)在相反于浮置柵電極140的第一側(cè)上設(shè)置第一上硅圖形144時，浮置柵電極140形成“」”形狀。同樣在圖7所示的實施例中(盡管未示出)，沿著第一有源區(qū)115的方向(即，沿著基本上平行于襯底的工作表面并且延伸進入圖7的頁面的方向)彼此鄰近所設(shè)置的浮置柵電極140在具有“L”形狀的浮置柵電極140和具有“」”形狀的浮置柵電極140之間交替，使得在第一有源區(qū)115的方向中鄰近的浮制柵電極140之間，最小化寄生電容，在該第一有源區(qū)115上形成浮置柵電極140。
參照圖7，第二上硅圖形149的寬度等于第二下硅圖形147的寬度。因此，在形成控制柵電極160中所執(zhí)行的蝕刻工序期間，第二上硅圖形149可以更有效地防止在過度地蝕刻第二下硅圖形147之后，凹陷被蝕刻進入設(shè)置在第二下硅圖形147之下的部分第二有源區(qū)115。
現(xiàn)在將描述根據(jù)本發(fā)明的實施例的形成半導(dǎo)體器件的方法。
圖8A至8E是根據(jù)本發(fā)明的另一實施例，說明形成半導(dǎo)體器件的方法的截面圖。作為根據(jù)本發(fā)明的實施例的例子，圖8A至8E說明MOS晶體管的形成。
參照圖8A，在半導(dǎo)體襯底110上形成初始柵絕緣層131、下硅圖形133和溝槽掩模216。通過公知的薄膜形成工序，形成初始柵絕緣層131、下硅圖形133和溝槽掩模216。此外，可以從硅氧化物材料(在下文中，其可以簡單地稱為“硅氧化物”)形成初始柵絕緣層131，可以從單晶硅或多晶硅形成下硅圖形133，以及可以從硅氮化物材料(在下文中，其可以簡單地稱為“硅氮化物”)形成溝槽掩模216。
參照圖8B，使用溝槽掩模216作為蝕刻掩模，通過在半導(dǎo)體襯底110上執(zhí)行蝕刻工序，形成限定有源區(qū)115的溝槽120t。蝕刻工序還形成設(shè)置在有源區(qū)115上的柵絕緣層130和下硅圖形132。
參照圖8C，在形成填充溝槽120t的初始器件隔離層之后，執(zhí)行用于露出溝槽掩模210的上表面的平整化工序，以形成器件隔離層120。
參照圖8D，執(zhí)行蝕刻工序來除去溝槽掩模216，并形成露出下硅圖形132的間隙區(qū)210g。下硅圖形132的上表面形成為低于器件隔離層120的上表面。在用于除去溝槽掩模216的蝕刻工序中，使用在溝槽掩模216和器件隔離層120之間具有蝕刻選擇性的蝕刻配方，選擇性地除去溝槽掩模216，并且均勻地形成間隙區(qū)210g。因此，分別從相對于彼此具有蝕刻選擇性的材料形成溝槽掩模216和器件隔離層120。例如，可以從硅氮化物形成溝槽掩模216，并且從硅氧化物形成器件隔離層120。
參照圖8E，在通過選擇性外延生長，從下硅圖形132生長初始上硅圖形，而形成填充間隙區(qū)210g的初始上硅圖形之后，執(zhí)行露出器件隔離層120的上表面的平整化工序，以形成上硅圖形134。一旦形成上硅圖形134，已經(jīng)形成包括下硅圖形132和上硅圖形134的柵電極136。隨后，一旦在柵電極136的兩側(cè)上并且在有源區(qū)115中分別形成源區(qū)/漏區(qū)(未示出)，完成晶體管。
根據(jù)圖8A至8E所示的實施例，柵電極可以形成為具有較少的缺陷，例如在形成柵電極時在柵電極內(nèi)形成的空隙，即使當(dāng)設(shè)計規(guī)則減小時。即，可以一致地形成具有相對高的高寬比的柵電極(即，具有相對大的厚度和相對小的寬度)。
圖9A至9E是根據(jù)本發(fā)明的另一實施例，說明形成半導(dǎo)體器件的方法的截面圖。作為根據(jù)本發(fā)明的實施例的例子，圖9A至9E說明閃存器件的形成。
參照圖9A，在包括單元區(qū)A和外圍區(qū)B的半導(dǎo)體襯底110上形成初始柵絕緣層131、下硅圖形141和溝槽掩模210。通過公知的薄膜形成工序，形成初始柵絕緣層131、下硅圖形141和溝槽掩模210。此外，可以從硅氧化物形成初始柵絕緣層131，可以從單晶硅或多晶硅形成下硅圖形141，以及可以從硅氮化物形成溝槽掩模210。
參照圖9B，使用溝槽掩模210作為蝕刻掩模，通過在半導(dǎo)體襯底110上執(zhí)行蝕刻工序，在半導(dǎo)體襯底110中形成限定第一和第二有源區(qū)115的溝槽120t。蝕刻工序還形成設(shè)置在單元區(qū)A中的第一有源區(qū)115上的柵絕緣層130和第一下硅圖形132，并且形成設(shè)置在外圍區(qū)B中的第二有源區(qū)115上的第二柵絕緣層135和第二下硅圖形147。
參照圖9C，在形成填充溝槽120t的初始器件隔離層之后，執(zhí)行用于露出溝槽掩模210的上表面的平整化工序，以形成器件隔離層120。
可以通過公知的薄膜形成工序，從硅氧化物形成器件隔離層120。在形成器件隔離層120之前，可以在半導(dǎo)體襯底110上形成熱氧化物層(未示出)，以基本上矯正當(dāng)執(zhí)行用于形成溝槽120t的蝕刻工序時，對于形成溝槽120t的內(nèi)側(cè)壁的部分半導(dǎo)體襯底110的蝕刻損壞。同樣，可以在熱氧化物層之上形成用于防止雜質(zhì)穿透進入第一和第二有源區(qū)115的襯墊(liner)層。
可以使用化學(xué)機械拋光(CMP)技術(shù)來執(zhí)行平整化工序，該化學(xué)機械拋光技術(shù)使用在初始器件隔離層和溝槽掩模210之間具有蝕刻選擇性的漿料。
參照圖9D，在通過執(zhí)行蝕刻工序除去溝槽掩模210之后，在半導(dǎo)體襯底110上形成模制層220。在用于除去溝槽掩模210的蝕刻工序期間，可以使用在溝槽掩模210和器件隔離層120之間具有蝕刻選擇性的蝕刻配方選擇性地除去溝槽掩模210。因此，可以分別從相對于彼此具有蝕刻選擇性的材料來形成溝槽掩模210和器件隔離層120。例如，可以從硅氮化物形成溝槽掩模210，并且從硅氧化物形成器件隔離層120。
在第一和第二下硅圖形142和147以及器件隔離層120上，以保形的方式模制層220?？梢詮南鄬τ诘谝缓偷诙鹿鑸D形142和147具有蝕刻選擇性的材料形成模制層220。例如，模制層220可以是從包括硅氮化物層、硅氮氧化物層、硅氧化物層和金屬氮化物層的組中選擇的至少一個層。在圖9A至9G所示的實施例中，由于模制層220的厚度是至少貢獻于確定隨后形成的浮置柵電極140的形狀的處理參數(shù)，可以精確地控制模制層220的厚度。為了精確地控制模制層220的厚度，可以使用低壓CVD或原子層淀積(ALD)技術(shù)，以形成模制層220。
參照圖9E，蝕刻模制層220，直到露出第一和第二下硅圖形142和147的上表面。例如回蝕工序的各向異性蝕刻工序可以用于蝕刻模制層220，直到露出第一和第二下硅圖形142和147的上表面。在圖9A至9G所示的實施例中，使用各向異性蝕刻工序，并且通過各向異性蝕刻工序，在器件隔離層120的上側(cè)壁上形成覆蓋第一和第二下硅圖形142和147的上邊緣的模制隔片225。隨后，在通過從由模制隔片225露出的部分第一和第二下硅圖形142和147生長初級硅圖形而形成初級硅圖形之后(通過選擇性外延生長工序)，可以執(zhí)行用于露出模制隔片225的平整化工序，以形成第一和第二上硅圖形144和149。
當(dāng)從多晶硅形成第一和第二下硅圖形142和147時，可以在說明為示例性條件的下面的條件下執(zhí)行選選擇性的外延生長工序。處理溫度可以在600-650℃的范圍內(nèi)，以及處理壓力可以在15-25Pa的范圍內(nèi)。同樣，作為處理氣體的SiH4和Cl2的流量可以分別在80-90sccm和30-40sccm的范圍內(nèi)。通過選擇性外延生長工序，在單元區(qū)A中形成具有翻轉(zhuǎn)的“T”形截面并包括第一下硅圖形142和第一上硅圖形144的浮置柵電極140。在外圍區(qū)B中形成包括第二下硅圖形147和第二上硅圖形149的外圍電路柵電極145。
根據(jù)圖9A至9G所示的實施例，由于使用模制隔片225作為模子形成第一上硅圖形144，第一上硅圖形144自動地在第一下硅圖形142的中心位置對準(zhǔn)。同樣，由于使用選擇性外延生長(即，外延生長技術(shù))，即使當(dāng)模制隔片225之間的間隔是窄的時，可以一致地形成第一上硅圖形144。即，根據(jù)圖9A至9G所示的實施例，減少了例如第一上硅圖形144內(nèi)的空隙的缺陷。同樣，可以在外圍區(qū)B中的第二下硅圖形147上形成第二上硅圖形149，而不必執(zhí)行單獨的額外的工序。此外，第二上硅圖形149可以基本上防止在設(shè)置在第二下硅圖形147之下設(shè)置的部分第二有源區(qū)115中蝕刻凹陷。
參照圖9F，使用第一和第二上硅圖形144和149以及第一和第二下硅圖形142和147作為蝕刻掩模，通過執(zhí)行蝕刻工序，蝕刻器件隔離層120。通過該蝕刻工序，將器件隔離層120的上表面蝕刻(降低)到第一和第二下硅圖形142和147的下表面(即，被蝕刻，使得器件隔離層120的上表面基本上與第一和第二下硅圖形142和147的下表面水平)。器件隔離層120的上表面越被蝕刻，在后續(xù)的工序期間所形成的浮置柵電極和控制柵電極之間的耦合比越大，然而，當(dāng)器件隔離層120被蝕刻得更低時，蝕刻工序可導(dǎo)致對于第一和第二柵絕緣層130和135的損壞。因此，優(yōu)選地考慮到這些考慮因素而確定用于蝕刻器件隔離層120的蝕刻工序的條件。
在圖9A至9G所示的實施例中，當(dāng)蝕刻(例如，凹陷)器件隔離層120時，除去模制隔片225。因此，露出沒有分別被第一和第二上硅圖形144和149覆蓋的第一和第二下硅圖形142和147的部分上表面。替換地，可以通過執(zhí)行額外的工序而不是通過蝕刻器件隔離層120的工序而除去模制隔片225。
參照圖9G，在半導(dǎo)體襯底110上形成每個覆蓋浮置柵電極140和外圍電路柵電極145的初級柵間絕緣層151和控制柵導(dǎo)電層161。
可以使用公知的薄膜形成工序形成初級柵間絕緣層151和控制柵導(dǎo)電層161。初級柵間絕緣層151可以是氧化物層-氮化物層-氧化物層的多層或者鋁氧化物層?？刂茤艑?dǎo)電層161可以從硅形成，或者可以是硅和硅化物的層疊結(jié)構(gòu)。
隨后，執(zhí)行蝕刻工序以構(gòu)圖控制柵導(dǎo)電層161和初級柵間絕緣層151，以在浮置柵電極140上形成控制柵電極160(即，字線)和柵間絕緣層150，并除去在外圍區(qū)B中設(shè)置的外圍電路柵電極145上所形成的部分圖形控制柵導(dǎo)電層161和初級柵間絕緣層151。同樣，執(zhí)行離子注入工序以分別在浮置柵電極140的兩側(cè)上以及在第一有源區(qū)115中形成源區(qū)/漏區(qū)，并分別在外圍電路柵電極145的兩側(cè)上以及第二有源區(qū)115中形成源區(qū)/漏區(qū)。
在圖9A至9G所示的實施例中，可以通過各種方法中的任何一種形成外圍電路柵電極145。例如，控制柵導(dǎo)電層161，其在隨后的工序中被構(gòu)圖，可以通過在形成控制柵導(dǎo)電層161之前除去在外圍區(qū)B上形成的部分初級柵間絕緣層151，或者使用壓接(butting)接觸而將外圍電路柵電極145連接到控制柵導(dǎo)電層161，而連接到外圍電路柵電極145。
根據(jù)圖9A至9G所示的實施例，在第二下硅圖形147上形成的第二上硅圖形149可以基本上防止設(shè)置在第二下硅圖形147之下的部分第二有源區(qū)115在蝕刻工序期間被蝕刻(即，基本上防止在蝕刻工序期間，在設(shè)置在第二下硅圖形147之下的部分第二有源區(qū)115中形成凹陷)。
圖10A和10B是是根據(jù)本發(fā)明的另一實施例，說明形成半導(dǎo)體器件的方法的截面圖。
參照圖10A和10B，通過在形成初級柵間絕緣層151之前不完全除去圖9E的模制隔片225，但在第一和第二下硅圖形142和147上留下部分模制隔片225(其中每個部分具有預(yù)設(shè)厚度)，而形成緩沖絕緣層圖形227。在用于構(gòu)圖控制柵導(dǎo)電層161、初級柵間絕緣層151和浮置柵電極140的至少一個的蝕刻工序期間，緩沖絕緣層圖形227保護設(shè)置在緩沖絕緣層圖形227之下的第二下硅圖形147和/或第一下硅圖形142。
在圖10A和10B所示的實施例中，由于浮置柵電極140和外圍電路柵電極145的每一個的截面具有翻轉(zhuǎn)的“T”形，浮置柵電極140的中心部分比浮置柵電極140的每個邊緣要厚等于第一上硅圖形144的高度的量，以及外圍電路柵電極145的中心部分比外圍電路柵電極145的每個邊緣要厚等于第二上硅圖形149的高度的量。然而，在沒有形成第一上硅圖形144的第一下硅圖形142的上部分上，以及在沒有形成第二上硅圖形149的第二下硅圖形147的上部分上所形成的緩沖絕緣層圖形227，用作蝕刻停止層，以當(dāng)在用于構(gòu)圖控制柵導(dǎo)電層161和初級柵間絕緣層151的蝕刻工序期間蝕刻第一上硅圖形144和/或第二上硅圖形149時，保護第一下硅圖形142和/或第二下硅圖形147。因此，沒有除去浮置柵電極140的最薄部分和/或外圍電路柵電極145的最薄部分(即，外圍電路柵電極145的邊緣部分)，因此在上述的蝕刻工序期間，沒有蝕刻設(shè)置在浮置柵電極140之下的部分第一有源區(qū)115和/或設(shè)置在外圍電路柵電極145之下的部分第二有源區(qū)115(即，在該區(qū)域中沒有形成凹陷)。
圖11A和11B是根據(jù)本發(fā)明的另一實施例，說明形成半導(dǎo)體器件的方法的截面圖。
參照圖9F，蝕刻器件隔離層120，然而，它沒有被蝕刻到露出第一柵絕緣層130或第二柵絕緣層135的深度。參照圖11A和11B，在執(zhí)行圖9F的蝕刻之后，在半導(dǎo)體襯底110上以保形的方式形成覆蓋浮置柵電極140的緩沖絕緣層230。隨后，各向異性地蝕刻緩沖絕緣層230，直到露出第一和第二上硅圖形144和149的上表面。緩沖絕緣層230可以是選自包括硅氧化物層、硅氮化物層、硅氮氧化物層和金屬氮化物層的組的一種。
因此，在第一和第二下硅圖形142和147的上表面上形成緩沖絕緣層圖形232，以及在第一和第二下硅圖形142和147的側(cè)壁上形成緩沖隔片234。然后，蝕刻器件隔離層120(即，凹陷)，使得器件隔離層120的第一部分的上表面設(shè)置為低于浮置柵電極140的底表面并且低于外圍電路柵電極145的底表面，其中器件隔離層120的第一部分設(shè)置在緩沖隔片234之間，如圖11B所示。然后在半導(dǎo)體襯底110上形成初級柵間絕緣層151和控制柵導(dǎo)電層161，包括在緩沖絕緣層圖形232和緩沖隔片234上。隨后，緩沖絕緣層圖形232插入第一和第二下硅圖形142和147的上表面以及初級柵間絕緣層151之間。隨后，構(gòu)圖初級柵間絕緣層151和控制柵導(dǎo)電層161，以形成在第一有源區(qū)115和部分器件隔離層120之上延伸的字線。用于形成字線的工序和先前描述的實施例中的相同。由于蝕刻器件隔離層120使得器件隔離層120的第一部分的上表面設(shè)置為低于浮置柵電極140的底表面，形成并構(gòu)圖初級柵間絕緣層151和控制柵導(dǎo)電層161以形成包括控制柵電極160并在第一有源區(qū)115和部分器件隔離層120之上延伸的字線形成了與圖6的控制柵電極160相似的控制柵電極160，但是具有設(shè)置在浮置柵電極140的底(即，下)表面之下的至少部分下表面。
與圖10A和10B中所示的實施例相似，當(dāng)使用緩沖絕緣層圖形232時，可以基本上防止當(dāng)在用于形成浮置柵電極140和/或控制柵電極160的蝕刻工序期間蝕刻第一上硅圖形144和/或第二上硅圖形149時，第一下硅圖形142和/或第二下硅圖形147被蝕刻的問題。同樣，緩沖隔片234插入第一和第二下硅圖形142和147以及柵間絕緣層151的側(cè)壁之間，因此可以基本上避免當(dāng)蝕刻初級柵間絕緣層151和控制柵導(dǎo)電層161時，露出第一柵絕緣層130和/或第二柵絕緣層135的問題。同樣，在圖11A和11B中所示的實施例中，在形成初級柵間絕緣層151之前，可以使用在緩沖隔片234和器件隔離層120之間具有蝕刻選擇性的蝕刻配方除去緩沖隔片234。
圖12A至12G是是根據(jù)本發(fā)明的另一實施例，說明形成半導(dǎo)體器件的方法的截面圖。
參照圖12A，在半導(dǎo)體襯底110的預(yù)設(shè)區(qū)域上形成溝槽掩模218。溝槽掩模218可以是包括焊盤(pad)氧化物層212和掩模氮化物層214的多層。同樣，溝槽掩模218還可進一步包括形成在掩模氮化物層214上的硅氮化物層(例如，中溫氧化物(MTO)層)和抗反射層。此外，可以以各種方式改變溝槽掩模218的類型、厚度和層疊次序。
通過使用溝槽掩模210作為蝕刻掩模執(zhí)行蝕刻工序，形成限定半導(dǎo)體襯底110的第一和第二有源區(qū)115的溝槽120t。可以使用采用在半導(dǎo)體襯底110和溝槽淹模218之間具有蝕刻選擇性的蝕刻配方的各向異性蝕刻半導(dǎo)體襯底110來執(zhí)行該蝕刻工序。
參照圖12B，在形成填充溝槽120t的初級器件隔離層之后，執(zhí)行用于露出溝槽掩模218的平整化工序，以形成器件隔離層120。
參照圖12C，執(zhí)行蝕刻工序以除去溝槽掩模218并形成露出第一和第二有源區(qū)115的上表面的間隙區(qū)214g。該蝕刻工序可包括使用在器件隔離層120和掩模氮化物層214之間具有蝕刻選擇性的蝕刻配方除去掩模氮化物層214，以及使用在半導(dǎo)體襯底110和焊盤氧化物層212之間具有蝕刻選擇性的蝕刻配方除去焊盤氧化物層212。
此外，可以水平地蝕刻器件隔離層120的露出側(cè)壁，同時除去焊盤氧化物層212，由此使得每個區(qū)域214g寬于有源區(qū)115，在該有源區(qū)115上設(shè)置每個區(qū)域214g。根據(jù)圖12A至12G所示的實施例，由于從與焊盤氧化物層212相同的材料(即，硅氧化物)形成器件隔離層120，可以擴展間隙區(qū)214g的各個寬度而不必執(zhí)行單獨的工序。擴展間隙區(qū)214g的寬度不僅僅使得浮置柵電極140(將隨后形成)比另外所形成的更寬，而且減小了在后續(xù)的蝕刻(即，凹陷)器件隔離層120的上表面的工序期間，損壞第一和第二柵絕緣層130和135的問題。將隨后形成的浮置柵電極140是非易失性存儲器件的浮置柵電極。
一旦已經(jīng)形成(即，完成)間隙區(qū)214g，在第一有源區(qū)11 5的部分露出上表面上形成第一柵絕緣層130，并且在第一有源區(qū)115的部分露出上表面上形成第二柵絕緣層135?？梢酝ㄟ^熱氧化工序，從具有高介電常數(shù)的硅氧化物或者金屬絕緣體形成第一和第二柵絕緣層130和135。
參照圖12D，在形成填充擴展的間隙區(qū)214g的初級器件隔離層之后，執(zhí)行用于露出器件隔離層120的上表面的平整化工序，以形成第一和第二下硅層141和146。第一和第二下硅層141和146的每一個可以由單晶硅或者多晶硅形成。由于每個間隙區(qū)214g被加寬，第一和第二下硅層141和146的每一個要寬于有源區(qū)115，在該有源區(qū)115上設(shè)置第一和第二下硅層141和146。
可以使用公知的薄膜形成工序，例如CVD工序來形成第一和第二下硅層141和146。在平整化工序期間，可以采用使用在器件隔離層120和初級器件隔離層之間具有蝕刻選擇性的蝕刻配方的CVD技術(shù)。在平整化工序期間使用的漿料優(yōu)選地包括能夠向漿料提供對于硅的蝕刻速度大于對于硅氧化物層的蝕刻速率的蝕刻特性的材料。
參照圖12E，執(zhí)行蝕刻工序以除去第一和第二下硅圖形141和146的上部，并且在設(shè)置在第一有源區(qū)115之上的間隙區(qū)214g中形成第一下硅圖形142，以及在設(shè)置在第二有源區(qū)115之上的間隙區(qū)214g中形成第二下硅圖形147。該蝕刻工序可以是采用在器件隔離層120和第一和第二下硅圖形141和146之間具有蝕刻選擇性的蝕刻配方的各向異形蝕刻工序。蝕刻第一和第二下硅層141和146的每一個，使得其上表面設(shè)置在器件隔離層120的上表面之下以及在其中設(shè)置有其的間隙區(qū)214g的底表面之上。因此，對于第一和第二下硅圖形142和147的每一個，在間隙區(qū)214g的下部中形成下硅圖形，并且在該間隙區(qū)214g中露出器件隔離層120的上側(cè)壁。
隨后，在半導(dǎo)體襯底110上以保形的方式形成模制層220，在該半導(dǎo)體襯底110上形成第一和第二下硅圖形142和147?？梢詮南鄬τ诘谝缓偷诙鹿鑸D形142和147具有蝕刻選擇性的材料形成模制層220。例如，模制層220可以是選自包括硅氮化物層、硅氮氧化物層、硅氧化物層和金屬氮化物層的組的至少一種。由于根據(jù)本發(fā)明的至少一個實施例，模制層220的厚度是確定隨后所形成的浮置柵電極的形狀的處理參數(shù)，優(yōu)選地精確地控制模制層220的厚度。為此目的，可以使用低壓CVD或者原子層淀積(ALD)技術(shù)。此外，優(yōu)選地精確地控制第一和第二下硅層141和146的每一個的厚度，由于第一和第二下硅層141和146的每一個被蝕刻到的深度以及器件隔離層120的露出側(cè)壁的高度是影響隨后所形成的浮置柵電極的形狀的處理參數(shù)。
參照圖12F，蝕刻模制層220，直到露出第一和第二下硅圖形142和147的上表面。例如回蝕工序的各向異性蝕刻工序可用于蝕刻模制層220。通過各向異性蝕刻工序，形成覆蓋下硅圖形142和147的上邊緣的模制隔片225。每個模制隔片225還相鄰于器件隔離層120的上側(cè)壁。隨后，在從由模制隔片225(即，之間)所露出的部分下硅圖形142和147生長(通過選擇性外延生長工序)初級硅圖形之后，執(zhí)行用于露出模制隔片225的平整化工序，以形成第一和第二上硅圖形144和149。通過上述工序，在單元區(qū)A中形成具有翻轉(zhuǎn)“T”形截面并包括第一下硅圖形142和第二上硅圖形144的浮置柵電極140，并且在外圍區(qū)B中形成包括第二下硅圖形147和第二上硅圖形149的外圍電路柵電極145。
參照圖12G，通過使用第一和第二上硅圖形144和149以及第一和第二下硅圖形142和147作為蝕刻掩模來執(zhí)行蝕刻工序，蝕刻(即，凹陷)器件隔離層120。
根據(jù)圖12A至12G所示的實施例，由于由第一和第二下硅圖形142和147保護第一和第二柵絕緣層130和135，蝕刻器件隔離層120的上表面，使得其低于第一和第二柵絕緣層130和135的上表面。使用上述的結(jié)構(gòu)，在后續(xù)的工序中形成的浮置柵電極和控制柵電極的耦合比將增大，并且相鄰浮置柵電極之間的寄生電容將增大。
圖13A和13B是是根據(jù)本發(fā)明的另一實施例，說明形成半導(dǎo)體器件的方法的截面圖?？梢栽趫D13A和13B中所示的實施例中使用與對應(yīng)于上述實施例的用于形成第一和第二下硅圖形142和147的上述工序相似的工序。例如，可以在形成中間結(jié)構(gòu)例如圖9C中所示的中間結(jié)構(gòu)之后，執(zhí)行參照圖13A和13B所述的方法，但是除去溝槽掩模210。因此，參照圖13A和13B所示的實施例，僅僅描述用于形成第一和第二上硅圖形144和149的工序。
參照圖13A，在半導(dǎo)體襯底110上形成模制掩模240，在該半導(dǎo)體襯底110上形成第一和第二下硅圖形142和147。通過半導(dǎo)體襯底110的單元區(qū)A中的模制掩模240露出第一下硅圖形142的部分上表面。在半導(dǎo)體襯底110的外圍區(qū)B中露出第二下硅圖形147的全部上表面。
參照圖13B，在從第一和第二下硅圖形142和147的露出部分生長初級上硅圖形之后，執(zhí)行用于露出器件隔離層120的上表面的平整化工序，以形成第一和第二上硅圖形144和149。同樣，平整化工序形成隔片245，其中每個隔片鄰近于器件隔離層120的上側(cè)壁。
根據(jù)圖13A和13B所示的實施例，第二上硅圖形149可以形成為具有與第二下硅圖形147相同的寬度。因此，當(dāng)執(zhí)行用于形成控制柵電極的隨后蝕刻工序時，形成在第二下硅圖形147上的第二上硅圖形149可以基本上防止蝕刻設(shè)置在第二下硅圖形147之下的部分第二有源區(qū)115(即，防止在其中形成凹陷)。同樣，由于使用外延生長技術(shù)(即，選擇性外延生長)，即使當(dāng)器件隔離層120和部分模制掩模240之間的間隔相對窄(見圖13A)時，可以一致地形成第一上硅圖形144。根據(jù)圖13A和13B所示的實施例，使得可以最小化相鄰浮置柵電極140之間的寄生電容，在字線方向(即，在圖13B的左側(cè)和右側(cè)之間水平延伸的方向)中對齊的浮置柵電極140具有相同形狀(即，“L”形截面或者“」”形截面)，但是在其中第一有源區(qū)115延伸的方向中對齊(即，在垂直于圖13B的頁面的方向中延伸)的浮置柵電極140在具有“L”形截面的浮置柵電極140和具有“」”形截面的浮置柵電極140之間交替。
根據(jù)本發(fā)明的實施例，根據(jù)本發(fā)明的實施例，通過在設(shè)置在外圍區(qū)中的第二下硅圖形之上的第二上硅圖形，減小了通過用于形成控制柵電極所執(zhí)行的蝕刻工序，在設(shè)置在外圍區(qū)中的第二下硅圖形之下的第二有源區(qū)中蝕刻凹陷的問題。
同樣，根據(jù)本發(fā)明的實施例，可以使用外延生長技術(shù)(例如，選擇性外延生長)一致地形成上硅圖形。因此，即使當(dāng)設(shè)計規(guī)則減小時，可以以基本上防止當(dāng)形成上硅圖形時在上硅圖形內(nèi)形成例如空隙的缺陷的方式，形成上硅圖形。
因此，可以改進根據(jù)本發(fā)明的實施例的半導(dǎo)體器件的可靠性和操作性能。
盡管在此描述了本發(fā)明的實施例，本領(lǐng)域技術(shù)人員可以改變上述實施例而不偏離所附權(quán)利要求所限定的本發(fā)明的范圍。
權(quán)利要求
1.一種半導(dǎo)體器件，包括第一柵電極，包括下硅圖形和上硅圖形，并且設(shè)置在半導(dǎo)體襯底的有源區(qū)上，其中由器件隔離層限定有源區(qū)；以及柵絕緣層，設(shè)置在有源區(qū)和第一柵電極之間，其中上硅圖形具有與下硅圖形相同的晶體結(jié)構(gòu)。
2.如權(quán)利要求1的半導(dǎo)體器件，其中下硅圖形比上硅圖形要寬。
3.如權(quán)利要求1的半導(dǎo)體器件，還包括第二柵電極，設(shè)置在第一柵電極、有源區(qū)和至少部分器件隔離層上；以及柵間絕緣層，設(shè)置在第一柵電極和第二柵電極之間。
4.如權(quán)利要求3的半導(dǎo)體器件，還包括緩沖絕緣層圖形，設(shè)置在下硅圖形的上表面和柵間絕緣層之間。
5.如權(quán)利要求4的半導(dǎo)體器件，還包括緩沖隔片，設(shè)置在下硅圖形的側(cè)壁和柵間絕緣層之間。
6.如權(quán)利要求3的半導(dǎo)體器件，其中第二柵電極的至少部分下表面設(shè)置為低于第一柵電極的下表面。
7.一種半導(dǎo)體器件，包括存儲單元晶體管，設(shè)置在半導(dǎo)體襯底的單元區(qū)中，該存儲單元晶體管包括浮置柵電極，設(shè)置在半導(dǎo)體襯底的第一有源區(qū)上并包括第一下硅圖形和第一上硅圖形，其中第一上硅圖形具有與第一下硅圖形相同的晶體結(jié)構(gòu)，并且由器件隔離層限定第一有源區(qū)；設(shè)置在第一有源區(qū)和浮置柵電極之間的第一柵絕緣層；設(shè)置在浮置柵電極、第一有源區(qū)和器件隔離層上的控制柵電極；以及設(shè)置在浮置柵電極和控制柵電極之間的柵間絕緣層；以及設(shè)置在半導(dǎo)體襯底的外圍區(qū)中的外圍電路晶體管，該外圍電路晶體管包括外圍電路柵電極，設(shè)置在半導(dǎo)體襯底的第二有源區(qū)上并包括第二下硅圖形和第二上硅圖形，其中第二上硅圖形具有與第二下硅圖形相同的晶體結(jié)構(gòu)；以及設(shè)置在第二有源區(qū)和外圍電路柵電極之間的第二柵絕緣層。
8.如權(quán)利要求7的半導(dǎo)體器件，其中第一下硅圖形比第一上硅圖形要寬，并且第二下硅圖形與第二上硅圖形相同寬度或者比第二上硅圖形要寬。
9.如權(quán)利要求7的半導(dǎo)體器件，其中第一下硅圖形與第一有源區(qū)相同寬度或者比第一有源區(qū)要寬，并且第二下硅圖形與第二有源區(qū)相同寬度或者比第二有源區(qū)要寬。
10.如權(quán)利要求7的半導(dǎo)體器件，還包括緩沖絕緣層圖形，設(shè)置在第一下硅圖形的上表面和柵間絕緣層之間。
11.如權(quán)利要求10的半導(dǎo)體器件，還包括緩沖隔片，設(shè)置在第一下硅圖形的側(cè)壁和柵間絕緣層之間。
12.如權(quán)利要求7的半導(dǎo)體器件，其中控制柵電極的至少部分下表面設(shè)置為低于浮置柵電極的下表面。
13.一種用于形成半導(dǎo)體器件的方法，該方法包括通過以下步驟，在半導(dǎo)體襯底上形成柵電極在半導(dǎo)體襯底上形成下硅圖形；形成具有設(shè)置為高于下硅圖形的上表面的上表面的器件隔離層；以及通過選擇性外延生長，從下硅圖形生長上硅圖形；以及在柵電極的第一側(cè)上以及在半導(dǎo)體襯底的有源區(qū)中形成源區(qū)/漏區(qū)。
14.如權(quán)利要求13的方法，其中形成下硅圖形包括在半導(dǎo)體襯底上形成初級柵絕緣層和下硅層；在下硅層上形成溝槽掩模；使用溝槽掩模作為蝕刻掩模，蝕刻下硅層、初級柵絕緣層和半導(dǎo)體襯底，以形成限定有源區(qū)、柵絕緣層以及在有源區(qū)上設(shè)置的下硅圖形的溝槽；形成器件隔離層包括形成填充溝槽的初級器件隔離層；執(zhí)行露出溝槽掩模的平整化工序，以形成器件隔離層，其中器件隔離層的上部鄰近于至少部分溝槽掩模的側(cè)面；以及該方法還包括除去溝槽掩模。
15.如權(quán)利要求14的方法，其中從至少第一材料形成溝槽掩模，并且從至少第二材料形成器件隔離層，其中第一和第二材料相對于彼此具有蝕刻選擇性。
16.一種形成半導(dǎo)體器件的方法，該方法包括通過下面的步驟，在半導(dǎo)體襯底的單元區(qū)中形成浮置柵電極，并在半導(dǎo)體襯底的外圍區(qū)中形成外圍電路柵電極在半導(dǎo)體襯底上形成第一和第二下硅圖形，其中在單元區(qū)中形成第一下硅圖形，并且在外圍區(qū)中形成第二下硅圖形；以及通過選擇性外延生長，分別從第一和第二下硅圖形生長第一和第二上硅圖形；蝕刻器件隔離層；在半導(dǎo)體襯底上順序形成初級柵間絕緣層和控制柵導(dǎo)電層；以及構(gòu)圖設(shè)置在外圍區(qū)中的至少一部分控制柵導(dǎo)電層以及設(shè)置在外圍區(qū)中的至少一部分初級柵間絕緣層，以形成控制柵電極和柵間絕緣層。
17.如權(quán)利要求16的方法，其中形成第一和第二下硅圖形包括在半導(dǎo)體襯底上形成初級柵絕緣層和下硅層；在下硅層上形成溝槽掩模；以及使用溝槽掩模作為蝕刻掩模，蝕刻下硅層、初級柵絕緣層和半導(dǎo)體襯底，以形成限定半導(dǎo)體襯底的第一和第二有源區(qū)的溝槽，以形成每個設(shè)置在第一有源區(qū)上的第一柵絕緣層和第一下硅圖形，以及形成每個設(shè)置在第二有源區(qū)上的第二柵絕緣層和第二下硅圖形；以及該方法還包括通過下面的步驟，形成具有設(shè)置為高于第一下硅圖形的上表面以及高于第二下硅圖形的上表面的上表面的器件隔離層形成填充溝槽的初級器件隔離層；以及執(zhí)行平整化工序，以露出溝槽掩模并且由此形成器件隔離層，其中器件隔離層的上側(cè)壁設(shè)置為鄰近于部分溝槽掩模的側(cè)壁；以及除去溝槽掩模以露出器件隔離層的上側(cè)壁。
18.如權(quán)利要求17的方法，其中從至少第一材料形成溝槽掩模，并且從至少第二材料形成器件隔離層，其中第一和第二材料相對于彼此具有蝕刻選擇性。
19.如權(quán)利要求16的方法，其中形成第一和第二下硅圖形包括在半導(dǎo)體襯底上形成溝槽掩模；使用溝槽掩模作為蝕刻掩模蝕刻半導(dǎo)體襯底，以形成限定第一和第二有源區(qū)的溝槽；形成填充溝槽的初級器件隔離層；執(zhí)行露出溝槽掩模的平整化工序，以形成具有鄰近于部分溝槽掩模的側(cè)壁的上側(cè)壁的器件隔離層；除去溝槽掩模以形成露出第一有源區(qū)的上表面的第一間隙區(qū)以及露出第二有源區(qū)的上表面的第二間隙區(qū)；在第一有源區(qū)上形成第一柵絕緣層；在第二有源區(qū)上形成第二柵絕緣層；形成填充第一和第二間隙區(qū)的初級下硅層；執(zhí)行露出器件隔離層的平整化工序，以形成第一和第二下硅層；以及蝕刻第一和第二下硅層以露出器件隔離層的上側(cè)壁。
20.如權(quán)利要求19的方法，其中形成溝槽掩模包括順序地形成硅氧化物層和硅氮化物層。
21.如權(quán)利要求20的方法，其中除去溝槽掩模包括順序地除去硅氮化物層和硅氧化物層；以及除去硅氧化物層包括蝕刻器件隔離層的上側(cè)壁，使得第一間隙區(qū)寬于第一有源區(qū)，在該第一有源區(qū)上設(shè)置該第一間隙區(qū)，并且使得第二間隙區(qū)寬于第二有源區(qū)，在該第二有源區(qū)上設(shè)置該第二間隙區(qū)，同時除去硅氧化物層。
22.如權(quán)利要求16的方法，還包括在形成第一和第二下硅圖形之后在半導(dǎo)體襯底上形成模制層；以及蝕刻模制層，以形成鄰近于器件隔離層的上側(cè)壁的模制隔片，其中模制隔片露出第一下硅圖形的部分上表面以及第二下硅圖形的部分上表面，其中分別從第一和第二下硅圖形生長第一和第二上硅圖形包括，分別從第一下硅圖形的上表面的露出部分以及從第二下硅圖形的上表面的露出部分生長第一和第二上硅圖形。
23.如權(quán)利要求22的方法，其中從至少第一材料形成器件隔離層，并且從至少第二材料形成模制層，其中第一和第二材料相對于彼此具有蝕刻選擇性。
24.如權(quán)利要求23的方法，其中蝕刻器件隔離層還僅僅蝕刻每個模制隔片的一部分，由此在第一和第二下硅圖形上形成緩沖絕緣層圖形。
25.如權(quán)利要求22的方法，其中蝕刻器件隔離層還完全地除去模制隔片。
26.如權(quán)利要求16的方法，還包括形成露出第一和第二下硅圖形的每一個的至少部分上表面的模制掩模，其中分別從第一和第二下硅圖形生長第一和第二上硅圖形包括從通過模制掩模所露出的第一和第二下硅圖形的每一個的至少部分上表面生長第一和第二上硅圖形。
27.如權(quán)利要求26的方法，其中模制掩模露出第一下硅圖形的部分上表面以及第二下硅圖形的全部上表面。
28.如權(quán)利要求16的方法，還包括在形成浮置柵電極之后但是形成初級柵間絕緣層之前在半導(dǎo)體襯底上形成緩沖絕緣層；以及蝕刻緩沖絕緣層，以在第一和第二下硅圖形的至少一個的每一個的上表面上形成緩沖絕緣層圖形，并形成鄰近于第一和第二下硅圖形的至少一個的每一個的側(cè)壁的緩沖隔片。
全文摘要
本發(fā)明的實施例提供一種半導(dǎo)體器件及制造該半導(dǎo)體器件的相關(guān)方法。在一個實施例中，本發(fā)明提供一種半導(dǎo)體器件，包括具有下硅圖形和上硅圖形并且設(shè)置在半導(dǎo)體襯底的有源區(qū)上的第一柵電極，其中上硅圖形具有與下硅圖形相同的晶體結(jié)構(gòu)，并且由器件隔離層限定有源區(qū)。半導(dǎo)體器件還包括設(shè)置在有源區(qū)和第一柵電極之間的柵絕緣層。
文檔編號H01L29/788GK101022126SQ20071000626
公開日2007年8月22日 申請日期2007年2月7日 優(yōu)先權(quán)日2006年2月15日
發(fā)明者宋在爀, 崔定爀, 李云京 申請人:三星電子株式會社