專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，特別涉及具有用于保護(hù)內(nèi)部電路不受靜電破壞的靜電保護(hù)元件的半導(dǎo)體裝置。
背景技術(shù)：
半導(dǎo)體集成電路由MOS晶體管等的半導(dǎo)體元件構(gòu)成。目前，各種防止半導(dǎo)體元件受到ESD的破壞的技術(shù)被開發(fā)著，該ESD由靜電產(chǎn)生的脈沖狀的高電壓產(chǎn)生(靜電放電)。
圖1中，表示了由保護(hù)元件101及內(nèi)部電路201構(gòu)成的半導(dǎo)體集成電路中的典型的半導(dǎo)體集成電路。上述保護(hù)元件101，在電源端子Vdd和接地端子GND之間由p型保護(hù)元件102和n型保護(hù)元件103形成。所述輸入端子Vin，外加n在所述p型保護(hù)元件102及所述n型保護(hù)元件103的漏極接點(diǎn)上。另外，所述輸入端子Vin可與構(gòu)成所述內(nèi)部電路201的p型內(nèi)部電路元件202及n型內(nèi)部電路元件203的漏極(或源極)接點(diǎn)連接，從源極(或漏極)接點(diǎn)向電路內(nèi)部傳送。
即使所述p型保護(hù)元件102及所述n型保護(hù)元件103的設(shè)計(jì)條件與所述p型內(nèi)部電路元件202及所述n型內(nèi)部電路元件203為同一設(shè)計(jì)條件，所述保護(hù)元件101也充分具有保護(hù)半導(dǎo)體元件不受ESD破壞的功能。
但是，半導(dǎo)體裝置高集成化，其動作電壓低電壓化并低耗電化，并且構(gòu)成半導(dǎo)體裝置的半導(dǎo)體元件的結(jié)構(gòu)細(xì)微化且高密度化。該情況下，該半導(dǎo)體裝置特別容易產(chǎn)生MOS晶體管的靜電破壞，上述結(jié)構(gòu)中，不能充分地保護(hù)內(nèi)部電路的半導(dǎo)體元件不受ESD破壞。
鑒于上述課題，進(jìn)行如下的設(shè)計(jì)，使上述保護(hù)元件101和內(nèi)部電路201為不同的設(shè)計(jì)條件，以使所述保護(hù)元件101容易流失靜電應(yīng)力電流。
作為其具體的方法，將所述p型保護(hù)元件102及所述n型保護(hù)元件103的通道長度設(shè)計(jì)得比所述p型內(nèi)部電路元件202及所述n型內(nèi)部電路元件203的通道長度短。其結(jié)果，提高了所述保護(hù)元件101的流失靜電應(yīng)力的功能。
作為相關(guān)的技術(shù)文獻(xiàn)，例如可以列舉出以下的專利文獻(xiàn)。
(專利文獻(xiàn))特開平5-75118但是，上述的技術(shù)手段含有以下的技術(shù)課題。
即，所述p型保護(hù)元件102及所述n型保護(hù)元件103的通道長度，由熱電子的耐久性確定短的限度。即，該通道長度應(yīng)該設(shè)定為比由于急劇的穿孔導(dǎo)致的耐壓的下降到低于額定耐壓的下限通道長度長的通道長度，無限制地縮短通道長度不具有實(shí)用性。但是，隨著半導(dǎo)體集成電路的高集成化，所述p型內(nèi)部電路元件202及所述n型內(nèi)部電路元件203的通道長度本身縮短到了上述的限度。所以，可將上述p型保護(hù)元件102及上述n型保護(hù)元件103的通道長度縮短得比所述p型內(nèi)部電路元件202及所述n型內(nèi)部電路元件203的通道長度短的情況是有限定的。
另外，通過將所述p型內(nèi)部電路元件202及所述n型內(nèi)部電路元件203的通道長度設(shè)計(jì)得比現(xiàn)有的設(shè)計(jì)長，可以得到同樣的效果。但是，上述p型內(nèi)部電路元件202及上述n型內(nèi)部電路元件203的通道長度，由使用的電路的使用條件確定，因此該方法不能實(shí)現(xiàn)。

發(fā)明內(nèi)容
鑒于上述問題，提供本發(fā)明的半導(dǎo)體裝置，其為具有保護(hù)元件和內(nèi)部電路的半導(dǎo)體裝置，其特征在于，上述保護(hù)元件中的保護(hù)頻帶與外部端子連接的雜質(zhì)擴(kuò)散區(qū)域的最小距離比上述內(nèi)部電路中的保護(hù)頻帶和與外部端子連接的雜質(zhì)擴(kuò)散區(qū)域的最小距離短。
另外，上述保護(hù)元件為MOS晶體管，所述保護(hù)元件中的所述雜質(zhì)擴(kuò)散區(qū)域?yàn)槁O區(qū)域或源極區(qū)域。
另外，所述保護(hù)元件為具有第一導(dǎo)電型MOS晶體管及第二導(dǎo)電型MOS晶體管的CMOS型半導(dǎo)體裝置。
另外，上述第一導(dǎo)電型MOS晶體管的第一導(dǎo)電型源極區(qū)域、第二導(dǎo)電型保護(hù)頻帶及柵極電極與接地端子連接，上述第二導(dǎo)電型MOS晶體管的第二導(dǎo)電型源極區(qū)域、第一導(dǎo)電型保護(hù)頻帶及柵極電極與電源端子連接。
另外，上述外部端子，為輸入端子、輸出端子、輸入輸出端子或電源端子中的一種。
構(gòu)成保護(hù)元件的MOS晶體管不降低ESD耐壓，在構(gòu)成內(nèi)部電路的MOS晶體管之前擊穿，由此提高半導(dǎo)體裝置的ESD耐壓。


圖1是表示本發(fā)明的一實(shí)施方式及現(xiàn)有技術(shù)的電路圖；圖2(a)(b)是表示本發(fā)明的一實(shí)施方式的半導(dǎo)體裝置的平面圖；圖3(a)(b)是表示本發(fā)明的一實(shí)施方式的半導(dǎo)體裝置的剖面圖；圖4(a)(b)是表示本發(fā)明的一實(shí)施方式的半導(dǎo)體裝置的剖面圖；圖5(a)(b)是表示本發(fā)明的一實(shí)施方式的半導(dǎo)體裝置的剖面圖；圖6(a)(b)是表示其它實(shí)施方式的半導(dǎo)體裝置的平面圖。
符號說明1、半導(dǎo)體襯底；2、柵極電極；3、p阱；4、n阱；5、p型保護(hù)頻帶；6、n型保護(hù)頻帶；7、p型漏極區(qū)域；8、n型漏極區(qū)域；9、p型源極區(qū)域；10、n型源極區(qū)域；11、元件分離膜；101、保護(hù)元件；102、p型保護(hù)元件；103、n型保護(hù)元件；201、內(nèi)部電路；202、p型內(nèi)部電路元件；203、n型內(nèi)部電路元件；Vin、輸入端子；GND、設(shè)置端子；Vdd、電源端子具體實(shí)施方式
下面，參照

本發(fā)明的實(shí)施方式。
在圖1中，表示了保護(hù)元件101及內(nèi)部電路201。所述保護(hù)元件101在電源端子Vdd和接地端子GND之間由p型保護(hù)元件102和n型保護(hù)元件103形成。在此，上述p型保護(hù)元件102由p通道MOS晶體管構(gòu)成。另外，上述n型保護(hù)元件103由n通道MOS晶體管構(gòu)成。輸入端子Vin附加在上述p型保護(hù)元件102和上述n型保護(hù)元件103的漏極接點(diǎn)上。進(jìn)而，上述輸入端子Vin可與構(gòu)成上述內(nèi)部電路201的p型內(nèi)部電路元件202及n型內(nèi)部電路元件203的漏極接點(diǎn)連接，從源極接點(diǎn)向電路內(nèi)部傳送。
在該輸入保護(hù)電路的結(jié)構(gòu)中，在上述輸入端子Vin和上述接地端子GND之間附加有靜電脈沖的情況下，在對上述內(nèi)部電路201施加應(yīng)力前，從輸入端子Vin經(jīng)由上述n型保護(hù)元件103，向上述接地端子GND放出靜電。由此，保護(hù)上述內(nèi)部電路201。同樣地，在上述輸入端子Vin和上述電源端子Vdd之間附加有靜電脈沖的情況下，在對上述內(nèi)部電路201施加應(yīng)力前，從上述輸入端子Vin經(jīng)由上述p型保護(hù)元件102向上述電源端子Vdd放出靜電。
在圖2中，表示了上述保護(hù)電路101及上述內(nèi)部電路201的CMOS交換電路的平面圖。即，在圖2(a)中表示了上述保護(hù)元件101，在圖2(b)中表示了上述內(nèi)部電路201。
上述n型保護(hù)電路103及上述n型內(nèi)部電路元件203的構(gòu)成如下，具有，形成在無圖示的半導(dǎo)體襯底1的的表面區(qū)域上的p阱3；固定上述p阱3的電位的矩形的p型保護(hù)頻帶5；形成在上述p型保護(hù)頻帶5劃分的區(qū)域上的n型源極區(qū)域10及n型漏極區(qū)域8；形成在上述n型源極區(qū)域10和上述n型漏極區(qū)域8之間的柵極電極2。
另外，上述p型半導(dǎo)體元件102及上述p型內(nèi)部電路元件202的構(gòu)成如下，具有，形成在無圖示的半導(dǎo)體襯底1的表面區(qū)域上的n阱4；固定上述n阱4的電位的矩形的n型保護(hù)頻帶6；形成在上述n型保護(hù)頻帶6劃分的區(qū)域上的p型源極區(qū)域9及p型漏極區(qū)域7；形成在上述p型源極區(qū)域9和上述p型漏極區(qū)域7之間的柵極電極2。
這里定義各元件中的漏極和保護(hù)頻帶的距離。即，上述n型保護(hù)元件103中的上述n型漏極區(qū)域8和上述p型保護(hù)頻帶5的距離定義為103L；上述p型保護(hù)元件102中的上述p型漏極區(qū)域7和上述n型保護(hù)頻帶6的距離定義為102L。同樣，上述n型內(nèi)部電路203中的上述n型漏極區(qū)域8和上述p型保護(hù)頻帶5的距離定義為203L，上述p型內(nèi)部電路元件202中的上述p型漏極區(qū)域8和上述n型保護(hù)頻帶6的距離定義為202L。
另外，在各元件中，定義跨源極區(qū)域和漏極區(qū)域的方向的源極區(qū)域和保護(hù)頻帶的距離。即，上述n型保護(hù)元件103中的上述n型源極區(qū)域10和上述p型保護(hù)頻帶5的距離定義為103XL，上述p型保護(hù)元件102中的上述p型源極區(qū)域9和上述n型保護(hù)頻帶6的距離定義為102XL。同樣，上述n型內(nèi)部電路元件203中的上述n型源極區(qū)域10和上述n型保護(hù)頻帶5的距離定義為203XL，上述p型內(nèi)部電路元件202中的上述p型源極區(qū)域10和上述n型保護(hù)頻帶6的距離定義為202XL。
在圖3、圖4、圖5中，表示了上述保護(hù)電路101及上述內(nèi)部電路201的CMOS轉(zhuǎn)換電路的剖面圖。
在圖3(a)中，表示了上述保護(hù)元件101的X101-X101中的剖面圖。上述n型保護(hù)元件103的上述柵極電極2、上述n型源極區(qū)域10及上述p型保護(hù)頻帶5與上述接地端子GND連接而成為接地電極。另外，上述p型保護(hù)元件102的上述柵極電極2、上述p型源極區(qū)域9及上述n型保護(hù)頻帶6與上述電源端子Vdd連接而成為電源電位。上述n型保護(hù)元件103的上述n型漏極區(qū)域8和上述p型保護(hù)元件102的上述p型漏極區(qū)域7連接而成為輸入信號線Vin的點(diǎn)壓。
另外，在圖3(b)中，表示了上述內(nèi)部201的X201-X201中的剖面圖。上述n型內(nèi)部電路元件203的上述p型保護(hù)頻帶5與上述接地端子GND連接而成為接地電位。另外，上述p型內(nèi)部電路元件202的上述n型保護(hù)頻帶6與上述電源端子Vdd連接而成為電源電位。上述n型內(nèi)部電路元件203的n型漏極區(qū)域10和上述p型內(nèi)部電路元件202的上述p型漏極區(qū)域9連接，成為輸入信號線Vin的電壓。另外，上述n型內(nèi)部電路元件203的上述n型源極區(qū)域8和上述p型內(nèi)部電路元件202的上述p型源極區(qū)域7連接在內(nèi)部。
在圖4(a)上，表示了上述n型半導(dǎo)體元件103的Y103-Y103中的剖面圖。另外，在圖4(b)上，表示了上述n型內(nèi)部電路元件203的Y203-Y203中的剖面圖。在本發(fā)明中，與上述設(shè)置端子GND連接的上述p型保護(hù)頻帶5與連接上述輸入端子Vin的上述n型漏極區(qū)域8的距離設(shè)計(jì)為使上述n型保護(hù)元件103的上述距離103L比上述n型內(nèi)部電路元件203的上述距離203L小。例如，設(shè)計(jì)為上述距離103L為7微米，上述距離203L為8微米。
同樣地，在圖5(a)中，表示了上述p型半導(dǎo)體元件203的Y102-Y102中的剖面圖。另外，在圖5(b)中，表示了上述p型內(nèi)部電路元件202的Y202-Y202中的剖面圖。在本發(fā)明中，與上述電源端子Vdd連接的上述n型保護(hù)頻帶6與連接上述輸入端子Vin的上述p型漏極區(qū)域7的距離設(shè)計(jì)為使上述p型保護(hù)元件102的上述距離102L比上述p型內(nèi)部電路元件202的上述距離202L小。例如，設(shè)計(jì)為上述距離102L為7微米，上述距離202L為8微米。
下面，說明附加本實(shí)施方式的半導(dǎo)體裝置ESD時(shí)的動作。
首先，在以上述接地端子GND為基準(zhǔn)向上述輸入端子Vin附加負(fù)極靜電脈沖時(shí)，上述n型保護(hù)元件103的漏極電極-襯底電極間的寄生PN二極管向順方向動作。同樣地，以上述電源端子Vdd為基準(zhǔn)向上述輸入端子Vin附加正極的靜電脈沖時(shí)，上述p型保護(hù)元件102的漏極電極-襯底電極間的寄生PN二極管向順方向動作。通過這樣的二極管的順方向動作，在放出靜電時(shí)，輸入端子5被1V以下的低電壓鉗位，因此，即使將上述距離103L和上述203L、或?qū)⑸鲜鼍嚯x102L和上述距離202L設(shè)定為相同的長度，也很少會影響到上述內(nèi)部電路201。
以上述接地端子GND為基準(zhǔn)向上述輸入端子Vin附加正極的靜電脈沖時(shí)，或以上述電源端子Vdd為基準(zhǔn)向上述輸入端子Vin附加負(fù)極的靜電脈沖時(shí)，漏極-襯底電極間的寄生PN二極管逆方向動作。附加向漏極電極-襯底電極間的寄生PN二極管的逆方向電壓超過了PN接合耐壓時(shí)，PN接合擊穿，逆方向飽和電流流過。該逆方向飽和電流，在MOS晶體管的漏極端部引起載波的碰撞電離。由此，產(chǎn)生從漏極端部向襯底電極流過的襯底電流。襯底電流在n型MOS晶體管使襯底電位上升，在p型MOS晶體管使襯底電位下降。由此，MOS晶體管的襯底電極-源極電極間的PN接合成為順方向偏置狀態(tài)，MOS晶體管作為寄生橫向雙極型晶體管動作，產(chǎn)生所謂的迅速復(fù)原。這樣，以上述接地端子GND為基準(zhǔn)向上述輸入端子Vin附加正極靜電脈沖，及以上述電源端子Vdd為基準(zhǔn)向上述輸入端子Vin附加負(fù)極靜電脈沖時(shí)，上述保護(hù)元件101引起迅速復(fù)原動作放出靜電。由此，保護(hù)上述內(nèi)部電路201。
以上，本實(shí)施方式的半導(dǎo)體裝置，將上述保護(hù)元件的上述距離102L、上述距離103L設(shè)計(jì)得比上述內(nèi)部電路201的上述距離202L、上述距離203L小。該情況下，在上述n型保護(hù)元件103中，襯底電流產(chǎn)生的上述n型漏極8的端部與上述p型保護(hù)頻帶5的距離接近。因此，上述p型保護(hù)頻帶5的電位容易上升，迅速復(fù)原動作容易產(chǎn)生。同樣地，在上述p型保護(hù)元件102中，襯底電流產(chǎn)生的上述p型漏極7的端部和上述n型保護(hù)頻帶6的距離接近。因此，上述n型保護(hù)頻帶6的電位容易下降，上述迅速復(fù)原動作容易產(chǎn)生。其結(jié)果，上述保護(hù)電路101可以比ESD沖擊流過上述內(nèi)部電路201更早地動作。另外，即使上述內(nèi)部電路201高集成化或高速化，也可以保持半導(dǎo)體裝置的ESD耐性。
另外，上述技術(shù)效果，只依存于漏極區(qū)域和保護(hù)頻帶的距離。因此，內(nèi)部電路中的保護(hù)頻帶和保護(hù)元件中的保護(hù)頻帶無需為相似形。例如，跨源極區(qū)域和漏極區(qū)域的方向的源極區(qū)域和保護(hù)頻帶的距離可以相同。即，上述距離102XL和上述距離202XL、上述距離103XL和上述距離203XL可以相同。在該情況下，在跨源極區(qū)域和漏極區(qū)域的方向上，內(nèi)部電路中的保護(hù)頻帶的大小和保護(hù)元件中的保護(hù)頻帶的大小可以相同，比起相似形的情況更加細(xì)微化。
另外，在本實(shí)施方式中，說明了保護(hù)頻帶的形狀為矩形的情況。但是，保護(hù)頻帶的形狀并不限于矩形，可以按使用用途適當(dāng)?shù)剡x擇。例如，在低耐壓用晶體管的情況下，一般不要求阱的電位固定強(qiáng)度比高耐壓用晶體管高。因此，如圖6(a)、圖6(b)所示的n型MOS晶體管，保護(hù)頻帶的形狀可以不為矩形，而只將其局部與漏極區(qū)域鄰接地形成。該情況下，比起保護(hù)頻帶為矩形的情況，保護(hù)頻帶的面積被細(xì)微化，因此形成細(xì)微的半導(dǎo)體裝置。
另外，在本實(shí)施方式中，說明了外部端子為輸入端子的情況，但本發(fā)明同樣適用于該外部端子為輸出端子、輸入輸出端子或電源端子的情況。
另外，在本實(shí)施方式中，說明了保護(hù)元件為CMOS轉(zhuǎn)換電路的情況，但在保護(hù)元件為n型MOS晶體管或p型MOS晶體管中的任一種單體的情況下同樣適用。
權(quán)利要求
1.一種半導(dǎo)體裝置，其具有保護(hù)元件和內(nèi)部電路，其特征在于所述保護(hù)元件中的保護(hù)頻帶與連接外部端子的雜質(zhì)擴(kuò)散區(qū)域的最小距離比所述內(nèi)部電路中的保護(hù)頻帶與連接外部端子的雜質(zhì)擴(kuò)散區(qū)域的最小距離短。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述保護(hù)元件為MOS晶體管，所述保護(hù)元件中的所述雜質(zhì)擴(kuò)散區(qū)域?yàn)槁O區(qū)域或源極區(qū)域。
3.如權(quán)利要求1或2所述的任一半導(dǎo)體裝置，其特征在于所述保護(hù)元件為具有第一導(dǎo)電型MOS晶體管及第二導(dǎo)電型MOS晶體管的CMOS型半導(dǎo)體裝置。
4.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于所述第一導(dǎo)電型MOS晶體管的第一導(dǎo)電型源極區(qū)域、第二導(dǎo)電型保護(hù)頻帶及柵極電極與接地端子連接，所述第二導(dǎo)電型MOS晶體管的第二導(dǎo)電型源極區(qū)域、第一導(dǎo)電型保護(hù)頻帶及柵極電極與電源端子連接。
5.如權(quán)利要求1～4所述的任一半導(dǎo)體裝置，其特征在于所述外部端子為輸入端子、輸出端子、輸入輸出端子或電源端子的任一種。
全文摘要
一種半導(dǎo)體裝置，p型保護(hù)元件(102)及n型保護(hù)元件(103)中的漏極區(qū)域和保護(hù)頻帶的最小距離比p型內(nèi)部電路元件(202)及n型內(nèi)部電路元件(203)中的漏極區(qū)域和保護(hù)頻帶的最小距離短。其對應(yīng)課題如下，在半導(dǎo)體裝置高集成化，其動作電壓低電壓化且低耗電化，并且構(gòu)成半導(dǎo)體裝置的半導(dǎo)體元件的結(jié)構(gòu)細(xì)微化且高密度化的情況下，該半導(dǎo)體裝置，特別容易產(chǎn)生MOS晶體管的靜電破壞。
文檔編號H01L23/60GK101034703SQ200710001820
公開日2007年9月12日 申請日期2007年1月5日 優(yōu)先權(quán)日2006年3月9日
發(fā)明者垣內(nèi)俊雄 申請人:三洋電機(jī)株式會社