專利名稱：非易失性半導體存儲器件及其讀取、寫入和刪除方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導體存儲器件及其讀取方法、寫入方法和刪除方法。
背景技術(shù)：
近年來，提出了一種由選擇晶體管和存儲單元晶體管構(gòu)成存儲單元的非
易失性半導體存儲器件(參照專利文獻l、 2)。
在這樣的非易失性半導體存儲器件中，通過利用列譯碼器及行譯碼器適當?shù)剡x擇位線、字線、源極線等，以此選擇存儲單元，并對被選擇的存儲單元進行信息的讀取、寫入、刪除等。
此外，作為本申請的發(fā)明的背景技術(shù)都有如下的文獻。
專利文獻l: JP特開2005-116970號公報
專利文獻2: JP特開2005-122772號公報
專利文獻3: JP特開平11-177068號公報
發(fā)明內(nèi)容
發(fā)明要解決的課題
然而，在所提出的非易失性半導體存儲器件中，列譯碼器和行譯碼器均都采用高壓電路(高電壓電路)。由于高壓電路采用具有厚的柵極絕緣膜的高壓晶體管，所以很難高速讀取已寫入存儲單元中的信息。
本發(fā)明的目的在于，提供一種能夠高速工作的非易失性半導體存儲器件及其讀取方法、寫入方法和刪除方法。
用于解決課題的手段
根據(jù)本發(fā)明的觀點，則提供一種非易失性半導體存儲器件，其特征在于，
具有存儲單元陣列，以矩陣狀排列有多個存儲單元，上述存儲單元具有選擇晶體管和連接至上述選擇晶體管上的存儲單元晶體管；位線，用于使在彼
12此相鄰的兩個列上存在的多個上述選擇晶體管的漏極共同連接在一起；第一字線，用于使在同一個行上存在的多個上述存儲單元晶體管的控制柵極共同連接在一起；第二字線，用于使在同一個行上存在的多個上述選擇晶體管的選擇柵極共同連接在一起；源極線，用于使在彼此相鄰的兩個行上存在的多個上述存儲單元晶體管的源極共同連接在一起；第一列譯碼器，連接至多條上述位線以及多條上述源極線上，用于控制上述多條位線以及上述多條源極線的電位；第一行譯碼器，連接至多條上述第一字線上，用于控制上述多條第一字線的電位；第二行譯碼器，連接至多條上述第二字線上，用于控制上述多條第二字線的電位；第二列譯碼器，連接至多條上述源極線上，用于控制上述多條源極線的電位；其中，上述第一列譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器的耐電壓低的電路構(gòu)成，上述第二行譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器的耐電壓低的電路構(gòu)成。
根據(jù)本發(fā)明的其他觀點，則提供一種非易失性半導體存儲器件的讀取方法，上述非易失性半導體存儲器件具有存儲單元陣列，以矩陣狀排列有多個存儲單元，上述存儲單元具有選擇晶體管和連接至上述選擇晶體管上的存儲單元晶體管；位線，用于使在彼此相鄰的兩個列上存在的多個上述選擇晶體管的漏極共同連接在一起；第一字線，用于使在同一個行上存在的多個上述存儲單元晶體管的控制柵極共同連接在一起；第二字線，用于使在同一個行上存在的多個上述選擇晶體管的選擇柵極共同連接在一起；源極線，用于使在彼此相鄰的兩個行上存在的多個上述存儲單元晶體管的源極共同連接在一起；第一列譯碼器，連接至多條上述位線以及多條上述源極線上，用于控制上述多條位線以及上述多條源極線的電位；第一行譯碼器，連接至多條上述第一字線上，用于控制上述多條第一字線的電位；第二行譯碼器，連接至多條上述第二字線上，用于控制上述多條第二字線的電位；第二列譯碼器，連接至多條上述源極線上，用于控制上述多條源極線的電位；其中，上述第一列譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器的耐電壓低的電路構(gòu)成，上述第二行譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器的耐電壓低的電路構(gòu)成，上述非易失性半導體存儲器件的讀取方法的特征在于，利用上述第一列譯碼器，向與1條上述存儲單元的上述選擇晶體管的上述漏極連接的1條上述位線施加第一電壓，利用上述第一列譯碼器，將相對上述1條位線位于第一側(cè)且與上述1個存儲單元的上述存儲單元晶體管的上述源極連接的1條上述源極線接地，利用上述第一行譯碼器，向與上述1個存儲單元的上述存儲單元晶體管的上述控制柵極連接的1條上述第一字線施加第二電壓，利用上述第二行譯碼器，向與上述l個存儲單元的上述選擇晶體管的上述選擇柵極連接的1條上述第二字線施加第三電壓，以此基
于上述1條位線的電位來讀取已寫入上述1個存儲單元中的信息。
根據(jù)本發(fā)明的另外其他的觀點，提供一種非易失性半導體存儲器件的讀取方法，上述非易失性半導體存儲器件具有存儲單元陣列，以矩陣狀排列有多個存儲單元，上述存儲單元具有選擇晶體管和連接至上述選擇晶體管上的存儲單元晶體管；位線，用于使在彼此相鄰的兩個列上存在的多個上述選擇晶體管的漏極共同連接在一起；第一字線，用于使在同一個行上存在的多個上述存儲單元晶體管的控制柵極共同連接在一起；第二字線，用于使在同一個行上存在的多個上述選擇晶體管的選擇柵極共同連接在一起；源極線，用于使在彼此相鄰的兩個行上存在的多個上述存儲單元晶體管的源極共同連接在一起；第一列譯碼器，連接至多條上述位線以及多條上述源極線上，用于控制上述多條位線以及上述多條源極線的電位；第一行譯碼器，連接至多條上述第一字線上，用于控制上述多條第一字線的電位；第二行譯碼器，連接至多條上述第二字線上，用于控制上述多條第二字線的電位；第二列譯碼器，連接至多條上述源極線上，用于控制上述多條源極線的電位；其中，上述第一列譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器的耐電壓低的電路構(gòu)成，上述第二行譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器的耐電壓低的電路構(gòu)成，上述非易失性半導體存儲器件的讀取
方法的特征在于，包括利用上述第一行譯碼器向上述多條第一字線施加第一電壓，利用上述第一列譯碼器向上述多條位線以及上述多條源極線施加第二電壓的步驟；利用上述第一列譯碼器，向與l個上述存儲單元的上述選擇晶體管的上述漏極連接的1條上述位線上選擇性地施加第三電壓，利用上述第一列譯碼器，將與上述1個存儲單元的上述存儲單元晶體管的上述源極連接的1條上述源極線接地的步驟，其中，上述第三電壓是與上述第二電壓相等的電壓或比上述第二電壓高的電壓；利用上述第二行譯碼器，向與上述1個存儲單元的上述選擇晶體管的上述選擇柵極連接的1條上述第二字線上施加第四電壓，基于上述1條位線的電位來讀取已寫入上述1個存儲單元中的信息的步驟。
根據(jù)本發(fā)明的另外其他的觀點，提供一種非易失性半導體存儲器件的讀取方法，上述非易失性半導體存儲器件具有存儲單元陣列，以矩陣狀排列有多個存儲單元，上述存儲單元具有選擇晶體管和連接至上述選擇晶體管上
的存儲單元晶體管；位線，用于使在彼此相鄰的兩個列上存在的多個上述選擇晶體管的漏極共同連接在一起；第一字線，用于使在同一個行上存在的多個上述存儲單元晶體管的控制柵極共同連接在一起；第二字線，用于使在同一個行上存在的多個上述選擇晶體管的選擇柵極共同連接在一起；源極線，用于使在彼此相鄰的兩個行上存在的多個上述存儲單元晶體管的源極共同連接在一起；第一列譯碼器，連接至多條上述位線以及多條上述源極線上，用于控制上述多條位線以及上述多條源極線的電位；第一行譯碼器，連接至多條上述第一字線上，用于控制上述多條第一字線的電位；第二行譯碼器，連接至多條上述第二字線上，用于控制上述多條第二字線的電位；第二列譯碼器，連接至多條上述源極線上，用于控制上述多條源極線的電位；其中，上述第一列譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器的耐電壓低的電路構(gòu)成，上述第二行譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器的耐電壓低的電路構(gòu)成，上述非易失性半導體存儲器件的讀取方法的特征在于，包括利用上述第一行譯碼器向上述多條第一字線施加第一電壓，利用上述第一列譯碼器向上述多條位線以及上述多條源極線施加第二電壓的步驟；利用上述第一列譯碼器，向與1個上述存儲單元的上述選擇晶體管的上述漏極連接的1條上述位線上選擇性地施加第三電壓，利用上述第一列譯碼器，將相對上述1條位線位于第一側(cè)且與上述1條存儲單元的上述存儲單元晶體管的上述源極連接的1條上述源極線接地的步驟，其中，上述第三電壓是比上述第二電壓高的電壓；利用上述第二行譯碼器，向與上述1個存儲單元的上述選擇晶體管的上述選擇柵極連接的1條上述第二字線上施加第四電壓，對與上述1條源極線不同的其他上述源極線的電位和上述1條位線的電位進行比較，以此讀取已寫入上述1個存儲單元中的信息的步驟。根據(jù)本發(fā)明的另外其他的觀點，提供一種非易失性半導體存儲器件的寫入方法，上述非易失性半導體存儲器件具有存儲單元陣列，以矩陣狀排列
15有多個存儲單元，上述存儲單元具有選擇晶體管和連接至上述選擇晶體管上
的存儲單元晶體管；位線，用于使在彼此相鄰的兩個列上存在的多個上述選 擇晶體管的漏極共同連接在一起；第一字線，用于使在同一個行上存在的多 個上述存儲單元晶體管的控制柵極共同連接在一起；第二字線，用于使在同 一個行上存在的多個上述選擇晶體管的選擇柵極共同連接在一起；源極線， 用于使在彼此相鄰的兩個行上存在的多個上述存儲單元晶體管的源極共同 連接在一起；第一列譯碼器，連接至多條上述位線以及多條上述源極線上， 用于控制上述多條位線以及上述多條源極線的電位；第一行譯碼器，連接至 多條上述第一字線上，用于控制上述多條第一字線的電位；第二行譯碼器， 連接至多條上述第二字線上，用于控制上述多條第二字線的電位；第二列譯 碼器，連接至多條上述源極線上，用于控制上述多條源極線的電位；其中， 上述第一列譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器的耐 電壓低的電路構(gòu)成，上述第二行譯碼器由耐電壓比上述第一行譯碼器及上述 第二列譯碼器的耐電壓低的電路構(gòu)成，上述非易失性半導體存儲器件的寫入 方法的特征在于，利用上述第一列譯碼器，將與1個上述存儲單元的上述選 擇晶體管的上述漏極連接的1條上述位線接地，利用上述第二列譯碼器，向
相對上述1條位線位于第一側(cè)且與上述1個存儲單元的存儲單元晶體管的上 述源極連接的l條上述源極線上施加第一電壓，利用上述第一列譯碼器，向 相對上述1條源極線位于上述第一側(cè)且與上述1條源極線相鄰的其他位線上 施加第二電壓，利用上述第一行譯碼器，向與上述1個存儲單元的上述存儲 單元晶體管的上述控制柵極連接的1條上述第一字線上施加第三電壓，利用 上述第二行譯碼器，向與上述1個存儲單元的上述選擇晶體管的上述選擇柵 極連接的1條上述第二字線上施加第四電壓，以此將信息寫入上述1個存儲 單元中。
根據(jù)本發(fā)明的另外其他的觀點，提供一種非易失性半導體存儲器件的寫 入方法，上述非易失性半導體存儲器件具有存儲單元陣列，以矩陣狀排列 有多個存儲單元，上述存儲單元具有選擇晶體管和連接至上述選擇晶體管上 的存儲單元晶體管；位線，用于使在彼此相鄰的兩個列上存在的多個上述選 擇晶體管的漏極共同連接在一起；第一字線，用于使在同一個行上存在的多 個上述存儲單元晶體管的控制柵極共同連接在一起；第二字線，用于使在同一個行上存在的多個上述選擇晶體管的選擇柵極共同連接在一起；源極線， 用于使在彼此相鄰的兩個行上存在的多個上述存儲單元晶體管的源極共同
連接在一起；第一列譯碼器，經(jīng)由第一保護晶體管連接至多條上述位線上，
經(jīng)由第二保護晶體管連接至多條上述源極線上，用于控制上述多條位線以及
上述多條源極線的電位；第一行譯碼器，連接至多條上述第一字線上，用于
控制上述多條第一字線的電位；第二行譯碼器，經(jīng)由第三保護晶體管連接至
多條上述第二字線上，用于控制上述多條第二字線的電位；第二列譯碼器，
連接至多條上述源極線上，用于控制上述多條源極線的電位；控制電路，用
于控制多個上述第一保護晶體管、多個上述第二保護晶體管以及多個上述第
三保護晶體管；其中，上述第一列譯碼器由耐電壓比上述第一行譯碼器及上
述第二列譯碼器的耐電壓低的電路構(gòu)成，上述第二行譯碼器由耐電壓比上述 第一行譯碼器及上述第二列譯碼器的耐電壓低的電路構(gòu)成，上述非易失性半
導體存儲器件的寫入方法的特征在于，利用上述控制電路來控制上述第二保
護晶體管，使上述多條源極線與上述第一行譯碼器電性斷開，利用上述第一 列譯碼器，將與1個上述存儲單元的上述選擇晶體管的上述漏極連接的1條
上述位線接地，利用上述第二列譯碼器，向相對上述1條位線位于第一側(cè)且 與上述1個存儲單元的存儲單元晶體管的上述源極連接的1條上述源極線上 施加第一電壓，利用上述第一列譯碼器，向相對上述1條源極線位于上述第 一側(cè)且與上述1條源極線連接的其他位線上施加第二電壓，利用上述第一行 譯碼器，向與上述1個存儲單元的上述存儲單元晶體管的上述控制柵極連接 的1條上述第一字線上施加第三電壓，利用上述第二行譯碼器，向與上述1 個存儲單元的上述選擇晶體管的上述選擇柵極連接的1條上述第二字線上施 加第四電壓，以此將信息寫入上述l個存儲單元中。
根據(jù)本發(fā)明的另外其他的觀點，提供一種非易失性半導體存儲器件的刪 除方法，上述非易失性半導體存儲器件具有存儲單元陣列，以矩陣狀排列 有多個存儲單元，上述存儲單元具有選擇晶體管和連接至上述選擇晶體管上 的存儲單元晶體管；位線，用于使在彼此相鄰的兩個列上存在的多個上述選 擇晶體管的漏極共同連接在一起；第一字線，用于使在同一個行上存在的多 個上述存儲單元晶體管的控制柵極共同連接在一起；第二字線，用于使在同 一個行上存在的多個上述選擇晶體管的選擇柵極共同連接在一起；源極線，
17用于使在彼此相鄰的兩個行上存在的多個上述存儲單元晶體管的源極共同
連接在一起；第一列譯碼器，經(jīng)由第一保護晶體管連接至多條上述位線上， 經(jīng)由第二保護晶體管連接至多條上述源極線上，用于控制上述多條位線以及 上述多條源極線的電位；第一行譯碼器，連接至多條上述第一字線上，用于 控制上述多條第一字線的電位；第二行譯碼器，經(jīng)由第三保護晶體管連接至 多條上述第二字線上，用于控制上述多條第二字線的電位；第二列譯碼器， 連接至多條上述源極線上，用于控制上述多條源極線的電位；控制電路，用 于控制多個上述第一保護晶體管、多個上述第二保護晶體管以及多個上述第 三保護晶體管；其中，上述第一列譯碼器由耐電壓比上述第一行譯碼器及上 述第二列譯碼器的耐電壓低的電路構(gòu)成，上述第二行譯碼器由耐電壓比上述 第一行譯碼器及上述第二列譯碼器的耐電壓低的電路構(gòu)成，非易失性半導體 存儲器件的刪除方法的特征在于，利用上述控制電路來控制上述第一保護晶 體管，使上述多條位線與上述第一行譯碼器電性斷開，利用上述控制電路來 控制上述第二保護晶體管，使上述多條源極線與上述第一行譯碼器電性斷 開，利用上述控制電路來控制上述第三保護晶體管，使上述第二行譯碼器與 上述多條第二字線電性斷開，利用上述第一行譯碼器向上述多條第一字線上 施加電壓，以此刪除已寫入上述存儲單元中的信息。
發(fā)明效果
根據(jù)本發(fā)明，用于控制位線的電位的第一列譯碼器由能夠高速工作的低 電壓電路構(gòu)成，其中，上述位線用于使選擇晶體管的漏極共同連接在一起， 而且，用于控制第二字線的電位的第二行譯碼器由能夠高速工作的低電壓電 路構(gòu)成，其中，第二字線用于使選擇晶體管的選擇柵極共同連接在一起，而 且，在讀取已寫入存儲單元晶體管中的信息時，用于使存儲單元晶體管的源 極共同連接在一起的源極線受第一列譯碼器的控制。若采用本發(fā)明，則在讀 取已寫入存儲單元晶體管中的信息時，能夠以高速控制位線、源極線和第二 字線，所以能夠提供可高速讀取已寫入存儲單元晶體管中的信息的非易失性 半導體存儲器件。'
另外，在本發(fā)明中，由于選擇晶體管由NMOS晶體管構(gòu)成，所以與由 PMOS晶體管構(gòu)成選擇晶體管的情況相比，有助于實現(xiàn)工作速度的高速化。
18
圖1是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的電路圖。
圖2是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的存儲 單元陣列的平面圖。
圖3是圖2的A-A'剖面圖。 圖4是圖2的B-B'剖面圖。 圖5是圖2的C-C'剖面圖。
圖6是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的讀取 方法、寫入方法和刪除方法的圖。 一
圖7是示出了本實施方式的非易失性半導體存儲器件的讀取方法的電路圖。
圖8是示出了本實施方式的非易失性半導體存儲器件的讀取方法的時序圖。
圖9是示出了本實施方式的非易失性半導體存儲器件的寫入方法的電路圖。
圖10是示出了本實施方式的非易失性半導體存儲器件的寫入方法的時 序圖。
圖11是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的制 造方法的工序剖面圖(之l)。
圖12是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的制 造方法的工序剖面圖(之2)。
圖13是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的制 造方法的工序剖面圖(之3)。
圖14是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的制 造方法的工序剖面圖(之4)。
圖15是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的制 造方法的工序剖面圖(之5)。
圖16是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的制造方法的工序剖面圖(之6)。
圖17是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的制 造方法的工序剖面圖(之7)。
圖18是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的制 造方法的工序剖面圖(之8)。
圖19是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的制 造方法的工序剖面圖(之9)。
圖20是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的制 造方法的工序剖面圖(之10)。
圖21是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的制 造方法的工序剖面圖(之ll)。
圖22是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的制 造方法的工序剖面圖(之12)。
圖23是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的制 造方法的工序剖面圖(之13)。
圖24是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的制 造方法的工序剖面圖(之14)。
圖25是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的制 造方法的工序剖面圖(之15)。
圖26是示出了本發(fā)明的第一實施方式的非易失性半導體存儲器件的制 造方法的工序剖面圖(之16)。
圖27是示出了本發(fā)明的第二實施方式的非易失性半導體存儲器件的讀 取方法、寫入方法和刪除方法的圖。
圖28是示出了本發(fā)明的第二實施方式的非易失性半導體存儲器件的讀 取方法的電路圖。
圖29是示出了本發(fā)明的第二實施方式的非易失性半導體存儲器件的讀 取方法的時序圖。
圖30是示出了本發(fā)明的第三實施方式的非易失性半導體存儲器件的讀 取方法、寫入方法和刪除方法的圖。
圖31是示出了本發(fā)明的第三實施方式的非易失性半導體存儲器件的讀取方法的時序圖。
圖32是示出了本發(fā)明的第三實施方式的非易失性半導體存儲器件的讀 取方法的電路圖(之l)。
圖33是示出了本發(fā)明的第三實施方式的非易失性半導體存儲器件的讀 取方法的電路圖(之2)。
圖34是示出了本發(fā)明的第三實施方式的非易失性半導體存儲器件的讀 取方法的電路圖(之3)。
圖35是示出了本發(fā)明的第四實施方式的非易失性半導體存儲器件的電 路圖。
圖36.是示出了本發(fā)明的第四實施方式的非易失性半導體存儲器件的讀 取方法、寫入方法和刪除方法的圖。
圖37是示出了本發(fā)明的第四實施方式的非易失性半導體存儲器件的讀 取方法的時序圖。
圖38是示出了本發(fā)明的第四實施方式的非易失性半導體存儲器件的讀 取方法的電路圖(之l)。
圖39是示出了本發(fā)明的第四實施方式的非易失性半導體存儲器件的讀 取方法的電路圖(之2)。
圖40是示出了本發(fā)明的第四實施方式的非易失性半導體存儲器件的讀 取方法的電路圖(之3)。
圖41是示出了本發(fā)明的第五實施方式的非易失性半導體存儲器件的電 路圖。
圖42是示出了本發(fā)明的第五實施方式的非易失性半導體存儲器件的讀 取方法、寫入方法和刪除方法的圖。
圖43是示出了本發(fā)明的第六實施方式的非易失性半導體存儲器件的讀 取方法、寫入方法和刪除方法的圖。
圖44是示出了本發(fā)明的第六實施方式的非易失性半導體存儲器件的寫 入方法的時序圖。
圖45是示出了控制柵極電壓和閾值電壓之差與閾值電壓的變化量之間 的關(guān)系的曲線圖。
圖46是示出了本發(fā)明的第六實施方式的非易失性半導體存儲器件的寫
21入方法的其他例子的時序圖。
圖47是示出了本發(fā)明的第七實施方式的非易失性半導體存儲器件的剖 面圖。
圖48是示出了本發(fā)明的第七實施方式的非易失性半導體存儲器件的讀 取方法、寫入方法和刪除方法的圖。
附圖標記的說明
2存儲單元陣列區(qū)域
4周邊電路區(qū)域
6用于形成高壓晶體管的區(qū)域
6N用于形成高壓N溝道晶體管的區(qū)域
6P用于形成高壓P溝道晶體管的區(qū)域
8用于形成低電壓晶體管的區(qū)域
8N用于形成低電壓N溝道晶體管的區(qū)域
8P用于形成低電壓P溝道晶體管的區(qū)域
10存儲單元陣列
12第一列譯碼器
13讀出放大器
13a比較器
14第二列譯碼器
16第一行譯碼器
18第二行譯碼器
20半導體襯底
21元件區(qū)域
22元件分離區(qū)域
24埋入擴散層
26阱
28隧道絕緣膜
28a隧道絕緣膜
28b柵極絕緣膜
2230b選擇柵極
32a、 32b絕緣膜
34a控制柵極
34b多晶硅膜
34c、 34d柵極電極
35 雜質(zhì)擴散層
36a雜質(zhì)擴散層、源極擴散層
36b雜質(zhì)擴散層
36c雜質(zhì)擴散層、漏極擴散層
37 側(cè)壁絕緣膜
38a硅化物層、源極電極
38b硅化物層、漏極電極
38c 38f硅化物層
40層間絕緣膜
42接觸孔
44導體插件
46配線(第一金屬配線層) 48層間絕緣膜 50接觸孔 52導體插件
54配線(第二金屬配線層) 56層間絕緣膜 58接觸孔 60導體插件
62配線(第三金屬配線層)
64熱氧化膜
66硅氮化膜
68 溝槽
69犧牲氧化膜70埋入擴散層 72P P型阱 72N N型阱 74P P型阱 74N N型阱 76柵極絕緣膜 78柵極絕緣膜 80反射防止膜 82硅氧化膜
84硅氮化膜、側(cè)壁絕緣膜
86低濃度擴散層
88低濃度擴散層
90低濃度擴散層
92低濃度擴散層
93硅氧化膜、側(cè)壁絕緣膜
94高濃度擴散層
96源極/漏極擴散層
98高濃度擴散層
100源極/漏極擴散層
102高濃度擴散層
104源極/漏極擴散層
106高濃度擴散層
108源極/漏極擴散層
110N高壓N溝道晶體管
110P高壓P溝道晶體管
112N低電壓N溝道晶體管
112P低電壓P溝道晶體管
114硅氮化膜
116硅氧化膜
118硅氧化膜
24化膜 124硅氧化膜 126硅氧化膜 128硅氧化膜 130層間絕緣膜 132接觸孔 134導體插件
136t配線(第四金屬配線層)
138硅氧化膜
140硅氧化膜
142層間絕緣膜
143接觸孔
144導體插件
145配線
146硅氧化膜
148硅氮化膜
150第一保護晶體管
151第二保護晶體管
152第三保護晶體管
154控制電路
ST選擇晶體管
MT存儲單元晶體管
MC存儲單元
BL位線
WL1第一字線
WL2第二字線
SL源極線
CL1第一控制線
CL2第二控制線
25CL3第三控制線
具體實施例方式
利用圖1至圖26，說明本發(fā)明的第一實施方式的非易失性半導體存儲器 件及其讀取方法、寫入方法、刪除方法，以及該非易失性半導體存儲器件的 制造方法。
(非易失性半導體存儲器件)
首先，利用圖1至圖5來說明本實施方式的非易失性半導體存儲器件。 圖1是示出了本實施方式的非易失性半導體存儲器件的電路圖。
如圖1所示，在本實施方式的非易失性半導體存儲器件中，存儲單元 MC由選擇晶體管ST、連接至選擇晶體管ST上的存儲單元晶體管MT構(gòu)成。 選擇晶體管ST的源極連接至存儲單元晶體管MT的漏極上。更具體地講， 選擇晶體管ST的源極和存儲單元晶體管MT的漏極由1個雜質(zhì)擴散層形成 為一體。
多個存儲單元MC排列成矩陣狀。存儲單元陣列10由排列成矩陣狀的 多個存儲單元MC構(gòu)成。
某一行上的存儲單元MC的存儲單元晶體管MT的源極和與該行相鄰的 其他行上的存儲單元MC的存儲單元晶體管MT的源極，彼此電連接。艮P， 在彼此相鄰的兩個列上存在的多個選擇晶體管的源極，彼此電連接。
另外，某一行上的存儲單元MC的選擇晶體管ST的漏極和與該行相鄰 的其他行上的存儲單元MC的選擇晶體管ST的漏極，彼此電連接。艮口，在 彼此相鄰的兩個列上存在的多個選擇晶體管的漏極，彼此電連接。
源極線SL和位線BL被交替設(shè)置。源極線SL和位線BL設(shè)置成彼此并行。
在彼此相鄰的兩個列上存在的多個選擇晶體管ST的漏極，被位線BL 共同連接在一起。
在彼此相鄰的兩個列上存在的多個存儲單元晶體管MT的源極，被源極 線SL共同連接在一起。
第一字線WL1和第二字線WL2設(shè)置成與源極線SL以及位線BL交叉。
26另外，第一字線WL1和第二字線WL2設(shè)置成彼此并行。
在同一個行上存在的多個存儲單元晶體管MT的控制柵極，被第一字線 WL1共同連接在一起。
在同一個行上存在的多個選擇晶體管ST的選擇柵極，被第二字線WL2 共同連接在一起。
用于使選擇晶體管ST的漏極共同連接在一起的多條位線BL，連接至第 一列譯碼器12。列譯碼器12用于控制使選擇晶體管ST的漏極共同連接在 一起的多條位線BL的電位。另外，在讀取已寫入存儲單元晶體管MT中的 信息時，列譯碼器12對用于使存儲單元晶體管MT的源極共同連接在一起 的多條源極線SL的電位進行控制。在列譯碼器12連接有用于檢測在位線 BL上流通的電流的讀出放大器13。列譯碼器12由在相對低的電壓下工作的 低電壓電路(低壓電路)構(gòu)成。低電壓電路是一種耐電壓(wMistand voltage) 相對低且能夠高速工作的電路。低電壓電路的晶體管(未圖示)的柵極絕緣 膜(未圖示)形成得相對薄。因此，列譯碼器12所采用的低電壓電路的晶 體管能夠相對高速工作。在本實施方式中，之所以列譯碼器12采用低電壓 電路，是因為無需向選擇晶體管ST的漏極施加高電壓，而且在讀取已寫入 存儲單元晶體管MT中的信息時，需要使選擇晶體管ST高速工作。在本實 施方式中，由于列譯碼器12采用了低電壓電路，所以能夠使選擇晶體管ST 相對高速工作，從而能夠提供讀取速度快的非易失性半導體存儲器件。
用于使存儲單元晶體管MT的源極共同連接在一起的多條源極線SL，連 接至第一列譯碼器12和第二列譯碼器14這兩者上。第二列譯碼器14用于 在向存儲單元晶體管MT寫入信息時控制多條源極線SL的電位，上述多條 源極線SL用于使存儲單元晶體管MT的源極共同連接在一起。
此外，如上所述，在讀取已寫入存儲單元MC中的信息時，源極線SL 受第一列譯碼器12的控制。
第二列譯碼器14由高電壓電路(高壓電路)構(gòu)成。在本實施方式中， 之所以第二列譯碼器14采用高電壓電路，是因為在向存儲單元晶體管MT 寫入信息時，需要向源極線SL上施加高電壓。此外，如上所述，在讀取已 寫入存儲單元晶體管MT中的信息時，源極線SL受第一列譯碼器12的控制。 因此，即使第二列譯碼器14的工作速度相對慢，也不會發(fā)生特別的問題。用于使存儲單元晶體管MT的控制柵極共同連接在一起的多條第一字線 WL1，連接至第一行譯碼器16。第一行譯碼器16用于控制多條第一字線 WL12的電位，上述多條第一字線WL12用于使存儲單元晶體管MT的控制 柵極共同連接在一起。第一行譯碼器16由高電壓電路(高壓電路)構(gòu)成， 高電壓電路是一種工作速度相對慢且耐電壓相對高的電路。為了確保足夠的 耐電壓，高電壓電路的晶體管(未圖示)的柵極絕緣膜(未圖示)形成得相 對厚。因此，高電壓電路的晶體管的工作速度比低電壓電路的晶體管的工作 速度慢。在本實施方式中，之所以第一行譯碼器16采用了高電壓電路，是 因為在向存儲單元晶體管MT中寫入信息時以及在刪除已寫入存儲單元晶體 管MT中的信息時，需要向第一字線WL1上施加高電壓。此外，如后所述， 在讀取己寫入存儲單元晶體管MT中的信息時，向第一字線WL1上始終施 加電源電壓Vee。因此，即使第一行譯碼器16所采用的高電壓電路的工作速 度相對慢，也不會發(fā)生特別的問題。
用于使選擇晶體管ST的選擇柵極共同連接在一起的多條第二字線 WL2，連接至第二行譯碼器18。第二行譯碼器18用于控制多條第二字線 WL2的電位，上述多條第二字線WL2用于使選擇晶體管ST的選擇柵極共 同連接在一起。第二行譯碼器18由低電壓電路(低耐電壓電路)構(gòu)成。在 本實施方式中，之所以第二行譯碼器18采用了低電壓電路，是因為無需向 選擇晶體管ST的選擇柵極上施加高電壓，而且使選擇晶體管ST高速工作變 得重要。在本實施方式中，由于第二行譯碼器18采用了低電壓電路，所以 能夠使選擇晶體管ST相對高速工作，從而能夠提供讀取速度快的非易失性 半導體存儲器件。
接著，利用圖2至圖5來說明本實施方式的非易失性半導體存儲器件的 存儲單元陣列的結(jié)構(gòu)。圖2是示出了本實施方式的非易失性半導體存儲器件 的存儲單元陣列的平面圖。圖3是圖2的A-A'剖面圖。圖4是圖2的B-B' 剖面圖。圖5是圖2的C-C'剖面圖。
在半導體襯底20上，形成有用于劃分元件區(qū)域21的元件分離區(qū)域22。 作為半導體襯底20，例如采用P型硅襯底。例如通過STI (Shallow Trench Isolation:淺溝槽隔離)法，形成元件分離區(qū)域22。
在形成有元件分離區(qū)域22的半導體襯底20內(nèi)，形成有N型埋入擴散層24。 N型埋入擴散層24的上側(cè)部分形成為P型阱26。
在半導體襯底20上，隔著隧道絕緣膜28a形成有浮置柵極30a。浮置柵 極30a按照各自的元件區(qū)域21彼此電性斷開。
在浮置柵極30a上，隔著絕緣膜32a形成有控制柵極34a。在同一個行 上存在的存儲單元晶體管MT的控制柵極34a，共同連接在一起。換言之， 在浮置柵極30上，隔著絕緣膜32形成有用于使控制柵極34a共同連接在一 起的第一字線WL1。
、
在半導體襯底20上，與浮置柵極30a并行而形成有選擇晶體管ST的選 擇柵極30b。在同一個行上存在的選擇晶體管ST的選擇柵極30b，共同連接 在一起。換言之，在半導體襯底20上，隔著柵極絕緣膜28b形成有用于使 選擇柵極30b共同連接在一起的第二字線WL2。選擇晶體管ST的柵極絕緣 膜28b的膜厚與存儲單元晶體管MT的隧道絕緣膜28a的膜厚相等。
在選擇柵極30b上，隔著絕緣膜32b形成有多晶硅層34b。
在浮置柵極30a兩側(cè)的半導體襯底20內(nèi)以及選擇柵極30b兩側(cè)的半導 體襯底20內(nèi)，形成有N型的雜質(zhì)擴散層36a、 36b、 36c。
用于構(gòu)成存儲單元晶體管MT的漏極的雜質(zhì)擴散層36b和用于構(gòu)成選擇 晶體管ST的源極的雜質(zhì)擴散層36b，由同一個雜質(zhì)擴散層36b構(gòu)成。
在具有浮置柵極30a和控制柵極34a的層積體的側(cè)壁部分，形成有側(cè)壁 絕緣膜37。
另外，在具有選擇柵極30b和多晶硅層34b的層積體的側(cè)壁部分，形成 有側(cè)壁絕緣膜37。
在存儲單元晶體管MT的源極區(qū)域36a上、選擇晶體管ST的漏極區(qū)域 36c上、控制柵極34a的上部以及多晶硅層34b的上部，分別形成有例如由 鈷硅化物構(gòu)成的硅化物層38a 38d。源極電極36a上的硅化物層38a發(fā)揮源 極電極的功能。漏極電極36c上的硅化物層38c發(fā)揮漏極電極的功能。
由此構(gòu)成了具有浮置柵極30a、控制柵極34a、源極/漏極擴散層38a、 38b 的存儲單元晶體管MT。
另外，構(gòu)成了具有選擇柵極30b、源極/漏極擴散層36b、 36c的選擇晶 體管ST。選擇晶體管ST是NMOS晶體管。在本實施方式中，選擇晶體管 采用了工作速度比PMOS晶體管更快的NMOS晶體管，所以有助于提高工
29作速度。
在形成有存儲單元晶體管MT及選擇晶體管ST的半導體襯底20上，形 成有由硅氮化膜(未圖示)和硅氧化膜(未圖示)構(gòu)成的層間絕緣膜40。
在層間絕緣膜40中，形成有分別到達源極電極38a、漏極電極38b的接 觸孔42。
在接觸孔42內(nèi)，埋入有例如由鎢構(gòu)成的導體插件44。 在埋入有導體插件44的層間絕緣膜40上，形成有配線(第一金屬配線 層)46。
在形成有配線46的層間絕緣膜40上，形成有層間絕緣膜48。 在層間絕緣膜48中，形成有到達配線46的接觸孔50。 在接觸孔50內(nèi)，埋入有例如由鎢構(gòu)成的導體插件52。 在埋入有導體插件52的層間絕緣膜48上，形成有配線(第二金屬配線 層)54。
在形成有配線54的層間絕緣膜48上，形成有層間絕緣膜56。 在層間絕緣膜56中，形成有到達配線54的接觸孔58。 在接觸孔58內(nèi)，埋入有例如由鎢構(gòu)成的導體插件60。 在埋入有導體插件60的層間絕緣膜56上，形成有配線(第三金屬配線 層)62。
由此，構(gòu)成了本實施方式的非易失性半導體存儲器件的存儲單元陣列10 (參照圖1)。
(非易失性半導體存儲器件的工作) 接著，利用圖6至圖10，說明本實施方式的非易失性半導體存儲器件的 工作方法。圖6是示出了本實施方式的非易失性半導體存儲器件的讀取方法、 寫入方法和刪除方法的圖。在圖6中，括弧內(nèi)的數(shù)值表示非被選線的電位。 另外，在圖6中，F(xiàn)表示浮點值。 (讀取方法)
首先，利用圖6至圖8來說明本實施方式的非易失性半導體存儲器件的 讀取方法。圖7是示出了本實施方式的非易失性半導體存儲器件的讀取方法 的電路圖。圖8是示出了本實施方式的非易失性半導體存儲器件的讀取方法 的時序圖。
30在讀取已寫入存儲單元晶體管MT中的信息時，按照圖8所示的時序圖， 將各部的電位設(shè)定為如圖6及圖7所示。
首先，確定需選擇的存儲單元(被選單元)MC (SELECT)的地址(參照圖8)。
接著，將連接至被選單元MC (SELECT)上的位線(被選'k線)BL (SELECT) 的電位設(shè)為Vee。另一方面，將被選位線BL (select)以外的位線BL的電位設(shè) 為浮點值。另外，將連接至被選單元MC (select)上的源極線(被選源極線) SL (SELECT)的電位設(shè)為0V (接地)。此外，被選源極線SL (SELECT)相對被選
位線BL (SELECT) 位于第一側(cè)。另外，將連接至與被選單元MC (SELECT) 相鄰的 存儲單元(湘鄰單元)MC (ADJACENT) 上的源極線(相鄰源極線)SL (ADJACENT) 的電位設(shè)為Vee。此外，相鄰源極線SL (ADJACENT) 相對被選位線BL (select) 位 于第二側(cè)，該第二側(cè)為第一側(cè)的相反側(cè)。另外，被選單元MC (select)的選擇
晶體管ST的漏極和相鄰單元MC (ADJACENT) 的選擇晶體管ST的漏極，利用被 選位線BL (SELECT)共同連接在一起。另外，將其他源極線SL的電位設(shè)為浮 點值，即，將除了被選源極線SL (SELECT) 以及相鄰源極線SL (SELECT) 的源極 線SL的電位設(shè)為浮點值。另外，將所有第一字線WL1的電位在讀取等待時 始終設(shè)為Vee。將阱26的電位均都設(shè)為0V。
接著，將被選位線BL (select)連接至讀出放大器13 (參照圖8)。
接著，將連接至被選單元MC (SELECT)
的第二字線WL2 (SELECT) 的電位設(shè) 為Vee (參照圖8)。另一方面，將除了被選第二字線WL2 (SELECT)之外的多
條第二字線WL2的電位設(shè)為OV。
在被選單元MC(SELECT)的存儲單元晶體管MT中己寫入有信息的情況下， 即，在被選單元MC (SELECT)
的存儲單元晶體管MT的信息為"1"的情況下， 在存儲單元晶體管MT的浮置柵極30a上蓄積有電荷。在該情況下，在存儲 單元晶體管MT的源極擴散層36a和選擇晶體管ST的漏極擴散層36c之間 不流通電流，所以在被選擇的1條位線(被選位線)BL (SELECT)上不流通電
流。因此，被選位線BL (SELECT) 的電位保持Vee。被選位線BL (SELECT) 的電位 被讀出放大器13檢測出。在被選位線BL (SELECT)的電位保持Vcc的情況下， 判斷為被選單元MC(SELECT)的存儲單元晶體管MT的信息是"l"(參照圖8)。
另一方面，在刪除了己寫入被選單元MC (SELECT)的存儲單元晶體管MT中的信息的情況下，即在被選單元MC (select)的存儲單元的信息為"0"的
情況下，在存儲單元晶體管MT的浮置柵極30a上未蓄積有電荷。在該情況 下，在存儲單元晶體管MT的源極擴散層36a和選擇晶體管ST的漏極擴散 層36c之間流通電流，所以在被選擇的1條位線BL上流通電流。因此，被
選位線BL (select)的電位逐漸降低，不久變?yōu)?V。在被選位線BL(selech 的電位變?yōu)榈陀赩ee的情況下，判斷為被選單元MC (select)的存儲單元晶體
管MT的信息是"0"(參照圖8)。
由此，己寫入存儲單元晶體管MT中的信息被讀取。
在本實施方式中，由于將第一字線WL1的電位在讀取等待時始終設(shè)為 Vee，所以通過對源極線SL的電位、位線BL的電位以及第二字線WL2的電 位進行控制，能夠讀取已寫入存儲單元晶體管MT中的信息。在本實施方式 中，用于控制位線BL的電位的第一列譯碼器12如上所述那樣由低電壓電路 構(gòu)成，所以能夠以高速控制位線BL。另外，在讀取已寫入存儲單元晶體管 MT中的信息時，由于利用第一列譯碼器12來控制源極線SL的電位，所以 也能夠以高速控制源極線SL。另外，由于用于控制第二字線WL2的電位的 第二行譯碼器18如上所述那樣由低電壓電路構(gòu)成，所以也能夠以高速控制 第二字線WL2。因此，若采用本實施方式，則能夠高速讀取已寫入被選單元 MC (select)的存儲單元晶體管MT中的信息。
此外，在本實施方式中，之所以將相鄰源極線SL (select)的電位設(shè)為Vce，
是出于如下的理由。
艮P,在將相鄰源極線SL (select)的電位設(shè)為浮點值的情況下，即便是沒 有選擇相鄰單元MC (adjacent)， 也可能會在相鄰單元MC (adjacent) 中的存儲 單元晶體管MT的源極擴散層36a和選擇晶體管ST的漏極擴散層36c之間 流通意想不到的電流。在該情況下，不管在被選單元MC (select)中的存儲單 元晶體管MT的源極擴散層36a和選擇晶體管ST的漏極擴散層36c之間是
否流通著電流，也會在被選位線BL (select)上流通電流。不管在被選單元
MC (select,中的存儲單元晶體管MT的源極擴散層36a和選擇晶體管ST的 漏極擴散層36c之間未流通電流，也會在相鄰單元MC (ad:aceot)中的存儲單 元晶體管MT的源極擴散層36a和選擇晶體管ST的漏極擴散層36c之間流 通電流的情況下，會對被選單元MC (select) 的存儲單元晶體管MT的信息進
32行錯誤的判斷。
與此相對，在本實施方式中，在讀取已寫入被選單元MC (select)的存儲
單元晶體管MT中的信息時，將相鄰源極線SL (SELECT) 的電位設(shè)為Vee。因此， 在本實施方式中，不會在相鄰單元MC (ADJACENT) 中的存儲單元晶體管MT的
源極擴散層36a和選擇晶體管ST的漏極擴散層36c之間流通意想不到的電 流。因此，若采用本實施方式，則能夠防止對被選單元MC (select)的存儲單 元晶體管MT的信息進行錯誤的判斷。 (寫入方法)
接著，利用圖6、圖9及圖10，說明本實施方式的非易失性半導體存儲 器件的寫入方法。圖9是示出了本實施方式的非易失性半導體存儲器件的寫 入方法的電路圖。圖10是示出了本實施方式的非易失性半導體存儲器件的 寫入方法的時序圖。
在向存儲單元晶體管MT寫入信息時，按照圖IO所示的時序圖，將各 部的電位設(shè)定為如圖6及圖9所示。
首先，將連接至被選單元MC (select)的選擇晶體管ST的漏極上的被選
位線BL (select)的電位設(shè)為0V。另外，將連接至與被選單元MC (select)相
鄰的相鄰單元MC (ADJACENT) 的選擇晶體管ST的漏極上的位線(相鄰位線)
BL (ADJACENT)的電位設(shè)為Vee。此外，相鄰位線BL (AmACENT)相對被選源極線 SL (selECT)位于第一側(cè)，相鄰于與被選單元MC (select)的存儲單元晶體管MT
的源極連接的源極線(被選源極線)SL (SELECT) o 另外，被選源極線SL
(SELECT)
相對被選位線BL (SELECT) 位于第一側(cè)，相鄰于被選位線BL (SELECT) c 另外， 將除了被選位線BL (SELECT) 及相鄰位線BL (ADJACENT) 之外的其他源極線SL的 電位設(shè)為OV (接地)。
接著，將連接至被選單元MC (SELECT) 的第二字線WL2 (SELECT) 的電位設(shè) 為Vee。另一方面，將被選第二字線WL2 (SELECT)以外的第二字線WL2的電
位設(shè)為OV (接地)，即將非被選第二字線WL2的電位設(shè)為0V (接地)。
接著，將連接至被選單元MC (SELECT) 的第一字線WL1 (SELECT) 的電位例
如設(shè)為9V。將被選第一字線WL1 (select)的電位設(shè)為比后述的被選源極線SL (SELECT) 的電位高的電位。另一方面，將被選第一字線WLl (SELECT) 以外的第 一字線WL1的電位設(shè)為OV或浮點值，即將非被選第一字線WL1的電位設(shè)為ov或浮點值。
接著，將與需選擇的存儲單元MC連接的源極線SL (select)的電位例如
設(shè)為5V。另一方面，將被選源極線SL (SELECT)以外的源極線SL的電位設(shè)為 浮點值，即將非被選源極線SL的電位設(shè)為浮點值。 此外，將阱26的電位始終設(shè)為0V (接地)。
若將各部的電位如上所述那樣設(shè)定，則在存儲單元晶體管MT的源極擴 散層36a和選擇晶體管ST的漏極擴散層36c之間流通電子，所以電子導入 至存儲單元晶體管MT的浮置柵極30a內(nèi)。由此，在存儲單元晶體管MT的 浮置柵極30a蓄積有電荷，以此使信息寫入在存儲單元晶體管MT中。
此外，在本實施方式中，之所以將相鄰位線BL(AmACENT)的電位設(shè)為Vcc， 是出于如下的理由。
艮P，在將相鄰位線BL (adjacent) 的電位設(shè)為ov (接地)的情況下，在向 被選單元MC (select)的存儲單元晶體管MT中寫入信息時，不僅被選單元
MC (select)的選擇晶體管ST處于導通狀態(tài)，就連相鄰單元MC (adjacent)的 選擇晶體管ST也處于導通狀態(tài)。那么，不僅向被選單元MC (select)的存儲
單元晶體管MT中寫入信息，就連向相鄰單元MC (ADJACENT) 的存儲單元晶體 管MT中也會誤寫入信息。
與此相對，在本實施方式中，由于將相鄰位線BL (ADJACENT) 的電位設(shè)為 Vcc，所以在向被選單元MC (select)的存儲單元晶體管MT寫入信息時，相鄰
單元MC(ADJACENT)的選擇晶體管ST處于截止狀態(tài)。因此，若采用本實施方
式，則能夠防止將信息誤寫入至相鄰單元MC (ADJACENT) 的存儲單元晶體管 MT中。
(刪除方法)
接著，利用圖6來說明本實施方式的非易失性半導體存儲器件的刪除方法。
在刪除已寫入存儲單元陣列10中的信息時，將各部的電位設(shè)定如下。 即，將位線BL的電位均都設(shè)為浮點值。將源極線SL的電位均都設(shè)為浮點 值。將第一字線WL的電位均都例如設(shè)為-9V。將第二字線WL2的電位均都 設(shè)為浮點值。將阱26的電位均都例如設(shè)為+9V。
若將各部的電位如上所述那樣設(shè)定，則電荷從存儲單元晶體管MT的浮
34置柵極30a泄漏。由此，變?yōu)樵诖鎯卧w管MT的浮置柵極30a上未蓄 積有電荷的狀態(tài)，以此存儲單元晶體管MT中的信息被刪除。
這樣，根據(jù)本實施方式，用于控制位線BL的電位的第一列譯碼器12由 能夠高速工作的低電壓電路構(gòu)成，其中，上述位線BL用于使選擇晶體管ST 的漏極36c共同連接在一起，而且，用于控制第二字線WL2的電位的第二 行譯碼器18由能夠高速工作的低電壓電路構(gòu)成，其中，上述第二字線WL2 用于使選擇晶體管ST的選擇柵極30b共同連接在一起，而且，在讀取已寫 入存儲單元晶體管MT中的信息時，用于使存儲單元晶體管MT的源極36a 共同連接在一起的源極線SL受第一列譯碼器12的控制。若采用本實施方式， 則在讀取已寫入存儲單元晶體管MT中的信息時，能夠以高速控制位線BL、 第二字線WL2和源極線，所以能夠提供可高速讀取已寫入存儲單元晶體管 MT中的信息的非易失性半導體存儲器件。
另外，在本實施方式中，由于選擇晶體管ST由NMOS晶體管構(gòu)成，所 以與由PMOS晶體管構(gòu)成選擇晶體管的情形相比，有助于實現(xiàn)工作速度的高 速化。
(非易失性半導體存儲器件的制造方法) 接著，利用圖11至圖26，說明本實施方式的非易失性半導體存儲器件 的制造方法。圖11至圖26是示出了本實施方式的非易失性半導體存儲器件 的制造方法的工序剖面圖。圖11 (a)、圖12 (a)、圖13 (a)、圖14 (a)、 圖15 (a)、圖16 (a)、圖17 (a)、圖18 (a)、圖19 (a)及圖20 (a)、 圖21、圖23及圖25，示出了存儲單元陣列區(qū)域(核心區(qū)域)2。圖ll (a)、 圖12 (a)、圖13 (a)、圖14 (a)、圖15 (a)、圖16 (a)、圖17 (a)、 圖18 (a)、圖19 (a)、圖20 (a)、圖21、圖23及圖25的紙面左側(cè)的圖， 與圖2的C-C'剖面相對應(yīng)。圖11 (a)、圖12 (a)、圖13 (a)、圖14 (a)、 圖15 (a)、圖16 (a)、圖17 (a)、圖18 (a)、圖19 (a)、圖20 (a)、 圖21、圖23及圖25的紙面右側(cè)，與圖2的A-A'剖面相對應(yīng)。圖11 (b)、 圖12 (b)、圖13 (b)、圖14 (b)、圖15 (b)、圖16 (b)、圖17 (b)、 圖18 (b)、圖19 (b)、圖20 (b)、圖22、圖24及圖26，示出了周邊電 路區(qū)域4。圖11 (b)、圖12 (b)、圖13 (b)、圖14 (b)、圖15 (b)、 圖16 (b)、圖17 (b)、圖18 (b)、圖19 (b)、圖20 (b)、圖22、圖
3524及圖26的紙面左側(cè)，示出了用于形成高壓晶體管的區(qū)域6。用于形成高 壓晶體管的區(qū)域6中的紙面左側(cè)，示出了用于形成高壓N溝道晶體管的區(qū)域 6N，用于形成高壓晶體管的區(qū)域6中的紙面右側(cè)，示出了用于形成高壓P溝 道晶體管的區(qū)域6P。圖11 (b)、圖12 (b)、圖13 (b)、圖14 (b)、圖 15 (b)、圖16 (b)、圖17 (b)、圖18 (b)、圖19 (b)、圖20 (b)、 圖22、圖24及圖26的紙面右側(cè)，示出了用于形成低電壓晶體管的區(qū)域8。 用于形成低電壓晶體管的區(qū)域8中的紙面左側(cè)，示出了用于形成低電壓N溝 道晶體管的區(qū)域8N,用于形成低電壓晶體管的區(qū)域8中的紙面右側(cè)，示出 了用于形成低電壓P溝道晶體管的區(qū)域8P。
首先，準備半導體襯底20。作為該半導體襯底20，例如準備P型硅襯底。
接著，例如通過熱氧化法，在整個面上形成膜厚為15mm的熱氧化膜64。
接著，例如通過CVD法，在整個面上形成膜厚為150mm的硅氮化膜66。
接著，例如通過旋涂法，在整個面上形成光致抗蝕劑膜(未圖示)。
接著，利用光刻技術(shù)，在光致抗蝕劑膜上形成開口部(未圖示)。該開 口部用于對硅氮化膜66形成圖案。
接著，將光致抗蝕劑膜作為掩模，對硅氮化膜66形成圖案。由此，形 成由硅氮化膜構(gòu)成的硬掩模66。
接著，通過干蝕刻，將硬掩模66作為掩模，對半導體襯底20進行蝕刻。 由此，在半導體襯底20上形成溝槽68 (參照圖11)。形成在半導體襯底20 上的溝槽68的深度，從半導體襯底20的表面起例如為400nm。
接著，通過熱氧化法，對半導體襯底20中的露出部分進行氧化。由此， 在半導體襯底20中的露出部分形成硅氧化膜(未圖示)。
接著，如圖12所示，通過高密度通過等離子體CVD法，在整個面上形 成膜厚為700mm的硅氧化膜22。
接著，如圖13所示，通過CMP (ChemicalMechanicalPolishing:化學機 械研磨)法來對硅氧化膜22進行研磨，直到硅氮化膜66的表面露出為止。 由此，形成由硅氧化膜構(gòu)成的元件分離區(qū)域22。
接著，進行用于固化元件分離區(qū)域22的熱處理。熱處理條件例如為， 在90(TC的氮氣環(huán)境中進行30分鐘。
36接著，通過濕蝕刻來除去硅氮化膜66。
接著，如圖14所示，通過熱氧化法，使犧牲氧化膜68在半導體襯底20 的表面生長。
接著，如圖15所示，通過向存儲單元陣列區(qū)域2的深處注入N型摻雜 雜質(zhì)，形成N型埋入擴散層24。埋入擴散層24的上部形成為P型阱26。此 時，也向用于形成高壓N溝道晶體管的區(qū)域6N的深處注入N型摻雜雜質(zhì)， 以此形成N型埋入擴散層24。
接著，在用于形成高壓N溝道晶體管的區(qū)域6N，以框狀形成N型埋入 擴散層70。該框狀的埋入擴散層70形成為從半導體襯底20的表面起到達埋 入擴散層24的周邊部。被埋入擴散層24和埋入擴散層70包圍的區(qū)域形成 為P型阱72P。
接著，通過向用于形成高壓P溝道晶體管的區(qū)域6P導入N型摻雜雜質(zhì)， 形成N型阱72N。
接著，對用于形成高壓N溝道晶體管的區(qū)域6N和用于形成高壓P溝道 晶體管的區(qū)域6P，進行溝道摻雜(channel doping)(未圖示)。
接著，通過蝕刻除去位于半導體襯底20的表面上的犧牲氧化膜68。
接著，通過熱氧化法，在整個面上形成膜厚為10nm的隧道絕緣膜28。
接著，例如通過CVD法，在整個面上形成膜厚為90nm的多晶硅膜30。 形成摻雜了雜質(zhì)的多晶硅膜作為該多晶硅膜30。
接著，通過蝕刻除去位于周邊電路區(qū)域4的多晶硅膜30。
接著，在整個面上形成絕緣膜(ONO膜)32，上述絕緣膜(ONO膜) 32是依次層積硅氧化膜、硅氮化膜和硅氧化膜來形成的。該絕緣膜32用于 使浮置柵極30a和控制柵極34a處于絕緣狀態(tài)。
接著，如圖16所示，通過向用于形成低電壓N溝道晶體管的區(qū)域8N 導入P型摻雜雜質(zhì)，形成P型阱74P。
接著，通過向用于形成低電壓P溝道晶體管的區(qū)域8P.導入N型摻雜雜 質(zhì)，形成N型阱74N。
接著，對用于形成低電壓N溝道晶體管的區(qū)域8N和用于形成低電壓P 溝道晶體管的區(qū)域8P進行溝道摻雜(未圖示)。
接著，通過蝕刻除去位于周邊電路區(qū)域4的絕緣膜(ONO膜)32。接著，通過熱氧化法，在整個面上例如形成膜厚為15nm的柵極絕緣膜76。
接著，通過濕蝕刻除去位于用于形成低電壓晶體管的區(qū)域8的柵極絕緣 膜76。
接著，通過熱氧化法，在整個面上形成例如膜厚為3nm的柵極絕緣膜 78。由此，在用于形成低電壓晶體管的區(qū)域8，形成例如膜厚為3nm的柵極 絕緣膜。另一方面，在用于形成高壓晶體管的區(qū)域6，柵極絕緣膜76的膜厚 例如為16nm左右。
接著，例如通過CVD法，在整個面上形成例如膜厚為180nm的多晶硅 膜34。
接著，在整個面上形成反射防止膜80。
接著，如圖17所示，利用光刻技術(shù)，對反射防止膜80、多晶硅膜34、 絕緣膜32以及多晶硅膜30進行干蝕刻。由此，在存儲單元陣列區(qū)域2內(nèi)形 成具有由多晶硅構(gòu)成的浮置柵極30a、由多晶硅構(gòu)成的控制柵極34a的層積 體。另外，在存儲單元陣列區(qū)域2內(nèi)形成具有由多晶硅構(gòu)成的選擇柵極30b 和多晶硅膜34b的層積體。
接著，需連接配線(第1金屬配線)46和選擇柵極30b的區(qū)域中，通過 蝕刻除去多晶硅膜34b (未圖示)。
接著，如圖18所示，通過熱氧化法，在浮置柵極30a的側(cè)壁部分、控 制柵極34a的側(cè)壁部分、選擇柵極30b的側(cè)壁部分及多晶硅膜34b的側(cè)壁部 分，形成硅氧化膜(未圖示)。
接著，通過旋涂法，在整個面上形成光致抗蝕劑膜(未圖示)。
接著，利用光刻技術(shù)，在光致抗蝕劑膜上形成用于使存儲單元陣列區(qū)域 2露出的開口部(未圖示)。
接著，將光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型摻雜雜 質(zhì)。由此，將雜質(zhì)擴散層36a 36c形成在浮置柵極30a兩側(cè)的半導體襯底 20內(nèi)以及選擇柵極30b兩側(cè)的半導體襯底20內(nèi)。然后，剝離光致抗蝕劑膜。
由此，形成了具有浮置柵極30a、控制柵極34a以及源極/漏極擴散層36a、 36b的存儲單元晶體管MT。另外，形成了具有控制柵極30b以及源極/漏極 擴散層36b、 36c的選擇晶體管ST。
38接著，通過熱氧化法，在浮置柵極30a的側(cè)壁部分、控制柵極34b的側(cè) 壁部分、選擇柵極30b的側(cè)壁部分以及多晶硅膜34b的側(cè)壁部分，形成硅氧 化膜82。
接著，例如通過CVD法，形成膜厚為50nm的硅氮化膜84。
接著，通過干蝕刻來對硅氮化膜84進行各向異性蝕刻，以此形成由硅
氮化膜構(gòu)成的側(cè)壁絕緣膜84。此時，反射防止膜80通過蝕刻被除去。
接著，利用光刻技術(shù)，對用于形成高壓晶體管的區(qū)域6和用于形成低電
壓晶體管的區(qū)域8的多晶硅膜34形成圖案。由此，形成由多晶硅膜34構(gòu)成
的高壓晶體管的柵極電極34c。另外，形成由多晶硅34構(gòu)成的低電壓晶體管
的柵極電極34d。
接著，通過旋涂法，在整個面上形成光致抗蝕劑膜(未圖示)。
接著，利用光刻技術(shù)，在光致抗蝕劑膜上形成用于使用于形成高壓N溝
道晶體管的區(qū)域6N露出的開口部(未圖示)。
接著，將光致抗蝕劑膜作為掩模，向半導體襯底20內(nèi)導入N型摻雜雜
質(zhì)。由此，將N型低濃度擴散層86形成在高壓N溝道晶體管的柵極電極34c
兩側(cè)的半導體襯底20內(nèi)。然后，剝離光致抗蝕劑膜。
接著，通過旋涂法，在整個面上形成光致抗蝕劑膜(未圖示)。
接著，通過光刻技術(shù)，在光致抗蝕劑膜上形成用于使用于形成高壓P溝
道晶體管的區(qū)域6P露出的開口部(未圖示)。
接著，將光致抗蝕劑膜作為掩模，將P型摻雜雜質(zhì)導入至半導體襯底20
內(nèi)。由此，將P型低濃度擴散層88形成在高壓P溝道晶體管的柵極電極34c
兩側(cè)的半導體襯底20內(nèi)。然后，剝離光致抗蝕劑膜。
接著，通過旋涂法，在整個面上形成光致抗蝕劑膜(未圖示)。
接著，利用光刻技術(shù)，在光致抗蝕劑膜上形成用于使用于形成低電壓N
溝道晶體管的區(qū)域8N露出的開口部(未圖示)。
接著，將光致抗蝕劑膜作為掩模，將N型摻雜雜質(zhì)導入至半導體襯底
20內(nèi)。由此，將N型低濃度擴散層90形成在低電壓N溝道晶體管的柵極電
極34d兩側(cè)的半導體襯底20內(nèi)。然后，剝離光致抗蝕劑膜。
接著，通過旋涂法，在整個面上形成光致抗蝕劑膜(未圖示)。
接著，利用光刻技術(shù)，在光致抗蝕劑膜上形成用于使用于形成低電壓P溝道晶體管的區(qū)域8P露出的開口部(未圖示)。
接著，將光致抗蝕劑膜作為掩模，將P型摻雜雜質(zhì)導入至半導體襯底20 內(nèi)。由此，將P型低濃度擴散層92形成在低電壓P溝道晶體管的柵極電極 34d兩側(cè)的半導體襯底20內(nèi)。然后，剝離光致抗蝕劑膜。
接著，例如通過CVD法，形成膜厚為100nm的硅氧化膜93。
接著，通過干蝕刻，對硅氧化膜93進行各向異性蝕刻。由此，將由硅 氧化膜構(gòu)成的側(cè)壁絕緣膜93，形成在具有浮置柵極30a和控制柵極34a的層 積體的側(cè)壁部分(參照圖19)。另外，將由硅氧化膜構(gòu)成的側(cè)壁絕緣膜93， 形成在具有選擇柵極30b和多晶硅膜34b的層積體的側(cè)壁部分。另外，在柵 極電極34c的側(cè)壁部分形成由硅氧化膜構(gòu)成的側(cè)壁絕緣膜93。另外，在柵極 電極34d的側(cè)壁部分形成由硅氧化膜構(gòu)成的側(cè)壁絕緣膜93。
接著，通過旋涂法，在整個面上形成光致抗蝕劑膜(未圖示)。
接著，利用光刻技術(shù)，在光致抗蝕劑膜上形成用于使用于形成高壓N溝 道晶體管的區(qū)域6N露出的開口部(未圖示)。
接著，將光致抗蝕劑膜作為掩模，將N型摻雜雜質(zhì)導入至半導體襯底 20內(nèi)。由此，將N型高濃度擴散層94形成在高壓N溝道晶體管的柵極電極 34c兩側(cè)的半導體襯底20內(nèi)。由N型低濃度擴散層86和N型高濃度擴散層 94形成LDD結(jié)構(gòu)的N型源極/漏極擴散層96。由此，形成具有柵極電極34c 和源極/漏極擴散層96的高壓N溝道晶體管IION。高壓N溝道晶體管110N 利用于高電壓電路(高壓電路)中。然后，剝離光致抗蝕劑膜。
接著，通過旋涂法，在整個面上形成光致抗蝕劑膜(未圖示)。
接著，利用光刻技術(shù)，在光致抗蝕劑膜上形成用于使用于形成高壓P溝 道晶體管的區(qū)域6P露出的開口部(未圖示)。
接著，將光致抗蝕劑膜作為掩模，將P型摻雜雜質(zhì)導入至半導體襯底20 內(nèi)。由此，將P型高濃度擴散層98形成在高壓P溝道晶體管的柵極電極34c 兩側(cè)的半導體襯底20內(nèi)。由P型低濃度擴散層88和P型高濃度擴散層98 形成LDD結(jié)構(gòu)的P型源極/漏極擴散層100。由此，形成具有柵極電極34c 和源極/漏極擴散層100的高壓P溝道晶體管IIOP。高壓P溝道晶體管110P 利用于高電壓電路(高壓電路)中。然后，剝離光致抗蝕劑膜。
接著，通過旋涂法，在整個面上形成光致抗蝕劑膜(未圖示)。
40接著，利用光刻技術(shù)，在光致抗蝕劑膜上形成用于使用于形成低電壓N
溝道晶體管的區(qū)域8N露出的開口部(未圖示)。
接著，將光致抗蝕劑膜作為掩模，將N型摻雜雜質(zhì)導入至半導體襯底 20內(nèi)。由此，將N型高濃度擴散層102形成在低電壓N溝道晶體管的柵極 電極34d兩側(cè)的半導體襯底20內(nèi)。由N型低濃度擴散層90和N型高濃度 擴散層102形成LDD結(jié)構(gòu)的N型源極/漏極擴散層104。由此，形成具有柵 極電極34d和源極/漏極擴散層104的低電壓N溝道晶體管112N。低電壓N 溝道晶體管112N利用于低電壓電路中。然后，剝離光致抗蝕劑膜。
接著，通過旋涂法，在整個面上形成光致抗蝕劑膜(未圖示)。
接著，利用光刻技術(shù)，在光致抗蝕劑膜上形成用于使用于形成低電壓P 溝道晶體管的區(qū)域8P露出的開口部(未圖示)。
接著，將光致抗蝕劑膜作為掩模，將P型摻雜雜質(zhì)導入至半導體襯底20 內(nèi)。由此，將P型高濃度擴散層106形成在低電壓P溝道晶體管的柵極電極 34d兩側(cè)的半導體襯底20內(nèi)。由P型低濃度擴散層92和P型高濃度擴散層 106形成LDD結(jié)構(gòu)的P型源極/漏極擴散層108。由此，形成具有柵極電極 34d和源極/漏極擴散層108的低電壓P溝道晶體管112P。低電壓P溝道晶 體管112P利用于低電壓電路中。然后，剝離光致抗蝕劑膜。
接著，例如通過濺射法，在整個面上形成膜厚為10nm的鈷膜。
接著，通過熱處理，使半導體襯底20的表面的硅原子和鈷膜中的鈷原 子發(fā)生反應(yīng)。另外，使控制柵極34c的表面的硅原子和鈷膜中的鈷原子發(fā)生 反應(yīng)。而且，使多晶硅膜34d的表面的硅原子和鈷膜中的鈷原子發(fā)生反應(yīng)。 還有，使柵極電極34c、 34d的表面的硅原子和鈷膜中的鈷原子發(fā)生反應(yīng)。 由此，在源極/漏極擴散層36a、 36c上形成鈷硅化物膜38a、 38b(參照圖20)。 另外，在控制柵極34a上形成鈷硅化物膜38c。還有，在多晶硅膜34b上形 成鈷硅化物膜38d。另外，在源極/漏極擴散層96、 100、 104、 108上形成鈷 硅化物膜38e。而且，在柵極電極34c、 34d上形成鈷硅化物膜38f。
接著，通過蝕刻除去未反應(yīng)的鈷膜。
在選擇晶體管ST的漏極擴散層36c上形成的鈷硅化物膜38b發(fā)揮漏極 電極的功能。
在存儲單元晶體管MT的源極擴散層36a上形成的鈷硅化物膜38a發(fā)揮
41源極電極的功能。
在高壓晶體管110N、 110P的源極/漏極擴散層96、 IOO上形成的鈷硅化 物膜38e發(fā)揮源極/漏極電極的功能。
在低電壓晶體管112N、 112P的源極/漏極擴散層104、 108上形成的鈷 硅化物膜38e發(fā)揮源極/漏極電極的功能。
接著，如圖21及圖22所示，例如通過CVD法，在整個面上形成膜厚 為100mm的硅氮化膜114。硅氮化膜114發(fā)揮蝕刻阻止膜的功能。
接著，通過CVD法，在整個面上形成膜厚為1.6/zm的硅氧化膜116。 由此，形成由硅氮化膜114和硅氧化膜116構(gòu)成的層間絕緣膜40。
接著，通過CMP法，對層間絕緣膜40的表面進行平坦化處理。
接著，利用光刻技術(shù)，形成到達源極/漏極電極38a、 38b的接觸孔42、 到達鈷硅化物膜38e的接觸孔42以及到達源極/漏極擴散層38e的接觸孔42 (參照圖23、圖24)。
接著，通過濺射法，在整個面上形成由Ti膜和TiN膜構(gòu)成的阻擋層(未 圖示)。
接著，例如通過CVD法，在整個面上形成膜厚為300nm的鎢膜44。 接著，通過CMP法來對鎢膜44以及阻擋膜進行研磨，直到層間絕緣膜
40的表面露出為止。由此，將例如由鎢構(gòu)成的導體插件44埋入在接觸孔42內(nèi)。
接著，例如通過濺射法，在埋入有導體插件44的層間絕緣膜40上形成 層積膜46,該層積膜46是依次層積Ti膜、TiN膜、Al膜、Ti膜及TiN膜 來形成的。
接著，利用光刻技術(shù)，對層積膜46形成圖案。由此，形成由層積膜構(gòu) 成的配線(第一金屬配線層)46。
接著，如圖25及圖26所示，例如通過高密度等離子體CVD法，形成 膜厚為700nm的硅氧化膜118。
接著，通過TEOSCVD法，形成硅氧化膜120。由硅氧化膜118和硅氧 化膜120形成層間絕緣膜48。
接著，利用光刻技術(shù)，在層間絕緣膜48中形成到達配線46的接觸孔50。
接著，在整個面上，通過濺射法，在整個面上形成由Ti膜和TiN膜構(gòu)成的阻擋層(未圖示)。
接著，例如通過CVD法，在整個面上形成膜厚為300nm的鎢膜52。 接著，通過CMP法，對與膜52以及阻擋膜進行研磨，直到層間絕緣膜
48的表面露出為止。由此，例如由鎢構(gòu)成的導體插件52埋入在接觸孔50內(nèi)。 接著，例如通過濺射法，在埋入有導體插件52的層間絕緣膜48上形成
層積膜54，該層積膜54是依次層積Ti膜、TiN膜、Al膜、Ti膜以及TiN
膜來形成的。
接著，利用光刻技術(shù)，對層積膜54形成圖案。由此，形成由層積膜構(gòu)
成的配線(第二金屬配線層)54。
接著，例如通過高密度等離子體CVD法，形成硅氧化膜122。
接著，通過TEOSCVD法，形成硅氧化膜124。由硅氧化膜122和硅氧
化膜124構(gòu)成層間絕緣膜56。
接著，利用光刻技術(shù)，在層間絕緣膜56中形成到達配線54的接觸孔58。 接著，通過濺射法，在整個面上形成由Ti膜和TiN膜構(gòu)成的阻擋層(未
圖示)。
接著，例如通過CVD法，在整個面上形成膜厚為300nm的鎢膜60。 接著，通過CMP法，對鎢膜60以及阻擋膜進行研磨，直到層間絕緣膜
56的表面露出為止。由此，例如由鎢構(gòu)成的導體插件60 (參照圖26)埋入
在接觸孔58內(nèi)。
接著，例如通過濺射法，在埋入有導體插件60的層間絕緣膜56上形成 層積膜62。
接著，利用光刻技術(shù)，對層積膜62形成圖案。由此，形成由層積膜構(gòu) 成的配線(第三金屬配線層)62。
接著，例如通過高密度等離子體CVD法，形成硅氧化膜126。
接著，通過TEOSCVD法，形成硅氧化膜128。由硅氧化膜126和硅氧 化膜128形成層間絕緣膜130。
接著，利用光刻技術(shù)，在層間絕緣膜130中形成到達配線62的接觸孔
132。
接著，通過濺射法，在整個面上形成由Ti膜和TiN膜構(gòu)成的阻擋層(未 圖示)。
43接著，例如通過CVD法，在整個面上形成膜厚為300nm的鎢膜134。 接著，通過CMP法，對鎢膜134以及阻擋膜進行研磨，直到層間絕緣
膜130的表面露出為止。由此，例如由鎢構(gòu)成的導體插件(未圖示)134埋
入在接觸孔132內(nèi)。
接著，例如通過濺射法，在埋入有導體插件134的層間絕緣膜130上形
成層積膜136。
接著，利用光刻技術(shù)，對層積膜136形成圖案。由此，形成由層積膜構(gòu) 成的配線(第四金屬配線層)136。
接著，例如通過高密度等離子體CVD法，形成硅氧化膜138。
接著，通過TEOSCVD法，形成硅氧化膜140。由硅氧化膜138和硅氧 化膜140形成層間絕緣膜142。
接著，利用光刻技術(shù)，在層間絕緣膜142中形成到達配線136的接觸孔
143。
接著，通過濺射法，在整個面上形成由Ti膜和TiN膜構(gòu)成的阻擋層(未 圖示)。
接著，例如通過CVD法，在整個面上形成膜厚為300nm的鎢膜146。 接著，通過CMP法，對鎢膜146以及阻擋膜進行研磨，直到層間絕緣
膜142的表面露出為止。由此，例如由鎢構(gòu)成的導體插件144埋入在接觸孔
143內(nèi)。
接著，例如通過濺射法，在埋入有導體插件144的層間絕緣膜142上形 成層積膜145。
接著，利用光刻技術(shù)，對層積膜145形成圖案。由此，由層積膜構(gòu)成的 配線(第五金屬配線層)145。
接著，例如通過高密度等離子體CVD法，形成硅氧化膜146。 接著，通過等離子體CVD法，形成膜厚為1/zm的硅氮化膜148。 由此，制造本實施方式的非易失性半導體存儲器件。
利用圖27至圖29，說明本發(fā)明的第二實施方式的非易失性半導體存儲 器件的寫入方法。圖27是示出了本實施方式的非易失性半導體存儲器件的讀取方法、寫入方法和刪除方法的圖。在圖27中，括弧內(nèi)的數(shù)值表示非被
選線的電位。另外，在圖27中，F(xiàn)表示浮點值。圖28是示出了本實施方式 的非易失性半導體存儲器件的讀取方法的電路圖。圖29是示出了本實施方 式的非易失性半導體存儲器件的讀取方法的時序圖。針對與圖1至圖26所 示的第一實施方式的非易失性半導體存儲器件等相同的結(jié)構(gòu)要素標注了相 同的附圖標記，并省略或簡化其說明。
本實施方式的非易失性半導體存儲器件的結(jié)構(gòu)，與上面利用圖l來敘述 的第一實施方式的非易失性半導體存儲器件的結(jié)構(gòu)相同。
本實施方式的非易失性半導體存儲器件的讀取方法的主要特征在于，將
相鄰位線BL (adjacent) 的電位設(shè)定為Vcc。
在讀取已寫入存儲單元晶體管MT中的信息時，按照圖29所示的時序 圖，將各部的電位設(shè)定為如圖27及圖28所示。
首先，確定需選擇的存儲單元(被選單元)MC (select)的地址。
接著，將連接至被選單元MC (select)的選擇晶體管ST的漏極上的被選
位線BL (select) 的電位設(shè)為Vec。另外，將相鄰位線BL (adjacent) 的電位設(shè)為
Vcc。另外，將除了被選位線BL (select) 和相鄰位線BL (adjacent) 之外的其他 位線BL的電位設(shè)為浮點值。此外，后述的被選源極線SL (SEIjECT)相對被選
位線BL(弧ect)位于第一側(cè)。相鄰源極線SL(adjace膨相對被選位線BL(SELECT) 位于第二側(cè)，該第二側(cè)是第一側(cè)的相反側(cè)。相鄰位線BL (ad:aceot)相對相鄰 源極線SL
(adjacent) 位于第二側(cè)。另外，被選單元MC
(select) 的選擇晶體管
ST的漏極和相鄰單元MC (adjacent) 的選擇晶體管ST的漏極，利用被選位線
BLcselect)共同連接在一起。另夕卜，相鄰單元MC(adjacent)的存儲單元晶體
管MT的源極和與相鄰單元MC (adjacent) 相鄰的其他相鄰單元MC (adjacent) '的存儲單元晶體管MT的源極，利用相鄰源極線SL (adjacent) 共同連接在一 起。相鄰位線BL (adjacent) 連接至其他相鄰單元MC (adjacent) '的選擇晶體管 ST的漏極上。另外，將連接至相鄰單元MC (adjacent) 上的相鄰源極線SL
(adjacent) 的電位設(shè)為Vee。另外，將連接至被選單元MC (select) 上的源極線
(被選源極線)SL (sel￡ct)的電位設(shè)為0V (接地)。另夕卜，將其他源極線SL 的電位設(shè)為浮點值，即將除了被選源極線SL (select) 及相鄰源極線SL (select) 之外的源極線SL的電位設(shè)為浮點值。另外，將所有第一字線WL1的電位，
45在讀取等待時始終設(shè)為Vm。將阱26的電位均都設(shè)為0V。
接著，將被選位線BL (select)連接至讀出放大器13 (參照圖29)。
接著，將連接至被選單元MC (select)上的第二字線WL2 (SELECT)的電位 設(shè)為V。e(參照圖29)。另一方面，將除了被選第二字線WL2 (select)之外的
多條第二字線WL2的電位設(shè)為0V。
在被選單元MC(select)的存儲單元晶體管MT中已寫入有信息的情況下，
即，在被選單元MC (select)的存儲單元晶體管MT的信息為"1"的情況下， 在存儲單元晶體管MT的浮置柵極30a上蓄積有電荷。在該情況下，在存儲 單元晶體管MT的源極擴散層36a和選擇晶體管ST的漏極擴散層36c之間 不流通電流，所以在被選擇的1條位線(被選位線)BL (select)上不流通電
流。因此，被選位線BL (select) 的電位保持Vee。被選位線BL
(select) 的電位
被讀出放大器13檢測出。在被選位線BL (saECT)的電位保持Vce的情況下， 判斷為被選單元MC (select)的存儲單元晶體管MT的信息是"1 "(參照圖 29)。
另一方面，在刪除了已寫入被選單元MC (select) 的存儲單元晶體管MT
中的信息的情況下，即，在被選單元MC (select)的存儲單元的信息為"0"
的情況下，在存儲單元晶體管MT的浮置柵極30a上未蓄積有電荷。在該情 況下，在存儲單元晶體管MT的源極擴散層36a和選擇晶體管ST的漏極擴 散層36c之間流通電流，所以在被選擇的1條位線BL
(select) 上流通電流。
因此，被選位線BL(sELEcn的電位逐漸降低，不久變?yōu)镺V。在被選位線BL
(select) 的電位變?yōu)榈陀赩ee的情況下，判斷為被選單元MC (select) 的存儲單
元晶體管MT的信息是"0"(參照圖29)。
由此，已寫入存儲單元晶體管MT中的信息被讀取。
此外，在本實施方式中，之所以將相鄰位線BL (adjacent) 的電位設(shè)定為
vM，是出于如下的理由。
艮口，在相鄰位線BL (select)的電位為浮點值的情況下，即使是將相鄰源
極線SL
(select) 的電位設(shè)定為Vee，也會可能在相鄰單元MC (adjacent) 以及其 他相鄰單元MC (adjacent) '中的存儲單元晶體管MT的源極擴散層36a和選擇 晶體管ST的漏極擴散層36c之間流通意想不到的電流。在該情況下，在被 選單元MC (selECT)中，不管在存儲單元晶體管MT的源極擴散層36a和選擇
46晶體管ST的漏極擴散層36c之間是否流通電流，也在被選位線BL (select) 上流通電流。盡管在被選單元MC (select)中的存儲單元晶體管MT的源極擴 散層36a和選擇晶體管ST的漏極擴散層36c之間不流通電流，但也會在相 鄰單元MC (AmAc:ENT)以及其他相鄰單元MC (amacent)'中的存儲單元晶體管 MT的源極擴散層36a和選擇晶體管ST的漏極擴散層36c之間流通電流的情 況下，會對被選單元MC (select)的存儲單元晶體管MT的信息進行錯誤的判 斷。
與此相對，在本實施方式中，在讀取已寫入被選單元MC (SELECT)的存儲
單元晶體管MT中的信息時，不僅將相鄰源極線SL (select)的電位設(shè)為Vcc，
也將相鄰位線BL (selECT)的電位設(shè)為Vee。因此，若采用本實施方式，則在相 鄰單元MC (admcent)以及其他相鄰單元MC(ad;aceot)'中，能夠更加可靠地防
止在存儲單元晶體管MT的源極擴散層36a和選擇晶體管ST的漏極擴散層 36c之間流通意想不到的電流。因此，若采用本實施方式，則更加可靠地防 止對被選單元MC (select)的存儲單元晶體管MT的信息進行錯誤的判斷。
此外，本實施方式的非易失性半導體存儲器件的寫入方法及刪除方法， 與第一實施方式的非易失性半導體存儲器件的寫入方法及刪除方法相同。
利用圖30及圖34，說明本發(fā)明的第三實施方式的非易失性半導體存儲 器件的讀取方法。圖30是示出了本實施方式的非易失性半導體存儲器件的 讀取方法、寫入方法和刪除方法的圖。在圖30中，括弧內(nèi)的數(shù)值表示非被 選線的電位。另外，在圖30中，F(xiàn)表示浮點值。圖31是示出了本實施方式 的非易失性半導體存儲器件的讀取方法的時序圖。圖32至圖34是示出了本 實施方式的非易失性半導體存儲器件的讀取方法的電路圖。針對與圖1至圖 29所示的第一或第二實施方式的非易失性半導體存儲器件等相同的結(jié)構(gòu)要 素標注了相同的附圖標記，并省略或簡化其說明。
本實施方式的非易失性半導體存儲器件的讀取方法的主要特征在于，將 所有位線BL的電位和所有源極線的電位設(shè)定為Vw'，然后，將被選位線BL
。elect)的電位設(shè)定為Vce，將被選源極線SL的電位設(shè)為0V，以此讀取已寫
入存儲單元晶體管MT中的信息。本實施方式的非易失性半導體存儲器件的結(jié)構(gòu)與上面利用圖1來敘述的 第一實施方式的非易失性半導體存儲器件的結(jié)構(gòu)相同。
在讀取已寫入存儲單元晶體管MT中的信息時，按照圖31所示的時序 圖，將各部的電位設(shè)定為如圖30以及圖32至圖34所示。
首先，確定需選擇的存儲單元(被選單元)MC(select,的地址。
接著，將所有位線BL的電位設(shè)定為VJ，并將所有源極線SL的電位設(shè)
定為VJ (參照圖32) 。 Vee'采用與電源電壓Vec相等的電壓或低于電源電壓
Vcc的電壓。由此，將所有位線BL以及所有源極線SL設(shè)定(charger up)為
Vee'。另外，將所有第一字線WL1的電位，在讀取等待時始終設(shè)為Vee。將
阱26的電位均都設(shè)為0V。
接著，將連接至被選單元MC (select)的選擇晶體管ST的漏極上的被選 位線BL(select)的電位設(shè)為Vee。另夕卜，將連接至被選單元MC(SE1￡CT)的存
儲單元晶體管MT的源極上的被選源極線SL (SEI^ECT)的電位設(shè)為OV (參照圖 33)。
接著，將被選位線BL (select)連接至讀出放大器13 (參照圖31)。 接著，將連接至被選單元MC (select) 的第二字線WL2 (select) 的電位設(shè)
為Vee (參照圖34)。此外，將除了被選第二字線WL2 (select)之外的所有第
二字線WL2的電位設(shè)為OV。
在被選單元MC(select)的存儲單元晶體管MT中已寫入有信息的情況下，
即，在被選單元MC (select)
的存儲單元晶體管MT的信息為"1"的情況下， 在存儲單元晶體管MT的浮置柵極30a上蓄積有電荷。在該情況下，在存儲 單元晶體管MT的源極擴散層36a和選擇晶體管ST的漏極擴散層36c之間
不流通電流，所以在被選擇的1條位線(被選位線)BL (select)上不流通電 流。因此，被選位線BL (select) 的電位變?yōu)閂ee。即使在被選單元MC (select) 以外的存儲單元MC中發(fā)生了漏電流，被選位線BL (select)的電位也不會低 于Vce'。被選位線BL (select)的電位被讀出放大器13檢測出。在被選位線 BL (select)的電位為VJ以上的情況下，判斷為被選單元MC (select)的存儲
單元晶體管MT的信息是"1"(參照圖31)。
另一方面，在刪除了已寫入被選單元MC (select)的存儲單元晶體管MT
中的信息的情況下，即在被選單元MC (select)的存儲單元的信息為"0"的
48情況下，在存儲單元晶體管MT的浮置柵極30a上未蓄積有電荷。在該情況 下，在存儲單元晶體管MT的源極擴散層36a和選擇晶體管ST的漏極擴散 層36c之間流通電流，所以在被選擇的1條位線(被選位線)BL (select)上 流通電流。因此，被選位線BL (select)的電位逐漸降低，不久變?yōu)镺V。在被 選位線BL (select)的電位變成低于Vee'的情況下，判斷為被選單元MC (SELECT)
的存儲單元晶體管MT的信息是"0"(參照圖31)。 由此，已寫入存儲單元晶體管MT中的信息被讀取。 此外，在本實施方式中，之所以將非被選位線BL的電位設(shè)為Vw，將非
被選源極線的電位設(shè)為Vec'，是出于如下的理由。
艮口，在非被選位線BL的電位及非被選源極線SL的電位為浮點值的情
況下，可能會在被選單元MC (select)以外的存儲單元MC中的存儲單元晶體
管MT的源極擴散層36a和選擇晶體管ST的漏極擴散層36c之間流通意想
不到的電流。在該情況下，不管在被選單元MC (select)中的存儲單元晶體管
MT的源極擴散層36a和選擇晶體管ST的漏極擴散層36c之間是否流通電
流，也在被選位線BL (select) 上流通電流。不管在被選單元MC (select) 中的
存儲單元晶體管MT的源極擴散層36a和選擇晶體管ST的漏極擴散層36c 之間不流通電流，也會在被選單元MC (select)以外的存儲單元MC中的存儲 單元晶體管MT的源極擴散層36a和選擇晶體管ST的漏極擴散層36c之間 流通電流的情況下，會對被選單元MC (SELECT) 的存儲單元晶體管MT的信息 進行錯誤的判斷。
與此相對，在本實施方式中，在讀取已寫入被選單元MC (select)的存儲
單元晶體管MT中的信息時，將非被選位線BL和非被選源極線SL的電位
設(shè)為Vec'。因此，根據(jù)本實施方式，即使在被選單示MC (SELECT)以外的存儲
單元MC中的存儲單元晶體管MT的源極擴散層36a和選擇晶體管ST的漏 極擴散層36c之間流通意想不到的電流的情況下，若被選單元MC (select)的 存儲單元晶體管MT的信息為"1"，則被選位線BL(弧Ecp的電位變?yōu)閂cc' 以上。因此，若采用本實施方式，則能夠更加可靠地防止對被選單元MC (select) 的存儲單元晶體管MT的信息進行錯誤的判斷。
此外，本實施方式的非易失性半導體存儲器件的寫入方法及刪除方法， 與第一實施方式的非易失性半導體存儲器件的寫入方法及刪除方法相同。
49[第四實施方式]
利用圖35及圖40，說明本發(fā)明的第四實施方式的非易失性半導體存儲 器件的讀取方法。圖35是示出了本實施方式的非易失性半導體存儲器件的 電路圖。圖36是示出了本實施方式的非易失性半導體存儲器件的讀取方法、 寫入方法和刪除方法的圖。在圖36中，括弧內(nèi)的數(shù)值表示非被選線的電位。 另外，在圖36中，F(xiàn)表示浮點值。圖37是示出了本實施方式的非易失性半 導體存儲器件的讀取方法的時序圖。圖38至圖40是示出了本實施方式的非 易失性半導體存儲器件的讀取方法的電路圖。針對與圖1至圖34所示的第 一至第三實施方式的非易失性半導體存儲器件等相同的結(jié)構(gòu)要素標注了相 同的附圖標記，并省略或簡化其說明。 (非易失性半導體存儲器件)
首先，利用圖35來說明本實施方式的非易失性半導體存儲器件。
本實施方式的非易失性半導體存儲器件的主要特征在于，在第一列譯碼 器12上連接有比較器13a。
如圖35所示，在第一列譯碼器12上連接有比較器13a。比較器13a用
于被選位線BL (select)的電位和非被選源極線SL的電位Vee'進行比較。
在被選位線BL(select)的電位高于非被選源極線SL的電位Vee'的情況下，
比較器13a的輸出例如為"H"電平(高電平)。
另一方面，在被選位線BL (select)的電位低于非被選源極線SL的電位
Vcc'的情況下，比較器13a的輸出例如為"L"電平(低電平)。
通過連接至比較器13上的外部電路(未圖示)來讀取比較器13a的輸出。
由此，構(gòu)成本實施方式的非易失性半導體存儲器件。 (讀取方法)
接著，利用圖36至圖40，說明本實施方式的非易失性半導體存儲器件 的讀取方法。
在讀取已寫入被選單元MC (select)的存儲單元晶體管MT中的信息時， 按照圖37所示的時序圖，將各部的電位設(shè)定為圖36以及圖38至圖40所示。 首先，確定需選擇的存儲單元(被選單元)MC (select)的地址。接著，將所有位線BL的電位設(shè)定為Vec'，并將所有源極線SL的電位設(shè)
定為Vee'(參照圖38) 。 Vee'采用與電源電壓Vee相等的電壓或低于電源電壓 Vc。的電壓。由此，將所有位線BL以及所有源極線SL設(shè)定為Vce'。另外， 將所有第一字線WL1的電位，在讀取等待時始終設(shè)為Vee。將阱26的電位
均都設(shè)為ov。
接著，將連接至被選單元MC (select)的選擇晶體管ST的漏極上的被選
位線BL (弧ect)的電位設(shè)為Vcc。另外，將連接至被選單元MC (select)的存
儲單元晶體管MT的源極上的被選源極線SL (select)的電位設(shè)為OV (參照圖 39)。
接著，將被選位線BL (select)和非被選源極線SL連接至比較器13a上 (參照圖37)。具體地講，將非被選源極線SL連接至比較器13a的一側(cè)輸 入端子(基準輸入端子)上，將被選位線BL (select)連接至比較器13a的另 一側(cè)輸入端子上。
接著，將連接至被選單元MC (select) 上的第二字線WL2
(select) 的電位
設(shè)為Vee(參照圖40)。此外，將除了被選第二字線WL2 (SEIjECT)之外的所有
第二字線WL2的電位設(shè)為OV。
在被選單元MC(select)的存儲單元晶體管MT中已寫入有信息的情況下， 即，在被選單元MC (select)
的存儲單元晶體管MT的信息為"1"的情況下， 在存儲單元晶體管MT的浮置柵極30a上蓄積有電荷。在該情況下，在存儲 單元晶體管MT的源極擴散層36a和選擇晶體管ST的漏極擴散層36c之間 不流通電流，所以在被選擇的1條位線(被選位線)BL (select)上不流通電
流，從而被選位線BL (select) 的電位變?yōu)閂ee。即使在被選單元MC (select) 以外的存儲單元MC中發(fā)生漏電流，被選位線BL (select)的電位也不會低于 Vcc'。在被選位線BL (select)的電位高于非被選源極線SL的電位VJ的情況
下，比較器13a的輸出例如為"H"電平。在比較器13a的輸出例如為"H" 電平的情況下，判斷為被選單元MC (sELEcn的存儲單元晶體管MT的信息是 "1"(參照圖37)。
另一方面，在刪除了已寫入被選單元MC (select)的存儲單元晶體管MT
中的信息的情況下，即在被選單元MC (select)的存儲單元的信息為"0"的
情況下，在存儲單元晶體管MT的浮置柵極30a上未蓄積有電荷。在該情況
51下，在存儲單元晶體管MT的源極擴散層36a和選擇晶體管ST的漏極擴散 層36c之間流通電流，所以在被選位線BL (select) 上流通電流。因此，被選
位線BL (select)的電位逐漸降低，不久變?yōu)?V。在被選位線BL (selECT)的電
位低于非被選源極線SL的電位Vec'的情況下，比較器13a的輸出例如為"L" 電平。在比較器13a的輸出例如為"L"電平的情況下，判斷為被選單元MC (select) 的存儲單元晶體管MT的信息是"0"(參照圖37)。
由此，已寫入被選單元MC (select) 的存儲單元晶體管MT中的信息被讀取。
此外，本實施方式的非易失性半導體存儲器件的寫入方法及刪除方法， 與第一實施方式的非易失性半導體存儲器件的寫入方法及刪除方法相同。
利用圖41及圖42，說明本發(fā)明的第五實施方式的非易失性半導體存儲 器件及其讀取方法、寫入方法和刪除方法。圖41是示出了本實施方式的非 易失性半導體存儲器件的電路圖。針對與圖1至圖40所示的第一至第四實 施方式的非易失性半導體存儲器件等相同的結(jié)構(gòu)要素標注了相同的附圖標 記，并省略或簡化其說明。
(非易失性半導體存儲器件)
首先，利用圖41來說明本實施方式的非易失性半導體存儲器件。
本實施方式的非易失性半導體存儲器件的主要特征在于，位線BL經(jīng)由 第一保護晶體管150連接至第一列譯碼器12上，源極線SL經(jīng)由第二保護晶 體管151連接至第一列譯碼器12上，第二字線WL2經(jīng)由第三保護晶體管152 連接至第二行譯碼器18上。
如圖41所示，各條位線BL經(jīng)由第一保護晶體管150連接至行譯碼器 12上。換言之，第一保護晶體管150的源極/漏極的一方連接至位線BL上， 第一保護晶體管150的源極/漏極的另一方連接至列譯碼器12上。
各個第一保護晶體管150的柵極經(jīng)由第一控制線CL1連接至控制電路 154上。各個第一保護晶體管150受控制電路154的控制。
第一保護晶體管150的柵極絕緣膜(未圖示)的膜厚設(shè)定成與選擇晶體 管SL的柵極絕緣膜28b的膜厚相等。之所以將第一保護晶體管150的柵極絕緣膜的膜厚與選擇晶體管SL的柵極絕緣膜28b的膜厚同樣地設(shè)定為相對 厚，是為了充分確保第一保護晶體管150的耐電壓。
另外，各條源極線SL經(jīng)由第二保護晶體管151連接至行譯碼器12上。 換言之，第二保護晶體管151的源極/漏極的一方連接至源極線SL上，第二 保護晶體管151的源極/漏極的另一方連接至列譯碼器12上。
各個第二保護晶體管151的柵極經(jīng)由第二控制線CL2連接至控制電路 154上。各個第二保護晶體管151受控制電路154的控制。
第二保護晶體管151的柵極絕緣膜(未圖示)的膜厚設(shè)定成與選擇晶體 管SL的柵極絕緣膜28b的膜厚相等。之所以將第二保護晶體管151的柵極 絕緣膜的膜厚與選擇晶體管SL的柵極絕緣膜28b的膜厚同樣地設(shè)定為相對 厚，是為了充分確保第二保護晶體管151的耐電壓。
另外，各條第二字線WL2經(jīng)由第二保護晶體管152連接至第二行譯碼 器18上。換言之，第二保護晶體管152的源極/漏極的一方連接至第二字線 WL2，第二保護晶體管152的源極/漏極的另一方連接至第二行譯碼器18。
各個第二保護晶體管152的柵極經(jīng)由第三控制線CL3連接至控制電路 154上。各個第三保護晶體管152受控制電路154的控制。
第三保護晶體管152的柵極絕緣膜(未圖示)的膜厚設(shè)定成與選擇晶體 管SL的柵極絕緣膜28b的膜厚相等。之所以將第三保護晶體管152的柵極 絕緣膜的膜厚與選擇晶體管SL的柵極絕緣膜28b的膜厚同樣地設(shè)定為相對 厚，是為了充分確保第三保護晶體管152的耐電壓。
由此，構(gòu)成本實施方式的非易失性半導體存儲器件。 (非易失性半導體存儲器件的工作)
接著，利用圖41及圖42，說明本實施方式的非易失性半導體存儲器件 的工作。圖42是示出了本實施方式的非易失性半導體存儲器件的讀取方法、 寫入方法和刪除方法的圖。在圖42中，括弧內(nèi)的數(shù)值表示非被選線的電位。 另外，在圖42中，F(xiàn)表示浮點值。 (讀取方法)
首先，利用圖42來說明本實施方式的非易失性半導體存儲器件的讀取 方法。
在本實施方式中，在讀取已寫入存儲單元晶體管MT中的信息時，將第
53一控制線CL1的電位設(shè)為5V，將第二控制線CL2的電位設(shè)為5V，將第三 控制線CL3的電位設(shè)為5V。 g卩，在本實施方式中，在讀取已寫入存儲單元 晶體管MT中的信息時，使第一保護晶體管150、第二保護晶體管151以及 第三保護晶體管152處于導通狀態(tài)。另外，位線BL的電位、源極線SL的 電位、第一字線WL1的電位、第二字線WL2的電位以及阱26的電位，與 在第一至第四實施方式中某一實施方式的非易失性半導體存儲器件的讀取 方法中的各部的電位相同。
由于第一保護晶體管150、第二保護晶體管151以及第二保護晶體管152 處于導通狀態(tài)，所以位線BL電連接至第一列譯碼器12，源極線SL電連接 至第一列譯碼器12，第二字線WL2電連接至第二行譯碼器18。因此，本實 施方式的非易失性半導體存儲器件通過與第一至第四實施方式中的某一實 施方式的非易失性半導體存儲器件的讀取方法同樣的方法，能夠讀取已寫入 存儲單元晶體管MT中的信息。 (寫入方法)
接著，利用圖41及42來說明本實施方式的非易失性半導體存儲器件的 寫入方法。
在本實施方式中，在向存儲單元晶體管MT寫入信息時，將第一控制線 CL1的電位設(shè)為5V，將第二控制線CL2的電位設(shè)為0V，將第三控制線CL3 的電位設(shè)為5V。 g卩，在本實施方式中，在向存儲單元晶體管MT寫入信息 時，使第一保護晶體管150以及第三保護晶體管152處于導通狀態(tài)，并使第 二保護晶體管151處于截止狀態(tài)。另外，位線BL的電位、源極線SL的電 位、第一字線WL1的電位、第二字線WL2的電位以及阱26的電位，與在 第一至第四實施方式中某一實施方式的非易失性半導體存儲器件的讀取方 法中的各部的電位相同。
在向存儲單元晶體管MT寫入信息時，利用第二列譯碼器14向被選源 極線SL (select)施加高電壓。由于第一行譯碼器12由低電壓電路(低耐電壓 電路)構(gòu)成，所以若在被選源極線SL (select)連接至第一列譯碼器12上的狀
態(tài)下，利用第二行譯碼器14來向被選源極線SL (select)施加高電壓，則第一
行譯碼器12可能會遭到破壞。在本實施方式中，在向存儲單元晶體管MT 寫入信息時，由于第二保護晶體管151處于截止狀態(tài)，所以由低電壓電路構(gòu)成的第一列譯碼器12與源極線SL電性斷開。因此，若采用本實施方式，則 能夠防止由低電壓電路構(gòu)成的第一列譯碼器12在向存儲單元晶體管MT寫 入信息時遭到破壞。 (刪除方法)
接著，利用圖32來說明本實施方式的非易失性半導體存儲器件的刪除 方法。
在刪除己寫入存儲單元陣列10中的信息時，將第一控制線CL1的電位 設(shè)為0V，將第二控制線CL2的電位設(shè)為0V，將第三控制線CL3的電位設(shè) 為0V。 S卩，在本實施方式中，在向存儲單元晶體管MT寫入信息時，使第 一保護晶體管150、第二保護晶體管151以及第三保護晶體管152處于截止 狀態(tài)。另外，位線BL的電位、源極線SL的電位、第一字線WL1的電位、 第二字線W12的電位以及阱26的電位，與在第一至第四實施方式中的某一 實施方式的非易失性半導體存儲器件的刪除方法中的各部的電位相同。
在刪除已寫入存儲單元陣列10中的信息時，向第一字線WL1和阱26 施加高電壓。由于第一列譯碼器12以及第二行譯碼器18由低電壓電路構(gòu)成， 所以若在第一列譯碼器12、第二行譯碼器18電連接至存儲單元陣列10上的 狀態(tài)下刪除存儲單元陣列10的信息，則第一列譯碼器12、第二行譯碼器18 可能會遭到破壞。在本實施方式中，在刪除已寫入存儲單元陣列10中的信 息時，由于第一保護晶體管150、第二保護晶體管151以及第三保護晶體管 152處于截止狀態(tài)，所以位線BL與第一列譯碼器12電性斷開，源極線SL 與第一列譯碼器12電性斷開，第二字線WL2與第二行譯碼器18電性斷開。 即，在本實施方式中，在刪除己寫入存儲單元陣列10中的信息時，由低電 壓電路構(gòu)成的第一列譯碼器12以及第二行譯碼器16與存儲單元陣列10電 性斷開。因此，若采用本實施方式，則在刪除已寫入存儲單元陣列10中的 信息時，能夠防止耐電壓低的第一列譯碼器12以及第二行譯碼器18遭到破 壞。
利用圖43至圖45，說明本發(fā)明的第六實施方式的非易失性半導體存儲 器件的寫入方法。圖43是示出了本實施方式的非易失性半導體存儲器件的讀取方法、寫入方法和刪除方法的圖。在圖43中，括弧內(nèi)的數(shù)值表示非被 選線的電位。另外，在圖43中，F(xiàn)表示浮點值。圖44是示出了本實施方式 的非易失性半導體存儲器件的寫入方法的時序圖。圖45是示出了控制柵極 電壓和閾值電壓之差與閾值電壓的變化量之間的關(guān)系的曲線圖。針對與圖1 至圖42所示的第一至第五實施方式的非易失性半導體存儲器件等相同的結(jié) 構(gòu)要素標注了相同的附圖標記，并省略或簡化其說明。
本實施方式的非易失性半導體存儲器件的結(jié)構(gòu)，與如上所述的第一至第 五實施方式中的某一實施方式的非易失性半導體存儲器件的結(jié)構(gòu)相同。
本實施方式的非易失性半導體存儲器件的寫入方法的主要特征在于，一
邊使連接至被選單元MC (select) 的第一字線WL1 (select) 的電位逐漸上升， 一邊向被選源極線SL (select)以脈沖狀施加電壓，以此將信息寫入被選單元 MC (select)的存儲單元晶體管MT中。
在向存儲單元晶體管MT寫入信息時，如圖43所示，將被選位線BL (select) 的電位設(shè)為0V。另外，將相鄰位線BL (adjustant) 的電位設(shè)為vcc。
另外，將其他位線BL的電位設(shè)為0V (接地)，即將除了被選位線BL (select)
和相鄰位線BL (adjustant) 以外的位線BL的電位設(shè)為OV (接地)。 另外，將連接至被選單元MC (select)
的第二字線WL2 (select) 的電位設(shè) 為Vw另一方面，將被選第二字線WL2 (select)以外的第二字線WL2的電 位設(shè)為OV (接地)。
另夕卜，如圖44所示，向連接至被選單元MC(select)的第一字線WL1 (select) 施加逐漸上升的電壓Vstep。另一方面，將被選第一字線WL1 (SELECT)以外的
第一字線WL1的電位設(shè)為OV (接地)或浮點值。
另夕卜，如圖44所示，向連接至被選單元MC(sELEcn的被選源極線SL(SELECT)
以脈沖狀施加電壓。將施加至被選源極線SL (select)的脈沖狀的電壓例如設(shè)
為5V。另一方面，將被選源極線SL(弧ect)以外的源極線SL的電位設(shè)為OV (接地)或浮點值。
此外，將阱26的電位始終設(shè)為0V (接地)。
在本實施方式中，之所以一邊使施加至被選第一字線WL1 (select) 上的
電壓Vstep逐漸上升， 一邊向被選源極線SL (select)以脈沖狀施加電壓，是出
于如下的理由。即，在向存儲單元晶體管MT的控制柵極34b施加了高電壓
56的情況下，在存儲單元晶體管MT的源極/漏極之間的電阻變小。那么，在存
儲單元晶體管MT的源極/漏極之間的電阻變得比在選擇晶體管ST的源極/ 漏極之間的電阻小。那么，在選擇晶體管的源極/漏極之間施加有大的橫向電 場，而在存儲單元晶體管MT的源極/漏極之間未施加足夠的橫向電場。若在 存儲單元晶體管MT的源極/漏極之間未施加足夠的橫向電場，則在存儲單元 晶體管MT的源極/漏極之間電子未被加速，所以寫入速度變慢。在本實施方 式中，由于在寫入的初始階段向被選第一字線WL1 (select)施加相對低的電 壓，所以在存儲單元晶體管MT的源極/漏極之間的電阻不會變得過高。然后，
若向被選源極線L (select)以脈沖狀施加電壓，則電荷注入至存儲單元晶體管
MT的浮置柵極30a。然后，若一邊使被選第一字線WL1 (select)的電壓逐漸
上升， 一邊向被選源極線SL (select)以脈沖狀施加電壓，則電荷逐漸地注入
至存儲單元晶體管MT的浮置柵極30a。雖然施加至被選第一字線WLl(sELECT) 上的電壓Vstep逐漸上升，但蓄積在浮置柵極30a上的電荷也逐漸增加，所以 在存儲單元晶體管MT的源極/漏極之間的電阻也不會變得過大。因此，若根 據(jù)本實施方式，則能夠?qū)崿F(xiàn)將信息寫入存儲單元晶體管MT中時的寫入速度 的高速化。
圖45是示出了控制柵極電壓和閾值電壓之差與閾值電壓的變化量之間 的關(guān)系的曲線圖。從圖45可知，若使被選第一字線WL1 (seiject)的電壓上升， 使得控制柵極電壓和存儲單元晶體管MT的閾值電壓之差變?yōu)? 3V，則能 夠?qū)⒚看问贡贿x第一字線WL1 (select)的電壓上升時所變化的存儲單元晶體 管MT的閾值電壓的變化量設(shè)定為相對大。若每次使被選第一字線WL1 cselecp的電壓上升時所變化的存儲單元晶體管MT的閾值電壓的變化量大， 則能夠?qū)⑿畔⒏咚賹懭胫链鎯卧w管MT。因此，優(yōu)先使被選第一字線 WL1 (select)的電壓逐漸上升，使得控制柵極電壓和存儲單元晶體管MT的閾 值電壓之差變?yōu)? 3V。
此外，在此，如圖44所示，舉例說明了使施加至被選第一字線WL1(seeect)
上的電壓階段性地上升的情形，但施加至被選第一字線WLl(sEwcm上的電 壓，并不僅限定于如圖44所示的電壓。例如，如圖46中的虛線所示，也可 以使施加至被選第一字線WL1 (sei^ct)上的電壓連續(xù)上升。圖46是示出了本 實施方式的非易失性半導體存儲器件的寫入方法的其他例子的時序圖。另[第七實施方式]
利用圖47及圖48，說明本發(fā)明的第七實施方式的非易失性半導體存儲 器件的寫入方法。圖47是示出了本實施方式的非易失性半導體存儲器件的 剖面圖。圖48是示出了本實施方式的非易失性半導體存儲器件的讀取方法、 寫入方法和刪除方法的圖。在圖48中，括弧內(nèi)的數(shù)值表示非被選線的電位。 另外，在圖48中，F(xiàn)表示浮點值。針對與圖l至圖46所示的第一至第六實 施方式的非易失性半導體存儲器件等相同的結(jié)構(gòu)要素標注了相同的附圖標 記，并省略或簡化其說明。
(非易失性半導體存儲器件)
首先，利用圖47來說明本實施方式的非易失性半導體存儲器件及其讀 取方法。
本實施方式的非易失性半導體存儲器件的主要特征在于，在形成有N型 源極擴散層36a的區(qū)域?qū)胗蠵型摻雜雜質(zhì)，由此形成了 P型雜質(zhì)擴散層35。
如圖47所示，在包含了形成有N型源極擴散層36a的區(qū)域的區(qū)域，導 入有P型摻雜雜質(zhì)。由此，在包含了形成有N型源極擴散層36a的區(qū)域的區(qū) 域，形成有P型雜質(zhì)擴散層35。
在本實施方式中，之所以在包含了形成有N型源極擴散層36a的區(qū)域的 區(qū)域形成了P型雜質(zhì)擴散層35，是出于如下的理由。
即，若在包含了形成有N型源極擴散層36a的區(qū)域的區(qū)域中形成P型雜 質(zhì)擴散層35，則從N型源極擴散層36a起的耗盡層的擴散得以抑制。若從N 型源極擴散層36a起的耗盡層的擴散得以抑制，則在N型源極擴散層36a的 附近電場強度變強，從而在N型源極擴散層36a的附近能夠使載流子急劇地 加速。在本實施方式中，由于能夠使載流子急劇地加速，所以能夠提高將信 息寫入存儲單元晶體管MT中的寫入速度。
此外，由于在形成有選擇晶體管ST的源極/漏極擴散層36b、 36c的區(qū)域 未導入有P型摻雜雜質(zhì)，所以選擇晶體管ST不會受到P型摻雜雜質(zhì)的影響。 因此，選擇晶體管ST的閾值電壓不會變高，而且選擇晶體管ST能夠高速工
58作。
(讀取方法)
本實施方式的非易失性半導體存儲器件的讀取方法的主要特征在于，向 第一字線WL1施加比邏輯電路的電源電壓Vee高的電壓Vr。
在本實施方式中，由于在包含了存儲單元晶體管MT的N型源極擴散層 36a的區(qū)域中形成有P型雜質(zhì)擴散層35，所以存儲單元晶體管MT的閾值電
壓相對高。因此，在向第一字線WLl施加了相對低的電壓Vee的情況下，可
能會在存儲單元晶體管MT的源極/漏極之間不流通足夠的電流。
因此，在本實施方式中，在讀取已寫入存儲單元晶體管MT中的信息時， 向第一字線WL1施加比邏輯電路的電源電壓Vcc高的電壓Vr。由于向第一 字線WL1施加相對高的電壓Vr，所以能夠使足夠的電流在存儲單元晶體管 MT的源極/漏極之間流通，從而能夠穩(wěn)定地讀取已寫入存儲單元晶體管MT 中的信息。
本發(fā)明并不僅限定于上述實施方式，而能夠進行各種各樣的變形。 例如，在上述實施方式中，舉例說明了在向存儲單元晶體管MT寫入信 息時，將被選源極線SL (select)的電位設(shè)定為5V的情形，但在向存儲單元 晶體管MT中寫入信息時的被選源極線SL(select)的電位，并不僅限定于5V。
在向存儲單元晶體管MT中寫入信息時的被選源極線SL (select)的電位，只
要是比邏輯電路的電源電壓Vee高的電壓即可。若至少將高于邏輯電路的電 源電壓Vee的電壓施加至被選源極線SL (select)，則能夠使流通在選擇晶體 管ST的溝道中的電流增大，從而能夠加快寫入速度。
另外，在上述實施方式，舉例說明了在向存儲單元晶體管MT寫入信息
時，將被選第一字線WLl (select)的電位設(shè)定為9V的情形，但在向存儲單元
晶體管MT中寫入信息時的被選第一字線WLl (select)的電位，并不僅限定 于9V。在向存儲單元晶體管MT中寫入信息時的被選第一字線WL1 cct)
的電位，只要是比被選源極線SL (SEIjECT)的電位高的電位即可。
產(chǎn)業(yè)上的可利用性本發(fā)明的非易失性半導體存儲器件及其讀取方法、寫入方法和刪除方 法，有助于提供能夠高速工作的非易失性半導體存儲器件及其讀取方法、寫 入方法和刪除方法。
權(quán)利要求
1. 一種非易失性半導體存儲器件，其特征在于，具有存儲單元陣列，以矩陣狀排列有多個存儲單元，上述存儲單元具有選擇晶體管和連接至上述選擇晶體管上的存儲單元晶體管，位線，用于使在彼此相鄰的兩個列上存在的多個上述選擇晶體管的漏極共同連接在一起，第一字線，用于使在同一個行上存在的多個上述存儲單元晶體管的控制柵極共同連接在一起，第二字線，用于使在同一個行上存在的多個上述選擇晶體管的選擇柵極共同連接在一起，源極線，用于使在彼此相鄰的兩個行上存在的多個上述存儲單元晶體管的源極共同連接在一起，第一列譯碼器，連接至多條上述位線以及多條上述源極線上，用于控制上述多條位線以及上述多條源極線的電位，第一行譯碼器，連接至多條上述第一字線上，用于控制上述多條第一字線的電位，第二行譯碼器，連接至多條上述第二字線上，用于控制上述多條第二字線的電位，第二列譯碼器，連接至多條上述源極線上，用于控制上述多條源極線的電位；上述第一列譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器的耐電壓低的電路構(gòu)成，上述第二行譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器的耐電壓低的電路構(gòu)成。
2. 如權(quán)利要求1所述的非易失性半導體存儲器件，其特征在于，還具 有比較器，上述比較器用于比較上述位線的電位和與上述位線相鄰的上述源 極線的電位。
3. 如權(quán)利要求1所述的非易失性半導體存儲器件，其特征在于， 上述多條位線經(jīng)由第一保護晶體管分別連接至上述第一列譯碼器上， 上述多條源極線經(jīng)由第二保護晶體管分別連接至上述第一列譯碼器上，上述多條第二字線經(jīng)由第三保護晶體管分別連接至上述第二行譯碼器上，該非易失性半導體存儲器件還具有控制電路，該控制電路用于控制多個 上述第一保護晶體管、多個上述第二保護晶體管以及多個上述第三保護晶體 管。
4. 如權(quán)利要求1 3中任一項所述的非易失性半導體存儲器件，其特征 在于，上述存儲單元晶體管具有-浮置柵極，隔著隧道絕緣膜形成在半導體襯底上， 上述控制柵極，隔著絕緣膜形成在上述浮置柵極上， N型第一雜質(zhì)擴散層，形成在上述浮置柵極的一側(cè)的上述半導體襯底內(nèi)， 用于構(gòu)成上述源極，N型第二雜質(zhì)擴散層，形成在上述浮置柵極的另一側(cè)的上述半導體襯底 內(nèi)；在包含了形成有上述第一雜質(zhì)擴散層的區(qū)域的區(qū)域中，導入有P型摻雜 雜質(zhì)。
5. —種非易失性半導體存儲器件的讀取方法，上述非易失性半導體存 儲器件具有存儲單元陣列，以矩陣狀排列有多個存儲單元，上述存儲單元具有選擇 晶體管和連接至上述選擇晶體管上的存儲單元晶體管，位線，用于使在彼此相鄰的兩個列上存在的多個上述選擇晶體管的漏極 共同連接在一起，第一字線，用于使在同一個行上存在的多個上述存儲單元晶體管的控制 柵極共同連接在一起，第二字線，用于使在同一個行上存在的多個上述選擇晶體管的選擇柵極 共同連接在一起，源極線，用于使在彼此相鄰的兩個行上存在的多個上述存儲單元晶體管 的源極共同連接在一起，第一列譯碼器，連接至多條上述位線以及多條上述源極線上，用于控制 上述多條位線以及上述多條源極線的電位，第一行譯碼器，連接至多條上述第一字線上，用于控制上述多條第一字 線的電位，第二行譯碼器，連接至多條上述第二字線上，用于控制上述多條第二字 線的電位，第二列譯碼器，連接至多條上述源極線上，用于控制上述多條源極線的電位；上述第一列譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器 的耐電壓低的電路構(gòu)成，上述第二行譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器 的耐電壓低的電路構(gòu)成，上述非易失性半導體存儲器件的讀取方法的特征在于，利用上述第一列譯碼器，向與1個上述存儲單元的上述選擇晶體管的上 述漏極連接的1條上述位線施加第一電壓，利用上述第一列譯碼器，將相對上述1條位線位于第一側(cè)且與上述1個 存儲單元的上述存儲單元晶體管的上述源極連接的1條上述源極線接地，利用上述第一行譯碼器，向與上述1個存儲單元的上述存儲單元晶體管 的上述控制柵極連接的1條上述第一字線施加第二電壓，利用上述第二行譯碼器，向與上述1個存儲單元的上述選擇晶體管的上 述選擇柵極連接的1條上述第二字線施加第三電壓， -以此，基于上述1條位線的電位來讀取已寫入上述1個存儲單元中的信息。
6. 如權(quán)利要求5所述的非易失性半導體存儲器件的讀取方法，其特征 在于，利用上述第一列譯碼器，向相對上述1條位線位于第二側(cè)且與上述1 條位線相鄰的其他上述源極線還施加上述第一電壓，其中，上述第二側(cè)是與 上述第一側(cè)相反的側(cè)。
7. 如權(quán)利要求6所述的非易失性半導體存儲器件的讀取方法，其特征 在于，利用上述第一列譯碼器，向相對上述其他源極線位于上述第二側(cè)且與 上述其他源極線相鄰的其他上述位線還施加上述第一電壓。
8. —種非易失性半導體存儲器件的讀取方法，上述非易失性半導體存 儲器件具有存儲單元陣列，以矩陣狀排列有多個存儲單元，上述存儲單元具有選擇 晶體管和連接至上述選擇晶體管上的存儲單元晶體管，位線，用于使在彼此相鄰的兩個列上存在的多個上述選擇晶體管的漏極 共同連接在一起，第一字線，用于使在同一個行上存在的多個上述存儲單元晶體管的控制 柵極共同連接在一起，第二字線，用于使在同一個行上存在的多個上述選擇晶體管的選擇柵極 共同連接在一起，源極線，用于使在彼此相鄰的兩個行上存在的多個上述存儲單元晶體管 的源極共同連接在一起，第一列譯碼器，連接至多條上述位線以及多條上述源極線上，用于控制 上述多條位線以及上述多條源極線的電位，第一行譯碼器，連接至多條上述第一字線上，用于控制上述多條第一字 線的電位，第二行譯碼器，連接至多條上述第二字線上，用于控制上述多條第二字 線的電位，第二列譯碼器，連接至多條上述源極線上，用于控制上述多條源極線的電位；上述第一列譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器 的耐電壓低的電路構(gòu)成，上述第二行譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器 的耐電壓低的電路構(gòu)成，上述非易失性半専體存儲器件的讀取方法的特征在于，包括利用上述第一行譯碼器向上述多條第一字線施加第一電壓，利用上述第一列譯碼器向上述多條位線以及上述多條源極線施加第二電壓的步驟；利用上述第一列譯碼器，向與1個上述存儲單元的上述選擇晶體管的上 述漏極連接的1條上述位線上選擇性地施加第三電壓，利用上述第一列譯碼 器，將與上述1個存儲單元的上述存儲單元晶體管的上述源極連接的1條上 述源極線接地的步驟，其中，上述第三電壓是與上述第二電壓相等的電壓或比上述第二電壓高的電壓；利用上述第二行譯碼器，向與上述1個存儲單元的上述選擇晶體管的上 述選擇柵極連接的1條上述第二字線上施加第四電壓，基于上述1條位線的 電位來讀取已寫入上述1個存儲單元中的信息的步驟。
9. 一種非易失性半導體存儲器件的讀取方法，上述非易失性半導體存儲器件具有存儲單元陣列，以矩陣狀排列有多個存儲單元，上述存儲單元具有選擇 晶體管和連接至上述選擇晶體管上的存儲單元晶體管，位線，用于使在彼此相鄰的兩個列上存在的多個上述選擇晶體管的漏極 共同連接在一起，第一字線，用于使在同一個行上存在的多個上述存儲單元晶體管的控制 柵極共同連接在一起，第二字線，用于使在同一個行上存在的多個上述選擇晶體管的選擇柵極 共同連接在一起，源極線，用于使在彼此相鄰的兩個行上存在的多個上述存儲單元晶體管 的源極共同連接在一起，第一列譯碼器，連接至多條上述位線以及多條上述源極線上，用于控制 上述多條位線以及上述多條源極線的電位，第一行譯碼器，連接至多條上述第一字線上，用于控制上述多條第一字 線的電位，第二行譯碼器，連接至多條上述第二字線上，用于控制上述多條第二字 線的電位，第二列譯碼器，連接至多條上述源極線上，用于控制上述多條源極線的 電位；上述第一列譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器 的耐電壓低的電路構(gòu)成，上述第二行譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器 的耐電壓低的電路構(gòu)成，上述非易失性半導體存儲器件的讀取方法的特征在于，包括利用上述第一行譯碼器向上述多條第一字線施加第一電壓，利用上述第 一列譯碼器向上述多條位線以及上述多條源極線施加第二電壓的步驟；利用上述第一列譯碼器，向與1個上述存儲單元的上述選擇晶體管的上 述漏極連接的1條上述位線上選擇性地施加第三電壓，利用上述第一列譯碼 器，將相對上述1條位線位于第一側(cè)且與上述1個存儲單元的上述存儲單元 晶體管的上述源極連接的1條上述源極線接地的步驟，其中，上述第三電壓 是比上述第二電壓高的電壓；利用上述第二行譯碼器，向與上述1個存儲單元的上述選擇晶體管的上 述選擇柵極連接的1條上述第二字線上施加第四電壓，對與上述1條源極線 不同的其他上述源極線的電位和上述1條位線的電位進行比較，以此讀取已 寫入上述1個存儲單元中的信息的步驟。
10. —種非易失性半導體存儲器件的寫入方法，上述非易失性半導體存 儲器件具有存儲單元陣列，以矩陣狀排列有多個存儲單元，上述存儲單元具有選擇 晶體管和連接至上述選擇晶體管上的存儲單元晶體管，位線，用于使在彼此相鄰的兩個列上存在的多個上述選擇晶體管的漏極 共同連接在一起，第一字線，用于使在同一個行上存在的多個上述存儲單元晶體管的控制 柵極共同連接在一起，第二字線，用于使在同一個行上存在的多個上述選擇晶體管的選擇柵極 共同連接在一起，源極線，用于使在彼此相鄰的兩個行上存在的多個上述存儲單元晶體管 的源極共同連接在一起，第一列譯碼器，連接至多條上述位線以及多條上述源極線上，用于控制 上述多條位線以及上述多條源極線的電位，第一行譯碼器，連接至多條上述第一字線上，用于控制上述多條第一字線的電位，第二行譯碼器，連接至多條上述第二字線上，用于控制上述多條第二字 線的電位，第二列譯碼器，連接至多條上述源極線上，用于控制上述多條源極線的 電位；上述第一列譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器的耐電壓低的電路構(gòu)成，上述第二行譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器 的耐電壓低的電路構(gòu)成，上述非易失性半導體存儲器件的寫入方法的特征在于，利用上述第一列譯碼器，將與1個上述存儲單元的上述選擇晶體管的上 述漏極連接的1條上述位線接地，利用上述第二列譯碼器，向相對上述1條位線位于第一側(cè)且與上述1個 存儲單元的存儲單元晶體管的上述源極連接的1條上述源極線上施加第一電 壓，利用上述第一列譯碼器，向相對上述1條源極線位于上述第一側(cè)且與上 述1條源極線相鄰的其他位線上施加第二電壓，利用上述第一行譯碼器，向與上述1個存儲單元的上述存儲單元晶體管 的上述控制柵極連接的1條上述第一字線上施加第三電壓，利用上述第二行譯碼器，向與上述1個存儲單元的上述選擇晶體管的上 述選擇柵極連接的1條上述第二字線上施加第四電壓，以此將信息寫入上述1個存儲單元中。
11. 如權(quán)利要求10所述的非易失性半導體存儲器件的寫入方法，其特征在于，將上述l條位線接地，向上述其他位線施加上述第二電壓，然后向上述 1條第二字線上施加上述第四電壓，在向上述1條第二字線施加上述第四電壓之后，向上述1條第一字線選 擇性地施加上述第三電壓，在向上述1條第一字線施加上述第三電壓之后，向上述1條源極線施加 上述第一電壓，以此將信息寫入上述l個存儲單元中。
12. 如權(quán)利要求10所述的非易失性半導體存儲器件的寫入方法，其特 征在于， 一邊將上述第三電壓逐漸上升地施加至上述1條字線上， 一邊向上 述1條源極線以脈沖狀施加上述第一電壓。
13. 如權(quán)利要求12所述的非易失性半導體存儲器件的寫入方法，其特 征在于，上述第一行譯碼器使上述第三電壓逐漸上升，使得上述第三電壓相 對上述存儲單元晶體管的閾值電壓高出2 3V。
14. 一種非易失性半導體存儲器件的寫入方法，上述非易失性半導體存 儲器件具有存儲單元陣列，以矩陣狀排列有多個存儲單元，上述存儲單元具有選擇 晶體管和連接至上述選擇晶體管上的存儲單元晶體管，位線，用于使在彼此相鄰的兩個列上存在的多個上述選擇晶體管的漏極 共同連接在一起，第一字線，用于使在同一個行上存在的多個上述存儲單元晶體管的控制 柵極共同連接在一起，第二字線，用于使在同一個行上存在的多個上述選擇晶體管的選擇柵極 共同連接在一起，源極線，用于使在彼此相鄰的兩個行上存在的多個上述存儲單元晶體管 的源極共同連接在一起，第一列譯碼器，經(jīng)由第一保護晶體管連接至多條上述位線上，經(jīng)由第二 保護晶體管連接至多條上述源極線上，用于控制上述多條位線以及上述多條 源極線的電位，第一行譯碼器，連接至多條上述第一字線上，用于控制上述多條第一字 線的電位，第二行譯碼器，經(jīng)由第三保護晶體管連接至多條上述第二字線上，用于 控制上述多條第二字線的電位，第二列譯碼器，連接至多條上述源極線上，用于控制上述多條源極線的 電位，控制電路，用于控制多個上述第一保護晶體管、多個上述第二保護晶體管以及多個上述第三保護晶體管；上述第一列譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器 的耐電壓低的電路構(gòu)成，上述第二行譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器 的耐電壓低的電路構(gòu)成，上述非易失性半導體存儲器件的寫入方法的特征在于，利用上述控制電路來控制上述第二保護晶體管，使上述多條源極線與上 述第一行譯碼器電性斷開，利用上述第一列譯碼器，將與1個上述存儲單元的上述選擇晶體管的上 述漏極連接的1條上述位線接地，利用上述第二列譯碼器，向相對上述1條位線位于第一側(cè)且與上述1個 存儲單元的存儲單元晶體管的上述源極連接的1條上述源極線上施加第一電 壓，利用上述第一列譯碼器，向相對上述1條源極線位于上述第一側(cè)且與上 述1條源極線連接的其他位線上施加第二電壓，利用上述第一行譯碼器，向與上述1個存儲單元的上述存儲單元晶體管 的上述控制柵極連接的1條上述第一字線上施加第三電壓，利用上述第二行譯碼器，向與上述1個存儲單元的上述選擇晶體管的上 述選擇柵極連接的1條上述第二字線上施加第四電壓，以此將信息寫入上述1個存儲單元中。
15. —種非易失性半導體存儲器件的刪除方法，上述非易失性半導體存 儲器件具有存儲單元陣列，以矩陣狀排列有多個存儲單元，上述存儲單元具有選擇 晶體管和連接至上述選擇晶體管上的存儲單元晶體管，位線，用于使在彼此相鄰的兩個列上存在的多個上述選擇晶體管的漏極 共同連接在一起，第一字線，用于使在同一個行上存在的多個上述存儲單元晶體管的控制 柵極共同連接在一起，第二字線，用于使在同一個行上存在的多個上述選擇晶體管的選擇柵極 共同連接在一起，源極線，用于使在彼此相鄰的兩個行上存在的多個上述存儲單元晶體管 的源極共同連接在一起，第一列譯碼器，經(jīng)由第一保護晶體管連接至多條上述位線上，經(jīng)由第二 保護晶體管連接至多條上述源極線上，用于控制上述多條位線以及上述多條 源極線的電位，第一行譯碼器，連接至多條上述第一字線上，用于控制上述多條第一字 線的電位，第二行譯碼器，經(jīng)由第三保護晶體管連接至多條上述第二字線上，用于控制上述多條第二字線的電位，第二列譯碼器，連接至多條上述源極線上，用于控制上述多條源極線的電位，控制電路，用于控制多個上述第一保護晶體管、多個上述第二保護晶體管以及多個上述第三保護晶體管；上述第一列譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器 的耐電壓低的電路構(gòu)成，上述第二行譯碼器由耐電壓比上述第一行譯碼器及上述第二列譯碼器 的耐電壓低的電路構(gòu)成，非易失性半導體存儲器件的刪除方法的特征在于，利用上述控制電路來控制上述第一保護晶體管，使上述多條位線與上述 第一行譯碼器電性斷開，利用上述控制電路來控制上述第二保護晶體管，使上述多條源極線與上 述第一行譯碼器電性斷開，利用上述控制電路來控制上述第三保護晶體管，使上述第二行譯碼器與 上述多條第二字線電性斷開，利用上述第一行譯碼器向上述多條第一字線上施加電壓，以此刪除已寫 入上述存儲單元中的信息。
全文摘要
提供非易失性半導體存儲器件及其讀取、寫入和刪除方法，該器件具有存儲單元陣列(10)，以矩陣狀排列有多個存儲單元(MC)，該存儲單元具有選擇晶體管(ST)和存儲單元晶體管(MT)；第一列譯碼器(12)，控制位線(BL)及源極線(SL)的電位；第一行譯碼器(16)，控制第一字線(WL1)的電位；第二行譯碼器(14)，控制第二字線(WL2)的電位；第二列譯碼器(18)，控制源極線的電位；第一列譯碼器由耐電壓比第一行譯碼器及第二列譯碼器低的電路構(gòu)成，第二行譯碼器由耐電壓比第一行譯碼器及第二列譯碼器低的電路構(gòu)成。因能高速控制位線、源極線和第二字線，所以能高速讀取已寫入存儲單元晶體管中的信息。
文檔編號H01L21/8247GK101512664SQ20068005593
公開日2009年8月19日 申請日期2006年9月29日 優(yōu)先權(quán)日2006年9月29日
發(fā)明者鳥井智史 申請人:富士通微電子株式會社