專利名稱：隧道絕緣層中具有間隙的非易失性存儲器件及其制造方法
技術領域：
本發(fā)明涉及非易失性存儲器件和包括這種器件的設備。這種器件
可用作單獨或嵌入式的非易失性存儲器(NVM)，例如，電可擦除可 編程只讀存儲器(EEPROM)或閃存。本發(fā)明還涉及制造這種器件的方法。
背景技術：
非易失性存儲器件通常由晶體管器件組成，所述非易失性存儲器 件包括形成在硅半導體襯底中的源極區(qū)域、漏極區(qū)域和所述漏極和源 極區(qū)域之間的溝道區(qū)域，以及形成在溝道區(qū)域和通常由高摻雜多晶硅 制成的導電控制柵極之間的襯底上的電荷存儲區(qū)域(CSR)。電荷存儲 區(qū)域為分離的，并且通過隧道介電層與襯底絕緣，通過絕緣層與控制 柵極絕緣。
在常規(guī)器件中，CSR由重摻雜多晶硅制成的浮置柵極組成。在這 種情況下，絕緣層被稱作互聚電介質(IPD)。浮置柵極上的電荷數(shù)量 確定了晶體管的閾值電壓和隨之的器件的存儲器狀態(tài)。
在其它器件中，通過將電荷局部存儲在電絕緣的電荷捕獲電介質 (CTD)層，以代替導電浮置柵極而表現(xiàn)出閾值電壓的差異。這些器 件通常具有疊層，所述疊層由硅晶體管溝道、氧化硅隧道電介質、氮 化硅CTD、氧化硅絕緣體(與IPD相當)和硅控制柵極組成，并稱為 SONOS器件。
為"讀出"存儲器晶體管的電荷狀態(tài)，即確定是否對其進行"編 程"或"擦除"，在預定控制柵極電壓下測量從源極到漏極的電流的 大小。通過應用相對于源極/漏極或襯底的控制柵極的電壓完成編程， 使得借助隧穿方式發(fā)生從溝道區(qū)域到CSR的穿過電介質層的電荷的電 場感應運動。應用相反的電壓差值導致放電，并被稱為"擦除"。這些
編程和擦除電壓比用在例如外圍或控制電路中的現(xiàn)有互補金屬氧化物 半導體(CMOS)器件的電壓高得多。
在半導體工業(yè)中，縮小器件尺寸以降低成本和提高集成度要求降 低工作電壓。對于非易失性存儲器晶體管，特別需要減小高控制柵極電壓。
為了能夠應用最低的電壓到這種存儲器晶體管的控制柵極，電壓 必須通過電容式耦合有效地傳送到電荷存儲層。
為降低供電電壓，目前減少隧道電介質和/或絕緣層的厚度，但由 于基本材料特性不能隨尺寸等比例的減小，這不能繼續(xù)。最重要地， 存儲器晶體管的電荷(數(shù)據(jù))保存時間要求上述層的最小厚度，以將 通過泄露造成的電荷損失最小化到這樣的值，所述值滿足標準工業(yè)保 存規(guī)范。
已經(jīng)找到了用于降低控制柵極電壓的不同方法。其中之一在
US6，861,307B2中說明。在該器件中，控制柵極和電荷存儲層之間的絕 緣層的介電常數(shù)(k)等于或高于隧道電介質層的常數(shù)。隧道電介質層 可包括具有低介電常數(shù)(例如低k)的隧道電介質材料。頂部電介質 層可以是具有高k的電介質材料。優(yōu)選地，材料從八1203、 Hf02、 HfSixOy 或ZrSixOy和其它具有類似高k值的其它材料中選擇。然而，該文獻未 公開適用的低k隧道電介質材料。此外，高k材料的實際應用具有深遠 的缺點，例如由于材料特性的不匹配和污染問題造成的半導體制造工 藝中的困難的和成本昂貴的集成，導致存儲器件的可靠性減小。

發(fā)明內容
本發(fā)明的一個目的是提供一種非易失性存儲器件，所述器件具有 降低的工作電壓，并且能夠容易地制造。權利要求l限定的器件實現(xiàn)了 上述目的。
本發(fā)明提供一種非易失性器件，所述器件包括襯底、包括電荷存 儲區(qū)域的第一層和包括具有間隙的電荷隧道區(qū)域的第二層，所述第二 層布置在所述襯底和所述第一層之間。
本發(fā)明基于這樣的觀點，采用包括間隙的材料代替諸如氧化硅之
類的固態(tài)隧道電介質材料具有意想不到的益處。這種替代極大地減小 了k值，例如，從作為隧道材料的氧化硅的3.9到用于在通過基本上為 真空的整個隧道區(qū)域延伸的間隙的l.O。減少的k值導致較低的編程和
擦除電壓。
此外，與所述替代相關聯(lián)的隧道阻擋層的增長導致改善的數(shù)據(jù)保 存。與原有的固態(tài)隧道電介質層的厚度相比，這種改善至少部分地用 于減小隧道間隙的厚度，而仍然滿足標準的工業(yè)保持規(guī)范。在優(yōu)選實
施例中，具有根據(jù)本發(fā)明的電荷隧道區(qū)域的益處是在控制柵極和CSR 之間的較大耦合中，這導致控制柵極電壓的降低，而不需要用于控制 柵極和電荷存儲區(qū)域之間的絕緣層的高k材料。
本發(fā)明的又一方面是一種用于具有這種電荷隧道區(qū)域的器件優(yōu)點 的制造方法，如獨立權利要求6所述。因此，根據(jù)本發(fā)明的方法包括以
下步驟在襯底的選定部分上提供犧牲層，之后在選定位置處的所述
犧牲層的頂部上沉積其它器件層后，去除部分犧牲層，因此，所述去 除相對于其它器件層是選擇性的?？梢允褂媚軌蛉菀椎卦谥T如用于
CMOS生產之類的常規(guī)半導體制造工藝中應用的工藝和設備中執(zhí)行所 述步驟，以實現(xiàn)廉價而可靠的工藝集成。
當并不利用根據(jù)本發(fā)明的降低電荷隧道區(qū)域厚度的可能性來降低 工作電壓時，存儲器件具有提高的可靠性和數(shù)據(jù)保持時間。
具有包括間隙的電荷隧道區(qū)域的優(yōu)點是，在固體-固體界面之間的 材料不兼容性將降低或消失，而這種不兼容性將導致例如電荷隧道層 和/或電荷存儲層內的不利的應力現(xiàn)象。
而且，在根據(jù)本發(fā)明的器件中，減小了與固態(tài)隧道區(qū)域相關聯(lián)的 電子陷阱和其他缺陷的數(shù)量。于是，有利地減小了陷阱輔助的泄漏電 流或應力誘導的泄漏電流(SILC)。這將引起改善的電荷保存時間、 耐用性和提高器件可靠性的本征高擊穿電壓。
電荷隧道區(qū)域內的間隙的有益優(yōu)點是，在工作期間，特別是在器 件的編程和擦除期間，減小了在所述區(qū)域中形成陷阱和缺陷。這將減 小工作期間的可靠性問題的發(fā)展；例如，閾值電壓偏移、擊穿現(xiàn)象或 由于泄漏造成的降低數(shù)據(jù)保存。
在本發(fā)明的優(yōu)選實施例中，間隙延伸通過整個第一層，即實質上 包括間隙的隧道區(qū)域。因此，整個隧道區(qū)域將受益于以上和以下所述 的所有與間隙相關的優(yōu)點。而且，如果所述間隙基本上是真空，所述
隧道區(qū)域將具有為l的極低k值，而且，它將是與溫度無關的，而且在
控制柵極上的操作電壓中產生最大的壓降。
在另一個實施例中，隧道區(qū)域內的間隙可以包括氣體或液體，優(yōu) 選地具有低的極性和極化率，使得它的k值很低。在這個文檔中，"氣 體"和"液體"包括純物質或它們的混合物，它們在器件的工作條件 下分別是氣態(tài)或液態(tài)的。這里液體也包括諸如玻璃之類的材料。例如， 像空氣、氧氣和氫氣或像氮氣和氬氣的惰性氣體的氣體具有約為l的k
值。像例如乙烷或苯之類的碳氫化合物的無極性有機物質具有約為2
的k值。由于在所述器件的制造期間或之后，不需要維持真空條件，以 這些物質填充間隙可能是有益的。因此，可以在所述間隙的密封之前、 期間或之后確定例如氣體或液體壓強之類的條件。而且，這種物質可 以用來調整電荷隧道特性。
在本發(fā)明的優(yōu)選實施例中，非易失存儲器件具有包括導電材料的 電荷存儲層。所述導電材料包括例如金屬和它們的合金或諸如多晶硅 之類的(重)摻雜半導體。在這種結構中，根據(jù)本發(fā)明的隧道層可以 結合在標準工業(yè)浮置柵極晶體管器件中，因此簡化了設計處理和操作 電路的改變。
在本發(fā)明的另一實施例中，非易失存儲器件具有其中作為電子或 空穴存儲在陷阱中的電荷的絕緣層，以使電荷不能像導電電荷存儲區(qū) 域那樣自由地穿過電荷存儲區(qū)運動或移動。通常氮化硅層用于捕獲電 荷。使用根據(jù)本發(fā)明的這種電荷捕獲原理和隧道區(qū)域的器件將具有比 具有導電存儲層的器件具有較低的工作電壓。另外，由于存儲電荷在 電荷存儲區(qū)域中不能自由運動，根據(jù)本發(fā)明的電荷隧道區(qū)域內缺陷的 存在將導致減小存儲電荷的泄漏。因此，器件將具有增強的可靠性。 缺陷的示例可以是在處理期間引入的臟顆粒或其它有害物質。
本發(fā)明也提供用于制造非易失性存儲器件的方法，包括步驟配
置襯底；在襯底的第一選定部分上沉積犧牲層；在所述犧牲層的選定
部分上形成疊層，所述疊層包括具有電荷存儲區(qū)域的第一層；并且選
擇性地去除犧牲層的第二選定部分，由此在所述第一層和襯底之間形 成間隙。
根據(jù)本發(fā)明的間隙的形成通過這種方法實現(xiàn)，因為犧牲層的去除 相對于襯底的其它部分和它的組件是選擇性地，所述襯底的其它部分 和組件在去除工藝期間是或者將要暴露在環(huán)境中的。
而且，該工藝實現(xiàn)了在預定的位置或根據(jù)襯底上的預定圖形形成 間隙或多個間隙，因為所述犧牲層的形成和/或去除可以采用選擇性生 長或圖形化技術實現(xiàn)。當意識到在所述去除犧牲層以形成間隙后，堆 疊在所述犧牲層頂部的所有功能器件需要由襯底保持物理支持并附著 在襯底上時，這是重要的。當存儲器件需要與例如選擇晶體管的其它 電子器件相組合時，這方面的優(yōu)點是明顯的，其中所述其它電子器件 不需要根據(jù)本發(fā)明的隧道區(qū)域。
本方法具有易于工藝集成的優(yōu)點，因為避免了引入與現(xiàn)有半導體 制造工藝不兼容的高k或低k材料。
在優(yōu)選實施例中，此方法包括了包括硅和鍺的犧牲層的沉積。例
如，可以使用硅鍺(SixGei.x)層，其中(Kx〈1。除了表面沉積和圖形 化之外，這種層也可以在襯底的預定部分選擇性的生長，由此避免了 圖形化步驟。而且，這種硅鍺層能夠采用標準的含氟等離子干法刻蝕 技術刻蝕，這種等離子干法刻蝕技術使用與在半導體制造工藝中經(jīng)常 使用的其它刻蝕步驟相似的設備和條件。因此啟用了容易的工藝集成 和工藝組合以降低工藝數(shù)目。
在優(yōu)選實施例中，將密封間隙。密封所述間隙的優(yōu)點是在所述間 隙形成之后，如果在后端工藝中執(zhí)行其它用于形成比如互連的工藝步 驟，所述其它步驟有可能污染或填充所述間隙。
在又一優(yōu)選實施例中，密封間隙的步驟包括偏移隔離物(offest spacer)的形成。當非易失性存儲器件是晶體管器件時，有益地配置 這種偏移隔離物。在這種器件內，將偏移隔離物用于源極和漏極雜質 離子注入。有益地，采用通常用于制作偏移隔離物的材料密封所述間 隙，因為這樣密封和隔離物形成的合并步驟減少了工藝時間和成本。
另外，啟用了制造工藝中密封步驟的容易實施。
在一個實施例中，在所述間隙密封完成之前，以氣體和液體填充 間隙。所述密封之后間隙中氣體或液體的存在可能是由于密封步驟工 藝的條件導致的?？商娲?，可以通過間隙內的環(huán)境由根據(jù)需要決定 的方式執(zhí)行間隙的密封。于是，例如在間隙密封之前，它可以采用毛 細管以選擇的具有特殊電特性的液體填充。
在實施例中，存儲器件是具有非易失性存儲器設備的一部分。例 如，該器件可以是單獨的非易失性存儲器的部分，在這種情況，可以 使用外圍電路用于操作存儲器件。例如它可以是包括用于大規(guī)模數(shù)據(jù) 存儲的NAND閃存的存儲卡的一部分?？商娲?，根據(jù)本發(fā)明的器件 可以是嵌入式存儲器的一部分，在這種情況，除了用于操作存儲器件 的外圍電路外，還集成了其它功能電路。而且，在任何種類的非易失 性存儲器中，每個存儲器件可以連接到選擇裝置，所述選擇裝置提供
到設定尺寸的2或3維陣列的字線和位線的電連接。所述選擇裝置允許
操作單獨的存儲器件。例如，所述選擇裝置可以是二極管或晶體管。


將參考附圖進一步解釋和說明本發(fā)明的這些和其它方面，其中
圖l是包括隧道間隙的浮置柵極晶體管的示意性垂直截面圖； 圖2是在垂直于圖1方向上觀察的圖1器件的示意性垂直截面圖3是在具有犧牲層的襯底上的浮置柵極疊層的示意性垂直截面
圖4是在垂直于圖3方向上觀察的圖3器件浮置柵極疊層的示意性 垂直截面圖5是在覆蓋層形成后圖3的浮置柵極疊層的示意性垂直截面圖； 圖6是在垂直于圖5方向上觀察的圖5的疊層的示意性截面圖； 圖7是采用STI制備的STNOS器件的示意性垂直截面圖； 圖8是在垂直于圖8方向上觀察的圖7器件的示意性垂直截面圖； 圖9和10是制造圖8中的STNOS單元的兩個階段的示意性垂直截 面圖ll是FGfmFET器件的示意性透視圖12到15是在制造圖ll的FGfmFET期間不同階段的示意性垂直 截面圖；以及圖16和17是從垂直方向上觀察的STNOSfmFET器件的示
意性垂直截面圖。
具體實施例方式
根據(jù)本發(fā)明，在第一步驟，提供襯底。在本發(fā)明的實施例中，名 詞"襯底"包括任何在下面的材料或者其上可能或已經(jīng)形成有器件、 電路或層的材料。半導體襯底的例子是摻雜的硅、砷化鎵(GaAs)、 鎵砷磷(GaAsP)、鍺(Ge)或硅鍺(SiGe)。襯底可以包括例如除了 半導體襯底部分之外的二氧化硅或氮化硅。因此，術語襯底也包括-絕緣體上的硅、玻璃上的硅(SOG)、藍寶石上的硅(SOS)和任何材 料上的硅(SOA)。因此，術語襯底用于概括地限定用于作為感興趣的 層或部分的基礎的層。而且，襯底可以是任何其上形成層的基礎，例 如所述層是玻璃或金屬層。而且應指出襯底不需要具有平坦的表面。
下面描述的實施例的存儲器件中的對應的層或特征具有相似的數(shù)字。
如根據(jù)本發(fā)明的存儲器件1的第一實施例，描述了如圖1和2所示意 性示出的浮置柵極晶體管器件。這種裝置的主要特征包括襯底IO，具 有源極和漏極區(qū)域12，形成電荷隧道區(qū)域的間隙14 ("隧道間隙")，導 電浮置柵極16，絕緣區(qū)域18 (IPD)，導電控制柵極20和密封層34，它 是側壁隔離物22的一部分。柵極疊層24包括層I6、 18和20。
所述器件可以參照圖3和4，通過此后描述的方法制備。在第一步 驟中，配置p型硅半導體襯底10，具有采用淺溝隔離(STI)工藝制備 的場氧隔離26。相鄰的隔離部分之間的距離限定了有源硅區(qū)域，其中 放置有具有W和L尺寸的晶體管溝道區(qū)域。如本領域技術人員所知，
鄰近存儲器元件可以存在例如選擇晶體管之類的其它裝置?？商娲模?可以通過例如LOCOS工藝或選擇性外延生長工藝配置其它類型的場隔離。
襯底10的選定部分，比如所述有源硅區(qū)域可以配置有合適的摻雜
分布(即雜質離子注入)以產生n和/或p型阱或包含抗穿通注入和/或 閾值電壓偏移注入的倒轉阱(retrograde wdl)。另外，如果需要，例 如對于特殊的存儲器類型或工作模式，所有以上提到的摻雜區(qū)域可以 包含n型掩埋層，以形成三阱結構。而且，可以在制造方法的這一階段 配置源極和漏極注入，以形成例如掩埋位線。采用本領域技術人員熟 知的工藝可以配置具有需要劑量的合適雜質離子的所有摻雜分布。
在所述襯底10的頂部上，具有例如5-10nm厚度的犧牲硅鍺 (SixGe,—》層28采用選擇性外延生長工藝形成在襯底的暴露的有源硅 部分。優(yōu)選地，層28中的鍺含量(l一x)相對高，因為較高的鍺含量 導致在所述28層的刻蝕期間對硅的較高的選擇性。然而，應注意到， 存在臨界的鍺含量，超過它之后將會出現(xiàn)由于過高的應力積累造成的 有害的層28從襯底10的分離。例如，在J.Appl.Phys. 83 (1998) 171中， 描述了在SixGe"層中存在臨界鍺含量作為該層厚度的函數(shù)。在這個文 獻中，也描述了在犧牲層的頂部配置硅蓋層允許使用更高的鍺含量， 當制備有具有導電浮置柵極器件包括硅時，這可能是有益的。沒有硅 蓋層時，可以分別使用低于30、 35、 40、 50或60%的鍺含量，用于制 備薄于7、 5、 3.5、 2.2或1.5nm的層。
使用用于硅鍺犧牲層28的選擇性生長工藝具有以下優(yōu)勢LPCVD 或濕法沉積等非選擇性沉積技術，因為不需要執(zhí)行圖形化步驟。在這 個方面，應注意到，所述犧牲層將在后面的部分制造工藝中從襯底中 去除，使允許已構建在犧牲層上的部分層和結構的區(qū)域或面積的形成 成為必要，以在所謂的錨點保留到襯底10的物理地附著，從而確保了 器件的完整性。在有益的實施例中，所述硅鍺層28的圖形化與在方法 的隨后階段中執(zhí)行的刻蝕步驟組合，于是減少了工藝步驟的數(shù)量。
如果在制造工藝的這個階段需要層28的圖形化，它可以采用例如 使用來自諸如CF4或SF6的氟離子的反應離子刻蝕(RIE)的各向異性 等離子刻蝕技術完成。而且，也可以采用各項同性濕法刻蝕，以去除 部分犧牲層。
在層28的頂部上，將第一多晶硅層16沉積到優(yōu)選的50到400nm之 間的厚度，其中限定了在工藝的后續(xù)階段的存儲器件的浮置柵極。所
述沉積優(yōu)選地由采用例如硅烷氣氛的化學氣相沉積(CVD)完成。通 過例如向所述硅垸氣氛中添加砷或磷的衍生物，可以在所述多晶硅層
16的沉積期間完成具有砷或磷的多晶硅層16的沉積。可替代地，可以
沉積本征多晶硅層，并且經(jīng)受雜質離子注入工藝。
在可替代的實施例中，浮置柵極可以包括例如包括非晶硅或金屬
的其它導電材料。所述金屬的例子包括TiN和TaSiN，如本領域技術人 員所知，它們能夠采用例如CVD或其它技術沉積。
所述多晶硅層16以狹縫30圖形化，以限定和隔離將成為連接到相 同字線但不同位線的浮置柵極晶體管的層16的那些部分。所述刻蝕可 以通過例如等離子RIE完成。
在下一步，IPD層18形成在所述圖形化的第一多晶硅層16上。所 述IPD層18可以包括諸如采用例如熱生長或LPCVD或等離子增強CVD (PECVD)沉積的二氧化硅之類的絕緣材料。IPD層18優(yōu)選地包括例 如用于ONO復合物層的其它絕緣材料，它們可以采用本領域技術人員 熟知的方法沉積。所述IPD層18可以具有大約10到30nm的厚度。
在實施例中，IPD層18可以包括采用例如LPCVD技術或快速熱化 學氣相沉積(RTCVD)工藝沉積的例如八1203、 Hf02、 HfSixOy、 Zr02 或ZrSixOy的高k材料。包括高k材料的所述IPD層18可以沉積為例如5 到30nm的厚度。應注意到，所需厚度與所述層18的組成成分的實際k 值以及需要的控制柵極到浮置柵極的電容耦合相關，同時與諸如數(shù)據(jù) 保存和可靠性的其它存儲單元的優(yōu)化相關。
在形成IPD層18之后，以例如用于多晶硅層16所描述的特性和方 法沉積第二多晶硅層20。
可替代地，控制柵極可由所述用于浮置柵極16的其它導電材料制備。
在層16、 18和20沉積完成之后，所述層根據(jù)由合適的光致抗蝕劑 或硬掩模限定的圖案進行各向異性刻蝕，以便限定如圖3所示的包括層 16、 18和20的柵極疊層24。硬掩?？梢允抢绺鶕?jù)標準光刻工藝沉積 和圖形化的氮化硅層。疊層24的刻蝕可以使用例如等離子RIE執(zhí)行。 在此例中，所述RIE刻蝕終止于犧牲層28，但是它也可以終止于襯底 10，使得犧牲層28的材料僅留在柵極疊層24和襯底10之間。
在下一步驟中，在所述柵極疊層完成之后，刻蝕并去除剩余在襯
底上的層28的部分，以如圖5和圖6所示打開在柵極疊層24和襯底10之 間的所需隧道間隙14。這可以使用各向同性濕法刻蝕或干法刻蝕技術 完成，它相對于在刻蝕之前暴露或在刻蝕期間將要暴露那部分器件， 選擇性地去除了層28。例如，所述其它襯底部分包括所有所述柵極疊 層24的暴露層，不僅包括浮置柵極層16和控制柵極層24的多晶硅，而 且包括IPD層18的隔離材料。而且，應當注意，在所述刻蝕期間在溝 道區(qū)域位置的襯底體表面材料以及STI 26將暴露，要求也針對這些部 分選擇性地刻蝕。也應當清楚，在存儲器件是更大器件或電路的一部 分的情況，上述的選擇性必須也對所有它們的部分成立。如上所述， 層28針對硅的刻蝕選擇性可以通過例如增加犧牲層28中的鍺含量提 高。優(yōu)選的是采用例如化學等離子CF4 RIE之類的干法刻蝕技術，因 為它具有這種益處，即所使用的化學成分和設備使這個步驟能夠合并 在與所述柵極疊層24的刻蝕相同的工藝步驟中，于是導致了容易和廉 價的工藝實施。
如果已經(jīng)存在，可以在襯底10上形成摻雜區(qū)域，以制備例如如圖 5所示的限定晶體管溝道長度L的自對準輕摻雜漏極(LDD)或中摻雜 漏極(MDD) 32。所述摻雜分布不需要在晶體管溝道的兩邊相同。而 且，也可以根據(jù)需要配置例如漏極和/或源極口袋注入(pocket implants)的其它或另外的摻雜分布。應注意到，這些摻雜步驟可以與 用于形成如果存在在襯底上的外圍電路的現(xiàn)有MOS晶體管需要的步 驟合并，從而節(jié)省工藝成本和時間。所有表現(xiàn)出需要的劑量的合適的 雜質離子的摻雜分布可以通過使用本領域技術人員熟知的現(xiàn)有工藝配 置。
在接下來的步驟中，密封或關閉隧道間隙14，以在后續(xù)的工藝步 驟期間避免填充。例如，所述密封可以通過如圖5中所示的襯底和柵極 疊層24上的覆蓋層34的沉積實現(xiàn)。為了減少工藝步驟，密封步驟可以 與圖1中所示的偏移隔離物22的形成相合并。在那種情況，所述隔離物 22可以通過首先沉積具有IPD層18厚度量級厚度的PECVD二氧化硅層
34制備。然后，將PECVD氮化硅層沉積為例如30-100nm的厚度，以在 等離子體回蝕到例如襯底上的停止層后，形成隔離物22的本體。所述 密封和偏移隔離物形成的結果在圖l中示出。相反地，單層密封隔離物 可以由回蝕的30-100nm厚的PECVD氧化硅覆蓋層的沉積形成?？商娲?地，或者當不需要偏移隔離物時，例如前述的高k材料的其它材料，或 者沉積工藝可以用于密封間隙14。
接下來，隔離物22可以作為用于例如采用己知工藝的高摻雜漏極 (HDD)雜質離子注入的偏移隔離物，從而形成如圖l中所示的源極 和漏極區(qū)域。
為了完成器件的前端工藝，采用本領域技術人員熟知的例如硅 化，為例如源極區(qū)域12和控制柵極20的選定的暴露硅區(qū)域配置導電層 38。接下來，使用標準的后端工藝，以完成包含非易失性存儲器件的電路。
當與具有氧化硅隧道區(qū)域的現(xiàn)有器件相比時，根據(jù)第一實施例的 器件將顯著地降低工作電壓。當考慮到不同的k值和隧道氧化物的隧道
勢壘以及隧道間隙時，可以估計降低的工作電壓的值。用于隧道間隙 的較高的勢壘使能降低隧道層的厚度，以得到標準的工業(yè)保存時間。
例如，現(xiàn)有浮置柵極晶體管器件的9nm厚的氧化硅隧道電介質可 以由6mn厚的間隙代替。假設IPD層的相對介電常數(shù)kn^為3.9， IPD層 厚度t，為15mn，控制柵極和浮置柵極之間的面積A,為124(T141^2，則 控制柵極和浮置柵極Ccc之間的電容值為k^DAl/tipd是2》10-"F。進一 步假設晶體管溝道長度L為0.2)im，浮置柵極和襯底之間的電容值CcR 為ktrA2/ttr，其中A2-W'L為4'10-"m-2。對于kt尸3.9和厚度tt產9nm的氧化 物隧道區(qū)域，CcR為1.5'10"F，而對于kt尸1.0和厚度tt產6nm的隧道間隙， CcK為0.59J(T，。忽略其它寄生電容，由Cccj/(Ccc+CdO給出的控制柵 極耦合因子(a)對于現(xiàn)有的隧道電介質計算為0.65，而對隧道間隙計 算為0.S3。因此，在這個例子中，得到了大約20%的耦合因子的提高， 這可以轉換成控制電壓類似的降低，由此提高了器件的可縮性。
在另一實施例中，當控制柵極和浮置柵極之間的重疊面積增大 時，控制柵極電壓可以進一步降低到由隧道間隙導致的電壓之外。例
如，這可以通過使用例如在文獻WO 03/096431 Al的實施例中所描^ 的偏移隔離物實現(xiàn)。
在根據(jù)本發(fā)明的非易失性存儲器件的另一實施例中，描述了電荷 捕獲晶體管器件(STNOS)。它類似SONOS晶體管器件，區(qū)別在于 SONOS器件中的隧道氧化物由STNOS器件中的隧道間隙代替。這個例 子揭示了本發(fā)明并不限于浮置柵極晶體管器件的制造。而且，盡管這 種STNOS晶體管是在預先配置的襯底上制備的，其上具有所述用于圖 l的浮置柵極晶體管的場氧，本實施例中的STNOS晶體管是結合自對 準STI制備，它的優(yōu)點通過下面的描述將變得明顯。自對準STI也能夠
與根據(jù)本發(fā)明的浮置柵極器件的制造聯(lián)合使用。
根據(jù)本發(fā)明的STNOS器件的主要部件在圖7和8中示意性地示出， 其中描述這種器件放置于襯底110上，并且在場氧化物STI 126之間。 所述部件包括源極和漏極區(qū)域112，源極和漏極延伸132，隧道間隙114， 氮化硅電荷捕獲層116，以及頂部上氧化硅電介質層118用于將電荷捕 獲層116從導電控制柵極120中分離和絕緣。薄層134、部分側臂隔離物 122從邊上密封所述隧道間隙114。因此相對于現(xiàn)有的圖1的浮置柵極晶 體管，電荷捕獲層116已經(jīng)代替了導電浮置柵極16，并且氧化硅絕緣層 118實現(xiàn)了圖1中IPD層18的作用。另外注意到圖7中的電荷捕獲層116 比圖1中的浮置柵極層16薄，這降低了存儲器件的整體高度以及由此導 致的襯底上的形貌，這將有益于存儲器件完成后的處理。
在圖7和8中描述和表示的器件可以通過根據(jù)本發(fā)明的方法制備。 如根據(jù)下面的描述將顯而易見的那樣，所述方法的一些步驟與用于制 備圖l的浮置柵極晶體管的相應步驟具有很強的相似性。因此，將僅詳 細描述顯著不同的工藝步驟或者那些用于描述新的層或特征形成的內 容。
參考圖7到10，如用于第一例子的浮置柵極器件所描述的那樣， 在襯底110上配置犧牲硅鍺層128，所述襯底至少在其部分表面上沒有 配置場氧化物隔離，而且可能將其整個硅表面暴露。所述犧牲層具有 小于10nm的厚度，但是優(yōu)選地，如圖9和10所示，厚度在l到5nm之間。
接下來，在包括氮化硅層116的層128的頂部制備疊層125，接著
制備氧化硅絕緣層118和多晶硅層119。如本領域技術人員所知，完整
的疊層例如可以使用CVD技術沉積。氮化硅電荷捕獲層116可以例如 具有約6nm的厚度，并且氧化硅絕緣層116可以具有8nm的厚度。層119 可以沉積到50nm厚。
在一個替代的實施例中，如果在層116或例如在它與層118的界面 處的電荷捕獲是可能的，層116和118可以由其它絕緣材料制備。也可 以使用能夠捕獲電荷且包含在單層或疊層形式的其它絕緣材料或它們 的混合物。在一個實施例中，絕緣層118可以按照用于第一實施例中的 浮置柵極晶體管的IPD層所描述的那樣制備。
在下一步驟中，采用例如等離子RIE和圖形化的光致抗蝕劑或氮 化硅硬掩模130刻蝕疊層125，由此刻蝕向下進行到襯底110的硅，以形 成如圖9所示的溝槽131。在這個例子中，也使用所述刻蝕步驟以在不 需要的位置去除犧牲層128， g卩，例如在錨區(qū)域，在那里STNOS晶體 管將被物理地支撐并附著到襯底IIO。
使用包括化學機械拋光(CMP)和硬掩模130的任意去除的STI 工藝，用場氧化物填充空的溝槽131，以如圖10所示地暴露出第一多晶 硅層119和所得到的STI 126。
下一步，將第二CVD多晶硅層133沉積到這樣的厚度，即當加上 多晶硅層119的厚度后，總的多晶硅層厚度等于適合于控制柵極形成的 多晶硅層120的厚度。結果在圖10中示出。
在工藝的這點上，圖10中的層119和133—起作為層120，所述層 120與圖4中的浮置柵極晶體管的第二多晶硅層20相對應。因此，從此 的STNOS的前端工藝的進行與在圖4到6中描述的用于第一實施例的 浮置柵極晶體管的工藝相類似。簡言之，這意味著在向下刻蝕疊層124 到襯底110之后，形成源極和漏極延伸132，將隧道間隙114刻蝕開，并 且形成具有偏移隔離物122的密封層134。然后，配置源極和漏極112 以及其它摻雜分布。最后，配置硅化物層138以完成前端工藝。使用在 本例中描述的工藝，得到了如圖7和8中示出的包括隧道間隙的STNOS 器件，然而它在也在晶體管溝道有源區(qū)域和隧道間隙114以及位置140 處的STI126之間具有光滑的邊界。這提高了器件的可靠性。自對準工
藝的另一優(yōu)點是可以得到更高密度的存儲器陣列。
根據(jù)本發(fā)明并如圖ll所述的浮置柵極鰭狀場效應晶體管
(FGfmFET) 201提供了第三實施例。與前述的實施例之間的差別是 隧道間隙214并沒有完全水平的位于襯底210之上，因為由隧道間隙214 包圍的有源硅213在層211的表面上形成脊。在本應用的上下文中，認 為有源區(qū)域213是襯底的一部分，并且包括隧道間隙214的電荷隧道區(qū) 域也布置在襯底和電荷存儲區(qū)域216之間。這種如圖11中所示的器件可 以根據(jù)本發(fā)明制備，如此后參照圖12到15所描述。首先，為在氧化硅 層211上具有厚度例如50nm的晶體硅層213的絕緣體上的硅(SOI)襯 底210配置例如氮化硅的合適的硬掩模215，所述硬掩模215采用例如光 學或電子束光刻形成圖形。接下來，使用例如等離子RIE刻蝕所述晶 體管層213以限定將成為圖12中所示的FGfinFET器件的鰭狀有源硅區(qū) 域213。去除留在鰭213頂部的硬掩模215部分，但是在其它實施例中， 它們也可以留在原地，并在后來的階段去除。應當指出，在所述留下 的硬掩模部分215下的鰭213的有源硅不同于鰭213垂直邊上的有源硅， 因為它們具有不同的硅晶向，這可能導致后續(xù)步驟中，例如在后面段 落中描述的犧牲層的形成期間的不同。而且，由于例如不同的電荷載 流子遷移率，沿著一個FGfmFET的晶體管溝道中的不同晶向，可以出 現(xiàn)不同的電學行為。
如圖13所示，采用選擇性的外延生長工藝在鰭213上生長例如硅 鍺的犧牲層228。然而，如第一實施例中所描述，也可以使用替代的沉 積技術。在實施例中可以在整個襯底上沉積硅鍺層。本領域的技術人 員將能夠選擇沉積方法，使得附著于鰭213的晶體硅的層215的部分將 結晶，而在襯底210的氧化硅層211的頂部上，它將是非晶態(tài)的。這層 228的所述非晶態(tài)部分可以使用濕法或干法刻蝕技術，相對于層228的 結晶部分選擇性地去除。
然后，使用例如圖13和14所示的各向異性等離子RIE沉積和圖形 化CVD多晶硅層216，以形成FGfmFET的浮置柵極。為了提高層216 的導電性，采用已知的工藝用合適的雜質離子注入摻雜它。摻雜可以 在層216的刻蝕之前或之后進行。如在本發(fā)明的其它例子中所述，層216
可以包括注入金屬或金屬的合金之類的其它合適的材料。
在下一步驟中，如用于在本發(fā)明的第一實施例中的相應的層描述
的那樣沉積IPD層218。 IPD層可以是例如蒸汽(steam growth)生長的 氧化硅/PECVD氮化硅和蒸汽生長的氧化硅的交替堆疊，它的總厚度 例如為15nm。在替代實施例中，IPD層可以由其它實施例中所描述的 高k材料構成。
使用與用于第一多晶硅層216相同的沉積工藝，沉積其中將限定 控制柵極的第二多晶硅層220，其厚度優(yōu)選地在50nm到150nm之間。 完成包括層216、 218和220的柵極疊層224之后的結果在圖14中示出。 注意到，當柵極疊層224如圖13中所示圍繞有源硅鰭213時，它并不一 直平行于襯底。因此，隧道間隙214也不是處處平行于襯底。接下來， 采用各向異性等離子RIE刻蝕刻蝕柵極疊層224，停止在有源硅鰭213 或犧牲層228和層211上，如圖14所示。應注意到，圖14是圖11的 FGfinFET在有源硅鰭213位置處，相對垂直于所述鰭211的延伸方向的 垂直截面圖。因此，沿著鰭211的延伸方向的所有材料或層都沒有表示 出。在替代的實施例中，按照本發(fā)明的第一實施例所描述的進行刻蝕， 但是不限于那些?？梢允褂盟械哪鼙３謭D14所描述的柵極形貌不變， 并且對在刻蝕期間暴露或將要暴露的襯底的所有材料和組成有選擇性 的刻蝕工藝。
隧道間隙214可以通過選擇性刻蝕柵極疊層刻蝕后留下的犧牲層 228部分而打開，它或者僅存在于有源硅鰭213和柵極疊層224之間，或 者在整個有源硅鰭213之上。應注意，如圖11所示，所述層228的剩余 部分圍繞鰭213，由于前述截面圖的原因，它不是直接可見的。優(yōu)選的 用于去除層228的所述剩余部分的方法是通過在本發(fā)明的第一實施例
中描述的干法刻蝕技術。根據(jù)圖ll，這是明顯的，即刻蝕不需要在所 述柵極疊層224和鰭213之間的拐角附近進行，因為它基本上沿著鰭213 延伸的方向從柵極疊層224的邊上進行。
現(xiàn)在可以使用本領域技術人員熟知的技術配置LDD或MDD摻雜 區(qū)域232和/或摻雜分布。在一個實施例中，在打開隧道間隙214之前配 置這些摻雜分布的這些或部分。
為了避免在隨后的處理中填充隧道間隙214，如本發(fā)明的第一實 施例中所描述的那樣采用工藝將其密封。密封步驟可以與偏移隔離物
形成相合并，它可以由沉積覆蓋的具有合適厚度的TEOS基氧化硅層， 之后采用根據(jù)標準刻蝕工藝的各向異性刻蝕以得到圖15所述的隔離物 222來制備。應注意，盡管沒有示出，在本實施例中，如圖11所示，所 述隔離物222向下延伸到絕緣體211的表面，不僅覆蓋鰭213的頂部，也 覆蓋它的邊，因此密封了整個隧道間隙214。在另一實施例中，可以使 用現(xiàn)有的包括例如氧化硅和氮化硅的雙層偏移隔離物。
接下來，使用雜質離子注入以提高控制柵極層220的電導率，并 在有源硅鰭213內形成源極和漏極區(qū)域212。
最后，通過沉積使用現(xiàn)有硅化工藝形成的硅化物層238完成前端 工藝。
在第四實施例中，可以制備例如示意性地在圖16和17所示的電荷 捕獲fmFET301。所述器件包括圍繞在包括電荷捕獲層316的隧道間隙 314周圍的柵極疊層324，將所述層316從導電控制柵極層320中分離的 絕緣層318。如對于本發(fā)明STNOS器件所描述的那樣，層316可以例如 包括氮化硅，而層318可以包括氧化硅，以形成STNOSfmFET。
所述STNOSfinFET器件可以根據(jù)類似用于制備FGfinFET的工藝 制備。由包括有源硅鰭313的SOI襯底開始，生長例如硅鍺的犧牲層 328。接下來，沉積氮化硅層316、氧化硅層318和多晶硅層320。從此， 工藝按照用于FGfinFET的所描述的進行，從由層316、 318、 320限定 的柵極疊層的刻蝕開始，到硅化物層338結束。
盡管參考某些實施例示出和描述了本發(fā)明的非易失性存儲器件， 本領域的技術人員將能夠設計和制備等效物和變型。本發(fā)明包括所有 這些等同和變型，而且本發(fā)明僅由權利要求所限制。
權利要求
1.一種非易失性存儲器件(1，101，201，301)，包括襯底(10，110，210，310)，包括電荷存儲區(qū)域的第一層(16，116，216，316)，和包括具有間隙的電荷隧道區(qū)域的第二層(14，114，214，314)，所述第二層配置在所述襯底和所述第一層之間。
2、 根據(jù)權利要求1所述的非易失性存儲器件(l， 101， 201， 301)， 其特征在于，所述間隙延伸通過整個電荷隧道區(qū)域。
3、 根據(jù)權利要求1或2所述的非易失性存儲器件(1， 101， 201， 301)，其特征在于，所述間隙包括氣體或液體。
4、 根據(jù)權利要求1所述的非易失性存儲器件(l， 101， 201， 301)， 其特征在于，所述第一層(16， 116， 216， 316)包括導電材料。
5、 根據(jù)權利要求1所述的非易失性存儲器件(l， 101， 201， 301)， 其特征在于，所述第一層(16， 116， 216， 316)包括電絕緣材料。
6、 一種制造非易失性存儲器件(1， 101， 201， 301)的方法， 所述方法包括以下步驟配置襯底(10， 110， 210， 310)，在襯底的 第一選定部分上沉積犧牲層(28， 128， 228， 328)，在所述犧牲層的 第一選定部分上形成包括具有電荷存儲區(qū)域的第一層(16， 116， 216， 316)的疊層(24， 124， 224， 314)，并且選擇性地去除所述犧牲層的 第二選定部分，由此在所述第一層和襯底之間形成間隙。
7、 根據(jù)權利要求6所述的方法，其特征在于，所述犧牲層(28， 128， 228， 328)包括硅和鍺。 '
8、 根據(jù)權利要求6或7所述的方法，其特征在于，所述方法還包 括密封所述間隙的步驟。
9、 根據(jù)權利要求8所述的方法，其特征在于，所述非易失存儲器 件包括晶體管，并且密封所述間隙的步驟包括形成與所述疊層(24， 124， 224， 324)相鄰的偏移隔離物(22， 122， 222， 322)，所述偏移隔離物用于密封所述間隙和定義所述晶體管的源極和漏極雜質注入 (12， 112， 212， 312)的限定。
10、 根據(jù)權利要求7所述的方法，其特征在于，在密封步驟完成 之前用氣體或液體填充所述間隙。
11、 一種具有嵌入式非易失性存儲器的設備，所述非易失性存儲器包括根據(jù)權利要求1到5中任一項所述的器件(1， 101， 201， 301)。
12、 一種具有獨立的非易失性存儲器的設備，所述獨立的非易失 性存儲器包括根據(jù)權利要求1到5中任一項所述的器件(1， 101， 201， 301)。
全文摘要
提供一種在隧道電介質層(14，114，214，314)內具有間隙的非易失性存儲器件(1，101，201，301)及其制造方法。所述器件在襯底(10，110，210，310)頂部具有疊層，所述疊層包括具有間隙(14，114，214，314)的電荷隧道層，電荷存儲層(16，116，216，316)，控制柵極層(20，120，220，320)和在電荷存儲層和控制柵極之間的絕緣層(18，118，218，220)。制造通過在部分襯底上沉積犧牲層(28，128，228，328)進行，所述襯底上形成包括電荷存儲層、絕緣層和控制柵極層的疊層(24，124，224，324)。隨后，去除犧牲層的選定部分，由此在電荷存儲區(qū)域和襯底之間形成間隙。所述間隙通過沉積密封層(34，134，234，334)保護，以避免另外的處理。這種器件具有降低的工作電壓，并且在現(xiàn)有的半導體工藝中可以容易地實現(xiàn)它的制造。
文檔編號H01L27/115GK101375373SQ200680052818
公開日2009年2月25日 申請日期2006年12月11日 優(yōu)先權日2005年12月15日
發(fā)明者羅伯圖斯·T·F·范沙吉克, 邁克爾·J·范杜里恩 申請人:Nxp股份有限公司