專利名稱：形成具有不同絕緣側(cè)壁隔離物的存儲(chǔ)器電路的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及形成存儲(chǔ)器電路的方法。
技術(shù)背景集成電路的制造涉及在襯底上形成導(dǎo)電線。此類導(dǎo)電線用于連接到裝置組件或與裝 置組件連接。 一種類型的集成電路是存儲(chǔ)器電路。存儲(chǔ)器電路通常包含存儲(chǔ)器陣列電路 區(qū)域，其中嚴(yán)格按照光刻或其它處理所允許而制造存儲(chǔ)裝置以便節(jié)省晶片空間。存儲(chǔ)器 電路通常還包含外圍電路，其中間距要求不如在存儲(chǔ)器陣列中那樣最重要。因此在許多 情況下，外圍電路區(qū)域中的裝置相對(duì)于存儲(chǔ)器陣列電路區(qū)域中的裝置通常間隔得更遠(yuǎn)。晶體管柵極線通常用于存儲(chǔ)器電路和外圍電路中。此類線通常包含使晶體管柵極線 的側(cè)部電絕緣的側(cè)壁隔離物。通常通過在襯底上形成絕緣材料層并對(duì)所述層進(jìn)行各向異 性蝕刻以在晶體管柵極線的側(cè)壁附近留下空間，來提供此類隔離物。隔離物在存儲(chǔ)器陣列內(nèi)的橫向?qū)挾入S著鄰近的晶體管柵極線之間的距離減小而持 續(xù)變薄。此外，在一些情況下，例如單晶硅等外延半導(dǎo)電材料從下伏的襯底材料處生長， 作為存儲(chǔ)器陣列區(qū)域內(nèi)以及外圍電路區(qū)域中形成的晶體管的源極/漏極區(qū)的一部分。這種 生長通常經(jīng)優(yōu)化以用于存儲(chǔ)器陣列電路性能，且要求相對(duì)于外圍電路修改工藝，以在外 圍電路陣列中實(shí)現(xiàn)所需的操作電路。此外，隔離物寬度在存儲(chǔ)器陣列電路區(qū)域內(nèi)的減小不合需要地導(dǎo)致隔離物與晶體管 柵極之間的寄生電容增加。這可能不利地影響個(gè)別晶體管的速度和/或其它性能特征。通 過減小一對(duì)導(dǎo)體之間的電介質(zhì)的厚度和/或通過增加此類導(dǎo)體之間的介電材料的介電常 數(shù)"k"，而使寄生電容增加或最大化。將需要開發(fā)另外的方法，其實(shí)現(xiàn)以與在外圍電路 區(qū)域內(nèi)形成此類隔離物不同或分離的方式，優(yōu)化存儲(chǔ)器陣列電路區(qū)域內(nèi)的晶體管柵極線 上的經(jīng)各向異性蝕刻的隔離物寬度。雖然本發(fā)明的動(dòng)機(jī)在于解決上文識(shí)別的問題，但其絕不限于此。本發(fā)明僅受以書面 形式表達(dá)的所附權(quán)利要求書限制，而不解釋性地或另外限定性地參考說明書，且符合等 效物的原則。 發(fā)明內(nèi)容本發(fā)明包含形成存儲(chǔ)器電路的方法。在一個(gè)實(shí)施方案中，提供襯底，其具有存儲(chǔ)器陣列電路區(qū)域和外圍電路區(qū)域。所述存儲(chǔ)器陣列電路區(qū)域包括具有第一最小線間距的晶 體管柵極線。所述外圍電路區(qū)域包括具有第二最小線間距的晶體管柵極線，所述第二最 小線間距大于所述第一最小線間距。在所述存儲(chǔ)器陣列區(qū)域內(nèi)的所述晶體管柵極線中的 個(gè)別者的相對(duì)側(cè)壁上形成各向異性蝕刻的絕緣側(cè)壁隔離物之前，在所述外圍電路區(qū)域內(nèi) 的所述晶體管柵極線中的個(gè)別者的相對(duì)側(cè)壁上形成各向異性蝕刻的絕緣側(cè)壁隔離物。在一個(gè)實(shí)施方案中，在外圍電路區(qū)域內(nèi)的晶體管柵極線上而不在存儲(chǔ)器陣列電路區(qū) 域內(nèi)的晶體管柵極線之間的空間內(nèi)形成各向異性蝕刻的絕緣側(cè)壁隔離物的同時(shí)，掩蔽存 儲(chǔ)器陣列電路區(qū)域內(nèi)的晶體管柵極線之間的所述空間。并且，在存儲(chǔ)器陣列電路區(qū)域內(nèi) 的晶體管柵極線上而不在外圍電路區(qū)域內(nèi)的晶體管柵極線之間的空間內(nèi)形成各向異性 蝕刻的絕緣側(cè)壁隔離物的同時(shí)，掩蔽外圍電路區(qū)域內(nèi)的晶體管柵極線之間的所述空間。在一個(gè)實(shí)施方案中，在存儲(chǔ)器陣列電路區(qū)域內(nèi)的晶體管柵極線之間的空間內(nèi)，而不 在外圍電路區(qū)域內(nèi)的晶體管柵極線之間的空間內(nèi)，形成包括外延生長的半導(dǎo)電材料的升 高源極/漏極區(qū)。在一個(gè)實(shí)施方案中，在存儲(chǔ)器陣列電路區(qū)域和外圍電路區(qū)域內(nèi)的晶體管柵極線上形 成第一絕緣隔離物材料。在第一絕緣隔離物材料上以及存儲(chǔ)器陣列電路區(qū)域和外圍電路 區(qū)域內(nèi)的晶體管柵極線上形成第二絕緣隔離物材料?？上鄬?duì)于第一絕緣隔離物材料選擇 性地蝕刻第二絕緣隔離物材料。第二絕緣隔離物材料填充存儲(chǔ)器陣列電路區(qū)域內(nèi)的晶體 管柵極線之間的空間，而不填充外圍電路區(qū)域內(nèi)的晶體管柵極線之間的空間。相對(duì)于第 一絕緣隔離物材料選擇性地各向異性蝕刻第二絕緣隔離物材料，以在外圍電路區(qū)域內(nèi)的 所述晶體管柵極線中的個(gè)別者的相對(duì)側(cè)壁上有效地形成絕緣側(cè)壁隔離物。在外圍電路區(qū) 域內(nèi)形成側(cè)壁隔離物之后，相對(duì)于存儲(chǔ)器陣列電路區(qū)域內(nèi)的第一絕緣隔離物材料選擇性 地蝕刻第二絕緣隔離物材料，同時(shí)掩蔽外圍電路區(qū)域內(nèi)的所述側(cè)壁隔離物。各向異性蝕 刻第一絕緣隔離物材料，以在存儲(chǔ)器陣列電路區(qū)域內(nèi)的所述晶體管柵極線中的個(gè)別者的 相對(duì)側(cè)壁上有效地形成絕緣側(cè)壁隔離物。涵蓋其它方面和實(shí)施方案。


下文參看以下附圖描述本發(fā)明的優(yōu)選實(shí)施例。圖1是根據(jù)本發(fā)明的一方面的處理中的襯底片段的圖解描繪。圖2是圖1所描繪的步驟之后的處理步驟時(shí)圖1襯底片段的視圖。圖3是圖2所描繪的步驟之后的處理步驟時(shí)圖2襯底片段的視圖。圖4是圖3所描繪的步驟之后的處理步驟時(shí)圖3襯底片段的視圖。 圖5是圖4所描繪的步驟之后的處理步驟時(shí)圖4襯底片段的視圖。 圖6是圖5所描繪的步驟之后的處理步驟時(shí)圖5襯底片段的視圖。 圖7是圖6所描繪的步驟之后的處理步驟時(shí)圖6襯底片段的視圖。 圖8是圖7所描繪的步驟之后的處理步驟時(shí)圖7襯底片段的視圖。 圖9是圖8所描繪的步驟之后的處理步驟時(shí)圖8襯底片段的視圖。 圖IO是圖9所描繪的步驟之后的處理步驟時(shí)圖9襯底片段的視圖。 圖11是圖IO所描繪的步驟之后的處理步驟時(shí)圖IO襯底片段的視圖。 圖12是根據(jù)本發(fā)明各方面的襯底處理的視圖。 圖13是說明本發(fā)明的示范性應(yīng)用的計(jì)算機(jī)的圖解視圖。 圖14是展示圖15計(jì)算機(jī)的母板的特定特征的框圖。 圖15是根據(jù)本發(fā)明的示范性方面的電子系統(tǒng)的高級(jí)框圖。 圖16是根據(jù)本發(fā)明的一方面的示范性電子系統(tǒng)的簡化框圖。
具體實(shí)施方式
參看圖l-16描述形成存儲(chǔ)器電路的各種方法的示范性優(yōu)選實(shí)施例。參看圖1，處理 中的半導(dǎo)體晶片片段一般以參考標(biāo)號(hào)IO指示且包含半導(dǎo)電襯底12。在本文件的上下文 中，術(shù)語"半導(dǎo)體襯底"或"半導(dǎo)電襯底"定義為表示包括半導(dǎo)電材料的任何構(gòu)造，包 含(但不限于)例如半導(dǎo)電晶片的塊狀半導(dǎo)電材料(以單獨(dú)或其上包括其它材料的組合 件的形式)和半導(dǎo)電材料層(以單獨(dú)或包括其它材料的組合件的形式)。術(shù)語"襯底" 是指任何支撐結(jié)構(gòu)，包含(但不限于)上文描述的半導(dǎo)電襯底。襯底12的示范性優(yōu)選 半導(dǎo)電材料是塊狀單晶硅，但當(dāng)然涵蓋其它襯底，例如絕緣體上半導(dǎo)體襯底。所說明的襯底12包含存儲(chǔ)器陣列電路區(qū)域14和外圍電路區(qū)域16。在一個(gè)優(yōu)選實(shí)施 方案中，所制造的存儲(chǔ)器電路包括DRAM電路。存儲(chǔ)器陣列電路區(qū)域描繪為包括具有 第一最小線間距Di的某多個(gè)晶體管柵極線15。外圍電路區(qū)域描繪為包括具有第二最小 線間距D2的某多個(gè)晶體管柵極線17，第二最小線間距D2大于第一最小線間距D"當(dāng) 代處理中的典型線間距Di為780埃，且當(dāng)然預(yù)期在下一代處理中會(huì)減小。針對(duì)當(dāng)代Di 780埃線間距的示范性D2線間距為1,500埃到2,000埃。可認(rèn)為個(gè)別晶體管柵極線15和 17具有側(cè)壁19。所說明的晶體管柵極線15和17描繪為形成在柵極介電層18上，例如具有20埃到 70埃的厚度的二氧化硅上。僅舉例來說，柵極線15和17還描繪為包括導(dǎo)電摻雜的半導(dǎo)電材料區(qū)20(即，多晶硅)、較大導(dǎo)電性區(qū)22(即，耐火金屬和耐火金屬硅化物中的一 者或兩者)和上覆絕緣罩24 (即，氮化硅和二氧化硅中的一者或兩者)。形成所描繪的 晶體管柵極線構(gòu)造15和17的示范性優(yōu)選方式是通過光刻圖案化和蝕刻，但當(dāng)然涵蓋不 管是現(xiàn)有還是仍待開發(fā)的任何其它方式。在一個(gè)示范性優(yōu)選實(shí)施例中，進(jìn)行本發(fā)明的處 理所相對(duì)的晶體管柵極線沒有浮動(dòng)?xùn)艠O，且(例如)其中所描繪的柵極線包括由層20 和22形成的單一導(dǎo)電物質(zhì)。圖1的襯底優(yōu)選經(jīng)受源極/漏極再氧化，且在優(yōu)選實(shí)施例中進(jìn)一步經(jīng)受各種導(dǎo)電性修 改植入。此類植入和其它處理僅是示范性和優(yōu)選的，且除非在分析中的權(quán)利要求中明確 陳述，否則不構(gòu)成本發(fā)明的一部分。通常且優(yōu)選的是，存儲(chǔ)器陣列電路晶體管制造為包 括n溝道裝置，其中外圍電路區(qū)域制造為包括n溝道與p溝道裝置的組合。在一個(gè)優(yōu)選 實(shí)施方案中，圖1的襯底可經(jīng)受毯覆式Ldd植入，例如示范性劑量為1 X 1012離子/ 平方厘米的砷的植入。此外在一個(gè)優(yōu)選實(shí)施例中，可在n溝道裝置中通過掩蔽p溝道裝 置來實(shí)行圖l襯底的p型暈圈植入，且所述p型暈圈植入進(jìn)一步可能包含使用示范性劑 量為1 X 1014離子/平方厘米的砷的另一LDD植入，以優(yōu)化n溝道裝置。在這之后或之 前，可能針對(duì)p溝道裝置實(shí)行類似的處理。明確地說，在實(shí)行p溝道裝置的含磷或砷的 植入以形成暈圈區(qū)的同時(shí)，可能掩蔽n溝道裝置，且也許還進(jìn)行含硼植入以優(yōu)化p溝道 裝置的Ldd區(qū)。參看圖2，在存儲(chǔ)器陣列電路區(qū)域14內(nèi)的晶體管柵極線15上和外圍電路區(qū)域16內(nèi) 的晶體管柵極線17上形成第一絕緣隔離物材料30。這在存儲(chǔ)器陣列電路區(qū)域14內(nèi)的晶 體管柵極線15之間留下空間31，且在外圍電路區(qū)域16內(nèi)的晶體管柵極線17之間留下 空間33。示范性優(yōu)選材料包含氮化硅、氧化鋁和氧化鉿中的至少一者，且當(dāng)然包含其混 合物和/或多層。隔離物材料30的示范性優(yōu)選厚度范圍為50埃到(優(yōu)選)不大于最小間 距D,的三分之一。參看圖3，已在第一絕緣隔離物材料30上以及存儲(chǔ)器陣列電路區(qū)域14內(nèi)的晶體管 柵極線15上和外圍電路區(qū)域16內(nèi)的晶體管柵極線17上形成第二絕緣隔離物材料32。 可有利地相對(duì)于第一絕緣隔離物材料30選擇性地蝕刻第二絕緣隔離物材料32。其中(例 如)，第一隔離物材料30包括氮化硅、氧化鋁和氧化鉿的任一者或組合，示范性優(yōu)選材 料32為未摻雜的二氧化硅。在本文獻(xiàn)的上下文中，"未摻雜的二氧化硅"界定具有不大 于一個(gè)原子百分比的硼和磷的一者或組合的二氧化硅材料。沉積未摻雜的二氧化硅32 的優(yōu)選方式是利用四乙基原硅酸鹽(TEOS)，且因此所沉積的二氧化硅不會(huì)致密(至少 在工藝中的此時(shí))以有助于進(jìn)行隨后待描述的優(yōu)選選擇性濕蝕刻。在本文獻(xiàn)的上下文中，"未致密"的未摻雜二氧化硅層在小于70(TC的溫度下沉積，且只要其隨后不暴露于至 少70(TC的溫度便保持"未致密"。在所描繪的優(yōu)選實(shí)施例中，第二絕緣隔離物材料32 沉積到一厚度以有效地填充存儲(chǔ)器陣列電路區(qū)域14內(nèi)的晶體管柵極線15之間的空間 31，但不填充外圍電路區(qū)域16內(nèi)的晶體管柵極線17之間的空間33。僅舉例來說，材料 32的示范性優(yōu)選厚度為100埃到500埃。參看圖4，已相對(duì)于第一絕緣隔離物材料30選擇性地各向異性蝕刻第二絕緣隔離物 材料32，以在外圍電路區(qū)域16內(nèi)的晶體管柵極線17中的個(gè)別者的相對(duì)側(cè)壁19上有效 地形成絕緣側(cè)壁隔離物34。示范性優(yōu)選蝕刻化學(xué)處理包含C4F8、 CF4和Ar，用于氮化 硅上所接收的二氧化硅材料。在本文獻(xiàn)的上下文中，選擇性蝕刻要求以至少2:1的去除 速率相對(duì)于另一材料而去除一種材料。參看圖5，已掩蔽外圍電路區(qū)域16內(nèi)的側(cè)壁隔離物34。這優(yōu)選通過利用掩蔽外圍 電路區(qū)域16內(nèi)的晶體管柵極線17之間的空間33的掩蔽層36，并進(jìn)一步優(yōu)選地利用掩 蔽整個(gè)外圍電路區(qū)域16的掩蔽層36來實(shí)行。示范性優(yōu)選材料為光致抗蝕劑，但當(dāng)然也 涵蓋其它材料。參看圖6，已相對(duì)于存儲(chǔ)器陣列電路區(qū)域14內(nèi)的第一絕緣隔離物材料30選擇性地 蝕刻第二絕緣隔離物材料32 (未圖示)，同時(shí)掩蔽外圍電路區(qū)域16內(nèi)的材料32的側(cè)壁 隔離物34。優(yōu)選的蝕刻方式包括濕蝕刻，例如在周圍壓力下以及2(TC到IO(TC的溫度范 圍下利用經(jīng)緩沖的氧化物或稀釋的HF蝕刻化學(xué)處理，其中隔離物材料30包括未摻雜的 二氧化硅，且隔離物材料32包括氮化硅。優(yōu)選如上文所述，且在隔離物材料包括未摻 雜的二氧化硅的情況下，其最優(yōu)選不致密，或直到如圖6中所描繪蝕刻第二絕緣隔離物 材料之后才會(huì)致密。參看圖7，已各向異性蝕刻第一絕緣隔離物材料30以在存儲(chǔ)器陣列電路區(qū)域14內(nèi) 的晶體管柵極線15中的個(gè)別者的相對(duì)側(cè)壁19上有效地形成絕緣側(cè)壁隔離物40。此類各 向異性蝕刻(在材料30包括氮化硅的情況下)的示范性優(yōu)選蝕刻化學(xué)處理包含多步驟 蝕刻工藝中使用Ar、 CF4、 CH2F2、 CHF3和02的多步驟蝕刻。圖7還描繪從襯底12上 蝕刻?hào)艠O介電層18的暴露部分，以有效地暴露存儲(chǔ)器陣列電路區(qū)域14內(nèi)的半導(dǎo)體襯底 12的半導(dǎo)電材料。在所描繪且最優(yōu)選的實(shí)例中，外圍電路區(qū)域16內(nèi)的絕緣側(cè)壁隔離物 34具有最大寬度W2，其大于存儲(chǔ)器陣列電路區(qū)域14內(nèi)的絕緣側(cè)壁隔離物40的最大寬 度W"參看圖8，己從襯底10去除掩蔽材料36 (未圖示)。在本發(fā)明的一個(gè)方面，本發(fā)明包含在存儲(chǔ)器陣列電路區(qū)域內(nèi)的晶體管柵極線中的個(gè)別者的相對(duì)側(cè)壁上形成各向異性蝕刻的絕緣側(cè)壁隔離物之前，在外圍電路區(qū)域內(nèi)的晶體 管柵極線中的個(gè)別者的相對(duì)側(cè)壁上形成各向異性蝕刻的絕緣側(cè)壁隔離物。上述處理是且 僅是實(shí)行該操作的一種示范性方式，且當(dāng)然涵蓋任何其它實(shí)行該操作的方式，包含以后 開發(fā)的方法。此外， 一種根據(jù)本發(fā)明一個(gè)方面且不依賴于處理次序的形成存儲(chǔ)器電路的方法包含 在外圍電路區(qū)域內(nèi)的晶體管柵極線上而不在存儲(chǔ)器陣列電路區(qū)域內(nèi)的晶體管柵極線之 間的空間內(nèi)形成各向異性蝕刻的絕緣側(cè)壁隔離物的同時(shí)，掩蔽存儲(chǔ)器陣列電路區(qū)域內(nèi)的 晶體管柵極線之間的空間。舉例來說，圖4描繪進(jìn)行該操作的一個(gè)此類示范性方式。此 外，繼續(xù)根據(jù)本發(fā)明的此方面，在存儲(chǔ)器陣列電路區(qū)域內(nèi)的晶體管柵極線上而不在外圍 電路區(qū)域內(nèi)的晶體管柵極線之間的空間內(nèi)形成各向異性蝕刻的絕緣側(cè)壁隔離物的同時(shí)， 掩蔽外圍電路區(qū)域內(nèi)的晶體管柵極線之間的空間。僅舉例來說，圖7描繪進(jìn)行該操作的 一個(gè)此類方式。此外，上述優(yōu)選處理在外圍電路區(qū)域內(nèi)實(shí)行掩蔽之前實(shí)行存儲(chǔ)器陣列電 路區(qū)域內(nèi)的掩蔽。然而，本發(fā)明的各方面還包含在形成所描繪的隔離物的過程中在存儲(chǔ) 器陣列電路區(qū)域內(nèi)實(shí)行掩蔽之前實(shí)行外圍電路區(qū)域內(nèi)的掩蔽。舉例來說，且僅舉例來說， 可能在形成隔離物34之前形成所描繪的各向異性蝕刻的隔離物40。此外且無論如何在所描繪的優(yōu)選實(shí)施例中，在蝕刻以在外圍電路區(qū)域內(nèi)形成隔離物 的同時(shí)在存儲(chǔ)器陣列電路區(qū)域內(nèi)實(shí)行的掩蔽是掩蔽存儲(chǔ)器陣列電路區(qū)域內(nèi)的晶體管柵 極線之間的所有空間。此外在一個(gè)示范性優(yōu)選實(shí)施例中，在各向異性蝕刻以在存儲(chǔ)器區(qū) 域電路區(qū)域內(nèi)形成絕緣側(cè)壁隔離物的同時(shí)在外圍電路區(qū)域內(nèi)實(shí)行的掩蔽是掩蔽外圍電 路區(qū)域內(nèi)的晶體管柵極線之間的所有空間。此外，在一個(gè)示范性優(yōu)選實(shí)施例中，存儲(chǔ)器陣列電路區(qū)域內(nèi)的掩蔽包括使用一層 (即，層32)作為掩模，從所述層各向異性蝕刻外圍電路區(qū)域中的絕緣側(cè)壁隔離物，并 且在一個(gè)實(shí)施方案中，使用一層(即，層30)作為掩模，從所述層各向異性蝕刻存儲(chǔ)器陣列電路區(qū)域中的絕緣側(cè)壁隔離物。此外，在上述示范性實(shí)施例中，存儲(chǔ)器陣列電路區(qū)域內(nèi)的掩蔽沒有使用光致抗蝕劑， 且在一個(gè)實(shí)施方案中，外圍電路區(qū)域內(nèi)的掩蔽使用光致抗蝕劑。隨后可能發(fā)生處理，借此在鄰近于至少存儲(chǔ)器陣列電路區(qū)域內(nèi)的絕緣側(cè)壁隔離物處 形成外延生長的半導(dǎo)電材料。舉例來說，且僅舉例來說，上文描述和描繪的蝕刻和隔離 物形成序列產(chǎn)生圖8，其中存儲(chǔ)器陣列電路區(qū)域14內(nèi)的襯底12的半導(dǎo)電材料向外暴露， 且外圍電路區(qū)域16內(nèi)的襯底12的半導(dǎo)電材料用材料30和18覆蓋。在一個(gè)優(yōu)選實(shí)施方 案中，可有利地利用此方式在鄰近于存儲(chǔ)器陣列電路區(qū)域14內(nèi)的絕緣側(cè)壁隔離物40處外延生長半導(dǎo)電材料，而不在鄰近于外圍電路區(qū)域16內(nèi)的絕緣側(cè)壁隔離物36處外延生 長半導(dǎo)電材料。舉例來說，在此實(shí)例中，圖8的襯底優(yōu)選在外延半導(dǎo)電材料生長之前經(jīng) 受清潔步驟，例如在27'C的溫度和大氣壓力下暴露于HF溶液持續(xù)不足60秒。示范性 HF溶液為水與水中49重量百分比HF溶液的100:1容積比。參看圖9，已由半導(dǎo)體襯底12的半導(dǎo)電材料生長外延半導(dǎo)電材料44。 一個(gè)示范性 優(yōu)選材料是外延生長的單晶硅，其中開始生長此單晶硅的下伏材料包括單晶硅。當(dāng)然涵 蓋其它半導(dǎo)電材料，舉例來說，且僅舉例來說，鎵與硅的合金。當(dāng)然還預(yù)期除硅以外的 材料。來自下伏襯底的材料44的示范性厚度為200埃到600埃。生長單晶硅的此外延 半導(dǎo)電材料44的示范性方法包括任何基于硅垸的選擇性外延生長。參看圖10，已從外圍電路區(qū)域16蝕刻暴露的材料30并接著蝕刻暴露的材料18。參看圖11，已實(shí)行適宜的植入摻雜以針對(duì)陣列和外圍電路形成所需的最高植入劑量 源極/漏極區(qū)45。這可能通過掩蔽和/或植入步驟的任何組合，且以在外圍電路區(qū)域中制 造典型p溝道裝置和n溝道裝置以及在其下方摻雜材料44和襯底材料的任何示范性次 序來實(shí)行。此外，此類形成和植入及掩蔽可能相對(duì)于源極/漏極區(qū)域上材料30和18的優(yōu) 選去除以任何次序發(fā)生。在形成存儲(chǔ)器電路的一個(gè)示范性優(yōu)選方法中，舉例來說，且如上所述僅舉例來說， 本發(fā)明一方面預(yù)期在存儲(chǔ)器陣列電路區(qū)域內(nèi)的晶體管柵極線之間的空間31內(nèi)，而不在 外圍電路區(qū)域內(nèi)的晶體管柵極線之間的空間33內(nèi)，形成包括外延生長的半導(dǎo)電材料的 升高源極/漏極區(qū)，例如圖9所示。在一個(gè)示范性且優(yōu)選的實(shí)施方案(并如圖所示)中，. 外延生長的半導(dǎo)電材料在至少一個(gè)橫截面(例如，圖9中描繪的橫截面)中跨越存儲(chǔ)器 陣列電路區(qū)域內(nèi)的晶體管柵極線之間的空間(即，空間31)。本發(fā)明的各方面包含獨(dú)立 于隔離物形成而制造此外延生長的半導(dǎo)電材料，以及獨(dú)立于外延半導(dǎo)電材料生長而如上 所述制造隔離物。本發(fā)明的各方面還包含將不同隔離物材料形成為與另一者相比具有相 同、較高或較低的"k"電容值，如技術(shù)人員可能選擇和進(jìn)行優(yōu)化的。上述示范性植入 可在掩蔽或不掩蔽的情況下在任何時(shí)間實(shí)行，如技術(shù)人員將了解。僅舉例來說，且并非 以限制的方式，如上所述的處理整體上或部分地可能實(shí)現(xiàn)各種晶體管的寄生電容的減 小，并改進(jìn)速度性能以實(shí)現(xiàn)給定的開/關(guān)電流目標(biāo)。優(yōu)選處理還可能實(shí)現(xiàn)在存儲(chǔ)器陣列電 路區(qū)域中或外圍電路區(qū)域內(nèi)選擇性地形成外延硅。此外，這可用于相對(duì)于外圍電路區(qū)域 而優(yōu)化存儲(chǔ)器陣列電路區(qū)域內(nèi)的隔離物寬度。此外，僅舉例來說，較厚的外圍電路區(qū)域 隔離物間距實(shí)現(xiàn)源極/漏極植入進(jìn)一步遠(yuǎn)離外圍溝道，并且p+接觸件可具有處于其下方 的較深源極/漏極結(jié)。圖12描繪并入到DRAM存儲(chǔ)器單元中的晶體管柵極線15中的一者。外延半導(dǎo)電 材料44包括DRAM存儲(chǔ)器晶體管90的源極/漏極區(qū)。源極/漏極區(qū)中的一者電連接存儲(chǔ) 裝置150，且源極/漏極區(qū)中的另一者電連接到位線152。存儲(chǔ)裝置150可包括任何適宜 的裝置，包含(例如)電容器。位線152可包括任何適宜的構(gòu)造。特征/晶體管90可認(rèn) 為是集成電路(例如剛剛描述的DRAM集成電路)的一部分。圖13大體上以舉例的方式而不是限制的方式說明根據(jù)本發(fā)明一方面的計(jì)算機(jī)系統(tǒng) 400的一實(shí)施例。計(jì)算機(jī)系統(tǒng)400包含監(jiān)視器401或其它通信輸出裝置、鍵盤402或其 它通信輸入裝置，以及母板404。母板404可承載微處理器406或其它數(shù)據(jù)處理單元以 及至少一個(gè)存儲(chǔ)器裝置408。存儲(chǔ)器裝置408可包括上文描述的本發(fā)明的各個(gè)方面，包 含(例如)字線、位線和DRAM單位單元中的一者或一者以上。存儲(chǔ)器裝置408可包 括存儲(chǔ)器單元陣列，且此陣列可與尋址電路耦合以便存取陣列中的個(gè)別存儲(chǔ)器單元。此 外，存儲(chǔ)器單元陣列可耦合到讀取電路以便從存儲(chǔ)器單元讀取數(shù)據(jù)。可利用尋址和讀取 電路在存儲(chǔ)器裝置408與處理器406之間傳達(dá)信息。這在圖14所示的母板404的框圖 中說明。在此框圖中，將尋址電路說明為410且將讀取電路說明為412。在本發(fā)明的特定方面，存儲(chǔ)器裝置408可對(duì)應(yīng)于存儲(chǔ)器模塊。舉例來說，在利用本 發(fā)明教示的實(shí)施方案中可使用單列直插內(nèi)存儲(chǔ)器模塊(SIMM)和雙列直插內(nèi)存儲(chǔ)器模 塊(DIMM)。存儲(chǔ)器裝置可被并入到提供對(duì)裝置的存儲(chǔ)器單元進(jìn)行讀取和寫入的不同方 法的多種設(shè)計(jì)中的任一者中。 一種此類方法是頁模式操作。DRAM中的頁模式操作由存 取存儲(chǔ)器單元陣列的行和隨機(jī)存取所述陣列的不同列的方法界定。存儲(chǔ)在行與列相交處 的數(shù)據(jù)可在所述列被存取的同時(shí)被讀取和輸出。一種替代類型的裝置是擴(kuò)展式數(shù)據(jù)輸出(EDO)存儲(chǔ)器，其允許所尋址的列已關(guān)閉 之后存儲(chǔ)在存儲(chǔ)器陣列地址處的數(shù)據(jù)可用作輸出。此存儲(chǔ)器可通過允許較短的存取信號(hào) 而不縮短存儲(chǔ)器輸出數(shù)據(jù)在存儲(chǔ)器總線上可用的時(shí)間來增加一些通信速度。其它替代類 型的裝置(僅舉例來說)包含SDRAM 、 DDR SDRAM 、 SLDRAM 、 VRAM和直接RDRAM ， 以及例如SRAM或快閃存儲(chǔ)器等其它裝置。圖15說明本發(fā)明的示范性電子系統(tǒng)700的各個(gè)實(shí)施例的高級(jí)組織的簡化框圖。系 統(tǒng)700可對(duì)應(yīng)于(例如)計(jì)算機(jī)系統(tǒng)、處理控制系統(tǒng)或使用處理器和相關(guān)聯(lián)的存儲(chǔ)器的 任何其它系統(tǒng)。電子系統(tǒng)700具有功能元件，包含處理器或算術(shù)/邏輯單元(ALU) 702、 控制單元704、存儲(chǔ)器裝置單元706和輸入/輸出(I/O)裝置708。通常，電子系統(tǒng)700 將具有一組本地指令，其指定處理器702將對(duì)數(shù)據(jù)執(zhí)行的操作和處理器702、存儲(chǔ)器裝 置單元706與I/O裝置708之間的其它交互。控制單元704通過連續(xù)循環(huán)通過一組操作而協(xié)調(diào)處理器702、存儲(chǔ)器裝置706與I/O裝置708的所有操作，所述組操作促使從存 儲(chǔ)器裝置706獲取指令并執(zhí)行指令。在各個(gè)實(shí)施例中，存儲(chǔ)器裝置706包含(但不限于) 隨機(jī)存取存儲(chǔ)器(RAM)裝置、只讀存儲(chǔ)器(ROM)裝置，和例如軟盤驅(qū)動(dòng)器和緊密 盤CD-ROM驅(qū)動(dòng)器的外圍裝置。所屬領(lǐng)域的一般技術(shù)人員在閱讀和理解本發(fā)明之后將 了解，根據(jù)本發(fā)明的各方面，所說明的電子組件中的任一者能夠經(jīng)制造成包含DRAM 單元、字線和位線。圖16是示范性電子系統(tǒng)800的各個(gè)實(shí)施例的高級(jí)組織的簡化框圖。系統(tǒng)800包含 存儲(chǔ)器裝置802，其具有存儲(chǔ)器單元陣列804、地址解碼器806、行存取電路808、列存 取電路810、用于控制操作的讀取/寫入控制電路812，以及輸入/輸出電路814。存儲(chǔ)器 裝置802進(jìn)一步包含功率電路816和傳感器820，例如用于確定存儲(chǔ)器單元處于低閾值 導(dǎo)電狀態(tài)還是高閾值非導(dǎo)電狀態(tài)的電流傳感器。所說明的功率電路816包含電源電路 880、用于提供參考電壓的電路882、用于向第一字線提供脈沖的電路884、用于向第二 字線提供脈沖的電路886，以及用于向位線提供脈沖的電路888。系統(tǒng)800還包含處理 器822或用于存儲(chǔ)器存取的存儲(chǔ)器控制器。存儲(chǔ)器裝置802通過布線或金屬化線從處理器822接收控制信號(hào)824。存儲(chǔ)器裝置 802用于存儲(chǔ)經(jīng)由I/O線存取的數(shù)據(jù)。所屬領(lǐng)域的技術(shù)人員將了解，可提供額外電路和 控制信號(hào)，且存儲(chǔ)器裝置802已經(jīng)過簡化以幫助關(guān)注于本發(fā)明。處理器822或存儲(chǔ)器裝 置802中的至少一者可包含本發(fā)明中先前描述的類型的DRAM單元。本發(fā)明的各種所說明的系統(tǒng)旨在提供對(duì)本發(fā)明的電路和結(jié)構(gòu)的各種應(yīng)用的大體理 解，且不旨在用作對(duì)根據(jù)本發(fā)明各方面使用存儲(chǔ)器單元的電子系統(tǒng)的所有元件和特征的 完全描述。所屬領(lǐng)域的一般技術(shù)人員將了解，可在單一封裝處理單元中，或甚至在單一 半導(dǎo)體芯片上制造各種電子系統(tǒng)，以便縮短處理器與存儲(chǔ)器裝置之間的通信時(shí)間。存儲(chǔ)器單元、字線和位線的應(yīng)用可包含用于存儲(chǔ)器模塊、裝置驅(qū)動(dòng)器、功率模塊、 通信調(diào)制解調(diào)器、處理器模塊和專用模塊中的電子系統(tǒng)，且可包含多層、多芯片模塊。 此電路可進(jìn)一步為例如時(shí)鐘、電視、手機(jī)、個(gè)人計(jì)算機(jī)、汽車、工業(yè)控制系統(tǒng)、飛機(jī)等 多種電子系統(tǒng)的子組件。
權(quán)利要求
1.一種形成存儲(chǔ)器電路的方法，其包括提供襯底，所述襯底具有存儲(chǔ)器陣列電路區(qū)域和外圍電路區(qū)域，所述存儲(chǔ)器陣列電路區(qū)域包括具有第一最小線間距的晶體管柵極線，所述外圍電路區(qū)域包括具有第二最小線間距的晶體管柵極線，所述第二最小線間距大于所述第一最小線間距；以及在所述存儲(chǔ)器陣列區(qū)域內(nèi)的所述晶體管柵極線中的個(gè)別者的相對(duì)側(cè)壁上形成各向異性蝕刻的絕緣側(cè)壁隔離物之前，在所述外圍電路區(qū)域內(nèi)的所述晶體管柵極線中的個(gè)別者的相對(duì)側(cè)壁上形成各向異性蝕刻的絕緣側(cè)壁隔離物。
2. 根據(jù)權(quán)利要求1所述的方法，其中所述存儲(chǔ)器電路包括DRAM電路。
3. 根據(jù)權(quán)利要求1所述的方法，其中所述存儲(chǔ)器陣列電路區(qū)域內(nèi)的所述晶體管柵極線 沒有浮動(dòng)?xùn)艠O。
4. 根據(jù)權(quán)利要求1所述的方法，其中所述存儲(chǔ)器陣列電路區(qū)域內(nèi)的所述絕緣側(cè)壁隔離 物包括氮化硅、氧化鋁和氧化鉿中的至少一者。
5. 根據(jù)權(quán)利要求1所述的方法，其中所述外圍電路區(qū)域內(nèi)的所述絕緣側(cè)壁隔離物包括 未摻雜的二氧化硅。
6. 根據(jù)權(quán)利要求5所述的方法，其中所述存儲(chǔ)器陣列電路區(qū)域內(nèi)的所述絕緣側(cè)壁隔離 物包括氮化硅、氧化鋁和氧化鉿中的至少一者。
7. 根據(jù)權(quán)利要求1所述的方法，其中所述外圍電路區(qū)域內(nèi)的所述絕緣側(cè)壁隔離物具有 最大寬度，所述最大寬度大于所述存儲(chǔ)器陣列電路區(qū)域內(nèi)的所述絕緣側(cè)壁隔離物的 最大寬度。
8. 根據(jù)權(quán)利要求1所述的方法，其包括在所述外圍電路區(qū)域內(nèi)形成所述絕緣側(cè)壁隔離 物并在所述存儲(chǔ)器陣列電路區(qū)域內(nèi)形成所述絕緣側(cè)壁隔離物之后，在鄰近于所述存 儲(chǔ)器陣列電路區(qū)域內(nèi)的所述絕緣側(cè)壁隔離物處外延生長半導(dǎo)電材料。
9. 根據(jù)權(quán)利要求1所述的方法，其包括在所述外圍電路區(qū)域內(nèi)形成所述絕緣側(cè)壁隔離 物并在所述存儲(chǔ)器陣列電路區(qū)域內(nèi)形成所述絕緣側(cè)壁隔離物之后，在鄰近于所述存 儲(chǔ)器陣列電路區(qū)域內(nèi)的所述絕緣側(cè)壁隔離物處外延生長半導(dǎo)電材料，而不在鄰近于 所述外圍電路區(qū)域內(nèi)的所述絕緣側(cè)壁隔離物處外延生長半導(dǎo)電材料。
10. —種形成存儲(chǔ)器電路的方法，其包括提供襯底，所述襯底具有存儲(chǔ)器陣列電路區(qū)域和外圍電路區(qū)域，所述存儲(chǔ)器陣列電路區(qū)域包括具有第一最小線間距的晶體管柵極線，所述外圍電路區(qū)域包括具有第 二最小線間距的晶體管柵極線，所述第二最小線間距大于所述第一最小線間距；在所述外圍電路區(qū)域內(nèi)的所述晶體管柵極線上而不在所述存儲(chǔ)器陣列電路區(qū)域 內(nèi)的所述晶體管柵極線之間的空間內(nèi)形成各向異性蝕刻的絕緣側(cè)壁隔離物的同時(shí)， 掩蔽所述存儲(chǔ)器陣列電路區(qū)域內(nèi)的所述晶體管柵極線之間的所述空間；以及在所述存儲(chǔ)器陣列電路區(qū)域內(nèi)的所述晶體管柵極線上而不在所述外圍電路區(qū)域 內(nèi)的所述晶體管柵極線之間的空間內(nèi)形成各向異性蝕刻的絕緣側(cè)壁隔離物的同時(shí)， 掩蔽所述外圍電路區(qū)域內(nèi)的所述晶體管柵極線之間的所述空間。
11. 根據(jù)權(quán)利要求10所述的方法，其中所述存儲(chǔ)器陣列電路區(qū)域內(nèi)的所述掩蔽包括使 用一從其中各向異性蝕刻所述外圍電路區(qū)域中的所述絕緣側(cè)壁隔離物的層作為掩模。
12. 根據(jù)權(quán)利要求IO所述的方法，其中所述存儲(chǔ)器陣列電路區(qū)域內(nèi)的所述掩蔽包括 使用一從其中各向異性蝕刻所述外圍電路區(qū)域中的所述絕緣側(cè)壁隔離物的層作為 掩模；以及使用一從其中所述層各向異性蝕刻所述存儲(chǔ)器陣列電路區(qū)域中的所述絕 緣側(cè)壁隔離物的層作為掩模。
13. 根據(jù)權(quán)利要求IO所述的方法，其中所述存儲(chǔ)器陣列電路區(qū)域內(nèi)的所述掩蔽在所述 外圍電路區(qū)域內(nèi)的所述掩蔽之前發(fā)生。
14. 根據(jù)權(quán)利要求IO所述的方法，其中所述外圍電路區(qū)域內(nèi)的所述掩蔽在所述存儲(chǔ)器 陣列電路區(qū)域內(nèi)的所述掩蔽之前發(fā)生。
15. 根據(jù)權(quán)利要求IO所述的方法，其中所述外圍電路區(qū)域內(nèi)的所述絕緣側(cè)壁隔離物具 有最大寬度，所述最大寬度大于所述存儲(chǔ)器陣列電路區(qū)域內(nèi)的所述絕緣側(cè)壁隔離物 的最大寬度。
16. —種形成存儲(chǔ)器電路的方法，其包括提供襯底，所述襯底具有存儲(chǔ)器陣列電路區(qū)域和外圍電路區(qū)域，所述存儲(chǔ)器陣列 電路區(qū)域包括具有第一最小線間距的晶體管柵極線，所述外圍電路區(qū)域包括具有第 二最小線間距的晶體管柵極線，所述第二最小線間距大于所述第一最小線間距；在所述存儲(chǔ)器陣列電路區(qū)域和所述外圍電路區(qū)域內(nèi)的所述晶體管柵極線上形成 第一絕緣隔離物材料；在所述第一絕緣隔離物材料上以及所述存儲(chǔ)器陣列電路區(qū)域和所述外圍電路區(qū) 域內(nèi)的所述晶體管柵極線上形成第二絕緣隔離物材料，所述第二絕緣隔離物材料可 相對(duì)于所述第一絕緣隔離物材料選擇性地蝕刻，所述第二絕緣隔離物材料填充所述存儲(chǔ)器陣列電路區(qū)域內(nèi)的所述晶體管柵極線之間的空間，而不填充所述外圍電路區(qū) 域內(nèi)的所述晶體管柵極線之間的空間；相對(duì)于所述第一絕緣隔離物材料選擇性地各向異性蝕刻所述第二絕緣隔離物材 料，以在所述外圍電路區(qū)域內(nèi)的所述晶體管柵極線中的個(gè)別者的相對(duì)側(cè)壁上有效地 形成絕緣側(cè)壁隔離物；在所述外圍電路區(qū)域內(nèi)形成所述側(cè)壁隔離物之后，相對(duì)于所述存儲(chǔ)器陣列電路區(qū) 域內(nèi)的所述第一絕緣隔離物材料選擇性地蝕刻所述第二絕緣隔離物材料，同時(shí)掩蔽 所述外圍電路區(qū)域內(nèi)的所述側(cè)壁隔離物；以及各向異性蝕刻所述第一絕緣隔離物材料，以在所述存儲(chǔ)器陣列電路區(qū)域內(nèi)的所述 晶體管柵極線中的個(gè)別者的相對(duì)側(cè)壁上有效地形成絕緣側(cè)壁隔離物。
17. 根據(jù)權(quán)利要求16所述的方法，其中所述第一絕緣隔離物材料包括氮化硅、氧化鋁 和氧化鉿中的至少一者。
18. —種形成存儲(chǔ)器電路的方法，其包括提供襯底，所述襯底具有存儲(chǔ)器陣列電路區(qū)域和外圍電路區(qū)域，所述存儲(chǔ)器陣列 電路區(qū)域包括具有第一最小線間距的晶體管柵極線，所述外圍電路區(qū)域包括具有第 二最小線間距的晶體管柵極線，所述第二最小線間距大于所述第一最小線間距；以 及在所述存儲(chǔ)器陣列電路區(qū)域內(nèi)的所述晶體管柵極線之間的空間內(nèi)而不在所述外 圍電路區(qū)域內(nèi)的所述晶體管柵極線之間的空間內(nèi)，形成包括外延生長的半導(dǎo)電材料 的升高源極/漏極區(qū)。
19. 根據(jù)權(quán)利要求18所述的方法，其中所述外延生長的半導(dǎo)電材料在至少一個(gè)橫截面 中跨越所述存儲(chǔ)器陣列電路區(qū)域內(nèi)的所述晶體管柵極線之間的所述空間。
20. 根據(jù)權(quán)利要求18所述的方法，其中所述存儲(chǔ)器電路包括DRAM電路。
21. 根據(jù)權(quán)利要求18所述的方法，其中所述存儲(chǔ)器陣列電路區(qū)域內(nèi)的所述晶體管柵極 線沒有浮動(dòng)?xùn)艠O。
22. 根據(jù)權(quán)利要求18所述的方法，其中，所述外延生長的半導(dǎo)電材料在至少一個(gè)橫截面中跨越所述存儲(chǔ)器陣列電路區(qū)域 內(nèi)的所述晶體管柵極線之間的所述空間；且 所述存儲(chǔ)器電路包括DRAM電路。
全文摘要
本發(fā)明包含形成存儲(chǔ)器電路的方法。在一個(gè)實(shí)施方案中，提供襯底(12)，其具有存儲(chǔ)器陣列電路區(qū)域(14)和外圍電路區(qū)域(16)。所述存儲(chǔ)器陣列電路區(qū)域包括具有第一最小線間距(D1)的晶體管柵極線(15)。所述外圍電路區(qū)域包括具有第二最小線間距(D2)的晶體管柵極線(17)，所述第二最小線間距大于所述第一最小線間距。在所述存儲(chǔ)器陣列區(qū)域內(nèi)的所述晶體管柵極線中的個(gè)別者的相對(duì)側(cè)壁上形成各向異性蝕刻的絕緣側(cè)壁隔離物(40)之前，在所述外圍電路區(qū)域內(nèi)的所述晶體管柵極線中的個(gè)別者的相對(duì)側(cè)壁上形成各向異性蝕刻的絕緣側(cè)壁隔離物(34)。涵蓋其它方面和實(shí)施方案。
文檔編號(hào)H01L27/108GK101238559SQ200680028574
公開日2008年8月6日 申請(qǐng)日期2006年7月13日 優(yōu)先權(quán)日2005年8月2日
發(fā)明者史蒂夫·科爾, 庫諾·R·派瑞克, 蘇拉吉·馬修 申請(qǐng)人:美光科技公司