專利名稱:一種隔離區(qū)、半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域：
，具體來說，涉及一種隔離區(qū)、半導(dǎo)體器件及其形成方法。
背景技術(shù)：
當(dāng)前，形成半導(dǎo)體器件的方法包括首先，如圖I和圖2所示，在半導(dǎo)體基底10上形成有源區(qū)20和環(huán)繞所述有源區(qū)20的隔離區(qū)12 ;隨后，如圖3和圖4所示，形成柵堆疊結(jié)構(gòu)(所述柵堆疊結(jié)構(gòu)包括柵介質(zhì)層22，形成于所述柵介質(zhì)層22上的柵極24以及環(huán)繞所述柵介質(zhì)層22和所述柵極24的側(cè)墻26，實(shí)踐中，所述柵極上還形成有蓋層，所述蓋層通常為氮化硅，可防止所述柵極在操作過程中受損傷，為描述方便，本文件內(nèi)的文字和附圖中，不 再標(biāo)示所述蓋層)，所述柵堆疊結(jié)構(gòu)形成于所述有源區(qū)20上并延伸至所述隔離區(qū)12 ;再后，如圖5和圖6所示，以所述柵堆疊結(jié)構(gòu)和所述隔離區(qū)12為掩膜，去除所述有源區(qū)20內(nèi)部分厚度的所述半導(dǎo)體基底10，以形成凹槽30 ;最后，在所述凹槽30中生成半導(dǎo)體材料，以填充所述凹槽30，形成源漏區(qū)。
然而，如圖7至圖9所示，實(shí)踐中發(fā)現(xiàn)，在所述源漏區(qū)32和所述隔離區(qū)12的交界處，形成有縫隙34 ;繼而，如圖10至圖12所示，使得后續(xù)在所述源漏區(qū)32上形成接觸區(qū)36(如金屬硅化物層)時(shí)，所述接觸區(qū)36易經(jīng)所述縫隙34而到達(dá)結(jié)區(qū)，進(jìn)而導(dǎo)致漏電。

發(fā)明內(nèi)容
為了解決上述問題，本發(fā)明提供了一種半導(dǎo)體器件及其形成方法，利于減少漏電。
本發(fā)明提供的一種隔離區(qū)，所述隔離區(qū)包括第一凹槽和填充所述第一凹槽的絕緣層，所述第一凹槽嵌于半導(dǎo)體基底中，所述第一凹槽包括第一側(cè)壁、底壁和由所述底壁延伸并接于所述第一側(cè)壁的第二側(cè)壁，其中，所述第一側(cè)壁與所述半導(dǎo)體基底的法線間的夾角大于標(biāo)準(zhǔn)值。
可選地，所述第一側(cè)壁與所述半導(dǎo)體基底的法線間的夾角為5 20°。
可選地，在垂直于所述半導(dǎo)體基底的任一剖面上，所述第二側(cè)壁與所述第一側(cè)壁接于第一接點(diǎn)和第二接點(diǎn)，由所述第一接點(diǎn)至所述第二接點(diǎn)，所述第二側(cè)壁與所述半導(dǎo)體基底的法線間的夾角增大。
一種半導(dǎo)體器件，所述半導(dǎo)體器件包含上述的隔離區(qū)，所述半導(dǎo)體器件還包括源漏區(qū)，所述源漏區(qū)包括第二凹槽和填充所述第二凹槽的半導(dǎo)體層，其中，所述第二凹槽與所述第一側(cè)壁和第二側(cè)壁之間夾有所述半導(dǎo)體基底材料。
可選地，所述半導(dǎo)體基底材料為Si時(shí)，對(duì)于PMOS器件，所述半導(dǎo)體層為SigGex ；對(duì)于NMOS器件，所述半導(dǎo)體層為Si : C。
一種隔離區(qū)的形成方法，包括
在半導(dǎo)體基底上形成第一溝槽，所述第一溝槽的側(cè)壁與所述半導(dǎo)體基底的法線間的夾角大于標(biāo)準(zhǔn)值；[0012]在所述側(cè)壁上形成掩膜，利用所述掩膜在半導(dǎo)體基底上形成第二溝槽；
形成絕緣層，以填充所述第一溝槽和所述第二溝槽。
可選地，所述側(cè)壁與所述半導(dǎo)體基底的法線間的夾角為5° 20°。
可選地，在形成所述絕緣層之前，還包括對(duì)所述第二溝槽執(zhí)行刻蝕操作，以擴(kuò)大所述第二溝槽。
一種半導(dǎo)體器件的形成方法，包括
以上述的方法形成所述隔離區(qū)，所述隔離區(qū)用以間隔有源區(qū)；
在所述半導(dǎo)體基底上形成柵堆疊結(jié)構(gòu)，所述柵堆疊結(jié)構(gòu)貫穿所述有源區(qū)并延伸至 所述隔離區(qū)；
以所述柵堆疊結(jié)構(gòu)和所述隔離區(qū)為掩膜，在所述有源區(qū)內(nèi)形成第三溝槽；
在所述第三溝槽中填充半導(dǎo)體層，以形成源漏區(qū)。
可選地，所述半導(dǎo)體基底材料為Si時(shí)，對(duì)于PMOS器件，所述半導(dǎo)體層為SigGex ；對(duì)于NMOS器件，所述半導(dǎo)體層為Si : C。
與現(xiàn)有技術(shù)相比，采用本發(fā)明提供的技術(shù)方案具有如下優(yōu)點(diǎn)
通過增大所述第一側(cè)壁(即，第一溝槽的側(cè)壁)與所述半導(dǎo)體基底的法線間的夾角，可在所述隔離區(qū)的開口面積相同的前提下，使嵌入的所述隔離區(qū)的橫截面積小于所述開口面積；而在后續(xù)步驟中，是以所述隔離區(qū)的開口為掩膜形成源漏區(qū)的，且在形成用以承載源漏區(qū)材料的槽時(shí)，采用各向異性刻蝕工藝，使得在所述隔離區(qū)的開口處，接于所述隔離區(qū)的所述有源區(qū)被去除，而在平行于所述半導(dǎo)體基底的任一截面上，由于所述隔離區(qū)橫截面積減小，接于所述隔離區(qū)的所述有源區(qū)將不再被去除，即，嵌入的所述隔離區(qū)仍接于所述有源區(qū)材料(即所述半導(dǎo)體基底材料)，換言之，在所述槽和所述隔離區(qū)之間殘留有所述半導(dǎo)體基底材料，即，所述槽的各壁均為所述半導(dǎo)體基底材料(其中，由于所述槽和所述隔離區(qū)之間殘留有所述半導(dǎo)體基底材料，而使靠近所述隔離區(qū)的所述槽的側(cè)壁由所述隔離區(qū)材料變更為所述半導(dǎo)體基底材料)，再在所述槽中以所述半導(dǎo)體基底材料為籽晶生長源漏區(qū)材料(所述半導(dǎo)體基底材料為Si時(shí)，對(duì)于PMOS器件，所述半導(dǎo)體層為SigGex ;對(duì)于NMOS器件，所述半導(dǎo)體層為Si:C時(shí)，利于減少在形成的所述源漏區(qū)與所述隔離區(qū)的交界處形成縫隙的可能性；進(jìn)而，由于縫隙的減少，還可在所述槽中形成所述源漏區(qū)材料時(shí)減少應(yīng)力損失;
通過在垂直于所述半導(dǎo)體基底的任一剖面上，由所述第一接點(diǎn)至所述第二接點(diǎn)，所述第二側(cè)壁與所述半導(dǎo)體基底的法線間的夾角增大，利于擴(kuò)大由所述第二側(cè)壁限定的區(qū)域的橫截面積，繼而，利用所述絕緣層填充所述區(qū)域進(jìn)而形成所述隔離區(qū)時(shí)，利于增強(qiáng)隔離效果；或者，通過在形成所述絕緣層之前，對(duì)所述第二溝槽執(zhí)行刻蝕操作，以擴(kuò)大所述第二溝槽，可增加所述第二溝槽的橫截面積，繼而，以所述絕緣層填充所述第二溝槽時(shí)，利于增強(qiáng)隔離效果。


下列各剖視圖均為沿對(duì)應(yīng)的俯視圖中給出的剖線(AA’、BB’ )切割已形成的結(jié)構(gòu)
后獲得。
圖I和圖2所不為現(xiàn)有技術(shù)中形成有源區(qū)后的結(jié)構(gòu)不意圖；[0027]圖3和圖4所示為現(xiàn)有技術(shù)中形成柵堆疊結(jié)構(gòu)后的結(jié)構(gòu)示意圖；
圖5和圖6所示為現(xiàn)有技術(shù)中形成凹槽后的結(jié)構(gòu)示意圖；
圖7至圖9所示為現(xiàn)有技術(shù)中形成源漏區(qū)后的結(jié)構(gòu)示意圖；
圖10至圖12所示為現(xiàn)有技術(shù)中形成接觸區(qū)后的結(jié)構(gòu)示意圖；
圖13所示為本發(fā)明隔離區(qū)第一實(shí)施例的結(jié)構(gòu)示意圖；
圖14所示為本發(fā)明隔離區(qū)第二實(shí)施例的結(jié)構(gòu)示意圖；
圖15所示為本發(fā)明半導(dǎo)體器件實(shí)施例的結(jié)構(gòu)示意圖；
圖16所示為本發(fā)明隔離區(qū)的形成方法第一實(shí)施例中形成第一溝槽后的結(jié)構(gòu)示意圖；
圖17所示為本發(fā)明隔離區(qū)的形成方法第一實(shí)施例中形成第二溝槽后的結(jié)構(gòu)示意圖；
圖18所示為本發(fā)明隔離區(qū)的形成方法第二實(shí)施例中形成第二溝槽后的結(jié)構(gòu)示意圖；
圖19所示為本發(fā)明隔離區(qū)的形成方法第一實(shí)施例中形成絕緣層后的結(jié)構(gòu)示意圖；
圖20所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中形成隔離區(qū)后的結(jié)構(gòu)示意圖；
圖21所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中形成柵堆疊結(jié)構(gòu)后的結(jié)構(gòu)示意圖；
圖22所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中形成第三溝槽后的結(jié)構(gòu)示意圖；
圖23所示為本發(fā)明半導(dǎo)體器件的形成方法實(shí)施例中形成半導(dǎo)體層后的結(jié)構(gòu)示意圖。
具體實(shí)施方式
下文的公開提供了許多不同的實(shí)施例或例子用來實(shí)現(xiàn)本發(fā)明提供的技術(shù)方案。雖然下文中對(duì)特定例子的部件和設(shè)置進(jìn)行了描述，但是，它們僅僅為示例，并且目的不在于限制本發(fā)明。
此外，本發(fā)明可以在不同實(shí)施例中重復(fù)參考數(shù)字和/或字母。這種重復(fù)是為了簡化和清楚的目的，其本身不指示所討論的各種實(shí)施例和/或設(shè)置之間的關(guān)系。
本發(fā)明提供了各種特定工藝和/或材料的例子，但是，本領(lǐng)域普通技術(shù)人員可以意識(shí)到的其他工藝和/或其他材料的替代應(yīng)用，顯然未脫離本發(fā)明要求保護(hù)的范圍。需強(qiáng)調(diào)的是，本文件內(nèi)所述的各種區(qū)域的邊界包含由于工藝或制程的需要所作的必要的延展。
如圖13所示，本發(fā)明提供了一種隔離區(qū)，所述隔離區(qū)包括第一凹槽120和填充所述第一凹槽120的絕緣層140，所述第一凹槽120嵌于半導(dǎo)體基底100中，所述第一凹槽120包括第一側(cè)壁122、底壁126和由所述底壁126延伸并接于所述第一側(cè)壁122的第二側(cè)壁124，其中，所述第一側(cè)壁122與所述半導(dǎo)體基底100的法線(如圖中虛線所標(biāo)示)間的夾角大于標(biāo)準(zhǔn)值。
本文件內(nèi)，所述標(biāo)準(zhǔn)值意指實(shí)踐中，在刻蝕所述凹槽120時(shí)，若設(shè)計(jì)要求所述凹槽120的側(cè)壁與所述半導(dǎo)體基底100的法線間的夾角為α，但由于工藝或制程的需要(如存在 工藝誤差及為改善后續(xù)填充效果)，實(shí)際獲得滿足設(shè)計(jì)要求的所述夾角為α+Λ α，此時(shí)，Δ α即為標(biāo)準(zhǔn)值。
其中，在本實(shí)施例中，所述半導(dǎo)體基底100為硅襯底，在其他實(shí)施例中，所述半導(dǎo)體基底100還可以包括其他化合物半導(dǎo)體，如碳化硅、砷化鎵、砷化銦或磷化銦；此外，所述半導(dǎo)體基底100優(yōu)選地包括外延層；所述半導(dǎo)體基底100也可以包括絕緣體上硅(SOI)結(jié)構(gòu)。所述絕緣層140可為氮化硅、氮氧化硅或未摻雜的氧化硅。
在本實(shí)施例中，所述第一側(cè)壁122與所述半導(dǎo)體基底100的法線間的夾角可以為5° 20°，如8° ,10°或15°?？稍诟綦x區(qū)的開口面積相同的前提下，使嵌入的所述隔離區(qū)的橫截面積小于所述開口面積；繼而在后續(xù)步驟中，可在用以承載源漏區(qū)材料的槽和所述隔離區(qū)之間殘留有所述半導(dǎo)體基底100材料，S卩，使所述槽的各壁均為所述半導(dǎo)體基底100材料，利于減少在形成的所述源漏區(qū)與所述隔離區(qū)的交界處形成縫隙的可能性。
特別地，在所述隔離區(qū)的第二實(shí)施例中，本發(fā)明還提供了一種隔離區(qū)，在垂直于所述半導(dǎo)體基底100的任一剖面(作為示例，如圖14所示的剖面)上,所述第二側(cè)壁124與所述第一側(cè)壁122接于第一接點(diǎn)1224和第二接點(diǎn)1242，由所述第一接點(diǎn)1224至所述第二接點(diǎn)1242，所述第二側(cè)壁124與所述半導(dǎo)體基底100的法線間的夾角增大。利于擴(kuò)大由所述第二側(cè)壁124限定的區(qū)域的橫截面積，繼而，利用所述絕緣層140填充所述區(qū)域進(jìn)而形成所述隔離區(qū)時(shí)，利于增強(qiáng)隔離效果。需說明的是，在垂直于所述半導(dǎo)體基底100的任一剖面上，所述第二側(cè)壁124可具有弧形或折線(圖未示)形等形貌。
如圖15所示，本發(fā)明提供了一種半導(dǎo)體器件，所述半導(dǎo)體器件包含上述隔離區(qū)(以第二實(shí)施例為例)，所述半導(dǎo)體器件還包括柵堆疊結(jié)構(gòu)(所述柵堆疊結(jié)構(gòu)包括柵介質(zhì)層102、形成于所述柵介質(zhì)層102上的柵極104和環(huán)繞所述柵介質(zhì)層102及所述柵極104的側(cè)墻106，以利于減小寄生電容；在其他實(shí)施例中，所述側(cè)墻106還可位于所述柵介質(zhì)層102上且環(huán)繞所述柵極104)和源漏區(qū)(以嵌入式的源漏區(qū)為例)，其中，所述源漏區(qū)包括第二凹槽144和填充所述第二凹槽144的半導(dǎo)體層146，所述第二凹槽144與所述第一側(cè)壁122和第二側(cè)壁124之間夾有所述半導(dǎo)體基底100材料(如圖中虛框所標(biāo)示)。S卩，在形成用以承載源漏區(qū)材料的所述第二凹槽144時(shí)，所述第二凹槽144的各壁均為所述半導(dǎo)體基底100材料，再以所述半導(dǎo)體基底100材料為籽晶，利于在所述第二凹槽144中沿各方向均勻地生長用以形成所述源漏區(qū)的半導(dǎo)體層146，進(jìn)而利于減少在形成的所述源漏區(qū)與所述隔離區(qū)142的交界處形成縫隙的可能性。
在所述半導(dǎo)體基底100為Si時(shí)，對(duì)于PMOS器件，所述半導(dǎo)體層可為SigGex (X的取值范圍可為O. I O. 7，可以根據(jù)工藝需要靈活調(diào)節(jié)，如O. 2,0. 3,0. 4,0. 5或O. 6，本文件內(nèi)未作特殊說明處，X的取值均與此相同，不再贅述)；對(duì)于NMOS器件，所述半導(dǎo)體層可為Si:C(C的原子數(shù)百分比可以為O. 2% 2%，如O. 5%、1%或I. 5%, C的含量可以根據(jù)工藝需要靈活調(diào)節(jié)，本文件內(nèi)未作特殊說明處，C的原子數(shù)百分比均與此相同，不再贅述)。需說明的是，所述半導(dǎo)體層可以是已完成離子摻雜的半導(dǎo)體材料，如，可以是N型或P型的Si1_xGex*Si:C。所述離子摻雜操作可以在生成所述半導(dǎo)體材料182的過程中直接形成(如在生成所述半導(dǎo)體材料182的反應(yīng)物中摻入包含摻雜離子成分的反應(yīng)物)；也可以在生成所述半導(dǎo)體材料182后，再經(jīng)由離子注入工藝形成，可采用任何傳統(tǒng)的離子注入工藝執(zhí)行所述離子摻雜操作，不再贅述。
采用上述材料形成所述源漏區(qū)，利于利用所述源漏區(qū)提供的應(yīng)力調(diào)節(jié)半導(dǎo)體器件溝道區(qū)內(nèi)的應(yīng)力，以改善所述溝道區(qū)內(nèi)載流子的遷移率；采用本發(fā)明提供的方法形成所述源漏區(qū)時(shí)，利于減少所述源漏區(qū)的應(yīng)力損失。
本發(fā)明還提供了一種隔離區(qū)的形成方法，包括
首先，如圖16所示，在半導(dǎo)體基底200上形成第一溝槽220，所述第一溝槽220的側(cè)壁222與所述半導(dǎo)體基底200的法線(如圖中虛線所標(biāo)示)間的夾角大于標(biāo)準(zhǔn)值。
所述半導(dǎo)體基底200為硅襯底，在其他實(shí)施例中，所述半導(dǎo)體基底200還可以包括其他化合物半導(dǎo)體，如碳化硅、砷化鎵、砷化銦或磷化銦；此外，所述半導(dǎo)體基底200優(yōu)選地包括外延層；所述半導(dǎo)體基底200也可以包括絕緣體上硅(SOI)結(jié)構(gòu)?！0056]形成第一溝槽220的步驟包括首先，在所述半導(dǎo)體基底200上順次形成氧化硅(可采用熱氧化工藝或淀積工藝形成)及氮化硅(可采用淀積工藝形成)；隨后，在所述氮化硅上形成圖形化的光致抗蝕劑層；再后，以所述圖形化的光致抗蝕劑層為掩膜，圖形化所述氮化硅和氧化硅，以形成硬掩膜224 (即，為使結(jié)構(gòu)清晰，圖示的所述硬掩膜224包含氧化硅和形成于所述氧化硅上的氮化硅)；然后，去除所述圖形化的光致抗蝕劑層；最后，利用所述硬掩膜224，刻蝕部分厚度的所述半導(dǎo)體基底200。
本發(fā)明的發(fā)明人認(rèn)為，現(xiàn)有技術(shù)中，在源漏區(qū)和隔離區(qū)之間形成縫隙的原因在于所述源漏區(qū)通過以半導(dǎo)體材料填充溝槽構(gòu)成，所述半導(dǎo)體材料采用外延工藝生成；形成所述溝槽時(shí)以所述柵堆疊結(jié)構(gòu)和所述隔離區(qū)為掩膜，即，形成所述溝槽后，將暴露所述隔離區(qū)的側(cè)壁；換言之，所述溝槽的各壁中，既包括半導(dǎo)體基底材料，也包括所述隔離區(qū)的側(cè)壁；而采用外延工藝生成所述半導(dǎo)體材料時(shí)，是以所述半導(dǎo)體基底材料為籽晶的，即，作為所述溝槽的壁的所述隔離區(qū)的側(cè)壁無法提供所述籽晶；此外，本發(fā)明的發(fā)明人發(fā)現(xiàn)，所述半導(dǎo)體材料沿不同晶向的生長速率也不同，具體地，與(100)和(110)方向相比，所述半導(dǎo)體材料沿(111)方向的生長速率較慢；而實(shí)踐中，通常垂直于所述半導(dǎo)體基底100的方向?yàn)?100)方向，而平行于所述半導(dǎo)體基底100的方向?yàn)?110)方向，貝U (111)方向斜交于(100)和(110)方向，即，由于所述半導(dǎo)體材料沿(111)方向的生長速率較慢，將使所述半導(dǎo)體材料在此方向上形成傾斜的側(cè)面(沿(111)方向)，所述傾斜的側(cè)面和所述隔離區(qū)的側(cè)壁之間即形成縫隙。
由此，本發(fā)明的發(fā)明人認(rèn)為，如果在所述隔離區(qū)的側(cè)壁上保留或形成有所述半導(dǎo)體基底材料，換言之，增加所述溝槽的各壁中所述半導(dǎo)體基底材料所占的比例，即，通過補(bǔ)充具有不同晶向的所述半導(dǎo)體基底材料作為籽晶，以經(jīng)補(bǔ)充的籽晶外延生長的半導(dǎo)體材料填充上述縫隙，利于減小甚至消除所述源漏區(qū)和所述隔離區(qū)間的縫隙，進(jìn)而減少漏電。
在本實(shí)施例中，可采用刻蝕工藝形成所述第一溝槽220。所述側(cè)壁222與所述半導(dǎo)體基底200的法線間的夾角可以為5° 20°，如8° ,10°或15°。
隨后，如圖17所示，在所述側(cè)壁222上形成掩膜240，利用所述掩膜240在半導(dǎo)體基底200上形成第二溝槽260。
所述掩膜240可為異于所述半導(dǎo)體基底200材料的任何半導(dǎo)體材料，如氮化硅、氮氧化硅或未摻雜的氧化硅；所述掩膜240材料可與后續(xù)填充所述溝槽而形成隔離區(qū)的絕緣層材料相同，如后續(xù)填充所述溝槽而形成隔離區(qū)的絕緣層材料為未摻雜的氧化硅時(shí)，所述掩膜材料可為未摻雜的氧化硅，利于本發(fā)明提供的技術(shù)方案與現(xiàn)有技術(shù)的兼容。所述掩膜240可采用選擇性沉積工藝形成。可采用刻蝕工藝形成所述第二溝槽260。
在其他實(shí)施例中，還可包括對(duì)所述第二溝槽260執(zhí)行刻蝕操作，以擴(kuò)大所述第二溝槽260。可采用各向同性或各向異性刻蝕工藝執(zhí)行擴(kuò)大所述第二溝槽260的操作。以采用各向同性刻蝕工藝執(zhí)行所述擴(kuò)大操作為例，如圖18所示，此時(shí)，在垂直于所述半導(dǎo)體基底200的任一剖面(如圖示剖面)上，所述第二溝槽260的側(cè)壁262可具有弧形形貌；若采用各向異性刻蝕工藝執(zhí)行所述擴(kuò)大操作，所述第二溝槽260的側(cè)壁可具有折線形形貌(圖未不)O對(duì)所述第二溝槽260執(zhí)行刻蝕操作，以擴(kuò)大所述第二溝槽260，可增加所述第二溝槽260的橫截面積，繼而，以絕緣層填充所述第二溝槽260時(shí)，利于增強(qiáng)隔離效果。
再后，如圖19所示，形成絕緣層280，以填充所述第一溝槽220和所述第二溝槽260。
所述絕緣層280可為氮化硅、氮氧化硅或未摻雜的氧化硅。形成所述絕緣層280之前，去除或不去除所述掩膜240均可(本實(shí)施例中，以去除所述掩膜或所述掩膜材料與所述絕緣層材料相同時(shí)為例)。在進(jìn)行后續(xù)步驟之前，所述硬掩膜224也將被去除。
本發(fā)明還提供了一種半導(dǎo)體器件的形成方法，包括首先，如圖20所示，以上述方法形成所述隔離區(qū)142(如上述隔離區(qū)第二實(shí)施例)，所述隔離區(qū)用以間隔有源區(qū)148 ;隨后，如圖21所示，在所述半導(dǎo)體基底100上形成柵堆疊結(jié)構(gòu)(與前述半導(dǎo)體器件實(shí)施例中描述的相同，不再贅述)，所述柵堆疊結(jié)構(gòu)貫穿所述有源區(qū)148并延伸至所述隔離區(qū)142 ;再后，如圖22所示，以所述柵堆疊結(jié)構(gòu)和所述隔離區(qū)為掩膜，在所述有源區(qū)內(nèi)形成第三溝槽150 ;最后，如圖23所示，在所述第三溝槽150中填充半導(dǎo)體層152，以形成源漏區(qū)。可采用各向異性刻蝕工藝形成所述第三溝槽150。所述半導(dǎo)體層152材料與前述半導(dǎo)體器件實(shí)施例中所描述的相同，不再贅述。
通過增大所述第一溝槽的側(cè)壁與所述半導(dǎo)體基底的法線間的夾角，可在所述隔離區(qū)的開口面積相同的前提下，使嵌入的所述隔離區(qū)的橫截面積小于所述開口面積；而在后續(xù)步驟中，是以所述隔離區(qū)的開口為掩膜形成源漏區(qū)的，且在形成用以承載源漏區(qū)材料的第三溝槽時(shí)，采用各向異性刻蝕工藝，使得在所述隔離區(qū)的開口處，接于所述隔離區(qū)的所述有源區(qū)被去除，而在平行于所述半導(dǎo)體基底的任一截面上，由于所述隔離區(qū)橫截面積減小，接于所述隔離區(qū)的所述有源區(qū)將不再被去除，即，嵌入的所述隔離區(qū)仍接于所述有源區(qū)材料(即所述半導(dǎo)體基底材料)，換言之，在所述第三溝槽和所述隔離區(qū)之間殘留有所述半導(dǎo)體基底材料，即，所述第三溝槽的各壁均為所述半導(dǎo)體基底材料，再以所述半導(dǎo)體基底材料為籽晶，利于在所述槽中沿各方向均勻地生長用以形成所述源漏區(qū)的半導(dǎo)體材料，進(jìn)而利于減少在形成的所述源漏區(qū)與所述隔離區(qū)的交界處形成縫隙的可能性。
此外，本發(fā)明的應(yīng)用范圍不局限于說明書中描述的特定實(shí)施例的工藝、結(jié)構(gòu)、制造、物質(zhì)組成、手段、方法及步驟。根據(jù)本發(fā)明的公開內(nèi)容，本領(lǐng)域技術(shù)人員將容易地理解，對(duì)于目前已存在或者以后即將開發(fā)出的工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法或步驟，它們在執(zhí)行與本發(fā)明描述的對(duì)應(yīng)實(shí)施例大體相同的功能或者獲得大體相同的結(jié)果時(shí)，依照本發(fā)明的教導(dǎo)，可以對(duì)它們進(jìn)行應(yīng)用，而不脫離本發(fā)明所要求保護(hù)的范圍。
權(quán)利要求
1.一種隔離區(qū)，所述隔離區(qū)包括第一凹槽和填充所述第一凹槽的絕緣層，所述第一凹槽嵌于半導(dǎo)體基底中，所述第一凹槽包括第一側(cè)壁、底壁和由所述底壁延伸并接于所述第一側(cè)壁的第二側(cè)壁，其特征在于所述第一側(cè)壁與所述半導(dǎo)體基底的法線間的夾角大于標(biāo)準(zhǔn)值； 所述第一側(cè)壁與所述半導(dǎo)體基底的法線間的夾角為5° 20°。
2.根據(jù)權(quán)利要求
I所述的隔離區(qū)，其特征在于在垂直于所述半導(dǎo)體基底的任一剖面上，所述第二側(cè)壁與所述第一側(cè)壁接于第一接點(diǎn)和第二接點(diǎn)，由所述第一接點(diǎn)至所述第二接點(diǎn)，所述第二側(cè)壁與所述半導(dǎo)體基底的法線間的夾角增大。
3.一種半導(dǎo)體器件，所述半導(dǎo)體器件包含權(quán)利要求
I至2中任一項(xiàng)所述的隔離區(qū)，所述半導(dǎo)體器件還包括源漏區(qū)，所述源漏區(qū)包括第二凹槽和填充所述第二凹槽的半導(dǎo)體層，其特征在于所述第二凹槽與所述第一側(cè)壁和第二側(cè)壁之間夾有所述半導(dǎo)體基底材料； 所述半導(dǎo)體基底材料為Si時(shí)，對(duì)于PMOS器件，所述半導(dǎo)體層為SigGex ;對(duì)于NMOS器件，所述半導(dǎo)體層為Si:C。
專利摘要
一種隔離區(qū)(142)，所述隔離區(qū)(142)包括嵌于半導(dǎo)體基底(100)中的第一凹槽和填充所述第一凹槽的絕緣層，所述第一凹槽包括第一側(cè)壁(122)、底壁和由所述底壁延伸并接于所述第一側(cè)壁(122)的第二側(cè)壁(124)，所述第一側(cè)壁(122)與所述半導(dǎo)體基底(100)的法線間的夾角大于標(biāo)準(zhǔn)值。一種隔離區(qū)(142)的形成方法，包括在半導(dǎo)體基底(100)上形成第一溝槽，所述第一溝槽的側(cè)壁(122)與所述半導(dǎo)體基底(100)的法線間的夾角大于標(biāo)準(zhǔn)值；在所述側(cè)壁(122)上形成掩膜，利用所述掩膜在半導(dǎo)體基底(100)上形成第二溝槽；形成絕緣層，以填充所述第一溝槽和所述第二溝槽。一種半導(dǎo)體器件及其形成方法，在所述半導(dǎo)體器件中，在承載用以形成源漏區(qū)的半導(dǎo)體層(146)的第二凹槽(144)和所述第一側(cè)壁(122)和所述第二側(cè)壁(124)之間夾有所述半導(dǎo)體基底材料。利于減少漏電。
文檔編號(hào)H01L21/76GKCN202585379SQ201190000051
公開日2012年12月5日 申請(qǐng)日期2011年2月18日
發(fā)明者尹海洲, 朱慧瓏, 駱志炯 申請(qǐng)人:中國科學(xué)院微電子研究所導(dǎo)出引文BiBTeX, EndNote, RefMan