專利名稱：具有低電感和低噪聲的引線結(jié)合的半導(dǎo)體器件的制作方法
具有低電感和低噪聲的引線結(jié)合的半導(dǎo)體器件發(fā)明領(lǐng)域0001本發(fā)明一般涉及半導(dǎo)體器件和工藝領(lǐng)域；且更具體地，涉及高 性能引線結(jié)合的半導(dǎo)體器件。
背景技術(shù)：
0002高性能半導(dǎo)體器件通?；诮饘倩亓髟热绾盖颍褂玫寡b 芯片工藝裝配。倒裝芯片組裝為電源和地提供短的、低電感、低電阻的 通路，導(dǎo)致更低的電噪聲水平。進(jìn)一步地，倒裝芯片組裝可以在芯片上 幾乎任何地方提供高性能的電源連接和連地。尤其重要的是具有將低噪 聲的電源和地傳送到集成電路的邏輯功能和存儲功能集中的芯片中央的 能力。0003另一方面，因為金屬絲的較高電阻和較高電感，引線結(jié)合器件 在理論上也不能實現(xiàn)得這么好。因為金屬絲通常只附連在芯片外圍的周 圍，所以用于核心工藝的電源和地必須使用在晶片制造過程中形成的薄 且窄的鋁或銅鍍金屬，由總線從芯片的外圍傳送到核心。這些總線加入 了相當(dāng)大的電阻和電感，引起以電源和接地噪聲的形式表示的更大電壓 降。0004雖然現(xiàn)有的倒裝芯片組裝器件提供良好的電源和地通路，但是 它們一般比引線結(jié)合器件更昂貴。產(chǎn)品經(jīng)理要求倒裝芯片組裝產(chǎn)品的較 高性能，但他們也要求引線結(jié)合器件的較低成本。發(fā)明內(nèi)容0005本發(fā)明解決了對于結(jié)合了引線結(jié)合組裝的低成本優(yōu)點和優(yōu)良技 術(shù)特性優(yōu)點的半導(dǎo)體器件的需求，諸如傳送到最需要它們的地方即芯片 的中央的電感和噪聲最小-高速的先決條件。0006依照本發(fā)明的原理，所描述的實施方式提供平面導(dǎo)體對結(jié)構(gòu)，
一個用于接地， 一個用于電源，它們彼此臨近。在示例的實施例中，一 個或更多個厚的銅導(dǎo)體位于電源總線上面，有鈍化層提供電隔離。鈍化 層在常規(guī)半導(dǎo)體晶片制造完成后被施加。0007本發(fā)明的一種實施方式是包括半導(dǎo)體芯片的半導(dǎo)體器件，所述 半導(dǎo)體芯片具有外圍和被組織在核心部分和外圍部分的集成電路。所述 集成電路具有從外圍部分到核心部分互連的鍍金屬軌跡的頂層；軌跡由具有外圍窗口以露出結(jié)合焊盤的絕緣外涂層覆蓋。電路在絕緣外涂層之上還有至少一層金屬線；所述線從芯片外圍引導(dǎo)至芯片核心，其中每根 線基本與絕緣外涂層下面的軌跡中的一個軌跡平行，并且與之垂直地對 齊。在將芯片組裝到有接觸點的支座上面之后，結(jié)合引線(bond wire) 將結(jié)合焊盤和金屬線與接觸點連接起來。0008各對線和軌跡大致在它們的整體長度上是平行的，并垂直地對齊；每對可操作用于從芯片的外圍部分向核心部分傳送電流。因為在各 個線和軌跡之間的絕緣外涂層的厚度只有0.1pm到1.0Mm，所以在相應(yīng)的線和軌跡之間的有效電感(因而和噪聲)被消除。電流的示例包括電源和地、信號和地。0009在附加的絕緣層用于隔離多于一層金屬線的實施方式中，它們 的厚度也優(yōu)選在0.1pm到l.(^m的范圍內(nèi)。在常規(guī)的前端晶片工藝完成之 后生產(chǎn)這些絕緣層和相應(yīng)的金屬線。0010通過從器件的邊緣結(jié)合到器件襯底或引線框架的接觸點，可能 提供最短的多個引線結(jié)合，這可以使電感額外地降低。另外，可以在裝 置中使用多個引線結(jié)合以利用電源到地線的耦連。0011本發(fā)明的技術(shù)優(yōu)點是它的簡單性和低成本，這樣它可以容易地 被采納到任何集成電路中。0012本發(fā)明的另一個技術(shù)特征是它的普遍應(yīng)用性，尤其用于高速集 成電路。0013當(dāng)與附圖和附加權(quán)利要求中闡明的新穎性特征一起考慮時，通 過下面對本發(fā)明的優(yōu)選實施例的描述，由本發(fā)明的某些實施例表示的技 術(shù)優(yōu)點將更為明顯。


0014圖l描述了安裝在引線框架芯片結(jié)合焊盤上的集成電路芯片的示 意性俯視圖，有一些結(jié)合焊盤引線被結(jié)合到引線框架片段。0015圖2是本發(fā)明的一種實施方式的示意性透視圖。0016圖3是本發(fā)明的另一種實施方式的示意性透視圖。0017圖4顯示了基于本發(fā)明有多個電源連接和接地的芯片外圍的一部 分的示意性透視圖。0018圖5說明了用引線結(jié)合組裝在引線框架的芯片的一部分，所述芯 片顯示了依據(jù)本發(fā)明的特征。
具體實施方式
0019圖1的示意性俯視圖說明了安裝在金屬引線框架的芯片焊盤102 上的典型的現(xiàn)代半導(dǎo)體集成電路芯片101。芯片101具有外圍101a并由兩 個電路部分組成103是核心部分，其包括大多數(shù)的邏輯、開關(guān)和存儲器 電路，而104是外圍部分，其主要由緩沖器和輸入/輸出電路組成。芯片IOI 還具有多個結(jié)合焊盤(bond pad) 105，它們一般沿芯片外圍對齊以簡化 自動化的引線結(jié)合工藝。在圖1中，顯示的結(jié)合焊盤105用以將電源和地 以及信號提供給核心芯片部分103。顯示的另外多個結(jié)合焊盤120提供緩 沖芯片部分。0020圖1還顯示了多個引線框架片段106;引線結(jié)合107用作結(jié)合焊 盤105和引線框架片段106之間的互連。在圖1中，只顯示了幾個引線 結(jié)合，它們?nèi)窟B接到那些結(jié)合焊盤105a，這些結(jié)合焊盤105a用作到核 心芯片部分103的電源和地的電源接線端。因為金屬絲107 —般是直徑 大約為2(Him到25pm的金絲，所以如果不將它們保持較短，則引入相當(dāng) 大的電阻和電感。0021為了簡單起見，從結(jié)合焊盤105到核心芯片部分103的金屬電源 總線110以直線表示；在實際的芯片布局中，它們可能遵循多種圖案和輪 廓。如示意l表示的，電源總線的長度可以較大地變化，由核心電路部分中實際需要電源的位置決定。因為電源總線iio—般由在晶片制造過程中形成的薄且窄的鋁或銅鍍金屬制成，所以顯然它們增加了相當(dāng)大的 電阻和電感，產(chǎn)生以電源和接地噪聲的形式表示的相當(dāng)大的電壓降。0022圖2示意性地說明了本發(fā)明的一種實施方式。通常制成硅或硅鍺 的半導(dǎo)體芯片201具有粗略地集合到核心部分和外圍部分的集成電路(IC)。芯片201的IC還具有至少一層互連的鍍金屬；在多數(shù)電路中可能 需要若干垂直互連的金屬層。優(yōu)選的金屬包括厚度范圍從大約0.5pm到 l.Opm的鋁或銅或者其合金。圖2只顯示了上層金屬層202，其被制成互連 軌跡的圖案。圖2明確地顯示了互連軌跡202a，其從外圍芯片部分延伸到 核心芯片部分。0023IC和互連的鍍金屬的上層202被絕緣外涂層203覆蓋。優(yōu)選地， 外涂層203由大約O. 1 pm到1.0,厚度范圍的氮化硅、氮氧化硅或者碳化硅 制成。在一些器件中，外涂層203使用聚酰亞胺或者絕緣體層的堆疊。圖 2顯示了外涂層203中的窗口204，其露出適于作為結(jié)合焊盤的鍍金屬202 的區(qū)域202b。作為上層鍍金屬202的一部分，結(jié)合焊盤202b優(yōu)選地由鋁或 銅或其合金組成。0024露出的結(jié)合焊盤由插塞金屬(plug metal) 205覆蓋。依賴于結(jié)合 焊盤202b的金屬，插塞金屬205可以包括銅、鎳、鈷、鉻、鉬、鈦、鎢及 其合金。金屬層206的焊盤206c為插塞金屬205的頂部，金屬層206優(yōu)選為 厚度范圍從lpm到5nm的銅。如果沒有插塞205，那么金屬層206的焊盤 206c可能覆蓋圍繞窗口204的外涂層的斜坡并直接接觸結(jié)合焊盤金屬 202b。因為金屬絲球， 一般是金的，必須被附連到焊盤206c，所以焊盤 206c的最外面的表面必須是可焊接的；因此，它優(yōu)選地由金或者鈀的薄 層組成。0025在絕緣外涂層203之上的金屬層206被制成線206a的圖案，以便 優(yōu)選地在軌跡202a的整個長度上，它們基本與絕緣外涂層203下面的一個 軌跡202a平行地延伸，并與軌跡202a垂直地對齊。優(yōu)選地，線206a的寬度 206d與軌跡202a的寬度相同，但也可能與其偏離?？拷€206a的端點211 至少有一個金屬填充的通孔(圖2中未顯示)通過絕緣體203用于連接到 下面的IC。因而每對軌跡202a和線206a可操作用于從外圍的芯片部分向 核心芯片部分傳輸電流；實施例包括電源和地、信號和地。因為在各個 線和軌跡之間的絕緣外涂層203很薄，所以在相應(yīng)的線和軌跡之間的有效
電感(因而和噪聲)被減少。0026金屬206在適于作為結(jié)合焊盤的區(qū)域206b終止。優(yōu)選地，結(jié)合 焊盤206b以自動化焊接機(jī)設(shè)備的引線結(jié)合規(guī)則所允許的靠近焊盤206c(間距210是中心到中心的)。因為金屬絲球， 一般是金的，必須被附 連到焊盤206b，所以焊盤206b的最外面的表面必須是可焊接的；因此， 它優(yōu)選由金或者鈀的薄層組成。0027圖3描述了本發(fā)明的一種實施方式，它與圖2中討論的實施方式 緊密相關(guān)。在外涂層303之上的金屬層306 (例如，銅)比IC鍍金屬的頂 部金屬層302厚得多，更進(jìn)一步減小了電源輸送的電阻。層306的優(yōu)選厚 度在大約20Mm到卯pm的范圍內(nèi)。此外，鍍金屬302的區(qū)域302c直接地在 結(jié)合焊盤306a之下；區(qū)域302c的大小與結(jié)合焊盤區(qū)域302b的大小相似。0028在圖4的實施方式的示意性透視圖中，說明了多個平面導(dǎo)體對結(jié) 構(gòu)401、 402和403，它們強(qiáng)調(diào)了本發(fā)明的靈活性，例如將電源和地從IC的 外圍部分連接到核心部分。在所有的實施例中，IC鈍化外涂層410提供導(dǎo) 體之間的電隔離，并且金屬填充的通孔在每對端點處穿過外涂層(圖4中 未顯示)。0029在結(jié)構(gòu)401中，頂部IC鍍金屬的軌跡411有由電路布局強(qiáng)加的 需求，以形成至少一個彎曲412目的是使電源送到核心IC部分的指定地 點。外涂層410之上的金屬線416基本在包括417處的至少一個彎曲的 整個輪廓上是平行的并且與軌跡411垂直地對齊。0030在結(jié)構(gòu)402中，頂部IC鍍金屬的軌跡421有由電路布局強(qiáng)加的 需求，使長度422伸長目的是使電源從外圍IC部分到核心IC部分。長 度422的數(shù)值可以從大約10(Vm到大約4000pm。外涂層410之上的金 屬線426在整個長度上基本與軌跡422平行并且與之垂直地對齊。0031在結(jié)構(gòu)403中，頂部IC鍍金屬的軌跡431被設(shè)計為提供電源到 軌跡432、 433在到核心部分的路線中的另外的IC地點。外涂層410之 上的金屬線436基本與完整的邊界線437和438平行并與之垂直地對齊。 在每個側(cè)線端點處是通過外涂層410的導(dǎo)電通孔(圖4中未顯示)。0032說明本發(fā)明的靈活性的另一個特征包括附加的鈍化層，它們在 完成常規(guī)半導(dǎo)體晶片制造后被施加，且附加的金屬層在這些鈍化層之上。 這些附加的金屬層被制作成線形的圖案，它們與絕緣鈍化層下面的軌跡 中的一個軌跡基本平行并且與之垂直地對齊。附加的絕緣層的厚度優(yōu)選地在O.l拜至lj l.Onm的范圍內(nèi)。0033雖然優(yōu)選相應(yīng)的線和軌跡具有相等的寬度(見圖2中206d)， 但是另一個特征說明了本發(fā)明的靈活性，即相應(yīng)的線和軌跡可能有不相 等的寬度。在后一種情況，線的寬度常常大于軌跡的寬度。0034圖5說明了通過提供短的多個引線結(jié)合502來實現(xiàn)對等的軌跡 510和線511對的電感額外降低的芯片501的組裝。在圖5中，顯示了一 種采用引線框架組裝的器件；芯片501被附連到芯片安裝焊盤503。焊球 502a被分別附連到結(jié)合焊盤510a和511a。金屬絲針腳502b被附連到靠 近芯片焊盤的各個引線框架片段504的末端504a。優(yōu)選為金屬絲環(huán)保持 盡可能的短。在其他器件中，芯片501被附連到襯底，并且金屬絲跨越 結(jié)合焊盤和襯底接觸點之間的空間。而且，優(yōu)選地保持金屬絲環(huán)盡可能 的短。在一些器件中，設(shè)計結(jié)合焊盤使得許多這樣的引線結(jié)合可以用在 利用電源到地線耦連的裝置中。0035使用引線結(jié)合和安裝的自動焊接機(jī)設(shè)備允許器件組裝以比倒裝 芯片組裝更低的成本運(yùn)行，同時由于進(jìn)入IC核心部分的低電感、低噪聲 因而充分利用了比傳統(tǒng)的引線結(jié)合器件更高的性能。0036雖然已經(jīng)參考說明性實施方式對本發(fā)明進(jìn)行了描述，但是這種 描述并不被認(rèn)為是限制意義的。本領(lǐng)域技術(shù)人員參考該描述，說明性實 施方式以及本發(fā)明其他實施方式的各種改動和結(jié)合將是明顯的。因此旨 在所附的權(quán)利要求涵蓋任何這樣的改動或?qū)嵤┓绞健?br> 權(quán)利要求
1.一種半導(dǎo)體器件，其包括具有集成電路的半導(dǎo)體芯片，該集成電路具有外圍部分和核心部分；所述集成電路具有從所述外圍部分到所述核心部分的互連的鍍金屬軌跡的上層；所述軌跡被具有外圍窗口以露出結(jié)合焊盤的絕緣外涂層覆蓋；和在所述絕緣外涂層之上的至少一層金屬線；所述線從所述芯片的外圍部分引導(dǎo)到所述芯片的核心部分；所述線中的至少部分基本與所述軌跡平行，并與所述軌跡垂直對齊。
2. 根據(jù)權(quán)利要求1所述的器件，進(jìn)一步包括具有用于安置所述芯片的位置的支座，所述位置被多個支座接觸點 圍繞；和將所述芯片結(jié)合焊盤和金屬線與所述支座接觸點連接起來的結(jié)合引線。
3. 根據(jù)權(quán)利要求1所述的器件，其中金屬線的所述層被絕緣體層隔幵。
4. 根據(jù)權(quán)利要求1所述的器件，其中各對線和軌跡大致在它們的整 體長度上是平行的且垂直地對齊，這樣每對線和軌跡可操作用于從所述 外圍部分向所述核心部分提供電連接。
5. 根據(jù)權(quán)利要求4所述的器件，其中所述電連接包括電源連接和接地。
6. 根據(jù)權(quán)利要求1或權(quán)利要求5所述的器件，其中邏輯功能和存儲 功能形成于所述核心部分中，而緩沖功能形成于所述外圍部分中。
全文摘要
一種半導(dǎo)體器件具有半導(dǎo)體芯片，該半導(dǎo)體芯片具有外圍和被組織在核心部分和外圍部分的集成電路。該集成電路有從外圍部分到核心部分的互連的金屬軌跡(510)的上層；軌跡被具有外圍窗口以露出結(jié)合焊盤的絕緣外涂層(520)覆蓋。該電路在絕緣外涂層之上還有至少一層金屬線(511)；所述線從芯片外圍引導(dǎo)到芯片核心，其中每根線基本與絕緣外涂層下面的軌跡中的一個軌跡平行，并且與之垂直地對齊。在將芯片裝配到有片段(504)的引線框架上之后，結(jié)合引線(502)將結(jié)合焊盤(510a)和金屬線(511a)與片段連接起來。
文檔編號H01L23/52GK101213664SQ200680023529
公開日2008年7月2日 申請日期2006年5月1日 優(yōu)先權(quán)日2005年4月29日
發(fā)明者H·R·特斯特 申請人:德克薩斯儀器股份有限公司