專利名稱：混合晶向溝道場效應(yīng)晶體管的制作方法
技術(shù)領(lǐng)域：
因此本發(fā)明的目標(biāo)是提供一種FET結(jié)構(gòu)，其具有在最優(yōu)晶 向的半導(dǎo)體中被整體制造的現(xiàn)有FET的優(yōu)勢和性能而不需要在最優(yōu) 晶向的半導(dǎo)體中制造整個(gè)FET (即其源/漏和溝道)。圖6A到6D為橫截面示意圖，顯示了在不同的混合晶向襯 底上CMOS電路的一個(gè)nFET和一個(gè)pFET，其中FET中的一個(gè)是 本發(fā)明的FET而另一個(gè)是現(xiàn)有FET;圖7A到7C顯示了非晶化/模板再晶化法，通過該方法使 得包含兩個(gè)不同晶向單晶半導(dǎo)體區(qū)的FET的源/漏區(qū)可以被轉(zhuǎn)化為只 包含一個(gè)單晶半導(dǎo)體區(qū)的源/漏區(qū)。圖7A顯示了部分完成的FET結(jié) 構(gòu)640，包含具有第一晶向的上部單晶半導(dǎo)體層650，它在結(jié)合界面 660處與具有不同于第一晶向的第二晶向的下部單晶半導(dǎo)體層670相 接合。結(jié)構(gòu)640的元件與圖2中FET 200的元件類似，包括柵導(dǎo)體 260、柵電介質(zhì)230和絕緣體填充隔離槽30。區(qū)域680 (用虛線標(biāo)出) 表示源和漏區(qū)的期望位置。圖7B顯示了使用柵導(dǎo)體260作為掩模進(jìn) 行了離子注入685并創(chuàng)建非晶區(qū)690的圖7A的結(jié)構(gòu)。注入可以只是 非晶化(例如，注入到Si中的Si +或者Ge+ )或者是非晶化和摻雜 (例如，單獨(dú)注入到Si中的B+、 P +或As+，或者結(jié)合注入到Si 中的Si +或Ge + )。非晶區(qū)690然后通過固相外延再晶化為下部半 導(dǎo)體670的晶向，以形成半導(dǎo)體區(qū)695。 <象圖4A的FET 400那樣的 結(jié)構(gòu)可以在非晶化注入與摻雜注入具有相同深度時(shí)被形成，而像圖4E 的FET 440那樣的結(jié)構(gòu)可以在摻雜注入比非晶化注入更淺的條件下 被形成。
[0039圖8A到8D顯示了溝槽/外延生長法，通過該方法l吏得包 含兩種不同晶向單晶半導(dǎo)體區(qū)的FET的源/漏區(qū)可以被替換為只包含 一個(gè)單晶半導(dǎo)體區(qū)的源/漏區(qū)。圖8A顯示了在柵導(dǎo)體260的頂面上具 有額外的柵鈍化層710的圖7A的結(jié)構(gòu)。圖8B顯示了電介質(zhì)側(cè)壁間隔 物(dielectric sidewall spacer) 720已經(jīng)形成于柵導(dǎo)體260的側(cè)面之 后的圖8A的結(jié)構(gòu)。圖8C顯示了在鄰近期望的源/漏區(qū)680的半導(dǎo)體 材料已經(jīng)被蝕刻到低于結(jié)合界面660的深度以形成空腔730之后的圖 8B的結(jié)構(gòu)。然后將空腔730用具有下方半導(dǎo)體670的晶向的外延生 長半導(dǎo)體740來填充，其后柵鈍化層710和間隔物720被去除以形成 圖8D的結(jié)構(gòu)。圖7A到7C和8A到8D的工藝步驟可以結(jié)合起來以 制造諸如圖5C的FET 520那樣的結(jié)構(gòu)。[0040在本發(fā)明已經(jīng)結(jié)合其優(yōu)選實(shí)施方案被詳細(xì)的說明和描述， 但本領(lǐng)域技術(shù)人員可以理解的是可以在本發(fā)明的精神和范圍內(nèi)做出 前述的和其它的形式上和細(xì)節(jié)上的改變。因此注意本發(fā)明并不只限于 所描述和說明的具體形式和細(xì)節(jié)，而是在所附的權(quán)利要求的范圍中。
權(quán)利要求
1. 一種場效應(yīng)晶體管(FET)，包括復(fù)合半導(dǎo)體區(qū)，包括間隔開的摻雜的源和漏區(qū)和位于所述源和漏區(qū)之間的溝道；位于所述溝道上的柵電介質(zhì)，以及位于所述柵電介質(zhì)上的導(dǎo)電的柵，在所述柵的下方的所述復(fù)合半導(dǎo)體區(qū)包括具有第一晶向的上部單晶半導(dǎo)體和具有第二晶向的下部單晶半導(dǎo)體，所述上部和下部半導(dǎo)體在結(jié)合界面處直接接觸并且所述溝道的至少一些部分位于具有所述第一晶向的所述上部半導(dǎo)體中，所述源和漏區(qū)的至少一些部分位于具有所述下部半導(dǎo)體的晶向的半導(dǎo)體中。
2. 根據(jù)權(quán)利要求1所述的FET，其中，所述結(jié)合界面上方的源/的晶向。
3. 根據(jù)權(quán)利要求1所述的FET，其中，所述結(jié)合界面上方的至少 一些源/漏區(qū)的晶向不同于溝道的晶向。
4. 根據(jù)權(quán)利要求1所述的FET，還包括阱注入?yún)^(qū)、大角度注入?yún)^(qū)、 所述柵上的側(cè)壁間隔物、抬高的源/漏、柵接觸、源/漏接觸、產(chǎn)生溝 道應(yīng)力的替代源/漏區(qū)和/或重疊層、或者源/漏延伸區(qū)中的至少一種。
5. 根據(jù)權(quán)利要求1所述的FET，其中，所述下部半導(dǎo)體為體半導(dǎo) 體晶片。
6. 根據(jù)權(quán)利要求1所述的FET，其中，所述下方半導(dǎo)體為絕緣體 上半導(dǎo)體層。
7. 根據(jù)權(quán)利要求1所述的FET,其中，所述上部和下部半導(dǎo)體為 相同的半導(dǎo)體材料。
8. 根據(jù)權(quán)利要求1所述的FET，其中，所述上部和下部半導(dǎo)體為 不同的半導(dǎo)體材料。
9. 根據(jù)權(quán)利要求1所述的FET，其中，所述上部和所述下部半導(dǎo)體包括Si、 SiC、 SiGe、 SiGeC、 Ge合金、Ge、 C、 GaAs、 InAs、 InP、其它ni-v或n-vi族化合物半導(dǎo)體或者上述半導(dǎo)體材料的層狀組合 物和合金。
10. 根據(jù)權(quán)利要求1所述的FET，其中，所述上部和所述下部半 導(dǎo)體包括至少一種摻雜劑。
11. 根據(jù)權(quán)利要求1所述的FET，其中，所述上部和所述下部半 導(dǎo)體包括應(yīng)變區(qū)。
12. 根據(jù)權(quán)利要求1所述的FET，其中，包括源、漏和溝道區(qū)的 上部和下部半導(dǎo)體可以是應(yīng)變的、非應(yīng)變的、或者應(yīng)變和非應(yīng)變區(qū)的復(fù)合體。
13. 根據(jù)權(quán)利要求1所述的FET，其中，所述上部和下部半導(dǎo)體 包括Si、 SiGe合金或者Ge。
14. 根據(jù)權(quán)利要求13所述的FET，其中，所述第一和第二晶向從 包括(100) 、 (110)和(111)的組中選擇。
15. 根據(jù)權(quán)利要求1所述的FET，其中，所述源和漏區(qū)的至少一 些部分包括與橫向相鄰的半導(dǎo)體區(qū)不同的半導(dǎo)體材料。
16. 根據(jù)權(quán)利要求15所述的FET，其中，所述溝道包括Si而所 述橫向相鄰的源/漏區(qū)包括SiGe半導(dǎo)體。
17. 根據(jù)權(quán)利要求1所述的FET，其中，所述溝道在所述結(jié)合界 面之下延伸。
18. 根據(jù)權(quán)利要求1所述的FET,還包括源/漏延伸區(qū)，所述源/ 漏延伸區(qū)具有與所述溝道相同或不同的晶向。
19. 一種CMOS電路，包括至少一個(gè)場效應(yīng)晶體管(FET)，所 述場效應(yīng)晶體管包括具有間隔開的摻雜的源和漏區(qū)和位于該源和漏 區(qū)之間的溝道的復(fù)合半導(dǎo)體區(qū)、位于所述溝道上的柵電介質(zhì)以及位于 所述柵電介質(zhì)上的導(dǎo)電的柵，其中在所述柵的下方的所述復(fù)合半導(dǎo)體 區(qū)包括具有第一晶向的上部單晶半導(dǎo)體和具有第二晶向的下部單晶半導(dǎo)體，所述上部和下部半導(dǎo)體在結(jié)合界面處直接接觸并且所述溝道 的至少一些部分位于具有所述第一晶向的所述上部半導(dǎo)體中，而所述源和漏區(qū)的至少一些部分位于具有所述下部半導(dǎo)體晶向的半導(dǎo)體中。
20. 根據(jù)權(quán)利要求19所述的CMOS電路，其中，所述結(jié)合界面 上方的源/漏區(qū)具有溝道的晶向而所述結(jié)合界面下方的源/漏區(qū)具有下 部半導(dǎo)體的晶向。
21. 根據(jù)權(quán)利要求19所述的CMOS電路，其中，所述結(jié)合界面 上方的至少一些源/漏區(qū)的晶向不同于溝道的晶向。
22. 根據(jù)權(quán)利要求19所述的CMOS電路，還包括阱注入?yún)^(qū)、大 角度注入?yún)^(qū)、所述柵上的側(cè)壁間隔物、抬高的源/漏、柵接觸、源/漏 接觸、產(chǎn)生溝道應(yīng)力的替代源/漏區(qū)和/或重疊層、或者源/漏延伸區(qū)中 的至少一種。
23. 根據(jù)權(quán)利要求19所述的CMOS電路，其中，所述下部半導(dǎo) 體為體半導(dǎo)體晶片或者絕緣體上半導(dǎo)體。
24. 根據(jù)權(quán)利要求19所述的CMOS電路，其中，所述上部和下 部半導(dǎo)體為相同或不同的半導(dǎo)體材料。
25. 根據(jù)權(quán)利要求19所述的CMOS電路，其中，所述上部和所 述下部半導(dǎo)體包括Si、 SiC、 SiGe、 SiGeC、 Ge合金、Ge、 C、 GaAs、 InAs、 InP、其它III-V或II-VI族化合物半導(dǎo)體或者上述半導(dǎo)體材料 的層狀組合物和合金。
26. 根據(jù)權(quán)利要求19所述的CMOS電路，其中，所述上部和所 述下部半導(dǎo)體包括至少 一種摻雜劑。
27. 根據(jù)權(quán)利要求19所述的CMOS電路，其中，所述上部和所 述下部半導(dǎo)體包括應(yīng)變區(qū)。
28. 根據(jù)權(quán)利要求19所述的CMOS電路，其中，包括源、漏和 溝道區(qū)的上部和下部半導(dǎo)體可以是應(yīng)變的、非應(yīng)變的、或者應(yīng)變和非 應(yīng)變區(qū)的復(fù)合體。
29. 根據(jù)權(quán)利要求19所述的CMOS電路，其中，所述上部和下 部半導(dǎo)體包括Si、 SiGe合金或者Ge。
30. 根據(jù)權(quán)利要求29所述的CMOS電路，其中，所述第一和第 二晶向從包括(100) 、 (110)和(111)的組中選擇。
31. 根據(jù)權(quán)利要求19所述的CMOS電路，其中，所述源和漏區(qū) 的至少一些部分包括與橫向相鄰的半導(dǎo)體區(qū)不同的半導(dǎo)體材料。
32. 根據(jù)權(quán)利要求31所述的CMOS電路，其中，所述溝道包括 Si而所述橫向相鄰的源/漏區(qū)包括SiGe半導(dǎo)體。
33. 根據(jù)權(quán)利要求19所述的CMOS電路，還包括另一種FET， 所述另一種FET的源/漏和溝道區(qū)被完全包含于單晶半導(dǎo)體的單晶向 中。
全文摘要
本發(fā)明涉及混合晶向溝道場效應(yīng)晶體管，在結(jié)合界面(360)上方的源/漏區(qū)具有的晶向，而結(jié)合界面(360)下方的源/漏區(qū)具有下部半導(dǎo)體(370)的晶向，使得源/漏區(qū)的每個(gè)部分的晶向與橫向相鄰的半導(dǎo)體材料的晶向相同?？蛇x的源/漏延伸區(qū)(392)被整個(gè)地設(shè)置在上部半導(dǎo)體(350)中?？蛇x地，結(jié)合界面(360)位于接近源/漏區(qū)(380)的底部，使得源/漏區(qū)(380)大部分處于上部半導(dǎo)體層(350)中。
文檔編號(hào)H01L29/04GK101416316SQ200680014216
公開日2009年4月22日 申請(qǐng)日期2006年4月21日 優(yōu)先權(quán)日2005年4月27日
發(fā)明者凱瑟琳·L.·薩恩格, 宋均鏞, 尹海洲, 德溫得拉·K.·薩達(dá)納, 敏 楊, 約耳·P.·德索扎 申請(qǐng)人:國際商業(yè)機(jī)器公司