專利名稱：嵌入元件的靜電放電保護的制作方法
嵌入元件的靜電放電保護
背景技術(shù)：
本發(fā)明涉及電路保護。更具體地，本發(fā)明涉及電壓可變材料
(VVM)。
電過載瞬態(tài)(E0S瞬態(tài))產(chǎn)生高電場和高峰值功率，其可致使電 路或電路中的高敏感電子元件暫時或永久失去功能。E0S瞬態(tài)可包括 能夠中斷電路運行或直接摧毀電路的瞬態(tài)電壓或電流條件。例如，E0S 瞬態(tài)可來自電磁脈沖、靜電放電、閃電、靜電流累積，或由其他電子 或電元件的運行產(chǎn)生。E0S瞬態(tài)可在次毫微秒到微秒的時間內(nèi)達到其 最大振幅并具有反復(fù)的振幅峰值。
靜電放電瞬態(tài)波(ESD事件)的峰值振幅可超過25,000伏特， 同時具有大于100安培的電流?，F(xiàn)在存在幾種確定E0S瞬態(tài)波形的標 準。這些標準包括IEC 61000-4-2、 ANSI guidelines on ESD (ANSI C63. 16) 、 DO-160、及FAA-20-136。還有軍用標準，如MIL STD 883 part 3015. 7。
用于保護不受EOS瞬態(tài)影響的電壓可變材料(VVM)存在，該材 料被設(shè)計為快速反應(yīng)(即，理想地，在瞬態(tài)波達到其峰值之前)以將 所傳輸?shù)碾妷航档偷椒浅５偷闹挡⒃贓OS瞬態(tài)期間將電壓箝位在較 低的值。VVM的特征為其在低的或正常的工作電壓下具有高電阻值。 響應(yīng)于E0S瞬態(tài)，這種材料實質(zhì)上瞬間切換為低電阻狀態(tài)。當EOS事 件已被減輕時，這些材料回到其高電阻狀態(tài)。VVM能夠在高和低電阻 狀態(tài)之間反復(fù)切換，并使電路能在多個ESD事件的情況下受到保護。
在ESD事件終止時，VVM還可實質(zhì)上瞬間恢復(fù)到其原始的高電阻 值。對于本申請，高電阻狀態(tài)將被稱為高阻抗狀態(tài)，低電阻狀態(tài)將被 稱為低阻抗狀態(tài)。E0S材料可經(jīng)受數(shù)千次ESD事件，并在提供不受每 一獨立的ESD事件的影響的保護后恢復(fù)到高阻抗狀態(tài)。
使用EOS材料的電路元件由于EOS瞬間接地從而可分流一部分過 電壓或電流，從而保護電路及其元件。威脅瞬態(tài)的大部分被反射回威 脅源。所反射的波或通過所述源輻射開而被削弱，或重新指回響應(yīng)于 每一返回脈沖的浪涌保護器件，直到烕脅能量降低到安全水平。
在VVM的上述特性和優(yōu)點的基礎(chǔ)上，需要繼續(xù)進一步開發(fā)采用這 樣的VVM的應(yīng)用和裝置。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一方面，電元件如電阻器和電容器用電壓可變材料 (VVM)嵌入在印刷電路板(PCB)如多層PCB中。在一實施例中，電 元件被提供為層壓在PCB的絕緣襯底上或兩個所述襯底之間的材料。 例如，所述材料為電阻材料或電介質(zhì)材料。電介質(zhì)材料通過導(dǎo)電板接 觸每一面。電阻材料通過引線或跡線接觸每一端。電材料可施加在絕 緣襯底的相當大面積上并按需在PCB上提供的一個或多個電路內(nèi)使 用。
VVM也被層壓到絕緣襯底上，如與襯底上層壓電元件薄膜那側(cè)相 反的另一側(cè)。絕緣襯底、元件薄膜和VVM的組合可提供為能夠接收電 路跡線、表面安裝元件、通孔元件和其它零件的裝置或PCB。所得到 的VVM結(jié)構(gòu)可具有任何所需大小的表面積，如大于1平方英寸的表面 積。電元件薄膜和VVM層被嵌入在PCB內(nèi)，從而節(jié)省了 PCB表面上的 有價值空間并可能減小PCB所需的整體尺寸。嵌入元件薄膜和VVM層 也可降低成本和改善信號集成度。VVM保護位于PCB之中或之上的電 元件免受由于ESD事件引起的能量過載的影響。
如下所述，電元件、VVM和絕緣襯底可按許多不同的方式進行布 置以獲得所需結(jié)果?？偟膩碚f，每一布置導(dǎo)致將要保護的器件如電阻 或電容材料和VVM之間的并聯(lián)電學(xué)關(guān)系。這樣，當沒有ESD事件時， VVM存在為高阻抗狀態(tài)，在電路正常運行情況下電流流過嵌入電元件。 當出現(xiàn)ESD事件時，VVM切換到低阻抗狀態(tài)，從而導(dǎo)致ESD能量通過
VVM而不是嵌入電元件耗散，因而保護所述元件免遭ESD能量的有害影響。
如下所示，VVM與嵌入電元件并聯(lián)置放。與嵌入在PCB內(nèi)或放在 PCB上面的VVM可保持并聯(lián)電學(xué)關(guān)系。在某些應(yīng)用中，在PCB的一層 或多層中提供一個或多個通道或孔。通道使嵌入電元件或VVM能與位 于PCB的多層上的導(dǎo)體電連通。
在實施例中，VVM與其接觸電極呈X-Y或共面排列進行置放。在 此，定位電極以產(chǎn)生VVM間隙，所述間隙至少實質(zhì)上平行于電極平面 延伸。VVM放在間隙中，接觸電極。共面或X-Y間隙的大小適當以將 ESD能量分流到所需導(dǎo)體，如地或屏蔽導(dǎo)體。
在另一實施例中，VVM相對于接觸電極呈Z向應(yīng)用置放。在此， 例如， 一電極堆疊在另一電極之上且VVM置放在電極之間。在此，VVM 間隙由VVM層的厚度產(chǎn)生。厚度或間隙大小再次形成適當?shù)拇笮∫詫?ESD能量分流到所需導(dǎo)體，如地或屏蔽導(dǎo)體。在一實施例中，ESD能 量在將要保護的元件周圍分流。
在本發(fā)明的另一主要實施例中，VVM作為層施加到導(dǎo)電箔以形成 有源襯底或有源層壓板。所得的有源層壓板可部分固化和施加到支撐 襯底上，如剛性PCB。在本發(fā)明中，VVM層涂覆或施加到導(dǎo)電層如銅 層上以產(chǎn)生有源襯底或?qū)訅喊?。有源襯底以下面詳示的許多不同方式 與嵌入電元件結(jié)合使用。在實施例中，電元件也被施加為層，如層壓 到有源層壓板的VVM層的暴露側(cè)。有源襯底方便地代替另外必須的絕 緣層。有源襯底還在多個方向延伸使得襯底可保護多個電元件。
有源襯底提供與嵌入VVM實施例相同的好處，如節(jié)約的板空間、 降低的成本等。有源襯底也是嵌入VVM應(yīng)用，其中VVM層加倍為正常 電壓狀態(tài)絕緣襯底。
VVM層可與嵌入電元件呈并聯(lián)電學(xué)結(jié)構(gòu)進行置放。VVM層也可形 成如上所述的X-Y或Z向布置的間隙。采用VVM層和有源襯底的PCB 可包括使能量能被分流到PCB內(nèi)的不同導(dǎo)電層的一個或多個通道。
PCB可包括多個VVM或有源襯底層，使VVM層與一個或多個絕緣襯底 結(jié)合及保護多種不同類型的嵌入電元件。
本發(fā)明的另外的特征和優(yōu)點在下面的本發(fā)明詳細描述和附圖中 描述并可從其明顯看出。


圖1為電壓可變材料(WM)或使用電壓可變材料的器件的示意 電學(xué)圖示。
圖2為示出本發(fā)明VVM的電壓箝位效應(yīng)的電壓對時間圖。
圖3A-3C為分別與電阻器、電容器和信號線呈并聯(lián)關(guān)系放置的 VVM或使用VVM的器件的示意性電學(xué)圖示。
圖4為采用本發(fā)明的嵌入元件/VVM和有源襯底實施例的印刷電 路板的截面透視圖。
圖5A、 5B、 6A、 6B、 7A和7B為形成間隙的嵌入電阻器和電極對 及與電阻器呈并聯(lián)關(guān)系跨間隙嵌入VVM的多個實施例的示意性電學(xué) 圖示。
圖8和9為電阻器元件與VVM呈并聯(lián)關(guān)系放置的示意性電學(xué)圖 示，電阻器元件和VVM嵌入在三個絕緣襯底之間。
圖10為電阻器元件與VVM呈并聯(lián)關(guān)系放置的示意性電學(xué)圖示， 電阻器元件嵌入在四個絕緣襯底之間，VVM放在通道中。
圖1卜14為電容性電介質(zhì)元件與VVM呈并聯(lián)關(guān)系放置的示意性電 學(xué)圖示，所述元件嵌入在兩個絕緣襯底之間，且其中至少一電極位于 襯底之一的外面。
圖15為包括嵌入以VVM的絕緣襯底的本發(fā)明有源層壓板(或涂 覆樹脂的箔)的一實施例的正視圖，其與導(dǎo)電層連接。
圖16為使用圖15的有源層壓板及有源層壓板上的電阻材料涂層 的組件的正視圖。
圖17為組件的平面圖，其使用圖15的有源層壓板，被涂覆以電 阻材料并被提供以多個電極。
圖is為沿圖17的xvm-xvm線的截面圖。
圖19為圖15的有源層壓板的正視圖，其被涂覆以電容性電介質(zhì) 材料并被提供以多個電極及另外的絕緣襯底或另一有源層壓板。
圖20為圖15的有源層壓板與多個數(shù)據(jù)線結(jié)合的應(yīng)用的平面圖。 圖21為沿圖20的XXI-XXI線的截面圖。
具體實施方式
概述
在本發(fā)明的一主要實施例中，電元件如電阻器和電容器用電壓可 變材料(VVM)嵌入在印刷電路板(PCB)如多層PCB中。在一實施例 中，電元件提供為層壓在PCB的絕緣襯底上或兩個絕緣襯底之間的薄 膜。VVM也層壓到絕緣襯底上，如與襯底層壓電元件薄膜那側(cè)相反的 側(cè)。絕緣襯底、元件薄膜和VVM的結(jié)合可提供為器件或能夠接收電路 跡線、表面安裝元件、通孔元件及其它零件的PCB。
嵌入元件和VVM降低了所得器件或PCB的整體大小和成本。嵌入 元件和VVM還釋放了PCB外部如上側(cè)和下側(cè)上的空間并改善信號集成 度。即使在PCB正常處理期間，電如電阻或電容薄膜也可由靜電放電 (ESD)事件損壞。VVM在這樣的事件期間保護位于PCB上的這些薄 膜和/或其它元件。
在本發(fā)明的另一主要實施例中，VVM被注入環(huán)氧樹脂或樹脂內(nèi)。 之后，環(huán)氧樹脂或樹脂被施加到導(dǎo)電箔如銅箔上。所得的結(jié)構(gòu)在此稱 為"有源層壓板"或"有源襯底"。所得的結(jié)構(gòu)在此也稱為涂覆樹脂 的箔(RCF)或涂覆樹脂的銅(RCC)，其中樹脂或環(huán)氧樹脂被注入以 WM粒子，從而產(chǎn)生有源RCF或RCC。在一實施例中，襯底的環(huán)氧樹 脂或樹脂為VVM的絕緣粘合劑。
有源襯底或有源層壓板與許多次要電子學(xué)或元件組裝工藝兼容， 甚至與高端、高密度工藝兼容。有源襯底提供與嵌入VVM相同的好處， 如節(jié)約板的空間、降低成本等。有源襯底也是嵌入VVM應(yīng)用，其中 VVM層在VVM層保護的電路正常運行情況下使絕緣襯底加倍。
現(xiàn)在參考附圖特別是圖1，本發(fā)明的VVM10電連接在結(jié)點12和
14之間。VVM10用器件符號圖示，然而，在下示的多個實施例中，VVM10 施加為襯底上的一層導(dǎo)電薄膜。VVM10在正常條件下高度電阻性，如 從約1000歐姆到約1012歐姆，使得非常小的電流在結(jié)點12和14之 間流動。在ESD事件時，VVM10變得十分導(dǎo)電，如從約O. i歐姆到約 100歐姆，從而使ESD能量能在結(jié)點12和14之間移動。在實施例中， 結(jié)點之一接地，使得ESD能量被分流到地?；蛘?，結(jié)點12和14可以 是電元件如電阻器或電容器的引線。
圖2表明，基于大致在時間t二O開始的ESD事件，跨電路的電 壓開始快速增長。如果不提供VVM，電壓快速跳到最大浪涌電壓，其 可能呈數(shù)量級超出電路內(nèi)的不同電元件的額定電壓。當提供VVM時， VVM在圖2中所示的觸發(fā)電壓處觸發(fā)或從高阻抗狀態(tài)變?yōu)榈妥杩範?態(tài)。其后，由于ESD事件引起的電壓被箝位到圖2中所見的穩(wěn)定箝位 電壓。箝位電壓可以為從約5伏特到約300伏特。實際上，由于ESD 事件引起的電壓從箝位電壓逐漸變?yōu)?。
圖3A和3B示出了 VVM10怎樣保護電元件，如電阻器16 (圖3A) 或電容器18 (圖3B)。在實施例中，VVM10與電元件并聯(lián)放置。當 沒有ESD事件時，VVM10處于高阻抗狀態(tài)，迫使大部分電流流過電元 件16、 18。當出現(xiàn)ESD事件時，VVM10從高阻抗狀態(tài)切換到低阻抗狀 態(tài)，提供路徑以使ESD能量繞過電元件16、 18，從而保護這些元件。
圖3C示出了 VVM10怎樣保護信號跡線或引線102或連到引線102 的一個或多個電器件103。在此，VVM10電連接在跡線102和地或屏 蔽84之間。涉及信號引線102和器件103的另一應(yīng)用將在下面結(jié)合 圖20和21進行描述。如圖3C中所見，當沒有ESD事件時，VVM10 處于高阻抗狀態(tài)，迫使大部分電流流過跡線102和器件103。當出現(xiàn) ESD事件時，VVM10從高阻抗狀態(tài)切換到低阻抗狀態(tài)，提供路徑以使 ESD能量分流到地84,從而保護跡線102和器件103。器件103可以 是在此所述的任何電器件，包括集成電路。
現(xiàn)在參考圖4，本發(fā)明的嵌入VVM/元件和有源襯底實施例的應(yīng)用
經(jīng)PCB120圖示，其是板上組裝有許多不同類型的電元件如電阻器 116、電容器118和電路跡線102的多層PCB。 PCB120是完全組裝的 板，其可放在任何類型的電學(xué)裝置中，如計算機、電視機、移動電話、 通信裝置、數(shù)字記錄設(shè)備等。PCB120可部分或全部由裝配性企業(yè)組 裝，其與原始設(shè)備制造商(OEM)簽訂合同以制造所述板的部分或全 部。OEM通常執(zhí)行最后的組裝，將元件放在PCB120上，如集成電路 (IC)芯片104、電池備用芯片106、連接器108、壓敏變阻器112、 表面安裝電阻器116、表面安裝電容器118等。PCB120還具有形成或 蝕刻增強表面上的跡線102。 ..
PCB120是具有三層絕緣層42、 44和46的多層板。在實施例中， 所述層相對硬，如由FR-4材料制成。在另一實施例中，絕緣層可以 半硬，如由聚酰亞胺制成，如KaptonTM帶。絕緣層42、 44和46被 剖視以示出下面詳述的實施例的應(yīng)用。
下面詳述的嵌入組件40和65如圖4中所示，其提供這些組件可 怎樣用于最后組裝的PCB在此為PCB120的例子。PCB120僅是可采用 在此所述的實施例的許多不同類型的終端產(chǎn)品的一個例子。
通常，電阻器組件40包括襯底42、 44和46。中間襯底44包括 或具有通道32和34。通道32和34使位于襯底44和46之間的引線 或跡線22和24能夠與位于襯底42和44之間的導(dǎo)體26和28電連通。 引線或跡線22和24通過電阻材料16相互電連通。導(dǎo)體26和28位 于襯底42和44之間。導(dǎo)體26和28及襯底42和44確定間隙30， 其被填充VVMIO，使得VVM接觸導(dǎo)體26和28。導(dǎo)體26和28之一可 以是或連到地或屏蔽。
嵌入的電阻材料16可代替PCB120的襯底42的上表面上所示的 部分、許多甚至全部表面安裝電阻器116。同樣，位于PCB120的上 表面上的、連到被代替的表面安裝電阻器116的各條跡線102也可嵌 入在襯底42、 44和46之間，與跡線22和24 —樣。由于電阻材料 16被嵌入且不易替換，保護這些材料免遭ESD事件的有害影響非常
重要。VVM10提供這樣的保護。同樣，VVM10被嵌入且耗用無價值的 外部PCB空間。
在實施例中，電阻材料16的具有不同電阻率的不同區(qū)域放在襯 底42、 44和46之間。不同的電阻率使不同電路能夠按需采用不同的 電阻。同樣，電阻材料16可按需按任何所需形狀、跡線圖案和/或數(shù) 量進行施加。
通常，嵌入的電容器組件65采用絕緣襯底42和44。上面的襯 底42包括或具有通道32和34。通道32使位于電容器材料18上面 的引線或電容偏板22能夠與導(dǎo)體26電連通。導(dǎo)體26位于PCB120的 上表面上。導(dǎo)體26可以是地或屏蔽導(dǎo)體。通道34被填充VVM10，其 接觸導(dǎo)體26和電容偏板24。
嵌入的電容材料18及相關(guān)的偏板22和24可代替PCB120的襯底 42的上表面上所示的部分、許多甚至全部表面安裝電容器，118。同樣， 位于PCB120的上表面上的、連到被代替的表面安裝電容器118的各 條跡線102也可嵌入在襯底42、 44和46之間。由于電容材料18被 嵌入且不易替換，保護這些材料免遭ESD事件的有害影響非常重要。 WM10提供這樣的保護。同樣，VVM10被嵌入且耗用無價值的外部PCB 空間。
在實施例中，電容材料18的具有不同介電常數(shù)或特性的不同區(qū) 域放在襯底42、 44和46之間。不同的介電特性使不同電路能夠按需 采用不同的電容。同樣，電容材料18可按需按任何所需形狀、跡線 圖案和/或數(shù)量進行施加。
PCB120還包括有源層壓板75，其將在下面詳細描述。通常，有 源層壓板75包括VVM層100和導(dǎo)電箔72。在實施例中，有源層壓板 75獨立制造并按需應(yīng)用到PCB120。有源層壓板75也可制備成具有電 阻層16、電容層18或具有所需電學(xué)功能或特性的其它類型的層。在 所示實施例中，有源層壓板被制備成具有一層電阻材料16。電阻材 料16施加到有源層壓板75的VVM層100的與導(dǎo)電箔72相對的那一 側(cè)上。電阻材料16經(jīng)層壓、壓縮、粘著或其它適當?shù)姆椒ü潭ǖ浇^
緣襯底42上。導(dǎo)電箔72經(jīng)層壓、壓縮、粘著、及其任何組合或其它 適當?shù)姆椒ü潭ǖ揭r底46上。
如前所述，有源層壓板75的嵌入電阻材料16可代替PCB120的 襯底42的上表面上所示的部分、許多甚至全部表面安裝電阻器116 及相關(guān)的跡線102。 VVM層100保護嵌入的電阻材料16免受ESD事件 的影響。同樣，VVM100被嵌入且耗用無價值的外部PCB空間。
在所示實施例中，電阻材料16通過襯底42中形成的電鍍通道 114電連通到外部元件104。導(dǎo)電箔72可被蝕刻以形成所需跡線。這 些跡線可接觸其它嵌入的電學(xué)材料和/或與位于絕緣襯底46的內(nèi)和/ 或外表面上的元件連通。跡線102也可形成在外襯底42和/或46的 內(nèi)側(cè)及中間襯底44的表面上。這樣的內(nèi)部跡線102可按需接觸WM 層100 (如圖所示)、電阻材料16、電容材料18、和/或其它內(nèi)部電 元件。
嵌入電元件及VVM
現(xiàn)在參考圖5A和5B，其示出了本發(fā)明的嵌入VVM10的一個應(yīng)用。 結(jié)點12電連接到引線或跡線22。結(jié)點14電連接到引線或跡線24。 結(jié)點12和14還電連接到電阻元件或電阻材料16。導(dǎo)體26和28從 結(jié)點12和14與電阻材料16并聯(lián)延伸。如圖5A中所見，間隙30形 成在導(dǎo)體26和28之間。如圖5B中所見，VVM10放在間隙30中并電 連接到導(dǎo)體26和28。
圖5A和5B的應(yīng)用可表征為共面或X-Y應(yīng)用，其中結(jié)點12和14、 引線22和24、導(dǎo)體26和28、間隙30和VVM10被施加到PCB的單一 襯底上或駐留于其上。間隙30形成在與其上形成結(jié)點、跡線和導(dǎo)體 的平面相同的平面上，VVM也被施加到該平面上。在實施例中，襯底 為內(nèi)部襯底，因而結(jié)點12和14、引線22和24、導(dǎo)體26和28、間 隙30和VVM10嵌入在PCB內(nèi)。
電阻器16 (對于在此所述的任何實施例)可按器件提供。電阻 器16 (對于在此所述的任何實施例)也可提供為材料，其可經(jīng)絲網(wǎng) 印刷方法、加壓施加方法等施加到襯底上。層壓板電阻材料16司.從
Rohm and Haas獲得，相應(yīng)商品名為tradename Insite ，并可按約 500 ohms/cm2到約1000 ohms/cm2的薄層電阻率范圍提供。
如在此所述的VVM10 (對于圖1-14中所述的任何實施例)可按 器件提供?；蛘?，VVM10 (對于圖1-14中所述的任何實施例)可按可 印刷或可展開形式提供。多種適當?shù)腤M在2004年10月5日申請的、 題為"直接施加可變材料、采用可變材料的器件及制造前述器件的方 法"的美國專利申請10/958， 442中描述，每一所述VVM均通過引用 特別組合于此。
現(xiàn)在參考圖6A和6B，其示出了本發(fā)明的嵌入VVM10的另一應(yīng)用。 結(jié)點12電連接到引線或跡線22。結(jié)點14電連接到引線或跡線24。 結(jié)點12和14還電連接到電阻元件或電阻材料16。如圖6A中所見， 間隙30形成在結(jié)點12和14之間。如圖6B中所見，VVM10放在間隙 30中并電連接到結(jié)點12和14。
圖6A和6B的應(yīng)用可表征為共面應(yīng)用，其中結(jié)點12和14、引線 22和24、間隙30被施加到PCB的單一襯底上或駐留于其上。伺隙 30形成在與其上形成結(jié)點、跡線和導(dǎo)體的平面相同的平面上，VVM10 也被施加到該平面上。在實施例中，襯底為內(nèi)部襯底，因而結(jié)點12 和14、引線22和24、間隙30和VVM10嵌入在PCB內(nèi)。在可選實施 例中，結(jié)點12和14、引線22和24、間隙30和VVM10置放在PCB的 頂部或底部。
現(xiàn)在參考圖7A和7B，其示出了本發(fā)明的嵌入VVM10的另一應(yīng)用。 結(jié)點12電連接到引線或跡線22。結(jié)點14電連接到引線或跡線24。 結(jié)點12和14還電連接到電阻元件或電阻材料16。導(dǎo)體26和28從 結(jié)點12和14延伸并可與結(jié)點12和14形成整體。如圖7A中所見， 間隙30形成在導(dǎo)體26和28之間。如圖7B中所見，WM10放在間隙 30中并電連接到導(dǎo)體26和28。
圖7A和7B的應(yīng)用可表征為共面或X-Y應(yīng)用，其中結(jié)點12和14、 引線22和24、導(dǎo)體26和28、間隙30和雨10被施加到PCB的單一 襯底上或駐留于其上。間隙30通常形成在與其上形成結(jié)點、跡線和
導(dǎo)體的平面相同的平面上，VVM也被施加到該平面上。在實施例中，
襯底為內(nèi)部襯底，因而結(jié)點12和14、引線22和24、導(dǎo)體26和28、 間隙30和VVM10嵌入在PCB內(nèi)。
或者，結(jié)點12位于第一襯底上，結(jié)點14位于第二襯底上，從而 形成Z向應(yīng)用。任一襯底可以是多層PCB的內(nèi)部襯底。在此，VVM10 鄰近于支撐結(jié)點12和14的襯底之間的電阻材料16進行施加。
現(xiàn)在參考圖8，采用本發(fā)明的嵌入元件和VVM的多層PCB的一實 施例被示為組件40。組件40包括絕緣襯底42、 44和46。絕緣襯底 42、 44和46 (及在此所述的任何襯底)可包括任一或多種類型的硬 或半硬襯底，如FR-4、有紡或無紡玻璃、PTFE和微纖維玻璃、陶瓷、 熱固塑料、聚酰亞胺、Kapto-等。
中間襯底44包括或具有通道32和34。通道32和34使位于襯 底44和46之間的引線或跡線22和24能夠與導(dǎo)體26和28電連通。 引線或跡線22和24通過電阻材料16電連通。導(dǎo)體26和28位于襯 底42和44之間。導(dǎo)體26和28及襯底42和44確定間隙30，在共 面或X-Y應(yīng)用中其被填充VVMIO。在實施例中，跡線22和24集成在 電路內(nèi)，其可完全嵌入在組件40內(nèi)或與位于外部襯底4、2和46之一 的外側(cè)上的電路電連接。
導(dǎo)體26和28可以是嵌入的電路保護網(wǎng)絡(luò)的一部分，其可包括多 個VVM10的區(qū)域或一個或多個更大的VVM10區(qū)域。導(dǎo)體26和28之一 可連到地或屏蔽。應(yīng)意識到，組件40包括與圖5B、 6B和7B中所示 相似的并聯(lián)電路。組件40可以是分立器件或分立器件的一部分或足 夠大以接收和支持多個表面安裝或通孔電元件。組件40結(jié)構(gòu)可或者 或另外與嵌入電容材料18或其它類型的電學(xué)材料或器件一起使用。
現(xiàn)在參考圖9，采用本發(fā)明的嵌入元件和VVM的多層PCB的一實 施例由組件45圖示。組件45包括絕緣襯底42、 44和46。中間襯底 44包括或具有通道32和34。通道32使位于襯底44和46之間的引 線或跡線能與導(dǎo)體26電連通。導(dǎo)體26位于襯底42和44之間，及在
實施例中為地或屏蔽導(dǎo)體。導(dǎo)體26可以是嵌入的電路保護網(wǎng)絡(luò)的一
部分，其可包括多個VVM10區(qū)域或一個或多個更大的VVM10區(qū)域。
通道34確定間隙30，其被填充VVMIO。這樣的結(jié)構(gòu)使能消除(上 面示出的)導(dǎo)體28。在實施例中，跡線22和24集成在電路內(nèi)，其 可完全嵌入在組件45內(nèi)或與位于外部襯底42和46之一的外側(cè)上的
應(yīng)意識到，組件45包括與上面所示相類似的并聯(lián)電路。將VVM10 放在通道34中產(chǎn)生Z向應(yīng)用，其中VVM間隙的寬度實質(zhì)上是襯底44 的厚度。在于此所述的許多實施例中，配置VVM間隙厚度使得沿跡線 22或24出現(xiàn)的ESD事件被適當?shù)胤至鞫h離電元件如電阻器16。
組件45可以是分立器件或分立器件的一部分或足夠大以接收和 支持多個表面安裝或通孔電元件。組件45結(jié)構(gòu)可或者或另外與嵌入 電容材料18或其它類型的電學(xué)材料或器件一起使用。
現(xiàn)在參考圖10，采用本發(fā)明的嵌入元件和VVM的多層PCB的--實施例由組件50圖示。組件50包括外部絕緣襯底42和46及一對內(nèi) 部襯底44a和44b。跡線22和24與電阻器16電連通。導(dǎo)體26和28 與VVM10電連通。中間襯底44a和44b包括或具有通道32和34。通 道32和34使位于襯底44b和46之間的跡線22和24能與導(dǎo)體26和 28電連通。導(dǎo)體26和28位于襯底42和44a之間。
襯底42、 44a和44b共同包括或具有第三通道36。通道36填充 VVMIO。 VVM10可從外部襯底42的外面填入組件50。在襯底44a和 44b被施加到襯底46、跡線22和24及電阻材料16之后，通道32和 34可被金屬化。在實施例中，通道32和34在與導(dǎo)體26和28被確 定在襯底44a上的同一過程期間金屬化。
在實施例中，跡線22和24集成在電路內(nèi)，其可完全嵌入在組件 50內(nèi)或與位于外部襯底42和46之一的外側(cè)上的電路電連接。導(dǎo)體 26和28繼而可以是嵌入的電路保護網(wǎng)絡(luò)的一部分，其可包括多個 VVM10區(qū)域或一個或多個更大的VVM10區(qū)域。導(dǎo)體26和28之一連到 地或屏蔽。
應(yīng)意識到，組件50包括與上面所示相類似的并聯(lián)電路。將VVM10
放在通道36中產(chǎn)生Z向應(yīng)用，其中VVM間隙的寬度實質(zhì)上是通道36 的直徑或截面距離。如前所述，配置WM間隙厚度使得沿跡線22或 24出現(xiàn)的ESD事件被適當?shù)胤至鞫h離嵌入的電元件如電阻器16。
組件50可以是分立器件或分立器件的一部分或足夠大以接收和 支持多個表面安裝或通孔電元件。組件50結(jié)構(gòu)可或者或另外與嵌入 電容材料18或其它類型的電學(xué)材料或器件一起使用。
現(xiàn)在參考圖11-14，其示出了嵌入電容器或電容材料18的各個 實施例。如前所述，圖11-14中的每一實施例也可或另外采用嵌入電 阻材料或其它類型的電元件或材料。(對于在此所述的任何實施例) 電容器或電介質(zhì)18可提供為器件。(對于在此所述的任何實施例) 電容器或電介質(zhì)18也可提供為材料，其可經(jīng)絲網(wǎng)印刷方法、加壓施 加方法等施加到電容偏板和/或襯底上。層壓板電容器電介質(zhì)材料18 可從Rohm and Haas獲得，相應(yīng)商品名為tradename Insite ,并 可按高達200nF/cm2的額定范圍提供。
在圖11中，采用本發(fā)明嵌入元件和VVM的多層PCB的一實施例 由組件55圖示。組件55包括兩個絕緣襯底42和44。上部襯底42 包括或具有通道32和34。通道32使位于電容材料18上面的引線或 電容偏板22能與導(dǎo)體26電連通。導(dǎo)體26位于上部襯底42的外側(cè)上。 通道34使位于電容材料18下面的跡線或電容偏板24能與導(dǎo)體28電 連通。導(dǎo)體28位于上部襯底42的外側(cè)上。在所示實施例中，電路保 護電路至少部分位于組件55的外側(cè)上，而包括電容偏板22和24及 電容器18的主要電路至少部分嵌入在組件55內(nèi)。組件55強調(diào)任何 部分或所有電路保護電路和/或主要電路可位于PCB的外表面上。
導(dǎo)體26和28確定間隙30，其被填充VVMIO。導(dǎo)體26和28之一 可以是地或屏蔽導(dǎo)體。該地或屏蔽導(dǎo)體可以是嵌入的電路保護網(wǎng)絡(luò)的 一部分，其可包括多個VVM10區(qū)域或一個或多個更大的WM10區(qū)域。
應(yīng)意識到，組件55包括與上面所示相類似的并聯(lián)電路。將WM10 放在間隙30中產(chǎn)生X-Y向應(yīng)用，其中WM間隙的寬度為導(dǎo)體26和
28端部之間的距離。如前所述，配置VVM間隙厚度使得沿電容偏板 22或24出現(xiàn)的ESD事件被適當?shù)胤至鞫h離電元件如電容器18。
在圖l卜14中，跡線22和24為或充作電容偏板，其與電容器電 介質(zhì)材料18并聯(lián)接觸。另一方面，如上所述，在實施例中，跡線22 和24接觸電阻器材料16的端部?；蛘撸E線22和24可以并聯(lián)或共 面關(guān)系接觸電阻材料16。
在圖11中，在實施例中，電容偏板22和24及電介質(zhì)材料18被 絲網(wǎng)印刷或?qū)訅旱较旅嬉r底44上。其后，上部襯底42施加到電容性 子組件上。通道32和34可在將導(dǎo)體26和28施加到上部襯底42的 外面的同一過程期間金屬化。接著，VVM10作為器件或經(jīng)下述專利申 請中描述的任何方法施加到間隙30，所述專利申請為2004年10月5 日申請的、題為"直接施加可變材料、采用所述材料的器件及制造所 述器件的方法"的申請10/958,442，其中所述的每一方法均通過引 用組合于在此公開的每一實施例中。
組件55可以是分立器件或分立器件的一部分或足夠大以接收和 支持多個表面安裝或通孔電元件。如上所述，組件55結(jié)構(gòu)可或者或 另外與嵌入電阻材料16或其它類型的電學(xué)材料或器件一起使用。
在圖12中，采用本發(fā)明嵌入元件和VVM的多層PCB的另一實施 例由組件60圖示。組件60包括兩個絕緣襯底42和44。上部襯底42 包括或具有通道32。通道32使位于電容材料18上面的引線或電容 偏板22能與導(dǎo)體26電連通。導(dǎo)體26位于上部襯底42的外側(cè)上。
在所示實施例中，電路保護電路至少部分位于組件55的外側(cè)上， 而包括電容偏板22和24及電容器18的主要電路至少部分嵌入在組 件55內(nèi)。組件55強調(diào)任何部分或所有電路保護電路和/或主要電路 可位于PCB的外表面上。導(dǎo)體26可以是地或屏蔽導(dǎo)體。該地或屏蔽 導(dǎo)體可以是嵌入的電路保護網(wǎng)絡(luò)的一部分，其可包括多個VVM10區(qū)域 或一個或多個更大的VVM10區(qū)域。
VVM10施加到電容偏板24上，使得其接觸電容偏板22及電介質(zhì) 材料18的邊緣。VVM間隙距離在此實質(zhì)上為電介質(zhì)材料18的Z向厚
度。如前所述，配置VVM間隙厚度使得沿電容偏板22或24出現(xiàn)的 ESD事件被適當?shù)胤至鞫h離電元件如電容器18。組件60的結(jié)構(gòu)相 比組件55刪去了導(dǎo)體28和第二通道34。 VVM10嵌入在組件60中， 而組件55的VVM10采用表面施加方式。應(yīng)意識到，組件60包括與上 面所示相似的并聯(lián)電路。
在圖12中，在實施例中，電容偏板22和24及電介質(zhì)材料18及 VVM被絲網(wǎng)印刷或施加到下面襯底44上。其后，上部襯底42施加到 電容性子組件上。通道32可在將導(dǎo)體26施加到上部襯底42的外面 的同一過程期間金屬化。
組件60可以是分立器件或分立器件的一部分或足夠大以接收和 支持多個表面安裝或通孔電元件。如上所述，組件60結(jié)構(gòu)可或者或 另外與嵌入電阻材料16或其它類型的電學(xué)材料或器件一起使用。
在圖13中，采用本發(fā)明嵌入元件和WM的多層PCB的另一實施 例由組件65圖示。組件65包括兩個絕緣襯底42和44。上部襯底42 包括或具有通道32和34。通道32使位于電容材料18上面的引線或 電容偏板22能與導(dǎo)體26電連通。導(dǎo)體26位于上部襯底42的外側(cè)上。 導(dǎo)體26可以是地或屏蔽導(dǎo)體。該地或屏蔽導(dǎo)體可以是嵌入的電路保 護網(wǎng)絡(luò)的一部分，其可包括多個VVM10區(qū)域或一個或多個更大的 VVM10區(qū)域。
通道34被填充VVM，其接觸導(dǎo)體26和電容偏板24。 VVM間隙距 離在此實質(zhì)上為襯底42的Z向厚度。如前所述，配置VVM間隙厚度 使得沿電容偏板22或24出現(xiàn)的ESD事件被適當?shù)胤至鞫h離電元件 如電容器18。組件65的結(jié)構(gòu)相比組件55刪去了導(dǎo)體28。 VVM10嵌 入在組件65中，與組件60相似。應(yīng)意識到，組件65包括與上面所 示相似的并聯(lián)電路。
在圖13中，在實施例中，電容偏板22和24及電介質(zhì)材料18被 絲網(wǎng)印刷或施加到下面襯底44上。其后，上部襯底42施加到電容性 子組件上。VVM10經(jīng)絲網(wǎng)印刷、加壓施加或其它適當?shù)姆椒ǚ旁谕ǖ?br> 34中。通道32可在將導(dǎo)體26施加到上部襯底42的外面的同一過程 期間金屬化。
組件65可以是分立器件或分立器件的一部分或足夠大以接收和 支持多個表面安裝或通孔電元件。如上所述，組件65結(jié)構(gòu)可或者或 另外與嵌入電阻材料16或其它類型的電學(xué)材料或器件一起使用。
在圖14中，采用本發(fā)明嵌入元件和VVM的多層PCB的另一實施 例由組件70圖示。組件70包括兩個絕緣襯底42和44。上部襯底42 包括或具有通道32。通道32使位于電容材料18上面的引線或電容 偏板22能與導(dǎo)體26電連通。導(dǎo)體26位于上部襯底42的外側(cè)上。導(dǎo) 體26可以是地或屏蔽導(dǎo)體。該地或屏蔽導(dǎo)體可以是嵌入的電路保護 網(wǎng)絡(luò)的一部分，其可包括多個WM10區(qū)域或一個或多個更大的WM10 區(qū)域。
VVM10被施加到通道34中使其接觸電容偏板24和電介質(zhì)材料18 的邊緣。與組件60不同，上電容偏板22在組件70中的VVM10的上 方延伸，這可提供改善的電接觸。再次地，VVM間隙距離實質(zhì)上為電 介質(zhì)材料18的Z向厚度。如前所述，配置VVM間隙厚度使得沿電容 偏板22或24出現(xiàn)的ESD事件被適當?shù)胤至鞫h離電元件如電容器 18。組件70的結(jié)構(gòu)相比組件55刪去了導(dǎo)體28。 VVM10嵌入在組件 70中，與組件60和65的VVM10—樣。應(yīng)意識到，組件70包括與上 面所示相似的并聯(lián)電路。
在圖14中，在實施例中，電容偏板22和24、電介質(zhì)材料18及 VVM10被絲網(wǎng)印刷或施加到下面襯底44上。其后，上部襯底42施加 到VVM10和電介質(zhì)材料18上(另一方面，在圖12中，VVM10在上部 和下面襯底22和24施加到襯底44上之后施加)。其后，上部襯底 42施加到電容性子組件中。通道32可在將導(dǎo)體26施加到上部襯底 42的外面的同一過程期間金屬化。
組件70可以是分立器件或分立器件的一部分或足夠大以接收和 支持多個表面安裝或通孔電元件。如上所述，組件70結(jié)構(gòu)可或者或 另外與嵌入電阻材料16或其它類型的電學(xué)材料或器件一起使用。
有源層壓板
現(xiàn)在參考圖15-21，其示出了有源層壓板或有源襯底、RCF或RCC (在此為了方便統(tǒng)稱為有源層壓板)。圖1-4的示教可等效地應(yīng)用于 圖15-21的有源層壓板實施例。此外，圖15-21的實施例與圖5A-14 中所述的類似，因為二者均包括VVM和電元件在PCB內(nèi)的位置。
圖15示出了有源層壓板75和釆用上述VVM10的實施例之間的主 要區(qū)別。有源層壓板75包括VVM層100，其被施加或涂覆到導(dǎo)電箔 如銅箔72上。在可選實施例中，導(dǎo)電箔蝕刻或印刷到VVM層100上。 在實施例中，導(dǎo)電箔從約5微米到約70微米厚，VVM層從約70微米 到約100微米厚。二者也可采用其它厚度。'
VVM層100被裝填各種類型的導(dǎo)電、半導(dǎo)電、絕緣及其它VVM粒 子。在實施例中，VVM層100的絕緣粘合劑以半固化條件施加到導(dǎo)電 箔72上。之后，半固化的VVM層100可被全部固化成剛性或半剛性 襯底，如剛性FR-4襯底或可變形聚酰亞胺如KaptonTM帶。在實施例 中，最后的固化經(jīng)壓力燃燒器執(zhí)行，其施加壓力和熱量以將有源層壓 板75的VVM層100固定到剛性或半剛性如FR-4板?；蛘?，執(zhí)行最后 的固化過程，其將有源層壓板75的WM層100固4t到一層如電阻材 料16或電容材料18上。最后的組裝，如圖4中示意性示出地，可采 用帶有一個或多個剛性或半剛性襯底支持表面安裝元件及電路跡線 的有源層壓板75 (有或沒有電阻材料層16或電容材料層18)。
VVM襯底在2001年10月11日申請的、題為"電壓可變襯底材 料"的美國專利申請09/976, 964 ('964申請)中公開，其全部內(nèi)容 通過引用組合于此。在該申請中，VVM襯底是自立、剛性或半剛性襯 底，并能夠接收和支撐電元件(包括可印刷電學(xué)材料)及另外的導(dǎo)電 和絕緣層、跡線、焊點等。'964申請的VVM襯底包括絕緣粘合劑， 其被填充纖維或交聯(lián)元件。所述交聯(lián)元件增加粘合劑及所得襯底的剛 性。在本發(fā)明中，VVM層100可不包括交聯(lián)元件，從而使VVM粘合劑 能夠固定導(dǎo)電、半導(dǎo)電或絕緣粒子且依然易于涂敷或施加到導(dǎo)電箔
72上。VVM粘合劑還被構(gòu)造成保持半固化狀態(tài)，直到有源層壓板75 施加到載體PCB為止。
可以預(yù)期，有源層壓板75將被提供為巻或片。在實施例中，有 源層壓板75被提供給板裝配工，其將有源層壓板切割或分成適當?shù)?大小和形狀并將所切割的有源層壓板形狀應(yīng)用于剛性或半剛性載體 PCB。之后，裝配工將表面安裝元件放在所得到的組件上或?qū)⑺鼋M 件運到終端用戶進行最后組裝。
現(xiàn)在參考圖16，在實施例中，電元件層被施加到VVM層100。在 此， 一層電阻材料16經(jīng)層壓、壓縮、粘附及其任何組合或其它適當 的方法施加到VVM層100。在圖16中示出了采用有源層壓板75和一 層電阻材料16的組件80。電阻材料16，在實施例中，其為與上述相 同的材料16，施加到VVM層100上與導(dǎo)電箔72相對的那一側(cè)。之后， 導(dǎo)電區(qū)74和76施加到電阻材料16。導(dǎo)電區(qū)74和76可以是導(dǎo)電跡 線、導(dǎo)電焊點、導(dǎo)電箔等。在實施例中，導(dǎo)電層施加在電阻材料16 上的大面積上。之后，導(dǎo)電材料在不需要其的區(qū)域被蝕刻掉。
通道78穿過VVM100和電阻材料16形成。導(dǎo)電區(qū)74延伸穿過通 道78并接觸導(dǎo)電箔72。在正常條件下導(dǎo)電區(qū)76由電阻材料連到導(dǎo) 電區(qū)74或?qū)щ姴?2，因為VVM層100在正常情況下處于高阻抗狀態(tài)。 然而，'當沿導(dǎo)電區(qū)76出現(xiàn)ESD事件時，VVM層100切換到低阻抗狀 態(tài)并使ESD能量能跨VVM層100分流到導(dǎo)電箔72。在實施例中，導(dǎo) 電箔72為地或屏蔽導(dǎo)體。
VVM層100的厚度形成VVM間隙。VVM間隙距離為Z向間隙，其 垂直于導(dǎo)電區(qū)76和導(dǎo)電箔72延伸。如前所述，配置VVM間隙厚度使 得沿導(dǎo)電區(qū)76出現(xiàn)的ESD事件被適當?shù)胤至鲝亩h離電元件，如電 阻材料16。 VVM層100和電阻器16為內(nèi)部的層和元件或被嵌入，從 而節(jié)約組件80上的外部板空間以用于其它電元件。應(yīng)意識到，組件 80包括與上面所示相類似的并聯(lián)電路。 . VVM層100和電阻器材料16延伸，使得襯底和電阻器材料可按 需在組件80的不同區(qū)域重復(fù)使用。導(dǎo)電箔72提供地或屏蔽平面，其 除電阻器材料16外還將表面安裝和通孔元件接地。
組件80可以是分立器件或分立器件的一部分或足夠大以接收和 支持多個表面安裝或通孔電元件。組件80結(jié)構(gòu)可或者或另外與嵌入 電容材料18或其它類型的電學(xué)材料或器件一起使用。
現(xiàn)在參考圖17和18，采用本發(fā)明有源層壓板75和嵌入電元件 的PCB的另一實施例圖示為組件90。在實施例中，與上述相同的電 阻材料16施加到VVM層100上與導(dǎo)電箔72相對的那一側(cè)。之后，導(dǎo) 電區(qū)74和76經(jīng)在此所述的任何方法施加到電阻材料16。絕緣層施 加在VVM層100和導(dǎo)電箔72的下面。之后，接地平面84施加在絕緣 層82的下面。通道78穿過導(dǎo)電箔72、絕緣層82和接地平面84形 成。通道78被電鍍，使得導(dǎo)電箔72與接地平面84電連通。
在正常條件下導(dǎo)電區(qū)74和76不相互電連通或與導(dǎo)電箔72'電連 通，因為WM層100在正常情況下處于高阻抗狀態(tài)。然而，當沿導(dǎo)電 區(qū)74或76出現(xiàn)ESD事件時，WM層100切換到低阻抗狀態(tài)并使ESD 能量能跨VM層100分流到導(dǎo)電箔72、-電鍍通道78和地或屏蔽平面 84。
再次地，VVM層100的厚度形成VVM間隙。VVM間隙距離為Z向 間隙，其垂直于共面導(dǎo)電區(qū)74和76及導(dǎo)電箔72延伸。如前所述， 配置VVM間隙厚度使得沿導(dǎo)電區(qū)74或76出現(xiàn)的ESD事件被適當?shù)胤?流從而遠離電元件，如電阻材料16。 VVM層100和電阻器16為內(nèi)部 的層和元件或被嵌入，從而節(jié)約組件90上的外部板空間以用于其它 電元件或降低組件90所需的大小。應(yīng)意識到，組件90包括與上面所 示相類似的并聯(lián)電路。
VVM層100和電阻器材料16延伸，使得襯底和電阻器材料可按 需在組件90的不同區(qū)域重復(fù)使用。組件90可以是分立器件或分立器 件的一部分或足夠大以接收和支持多個表面安裝或通孔電元件。導(dǎo)電 層84提供地或屏蔽平面，其除電阻器材料16外還將表面安裝和通孔
元件接地。組件90結(jié)構(gòu)可或者或另外與嵌入電容材料18或其它類型 的電學(xué)材料或器件一起使用。
在實施例中，導(dǎo)電箔72、絕緣層82和接地平面84被形成為子 組件。之后，通道78穿過子組件形成。通道78及在此所述的任何通 道可通過機械、激光打孔或蝕刻方法形成。之后，具有通道78的子 組件與VVM層100結(jié)合，其可以也可不包括電阻器材料16和/或?qū)щ?區(qū)74和76。在子組件和襯底75結(jié)合之后，可施加任何電阻器材料 16和導(dǎo)電區(qū)74及76。在實施例中，通道78在將接地平面84'施加到 絕緣層82的同一過程期間金屬化。
圖17示出了單一電阻器16及導(dǎo)電區(qū)74、 76組件。組件90也可 提供多個這樣的組件或包括不同類型電元件的其它組件。
現(xiàn)在參考圖19，采用本發(fā)明有源層壓板75和嵌入電容器的PCB 的--實施例圖示為組件105。在實施例中，與上述相同的電容材料18 施加到VVM層100上與導(dǎo)電箔72相對的那一側(cè)。電容材料層18經(jīng)層 壓、壓縮、粘附及其任何組合或其它適當?shù)姆椒ㄊ┘拥絍VM層IOO。
電容偏板92和94經(jīng)在此所述的任何方法置于龜容材料18的兩' 側(cè)。電容偏板92位于VVM層100和電容材料18之間。絕緣層82施 加在電容材料18和電容偏板94的下面。下面的導(dǎo)電層96位于絕緣 層82的與電容材料18相對的那一側(cè)上?；?qū)щ姴?2或下面的導(dǎo)電 層96是地或屏蔽平面。
通道78穿過VVM層100形成并被電鍍，使得導(dǎo)電箔72與接觸電 容材料18的電容偏板92電連接。通道88穿過襯底82形成并被電鍍， 使得導(dǎo)電層96與接觸電容材料18的電容偏板94電連接。通道98穿 過分開的上部導(dǎo)電層74、 VVM層IOO、電容材料18、襯底82和下面 導(dǎo)電層96形成。通道98被電鍍使得導(dǎo)電層74與下面的導(dǎo)電層96電 連接。間隙30位于導(dǎo)電箔72和導(dǎo)電層74之間。
在正常條件下導(dǎo)電層72和74不相互電連通，因為VVM層100在 正常情況下處于高阻抗狀態(tài)。然而，當沿導(dǎo)電區(qū)72 (或電容偏板92) 出現(xiàn)ESD事件時，VVM層100切換到低阻抗狀態(tài)并使ESD能量能跨VVM
層100和間隙30分流到導(dǎo)電層74。電鍍的通道98使分流的能量能 消散到下面的導(dǎo)電層96，其可以是地或屏蔽平面。
如前所述，配置VVM間隙30的寬度使得沿導(dǎo)電區(qū)72出現(xiàn)的ESD 事件被適當?shù)胤至鲝亩h離電元件，如電介質(zhì)材料18。間隙30提供 VVM層的X-Y應(yīng)用，其中間隙的寬度平行于導(dǎo)電區(qū)72和74的平面的 方向。或者，VVM層100的厚度形成VVM間隙。這樣，VVM間隙距離 為Z向間隙，其垂直于共面導(dǎo)電區(qū)72和74延伸。
VVM層100和電介質(zhì)材料18為內(nèi)部的層和材料或被嵌入，從而 節(jié)約組件105上的外部板空間以用于其它電元件或降低組件105所需 的大小。應(yīng)意識到，組件105包括與上面所示相類似的并聯(lián)電路。
VVM層100和電容器材料18延伸，使得襯底和電容器材料可按 需在組件105的不同區(qū)域重復(fù)使用。組件105可以是分立器件或分立 器件的一部分或足夠大以接收和支持多個表面安裝或通孔電元件。組 件105結(jié)構(gòu)可或者或另外與嵌入電阻材料16或其它類型的電學(xué)材料 或器件一起使用。
在實施例中，層100被形成為具有通道78。導(dǎo)電區(qū)72和74施 加到WM層100的一側(cè)，而電容偏板92施加到VVM層100的另一側(cè)。 絕緣襯底82被形成為具有通道88。導(dǎo)電區(qū)施加到絕緣襯底82的一 側(cè)，而電容偏板94施加到絕緣襯底82的另一側(cè)。電介質(zhì)材料18施 加到下述之一 (i) VVM層100和電容偏板92，或(ii)絕緣襯底82 和電容偏板94。 VVM層100子組件與絕緣襯底82子組件結(jié)合。之后， 在實施例中，通道98穿過結(jié)合后的組件形成并分開電鍍。在另一實 施例中，通道98在施加至少一導(dǎo)電區(qū)72、 74和96的同一過程期間 電鍍。
在另一可選實施例中，絕緣襯底82用第二 VVM層100代替(VVM 層和導(dǎo)電箔96形成第二有源層壓板75)。這樣，第二間隙可置于箔 96和電鍍通道98之間。當出現(xiàn)ESD事件時，浪涌能量從電介質(zhì)18 分流、通過第二 VVM層100到電鍍通道98。
在另一可選實施例中，通道98達到內(nèi)部接地平面。在此，通道
98可與上導(dǎo)電層92和下導(dǎo)電層96之一或二者絕緣。
現(xiàn)在參考圖20和21,采用有源層壓板75與多個數(shù)據(jù)線102 (統(tǒng) 指數(shù)據(jù)線102a到102h等)結(jié)合的PCB的另一實施例圖示為組件110。 導(dǎo)電數(shù)據(jù)線或跡線102施加到VVM層100的與有源層壓板75的導(dǎo)電 箔72相對的那一側(cè)。電元件103 (以虛線示出)可與一個或多個跡 線102電連接。
絕緣層82施加在VVM層100和導(dǎo)電箔72的下面。之后，接地平 面84施加在絕緣層82的下面。通道78穿過WM層100、導(dǎo)電箔72、 絕緣層82和接地平面84形成。通道78被電鍍使得導(dǎo)電箔72與接地 平面84電連通。在實施例中，通道78位于VVM層IOO的下面并電連 接到導(dǎo)電箔72和接地平面84。
在正常條件下，數(shù)據(jù)線或跡線102和元件103不與導(dǎo)電箔72或 電鍍通道78電連通，因為VVM層100在正常情況下處于高阻抗狀態(tài)。 然而，當沿任一或多個數(shù)據(jù)線102出現(xiàn)ESD事件時，VVM層100切換 到低阻抗狀態(tài)并使ESD能量能跨V賜層100分流到導(dǎo)電箔72、電鍍 通道78和地或屏蔽平面84，從而保護跡線102和元件103。
再次地，WM層100的厚度形成VVM間隙。VVM間隙距離是Z向 間隙，其垂直于共面導(dǎo)電跡線或數(shù)據(jù)線102延伸。如前所述，配置 VVM間隙厚度使得沿任一數(shù)據(jù)線102出現(xiàn)的ESD事件被適當?shù)胤至鲝?而遠離每一數(shù)據(jù)線。在此，間隙或WM層100的厚度應(yīng)小于任兩數(shù)據(jù) 線之間的距離X。這樣的結(jié)構(gòu)確保沿任一數(shù)據(jù)線的瞬態(tài)威脅沿最低電 阻路徑從過載數(shù)據(jù)線穿過WM層而到導(dǎo)電平面72，而不是到相鄰的 數(shù)據(jù)線。
VVM層100為內(nèi)部的層或被嵌入，從而節(jié)約組件110上的外部板 空間以用于其它電元件或降低組件IIO所需的大小。應(yīng)意識到，組件 110包括與上面所示相類似的并聯(lián)電路。
VVM層100延伸，使得如圖所示的襯底可按需重復(fù)用于多個不同 的數(shù)據(jù)線102。組件110可以是分立器件或分立器件的一部分或足夠
大以接收和支持多個表面安裝或通孔電元件。導(dǎo)電層84除了上面所' 示的嵌入元件16和/或18以外還提供使表面安裝數(shù)據(jù)線接地的地或 屏蔽平面。
在實施例中，VVM層100、導(dǎo)電箔72、絕緣層82和接地平面84 形成為組件。之后，通道78穿過組件形成。在實施例中，通道78在 將接地平面84施加到絕緣層82的同一過程期間金屬化。
應(yīng)該理解，對本領(lǐng)域那些技術(shù)人員而言，對在此描述的優(yōu)選實施 例進行各種變化和修改是很顯然的?？蛇M行這樣的變化和修改而不脫 離本發(fā)明的精神和范圍且不減少其伴隨的優(yōu)點。因此，這樣的變化和 修改由所附權(quán)利要求覆蓋。
權(quán)利要求
1、電壓可變材料(VVM)結(jié)構(gòu)，包括第一和第二絕緣層；放在第一和第二絕緣層之間的電元件；與所述電元件電連通的第一和第二導(dǎo)體，所述導(dǎo)體在第一和第二絕緣層之間延伸；形成于第一和第二導(dǎo)體之間的間隙；及跨間隙置放的一些VVM，使其與第一和第二電極電連通，VVM用于在出現(xiàn)靜電放電事件時提供保護。
2、 根據(jù)權(quán)利要求l的VVM結(jié)構(gòu)，其中電元件為選自下組的至少 一類型電阻器、電容器、電感器、變壓器、半導(dǎo)器件、絕緣體、導(dǎo) 體、集成電路，并被構(gòu)造為薄膜。
3、 根據(jù)權(quán)利要求1的VVM結(jié)構(gòu)，其中絕緣材料為選自下組的類 型FR-4、環(huán)氧樹脂、陶瓷、玻璃、聚合物及其組合。
4、 根據(jù)權(quán)利要求l的VVM結(jié)構(gòu)，其中電元件(i)使第一和第二 導(dǎo)體分開以形成間隙，VVM跨所述間隙置放；或(ii)使第一和第二 導(dǎo)體分開以形成間隙，VVM跨第一和第二絕緣層之一中形成的通道及 其中置放。
5、 根據(jù)權(quán)利要求1的VVM結(jié)構(gòu)，其中通道形成在絕緣材料中， 通道形成間隙，VVM跨間隙置放及放于其中。
6、 根據(jù)權(quán)利要求5的VVM結(jié)構(gòu)，其中絕緣材料為第一和第二絕 緣層之一。
7、 根據(jù)權(quán)利要求1的VVM結(jié)構(gòu)，其中VVM跨間隙置放并放于其 中，至少填充一部分間隙。
8、 根據(jù)權(quán)利要求1的VVM結(jié)構(gòu)，其中第一或第二絕緣層中至少 之一具有大于1平方英寸的表面積。
9、 根據(jù)權(quán)利要求1的VVM結(jié)構(gòu)，其包括位于第一和第二絕緣層 之間的第三絕緣層，第一導(dǎo)體的至少一部分位于第一和第三絕緣層之 間，及第二導(dǎo)體的至少一部分位于第二和第三絕緣層之間。
10、 根據(jù)權(quán)利要求9的VVM結(jié)構(gòu)，其中(i)第三絕緣層確定通道，VVM跨所述通道置放并放于其中；或(ii)第一導(dǎo)體延伸在第二和第三絕緣層之間，電元件與第二和第三絕緣層之間的第一和第二導(dǎo)體電連通。
11、 根據(jù)權(quán)利要求l的VVM結(jié)構(gòu)，其中間隙為由第一絕緣層確定 的通道，所述通道延伸穿過第一絕緣層的外表面，VVM跨所述通道置 放并填充至少部分通道。
12、 根據(jù)權(quán)利要求11的VVM結(jié)構(gòu)，其中第一和第二導(dǎo)體之一沿 外表面延伸以與VVM電連通。
13、 根據(jù)權(quán)利要求1的VVM結(jié)構(gòu)，其中至少第一電極延伸穿過第 一和第二絕緣層之一并沿第一或第二絕緣層的外表面延伸。
14、 根據(jù)權(quán)利要求13的VVM結(jié)構(gòu)，其中(i)第一電極沿外表面 與VVM電連通；或(ii) VVM放在第一或第二導(dǎo)體之間。
15、 電壓可變材料(VVM)結(jié)構(gòu)，包括 第一和第二絕緣層； 放在第一和第二絕緣層之間的電元件；與所述電元件電連通的第一和第二導(dǎo)體，所述導(dǎo)體在第一和第二 絕緣層之間延伸；及一些接觸第一或第二導(dǎo)體并與所述電元件并聯(lián)電連通的VVM， VVM用于在出現(xiàn)放電事件時提供保護。
16、 根據(jù)權(quán)利要求15的VVM結(jié)構(gòu)，其中VVM放在第一或第二導(dǎo) 體之間。
17、 根據(jù)權(quán)利要求15的VVM結(jié)構(gòu)，其包括由第一或第二導(dǎo)體形 成的間隙，VVM跨間隙置放并放于間隙中。
18、 電壓可變材料(VVM)結(jié)構(gòu)，包括 第一和第二絕緣層； 放在第一和第二絕緣層之間的電元件；與所述電元件電連通的第一和第二導(dǎo)體，第一導(dǎo)體延伸穿過第一 絕緣層以與電元件連通；及 一些接觸第一或第二導(dǎo)體并與所述電元件并聯(lián)電連通的VVM，VVM用于在出現(xiàn)放電事件時提供保護。
19、 根據(jù)權(quán)利要求18的VVM結(jié)構(gòu)，其中第二導(dǎo)體延伸穿過第一 和第二絕緣層之一。
20、 根據(jù)權(quán)利要求18的VVM結(jié)構(gòu)，其中第一和第二導(dǎo)體中至少 之一 (i)延伸穿過絕緣層之一；或(ii)沿絕緣層之一的外表面延 伸。
21、 根據(jù)權(quán)利要求18的VVM結(jié)構(gòu)，其包括第三絕緣層，第一導(dǎo) 體延伸在第一和第三絕緣層之間。
22、 根據(jù)權(quán)利要求21的VVM結(jié)構(gòu)，其包括第四絕緣層，第二導(dǎo) 體延伸在第二和第四絕緣層之間。
23、 根據(jù)權(quán)利要求21的VVM結(jié)構(gòu)，其中導(dǎo)體中至少之一 (i)延 伸在第一和第二絕緣層之間；(ii)延伸在第一和第三及第一和第二 絕緣層之間；或(iii)沿第一和第二絕緣體之一的外表面延伸。
24、 電壓可變材料(VVM)結(jié)構(gòu)，包括具有厚度的層，所述層包括VVM， VVM提供保護從而免遭靜電放 電事件的影響；接觸所述層的至少一部分表面的材料，所述材料執(zhí)行電學(xué)功能； 與所述材料電連通的第一導(dǎo)體； 與所述材料電連通的第二導(dǎo)體；及其包括第一和第二導(dǎo)體之間的間隙，所述層的厚度小于第一和第 二導(dǎo)體之間的間隙。
25、 根據(jù)權(quán)利要求24的VVM結(jié)構(gòu)，其中電學(xué)功能為電阻功能、 電容功能、電感功能、半導(dǎo)功能、絕緣功能、集成電路功能或電容功 能。
26、 根據(jù)權(quán)利要求24的VVM結(jié)構(gòu)，其中所述表面為第一表面， 及其包括WM層的第二表面，導(dǎo)電層接觸VVM層的第二表面的至少一 部分，及其中第一導(dǎo)體與導(dǎo)電層電連通。
27、 根據(jù)權(quán)利要求26的VVM結(jié)構(gòu)，其中第一導(dǎo)體通過VVM層中 形成的通道與導(dǎo)電層電連通。
28、 根據(jù)權(quán)利要求26的VVM結(jié)構(gòu)，其包括與導(dǎo)電層的至少一部 分接觸的絕緣層。
29、 根據(jù)權(quán)利要求28的VVM結(jié)構(gòu)，其中絕緣層也與層壓板接觸。
30、 根據(jù)權(quán)利要求28的VVM結(jié)構(gòu)，其包括接觸絕緣層的接地平 面，所述接地平面與VVM層電連通。
31、 根據(jù)權(quán)利要求30的VVM結(jié)構(gòu)，其中接地平面通過絕緣層中 形成的通道與VVM層連通。
32、 根據(jù)權(quán)利要求24的VVM結(jié)構(gòu)，其中WM層具有大于1平方 英寸的表面積。
33、 根據(jù)權(quán)利要求24的VVM結(jié)構(gòu)，其中VVM層為第一 VVM層， 及其包括第二VVM層，第一VVM層接觸所述材料的第一側(cè)，第二WM 層接觸所述材料的第二側(cè)的至少一部分。
34、 根據(jù)權(quán)利要求33的VVM結(jié)構(gòu)，其中第一和第二導(dǎo)體中至少 之一通過第一和第二 VVM層至少之一中形成的通道與所述材料電連 通。
35、 電壓可變材料(WM)結(jié)構(gòu)，包括 執(zhí)行電學(xué)功能的材料；VVM層，VVM層提供保護從而免遭靜電放電事件的影響，VVM層 的至少一部分與所述材料的第一側(cè)接觸；及導(dǎo)電層，導(dǎo)電層的至少一部分與所述材料的第二側(cè)電接觸。
36、 根據(jù)權(quán)利要求35的VVM結(jié)構(gòu)，其包括至少半剛性層，至少 半剛性層的至少一部分與VVM層或?qū)щ妼咏佑|。
37、 根據(jù)權(quán)利要求36的VVM結(jié)構(gòu)，其包括與VVM層接觸的第一 導(dǎo)體和與至少半剛性層接觸的第二導(dǎo)體，第一和第二導(dǎo)體之一為地或屏蔽導(dǎo)體。
38、 根據(jù)權(quán)利要求35的VVM結(jié)構(gòu)，其中電學(xué)功能為電阻功能、 電容功能、電感功能、半導(dǎo)功能、絕緣功能、集成電路功能或電容功 能。
39、 根據(jù)權(quán)利要求35的VVM結(jié)構(gòu)，其包括穿過VVM層形成的通 道，所述通道使位于VVM層相對側(cè)上的導(dǎo)體之間能電連通。
40、 電壓可變材料(VVM)結(jié)構(gòu)，包括 導(dǎo)電層；及VVM層，VVM層以半固化狀態(tài)施加到導(dǎo)電層，使得當需要支撐襯 底時VVM層可被固化。
41、 經(jīng)權(quán)利要求40的VVM結(jié)構(gòu)產(chǎn)生的產(chǎn)品，所述產(chǎn)品包括至少 下述之一 (i)從導(dǎo)電層形成的多個電跡線，及(ii)電連接到導(dǎo)電 層的電元件，VVM層中的VVM在發(fā)生靜電放電事件時對至少下述之一 提供保護(i)跡線，及(ii)電元件。
全文摘要
本發(fā)明提供了包括嵌入電元件(18)和嵌入電壓可變材料或VVM(10)的電路。嵌入的VVM(10)提供為電壓可變襯底，其與嵌入的電元件(18)如嵌入的電阻材料或嵌入的電容材料結(jié)合使用。
文檔編號H01C7/10GK101116155SQ200680002008
公開日2008年1月30日 申請日期2006年1月10日 優(yōu)先權(quán)日2005年1月10日
發(fā)明者圖沙爾·維亞斯, 斯蒂芬·惠特尼, 納撒尼爾·梅爾克林, 蒂莫西·帕赫拉 申請人:力特保險絲有限公司