專利名稱：布圖設(shè)計(jì)方法和布圖設(shè)計(jì)工具的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路的布圖設(shè)計(jì)方法和半導(dǎo)體集成電路的布圖設(shè)計(jì)工具。
背景技術(shù)：
近年來(lái)，為了實(shí)現(xiàn)高級(jí)數(shù)據(jù)處理，增加了包括使用MOS(金屬氧化物半導(dǎo)體)晶體管的LSI(大規(guī)模集成電路)的半導(dǎo)體集成電路中的高性能、尺寸縮小和較低功耗的需求。但是，為了實(shí)現(xiàn)高性能和尺寸縮小，用于半導(dǎo)體集成電路的工藝技術(shù)變窄，以及用于半導(dǎo)體集成電路的驅(qū)動(dòng)電壓變得更低。由此，晶體管的閾值電壓減小和晶體管的截止?fàn)顟B(tài)中的漏電流增加。因此，減小半導(dǎo)體集成電路的功耗是困難的。
為了解決該問(wèn)題，已知一種方法，其中形成與半導(dǎo)體襯底電氣隔離的阱區(qū)，將阱區(qū)的電位設(shè)置為不同于襯底的電位，以及可見地增加閾值電壓。但是用該方法隔離阱電位帶來(lái)下列問(wèn)題。為了在P型半導(dǎo)體襯底中形成與襯底電位不同電位的P阱，需要在該P(yáng)型襯底中形成N阱，以及進(jìn)一步需要在N阱中形成P阱。由此，在半導(dǎo)體襯底中形成了在襯底中形成器件的區(qū)域和在阱中形成器件的區(qū)域(隔離阱區(qū))，其中阱與襯底電氣隔離。
在日本未審查專利申請(qǐng)公開號(hào)11-191593中公開了用上述方法形成隔離阱區(qū)的方法。圖10示出了日本未審查專利申請(qǐng)公開號(hào)11-191593中公開的半導(dǎo)體集成電路的示意圖。如圖10所示，通過(guò)N型阱隔離區(qū)308a和308b，P阱302a和N阱304a與P型襯底電氣隔離。提供給P型襯底的電位和提供給形成在P型襯底上的P阱302b的電位是不同的。如上文所述，P阱302a和N阱304a可以被當(dāng)做隔離區(qū)。在日本未審查專利申請(qǐng)公開號(hào)11-191593中公開了自動(dòng)地形成半導(dǎo)體集成電路的掩模圖形數(shù)據(jù)的方法。這減小了設(shè)計(jì)時(shí)間并且還提高了設(shè)計(jì)質(zhì)量。
圖11是示出了根據(jù)日本未審查專利申請(qǐng)公開號(hào)11-191593的半導(dǎo)體集成電路的布圖設(shè)計(jì)的流程圖。首先，使用被輸入到布圖設(shè)計(jì)工具的晶片處理信息1、IC邏輯信息2以及單元/核心信息3，來(lái)指定布置基本單元的區(qū)域(ST1)。單元由MOS晶體管構(gòu)成。此外，單元是形成半導(dǎo)體集成電路的基本元件?；締卧妇哂信c襯底電位相同電位的區(qū)域中布置的單元。
此后，在ST2中，自動(dòng)地布置基本單元。然后，在ST3中，基本單元被自動(dòng)地布線至另一基本單元，以便形成電路。在ST4中，阱隔離區(qū)被布置在隔離阱區(qū)中的單元周圍，并且自動(dòng)地產(chǎn)生用于電源的布線連接。最后，在ST5中，驗(yàn)證該布圖。
但是，在使用圖10中所示的流程來(lái)設(shè)計(jì)具有隔離阱區(qū)的半導(dǎo)體集成電路中，存在后面提及的問(wèn)題。該問(wèn)題是該方法與從ST1至ST3的處理隔離地進(jìn)行ST4的處理。因此，需要其它的處理來(lái)形成隔離阱區(qū)和連接隔離阱區(qū)的電源。
此外，布置在襯底電位區(qū)中的基本單元和之后插入的隔離阱區(qū)之間的間隔會(huì)不滿足設(shè)計(jì)標(biāo)準(zhǔn)。在此情況下，需要重新設(shè)計(jì)半導(dǎo)體集成電路。這增加了處理和設(shè)計(jì)時(shí)間。此外，為了之后插入隔離阱區(qū)，半導(dǎo)體集成電路的設(shè)計(jì)過(guò)程是復(fù)雜的。這將需要有技術(shù)的設(shè)計(jì)者，并且由于設(shè)計(jì)錯(cuò)誤可能惡化設(shè)計(jì)質(zhì)量。
而且，在對(duì)于設(shè)計(jì)不具有隔離阱區(qū)的半導(dǎo)體集成電路而使用圖10的流程的情況中，不需要步驟ST4。由此，這產(chǎn)生設(shè)計(jì)時(shí)間超過(guò)所需時(shí)間。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面，提供一種半導(dǎo)體集成電路的布圖方法，該方法包括制備具有第一晶體管的第一單元圖形，制備具有第二晶體管和第二晶體管下面的深阱的第二單元圖形，在作為半導(dǎo)體襯底的襯底電位區(qū)的區(qū)域中布置第一單元圖形，以及在作為成為半導(dǎo)體襯底的隔離阱區(qū)的區(qū)域中布置第二單元圖形。
根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體集成電路的布圖方法，該方法包括制備具有第一晶體管的第一單元圖形，制備具有第二晶體管和第二晶體管下面的深阱的第二單元圖形，在半導(dǎo)體襯底的第一電路區(qū)中布置第一單元圖形，以及在半導(dǎo)體襯底的第二電路區(qū)中布置第二單元圖形，其中第二電路區(qū)具有不同于第一電路區(qū)的電位的電位。
通過(guò)使用第二單元圖形，在相同的處理中實(shí)現(xiàn)用于與襯底電位隔離的區(qū)域的布圖設(shè)計(jì)。由此，用于設(shè)計(jì)芯片的TAT(周轉(zhuǎn)時(shí)間)被減小。
根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體集成電路的布圖設(shè)計(jì)工具，包括圖形存儲(chǔ)單元，用于存儲(chǔ)具有第一晶體管的第一單元圖形以及具有第二晶體管和第二晶體管下面的深阱的第二單元圖形；以及圖形布圖單元，用于在作為半導(dǎo)體襯底的襯底電位區(qū)的區(qū)域中布置第一單元圖形和在作為半導(dǎo)體襯底的隔離阱區(qū)的區(qū)域中布置第二單元圖形。
這能夠通過(guò)僅僅布置預(yù)先存儲(chǔ)的第二單元圖形來(lái)形成與襯底電位隔開的區(qū)域。由此，芯片設(shè)計(jì)變得更容易，以及設(shè)計(jì)質(zhì)量也變得提高。
上述的結(jié)構(gòu)減小了布圖設(shè)計(jì)時(shí)間并且還提高了用于實(shí)現(xiàn)高性能、尺寸縮小和低功耗的半導(dǎo)體集成電路的布圖設(shè)計(jì)質(zhì)量。


從下面結(jié)合附圖的詳細(xì)說(shuō)明將使本發(fā)明的上述及其他目的、優(yōu)點(diǎn)和特點(diǎn)更明顯，其中圖1是示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體集成電路的簡(jiǎn)化平面圖；圖2A和2B是示出了根據(jù)本發(fā)明的實(shí)施例的隔離阱區(qū)和襯底電位區(qū)的示意性平面圖和剖面圖；圖3A和3B是示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體集成電路的單元圖形的平面圖；圖4A至4D是示出了在隔離阱區(qū)周圍布置的單元圖形的平面圖；圖5是示出了在隔離阱區(qū)周圍布置的單元圖形的使用例子的平面圖；圖6是示出了在隔離阱區(qū)周圍布置單元中的間距限制的平面圖；圖7是示出了根據(jù)本發(fā)明的實(shí)施例的布圖設(shè)計(jì)工具和布圖設(shè)計(jì)的流程圖的視圖；圖8是詳述了圖7的步驟ST12的流程圖；圖9是示出了根據(jù)本發(fā)明的實(shí)施例的布圖設(shè)計(jì)流程中的步驟ST12的狀態(tài)的截面圖；圖10是示出了根據(jù)常規(guī)技術(shù)的半導(dǎo)體集成電路的截面圖；以及圖11是示出了根據(jù)常規(guī)技術(shù)的半導(dǎo)體集成電路的布圖設(shè)計(jì)的流程圖。
具體實(shí)施例方式
現(xiàn)在將參考說(shuō)明性實(shí)施例描述發(fā)明。本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到使用本發(fā)明的講解可以完成許多選擇性的實(shí)施例，并且本發(fā)明不局限于為了說(shuō)明性目的而說(shuō)明的實(shí)施例。
第一實(shí)施例下面詳細(xì)地說(shuō)明本發(fā)明的優(yōu)選實(shí)施例。為了清楚而適當(dāng)?shù)睾?jiǎn)化了附圖。注意相同的元件由相同的參考數(shù)字表示，并且重復(fù)描述將被省略。
下面參考附圖描述本發(fā)明的第一實(shí)施例。圖1示出了根據(jù)該實(shí)施例的半導(dǎo)體集成電路的簡(jiǎn)化布圖的平面圖。如圖1所示，在半導(dǎo)體集成電路1中形成隔離襯底電位(以下稱為隔離阱區(qū)11)的多個(gè)區(qū)域11和不隔離襯底電位的區(qū)域21(以下稱為襯底電位區(qū)21)。
圖2A是示出了隔離阱區(qū)11和襯底電位區(qū)21的示意性平面圖。圖2B是沿圖2A的線II-II的截面圖。如圖2B所示，在P型半導(dǎo)體襯底(以下稱為P型襯底)31的隔離阱區(qū)11中連續(xù)地布置P型阱區(qū)(以下稱為P阱)110和130并且不留間隔。
隔離阱區(qū)11中形成的地線111和131分別被電連接到P阱110和130。以及地電位被提供給P阱110和130。電源線121被電連接到N阱120的表面。電源電位被提供給N阱120。在隔離阱區(qū)中，以規(guī)則間隔并列P和N阱。被布置的P和N阱的數(shù)目不局限于圖2A和2B所示的數(shù)目。P和N阱的數(shù)目根據(jù)半導(dǎo)體集成電路的功能而不同。
圖2A和2B是用于理解隔離阱區(qū)11的物理關(guān)系的簡(jiǎn)化視圖。如圖2A所示，在P阱110和130以及N阱120的整個(gè)區(qū)域下面布置N型阱區(qū)(以下稱為深N阱140)。P阱110和130以及N阱120被布置在隔離阱區(qū)11中。此外，如圖2B所示，布置從P型襯底31的表面延伸到深N阱140的N型阱區(qū)(以下稱為N阱壁150)。在形成P阱110和130以及N阱120的區(qū)域外面布置N阱壁150。
電源線152被電連接到N阱壁150的表面。電源電位通過(guò)接觸區(qū)151提供給N阱壁150。在電源電位被施加到電源線152和接地電位被施加到P型襯底31的情況下，深N阱140和P型襯底31之間的PN結(jié)以及N阱壁150和P型襯底31之間的PN結(jié)將反向地偏置。由此，深N阱140和N阱壁150用作與P型襯底31的電氣隔離區(qū)。因此，隔離阱區(qū)11中的P阱110和130與P型襯底11電氣隔離。
另一方面，在P型襯底31的襯底電位區(qū)21中連貫地布置P阱210和N阱220。地線211被電連接到在襯底電位區(qū)21的表面上形成的P阱210。地電位被提供給P阱210。此外，電源線221被電連接到N阱220的表面。電源電位被提供給N阱220。在襯底電位區(qū)21上，P和N阱以規(guī)則間隔并列。布置的P和N阱的數(shù)目不局限于圖2A和2B所示的數(shù)目。P和N阱的數(shù)目根據(jù)半導(dǎo)體集成電路的功能而不同。圖2A和2B是用于理解襯底電位區(qū)21的物理關(guān)系的簡(jiǎn)化視圖。
在襯底電位區(qū)21中，P型襯底31的襯底電位與P阱210電連接。由此，如果一電位被提供給P阱210，那么襯底電位區(qū)21中的P阱變?yōu)榕cP型襯底31相同的電位。在隔離阱區(qū)11中，P阱110和130通過(guò)深N阱140和N阱壁150與P型襯底31的襯底電位隔離。由此，不同于P型襯底31的襯底電位的電位被提供給在隔離阱區(qū)11中形成的P阱110和130。
圖3A和3B是示出了根據(jù)該實(shí)施例的半導(dǎo)體集成電路的單元圖形的平面圖。圖3A是襯底電位區(qū)21中布置的單元圖形(以下稱為基本單元230)。基本單元230例如是對(duì)應(yīng)于圖2B中的230的單元區(qū)?；締卧?30由CMOS晶體管構(gòu)成。CMOS晶體管由P阱210的N型擴(kuò)散區(qū)212中形成的NMOS晶體管和N阱220的P型擴(kuò)散區(qū)222中形成的PMOS晶體管形成。
基本單元230是形成半導(dǎo)體集成電路1的基本元件。襯底電位區(qū)21通過(guò)結(jié)合多個(gè)基本單元230而形成。
圖3B是隔離阱區(qū)11中布置的單元圖形(以下稱為用于隔離區(qū)的單元170)。用于隔離區(qū)的單元170例如是對(duì)應(yīng)于圖2B中的170的單元區(qū)。用于隔離區(qū)的單元170包括在基本單元230的整個(gè)表面下面增加的深N阱140。在該深N阱140上布置CMOS晶體管，該CMOS晶體管具有在P阱110的N型擴(kuò)散區(qū)112中形成的NMOS晶體管和在N阱120的P型擴(kuò)散區(qū)122中形成的PMOS晶體管。
圖4A至4D是示出了在隔離阱區(qū)11周圍布置的單元圖形(以下稱為用于周邊部分的單元180)的平面圖。圖5是示出了用于周邊部分的單元180的布圖例子的平面圖。圖5是示出了半導(dǎo)體集成電路1的隔離阱區(qū)11的視圖。下面根據(jù)圖4A至4D和5描述用于周邊部分的單元。
在用于周邊部分的單元180中形成深N阱140、N阱壁150、接觸區(qū)151以及用于提供襯底電位的電源線152。用于周邊部分的單元180是對(duì)應(yīng)于圖2A和2B所示的160的單元區(qū)。注意，圖2A和2B的160是阱隔離區(qū)。通過(guò)鄰近于隔離阱區(qū)11布置用于周邊部分的單元180，P阱110和130與P型襯底31隔離。
如圖5所示，在隔離阱區(qū)11周圍布置用于周邊部分的單元180。用于周邊部分的單元180將隔離阱區(qū)11與半導(dǎo)體集成電路1中的襯底電位區(qū)21隔離。例如，用于周邊部分的單元180將被如下布置。短單元180a和長(zhǎng)單元180b的任何一個(gè)被布置到隔離阱區(qū)11的外周邊的平直部分。此外，單元180c和單元180d(圖5中未示出)的任何一個(gè)被布置在隔離阱區(qū)11的拐角部分。
接下來(lái)，下面將參考圖6詳細(xì)地描述用于周邊部分的單元180和相鄰布置的阱區(qū)之間的間隔間距。如圖6所示，隔離阱區(qū)11位于襯底電位區(qū)21附近，并且在N阱壁150和布置在襯底電位區(qū)21側(cè)面的N阱之間設(shè)置指定間距22。這是因?yàn)樵贜阱壁150和N阱之間的電位不同的情況下，它們可能短路。由此，確定用于周邊部分的單元180的單元尺寸以滿足上述指定間距。
類似地，在隔離阱區(qū)11被互相鄰近布置的情況下，在隔離阱區(qū)11的深N阱140之間設(shè)置指定間距23。這是因?yàn)橄噜徃綦x阱區(qū)可以具有不同的電位。由此，確定用于周邊部分的單元180的單元尺寸以滿足上述指定間距。
在該實(shí)施例中，制備用于隔離區(qū)的單元170和用于周邊部分的單元180。此外，制備不同的用于周邊部分的單元180。在具有隔離阱區(qū)11的半導(dǎo)體集成電路1的布圖設(shè)計(jì)中使用這些單元。諸如自動(dòng)布線設(shè)備的布圖設(shè)計(jì)工具2可以用于該布圖設(shè)計(jì)。
圖7示出了根據(jù)該實(shí)施例的布圖設(shè)計(jì)工具和布圖設(shè)計(jì)流程圖。布圖設(shè)計(jì)工具2由圖形存儲(chǔ)單元41、區(qū)域指定單元42、圖形布圖單元43、布線單元44以及驗(yàn)證單元45構(gòu)成。從輸入單元(未示出)給布圖設(shè)計(jì)工具2輸入半導(dǎo)體集成電路的設(shè)計(jì)信息，并且從輸出設(shè)備(未示出)輸出布圖數(shù)據(jù)。
由用戶指定的半導(dǎo)體集成電路的單元圖形、核心模塊信息、邏輯信息13以及晶片加工信息14被預(yù)先寄存到圖形存儲(chǔ)單元41。核心模塊這里表示通用的CPU(中央處理單元)、接口單元、ROM(只讀存儲(chǔ)器)/RAM(隨機(jī)存取存儲(chǔ)器)以及計(jì)算單元等。
通常，在通用的布圖設(shè)計(jì)工具的圖形存儲(chǔ)單元中，寄存了不具有隔離區(qū)的基本單元230的單元信息和核心模塊信息(不具有隔離區(qū)的單元信息/核心信息11)。在該實(shí)施例的布圖工具2的圖形存儲(chǔ)單元41中，存儲(chǔ)有單元/核心信息12。單元/核心信息12是不具有隔離區(qū)的、插入有深N阱140和N阱壁150的信息的單元/核心信息11。單元信息12例如是具有插入有深N阱140和N阱壁150的基本單元230的單元信息。核心信息12是插入有深N阱140的通用核心模塊信息。
在該實(shí)施例中，基于以上信息設(shè)計(jì)布圖。下面參考圖7描述布圖設(shè)計(jì)的流程。圖8是詳述圖7的步驟ST12的流程。
首先，在ST11中，確定隔離阱區(qū)11和襯底電位區(qū)21的布圖。這是通過(guò)布圖設(shè)計(jì)工具2的區(qū)域指定單元42來(lái)執(zhí)行的。在該處理中，按級(jí)別排列半導(dǎo)體集成電路的功能，并且人工地輸入功能組的布圖。該處理確定了如圖1所示的半導(dǎo)體芯片的布圖。
然后，在ST12中，在通過(guò)ST11確定的區(qū)域處，布置單元和核心模塊。亦即，根據(jù)半導(dǎo)體集成電路的邏輯信息13和晶片加工信息14，自動(dòng)地布置預(yù)先提供給布圖設(shè)計(jì)工具的單元/核心信息11和12的圖形信息。這是通過(guò)布圖設(shè)計(jì)工具2的圖形布圖單元43來(lái)執(zhí)行的。在該處理中，布置單元和核心模塊，與隔離阱區(qū)11和襯底電位區(qū)21無(wú)關(guān)。下面參考圖8詳細(xì)地描述ST12中的流程的例子。
如圖8所示，在ST12中，首先在ST121中布置基本單元230。然后，在ST122中，布置用于隔離區(qū)的單元170。在布置基本單元230的區(qū)域中形成襯底電位區(qū)21。在形成用于隔離區(qū)的單元170的區(qū)域中形成隔離阱區(qū)11。
但是，此時(shí)，因?yàn)槲床贾糜糜谥苓叢糠值膯卧?80而形成為圖9所示。在圖9中，在隔離阱區(qū)11中布置的P阱110和130與P型襯底31短路，因?yàn)槲床贾肗阱壁150。
然后，在ST123中，在隔離阱區(qū)11周圍布置用于周邊部分的單元180。這通過(guò)如圖2B所示的阱隔離區(qū)160形成了與P型襯底31具有隔離襯底電位的區(qū)域?，F(xiàn)在詳細(xì)描述該處理。首先，識(shí)別隔離阱區(qū)11的外周邊中的平直和拐角部分(ST124)。然后，相應(yīng)地布置用于周邊部分的單元180a、180b、180c以及180d，它們被存儲(chǔ)到布圖設(shè)計(jì)工具2的圖形存儲(chǔ)單元41(ST125)。以此方式，形成隔離阱區(qū)11。
布置基本單元230(ST121)、用于隔離區(qū)的單元170(ST122)以及用于周邊部分的單元180(ST123)的順序不局限于如上所述的順序。
然后，在ST13中，自動(dòng)地布線所布置的單元和核心模塊。這是通過(guò)布圖設(shè)計(jì)工具2的布線單元44來(lái)執(zhí)行的。在基本單元230、用于隔離區(qū)的單元170、用于周邊部分的單元180及其他核心模塊的元件之間同時(shí)連接各線。多種線連接單元被寄存到布圖設(shè)計(jì)工具2。各單元的形狀根據(jù)將布置的位置而不同。如上所述，線連接單元可以用來(lái)自動(dòng)地布線。
最后，在ST14中，布圖設(shè)計(jì)工具2根據(jù)設(shè)計(jì)標(biāo)準(zhǔn)來(lái)驗(yàn)證半導(dǎo)體集成電路1的布圖數(shù)據(jù)。此時(shí)獲得布圖數(shù)據(jù)。這是通過(guò)布圖設(shè)計(jì)工具2的驗(yàn)證單元45來(lái)執(zhí)行的。從輸出單元輸出獲得的布圖數(shù)據(jù)。
在圖7所示的流程中，從布圖設(shè)計(jì)工具2的輸入單元人工地輸入數(shù)據(jù)。然后，在ST12和ST13中，由布圖設(shè)計(jì)工具2自動(dòng)地設(shè)計(jì)電路。在ST14中，通過(guò)布圖設(shè)計(jì)工具自動(dòng)地驗(yàn)證該電路。
如上文所述，通過(guò)在布圖設(shè)計(jì)工具2的圖形存儲(chǔ)單元41中存儲(chǔ)用于隔離區(qū)的單元170和用于周邊部分的單元180，可以與單元布圖同時(shí)形成具有隔離襯底電位的區(qū)域。這表明在相同的處理中形成隔離阱區(qū)11和襯底電位區(qū)21，由此減小芯片設(shè)計(jì)中的TAT。
設(shè)計(jì)存儲(chǔ)到布圖設(shè)計(jì)工具的用于周邊部分的單元180，以滿足相鄰阱之間的間距。由此，在布置用于周邊部分的單元180之后，相鄰阱之間的間距不需要驗(yàn)證。亦即，隔離阱區(qū)11和襯底電位區(qū)21之間的間距將是令人滿意的，由此不需要重設(shè)計(jì)。因此，這減少了半導(dǎo)體集成電路1的設(shè)計(jì)布圖和向后跟蹤設(shè)計(jì)的時(shí)間。因此可以減小TAT。
而且，可以在不考慮用于隔離阱區(qū)11中布置的單元以及其他區(qū)中布置的單元的設(shè)計(jì)標(biāo)準(zhǔn)的情況下，設(shè)計(jì)布圖。因此，可以容易地形成掩模圖形。由此，設(shè)計(jì)可以被標(biāo)準(zhǔn)化以及可以提高設(shè)計(jì)質(zhì)量，因?yàn)閳D形創(chuàng)作者不被限制。在制造之后，較少的設(shè)計(jì)錯(cuò)誤減小了故障。
很顯然本發(fā)明不局限于上述實(shí)施例，在不脫離本發(fā)明的范圍和精神的條件下可以進(jìn)行修改和改變。
權(quán)利要求
1.一種半導(dǎo)體集成電路的布圖方法，包括制備具有第一晶體管的第一單元圖形；制備具有第二晶體管和第二晶體管下面的深阱的第二單元圖形；在作為半導(dǎo)體襯底的襯底電位區(qū)的區(qū)域中布置第一單元圖形；以及在作為半導(dǎo)體襯底的隔離阱區(qū)的區(qū)域中布置第二單元圖形。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路的布圖方法，還包括制備具有阱壁的第三單元圖形，該阱壁從半導(dǎo)體襯底的表面到達(dá)深阱。
3.根據(jù)權(quán)利要求2的半導(dǎo)體集成電路的布圖方法，還包括在作為隔離阱區(qū)的區(qū)域周圍布置第三單元圖形。
4.根據(jù)權(quán)利要求3的半導(dǎo)體集成電路的布圖方法，還包括根據(jù)第三單元圖形的布圖，在隔離阱區(qū)和襯底電位區(qū)之間或在隔離阱區(qū)和其他隔離阱區(qū)之間提供指定間距。
5.根據(jù)權(quán)利要求4的半導(dǎo)體集成電路的布圖方法，其中根據(jù)設(shè)計(jì)標(biāo)準(zhǔn)來(lái)確定指定間距。
6.一種用于半導(dǎo)體集成電路的布圖設(shè)計(jì)工具，包括半導(dǎo)體集成電路的布圖設(shè)計(jì)工具，其包括存儲(chǔ)具有第一晶體管的第一單元圖形和具有第二晶體管與第二晶體管下面的深阱的第二單元圖形的圖形存儲(chǔ)單元，以及圖形布圖單元，用于在作為半導(dǎo)體襯底的襯底電位區(qū)的區(qū)域中布置第一單元圖形并且在作為半導(dǎo)體襯底的隔離阱區(qū)的區(qū)域中布置第二單元圖形。
7.根據(jù)權(quán)利要求6的用于半導(dǎo)體集成電路的布圖設(shè)計(jì)工具，其中圖形存儲(chǔ)單元存儲(chǔ)具有從半導(dǎo)體襯底的表面到達(dá)深阱的阱壁的第三單元圖形；以及圖形布圖單元在作為半導(dǎo)體襯底的隔離阱區(qū)的區(qū)域中布置第三單元圖形。
8.根據(jù)權(quán)利要求7的用于半導(dǎo)體集成電路的布圖設(shè)計(jì)工具，其中圖形布圖單元在作為隔離阱區(qū)的區(qū)域周圍布置第三單元圖形。
9.根據(jù)權(quán)利要求8的用于半導(dǎo)體集成電路的布圖設(shè)計(jì)工具，還包括根據(jù)第三單元圖形的布圖，在隔離阱區(qū)和襯底電位區(qū)之間或在隔離阱區(qū)和其他隔離阱區(qū)之間提供指定間距。
10.根據(jù)權(quán)利要求9的用于半導(dǎo)體集成電路的布圖設(shè)計(jì)工具，其中根據(jù)設(shè)計(jì)標(biāo)準(zhǔn)來(lái)確定指定間距。
11.根據(jù)權(quán)利要求7的布圖設(shè)計(jì)工具，其中襯底電位被提供給用于隔離阱區(qū)中的晶體管的阱壁。
12.一種半導(dǎo)體集成電路的布圖方法，包括制備具有第一晶體管的第一單元圖形，制備具有第二晶體管和第二晶體管下面的深阱的第二單元圖形，在半導(dǎo)體襯底的第一電路區(qū)中布置第一單元圖形，以及在半導(dǎo)體襯底的第二電路區(qū)中布置第二單元圖形，其中第二電路區(qū)具有不同于第一電路區(qū)的電位的電位。
全文摘要
在具有如下阱的半導(dǎo)體集成電路的布圖設(shè)計(jì)中減小了設(shè)計(jì)時(shí)間(TAT)，所述阱被提供有不同于襯底電位的電位。本發(fā)明的布圖設(shè)計(jì)方法包括制備在第一導(dǎo)電類型的半導(dǎo)體襯底上布置的第一單元圖形，制備具有第二導(dǎo)電類型的深阱的第二單元圖形，在第一電路區(qū)中布置第一單元圖形，以及在不同于第一電路區(qū)的第二區(qū)中布置第二單元圖形。這減小了芯片設(shè)計(jì)中的TAT。
文檔編號(hào)H01L21/822GK1976031SQ20061014936
公開日2007年6月6日 申請(qǐng)日期2006年11月17日 優(yōu)先權(quán)日2005年11月17日
發(fā)明者依田健一 申請(qǐng)人:恩益禧電子股份有限公司