專利名稱：半導體器件的制造方法
技術領域：
本發(fā)明涉及半導體器件及其制造技術，而且特別地涉及具有高擊穿電壓場效應晶體管的半導體器件及其制造技術。
背景技術：
在半導體器件中，最近已經(jīng)采用了稱作“STI(淺溝槽隔離)或SGI(淺凹槽隔離)”的有利于改善器件的集成度、例如減少隔離寬度的能力等的溝槽型隔離結構作為器件隔離結構。但是，當由溝槽型隔離部分限定器件尺寸小并且所加電壓低的低擊穿電壓MIS·FET的溝道區(qū)時，除了正常的導通波形之外，還容易出現(xiàn)異常的扭結效應。扭結效應是當測量漏極電流與漏極電壓的關系曲線時，在給定的電壓值下漏極電流變?yōu)椴灰?guī)律的突起形狀從而形成階梯形波形的現(xiàn)象。已知在低擊穿電壓MIS·FET中出現(xiàn)扭結效應的主要原因是由下列事實引起的從溝槽型隔離部分產(chǎn)生的機械應力集中在由半導體襯底的主表面與溝槽型隔離部分的每個側(cè)面所構成的每個肩部上，并由此導致在肩部的硅的柵格常數(shù)發(fā)生變化，從而使在肩部的載流子的遷移率局部上升。
因此，在低擊穿電壓MIS·FET中出現(xiàn)扭結效應的原因是由在隔離部分的每個側(cè)壁處半導體襯底的每個肩部的形狀陡峭而引起的。因此，肩部的倒角成為解決扭結效應的主要手段。
作為除上述之外的解決低擊穿電壓MIS·FET扭結效應的手段，例如，在專利文獻1(日本待審專利公開Hei 9(1997)-237829)中已經(jīng)公開了這樣一種技術，其中在溝槽型隔離部分中的一個與半導體襯底之間的邊界部分中還提供相同導電類型的高濃度雜質(zhì)區(qū)。
例如，專利文獻2(日本待審專利公開2001-144189)已經(jīng)公開了這樣一種技術，其中在由溝槽器件隔離區(qū)分隔或布局的低擊穿電壓MOSFET中，其溝道區(qū)的中間部分由低閾值電壓的p-型溝道區(qū)構成，并且在溝道區(qū)和溝槽器件隔離區(qū)之間的邊界附近的兩端部分分別由高閾值電壓的p+型溝道區(qū)構成。
例如，專利文獻3(日本待審專利公開Hei 10(1998)-65153)已經(jīng)公開了這樣一種技術，其中在由與溝道區(qū)具有相同導電類型的溝槽型器件隔離膜限定的有源區(qū)的外圍部分，提供濃度高于溝道區(qū)的雜質(zhì)層，從而使其比低擊穿電壓MIS·FET的源極/漏極結淺。
例如，專利文獻4(日本待審專利公開2001-160623)已經(jīng)公開了這樣一種技術，其中在由用溝槽器件隔離方法形成的器件隔離膜限定的有源區(qū)中形成低擊穿電壓MOSFET，并且將在MOSFET柵電極下面的有源區(qū)的溝道邊緣置于用于注入高濃度雜質(zhì)離子以形成源極/漏極區(qū)的區(qū)域之外，從而扭轉(zhuǎn)除操作部分之外的溝道邊緣，用來防止扭結效應。
還提出了針對扭結效應的其它解決方法，例如，在相對于n溝道型MOS·FET中的與溝槽型隔離部分接觸的半導體襯底的每個邊緣部分中離子注入氮，形成SiN區(qū)，從而防止在邊緣部分硼的濃度降低，并且降低由于扭結效應引起的漏電流的方法；加厚在每個溝槽型隔離部分附近的氧化膜從而改善扭結效應的方法等；等。

發(fā)明內(nèi)容
另一方面，本發(fā)明人最新發(fā)現(xiàn)的問題在于，雖然甚至在高擊穿電壓MIS·FET中也會出現(xiàn)扭結效應，但是其中扭結效應產(chǎn)生的原因與在低擊穿電壓MIS·FET中扭結效應產(chǎn)生的原因不同，并且在高擊穿電壓MIS·FET中，僅僅在半導體襯底的肩部形成倒角不能完全抑制扭結效應。因此，如稍后所介紹的，重要的問題是如何在高擊穿電壓MIS·FET中抑制扭結效應。
本發(fā)明的一個目的是提供一種能夠抑制或防止在高擊穿電壓場效應晶體管中出現(xiàn)的扭結效應的技術。
通過本說明書和附圖的介紹，本發(fā)明的上述和其它目的以及新穎特征將變得明顯。
在本申請中公開的本發(fā)明的典型實施例的概述簡要說明如下。
根據(jù)本發(fā)明，如在柵極寬度方向看到的，在高擊穿電壓場效應晶體管兩端的隔離部分與半導體襯底之間的邊界區(qū)域中，設置一個雜質(zhì)濃度高于溝道區(qū)的區(qū)域，該區(qū)域是導電類型與高擊穿電壓場效應晶體管的漏極半導體區(qū)的導電類型相反的半導體區(qū)。雜質(zhì)濃度高的區(qū)域離開高擊穿電壓場效應晶體管的漏極半導體區(qū)設置。
在本申請中公開的本發(fā)明的典型實施例的有利效果簡要說明如下有可能抑制或防止在高擊穿電壓場效應晶體管中出現(xiàn)的扭結效應。還有可能改善具有高擊穿電壓場效應晶體管的半導體器件的特性。


圖1示出了本發(fā)明第一實施例所示的半導體器件的高擊穿電壓場效應晶體管的局部平面圖；圖2是與圖1相同位置的平面圖，并且是特別示出了高擊穿電壓場效應晶體管的場緩和(field relaxing)半導體區(qū)域與其主要部分的半導體區(qū)域之間的布局關系的局部平面圖；圖3是與圖1相同位置的平面圖，并且是特別示出了高擊穿電壓場效應晶體管的柵電極、其有源區(qū)及其主要部分的半導體區(qū)域之間的布局關系的局部平面圖；圖4是與圖1相同位置的平面圖，并且特別示出了隔離區(qū)和有源區(qū)的局部平面圖；
圖5是沿圖1到圖4的線X1-X1的剖面圖；圖6是沿圖1到圖4的線X2-X2的剖面圖；圖7是沿圖1到圖4的線Y1-Y1的剖面圖；圖8示出了采用高擊穿電壓場效應晶體管的電路的一個例子的電路圖；圖9示出了采用高擊穿電壓場效應晶體管的電路的另一個例子的電路圖；圖10示出了本發(fā)明第二實施例所示的半導體器件的高擊穿電壓場效應晶體管的一個例子的局部平面圖；圖11是與圖10相同位置的平面圖，并且是特別示出了具有高擊穿電壓場效應晶體管的場緩和功能的半導體區(qū)域、用作源極的p+型半導體區(qū)域與其n+型半導體區(qū)域之間的布局關系的局部平面圖；圖12是與圖10相同位置的平面圖，并且是特別示出了高擊穿電壓場效應晶體管的柵電極、其有源區(qū)及其n+型半導體區(qū)域之間的布局關系的局部平面圖；圖13是與圖10相同位置的平面圖，并且是特別說明了隔離區(qū)和有源區(qū)的局部平面圖；圖14是沿圖10到圖13的線X3-X3的剖面圖；圖15是沿圖10到圖13的線X4-X4的剖面圖；圖16示出了在本發(fā)明第三實施例所示的半導體器件的制造工藝中高擊穿電壓場效應晶體管的第一形成區(qū)的局部剖面圖；圖17示出了在與圖16相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第二形成區(qū)的局部剖面圖；圖18示出了在與圖16相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖19是圖16到圖18的局部放大剖面圖；圖20是繼圖16到圖19之后的局部剖面圖，示出了在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第一形成區(qū)；圖21示出了在與圖20相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第二形成區(qū)的局部剖面圖；圖22示出了在與圖20相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖23是圖20到圖22的局部放大剖面圖；圖24是繼圖20到圖22之后的局部剖面圖，示出了在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第一形成區(qū)；圖25示出了在與圖24相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第二形成區(qū)的局部剖面圖；圖26示出了在與圖24相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖27是圖24到圖26的局部放大剖面圖；圖28是繼圖23到圖27之后的局部剖面圖，示出了在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第一形成區(qū)；圖29示出了在與圖28相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第二形成區(qū)的局部剖面圖；圖30示出了在與圖28相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖31是繼圖28到圖30之后的局部剖面圖，示出了在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第一形成區(qū)；圖32示出了在與圖31相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第二形成區(qū)的局部剖面圖；圖33示出了在與圖31相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖34是繼圖31到圖33之后的局部剖面圖，示出了在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第一形成區(qū)；圖35示出了在與圖34相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第二形成區(qū)的局部剖面圖；圖36示出了在與圖34相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；
圖37是繼圖34到圖36之后的局部剖面圖，示出了在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第一形成區(qū)；圖38示出了在與圖37相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第二形成區(qū)的局部剖面圖；圖39示出了在與圖37相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖40是繼圖37到圖39之后的局部剖面圖，示出了在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第一形成區(qū)；圖41示出了在與圖40相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第二形成區(qū)的局部剖面圖；圖42示出了在與圖40相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖43是繼圖40到圖42之后的局部剖面圖，示出了在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第一形成區(qū)；圖44示出了在與圖43相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第二形成區(qū)的局部剖面圖；圖45示出了在與圖43相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖46是繼圖43到圖45之后的局部剖面圖，示出了在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第一形成區(qū)；圖47示出了在與圖46相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第二形成區(qū)的局部剖面圖；圖48示出了在與圖46相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖49是繼圖46到圖48之后的局部剖面圖，示出了在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第一形成區(qū)；圖50示出了在與圖49相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第二形成區(qū)的局部剖面圖；圖51示出了在與圖49相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖52是繼圖49到圖51之后的局部剖面圖，示出了在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第一形成區(qū)；圖53示出了在與圖52相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第二形成區(qū)的局部剖面圖；圖54示出了在與圖52相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖55是繼圖52到圖54之后的局部剖面圖，示出了在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第一形成區(qū)；圖56示出了在與圖55相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第二形成區(qū)的局部剖面圖；圖57示出了在與圖55相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖58是繼圖55到圖57之后的局部剖面圖，示出了在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第一形成區(qū)；圖59示出了在與圖58相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第二形成區(qū)的局部剖面圖；圖60示出了在與圖58相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖61是繼圖58到圖60之后的局部剖面圖，示出了在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第一形成區(qū)；圖62示出了在與圖61相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第二形成區(qū)的局部剖面圖；圖63示出了在與圖61相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖64示出了在本發(fā)明第四實施例所示的半導體器件的高擊穿電壓場效應晶體管的一個例子的局部剖面圖；圖65是與圖64相同位置的平面圖，并且是特別示出了在具有高擊穿電壓場效應晶體管的場緩和功能的p-型半導體區(qū)與其相反摻雜區(qū)之間的布局關系的局部平面圖；圖66是與圖64相同位置的平面圖，并且是特別示出了高擊穿電壓場效應晶體管的各個半導體區(qū)的樣式的局部平面圖；圖67是與圖64相同位置的平面圖，并且是示出了在有源區(qū)中半導體區(qū)的樣式的局部平面圖；圖68是沿圖64到圖67的線X5-X5的剖面圖；圖69是沿圖64到圖67的線X6-X6的剖面圖；圖70是沿圖64到圖67的線Y4-Y4的剖面圖；圖71示出了以多種形式排列如圖64所示的高擊穿電壓場效應晶體管的一個例子的局部平面圖；圖72示出了本發(fā)明第五實施例所示的半導體器件的高擊穿電壓場效應晶體管的一個例子的局部剖面圖；圖73是與圖72相同位置的平面圖，并且是特別示出了在具有高擊穿電壓場效應晶體管的場緩和功能的p-型半導體區(qū)與其相反摻雜區(qū)之間的布局關系的局部平面圖；圖74是與圖72相同位置的平面圖，并且是特別示出了高擊穿電壓場效應晶體管的各個半導體區(qū)的樣式的局部平面圖；圖75是與圖72相同位置的平面圖，并且是特別示出了在有源區(qū)中半導體區(qū)的樣式的局部平面圖；圖76是沿圖72到圖75的線X7-X7的剖面圖；圖77是沿圖72到圖75的線X8-X8的剖面圖；圖78示出了在本發(fā)明第六實施例所示的半導體器件的制造工藝中高擊穿電壓場效應晶體管的第三形成區(qū)的局部剖面圖；圖79示出了在與圖78相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第四形成區(qū)的局部剖面圖；圖80示出了在與圖78相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖81是繼圖78到圖80之后的局部剖面圖，示出了在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第三形成區(qū)；
圖82示出了在與圖81相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第四形成區(qū)的局部剖面圖；圖83示出了在與圖81相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖84是繼圖81到圖83之后的局部剖面圖，示出了在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第三形成區(qū)；圖85示出了在與圖84相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第四形成區(qū)的局部剖面圖；圖86示出了在與圖84相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖87是繼圖84到圖86之后的局部剖面圖，包括在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第三形成區(qū)中對應于圖64到圖67的線X5-X5中每一個的部分；圖88是在與圖87相同的制造工藝中包括對應于圖64到圖67的線X6-X6中每一個的部分的剖面圖；圖89是在與圖87相同的制造工藝中包括對應于圖72到圖75的線X7-X7中每一個的部分的剖面圖；圖90是在與圖87相同的制造工藝中包括對應于圖72到圖75的線X8-X8中每一個的部分的剖面圖；圖91是在與圖87相同的制造工藝中包括對應于圖64到圖67的線Y4-Y4中每一個或圖72到圖75的線Y5-Y5中每一個的剖面圖；圖92示出了在與圖87相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖93是繼圖87到圖92之后的局部剖面圖，包括在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第三形成區(qū)中對應于圖64到圖67的線X5-X5中每一個的部分；圖94是在與圖93相同的制造工藝中包括對應于圖64到圖67的線X6-X6中每一個的部分的剖面圖；95是在與圖93相同的制造工藝中包括對應于圖72到圖75的線X7-X7中每一個的部分的剖面圖；圖96是在與圖93相同的制造工藝中包括對應于圖72到圖75的線X8-X8中每一個的部分的剖面圖；圖97是在與圖93相同的制造工藝中對應于圖64到圖67的線Y4-Y4中每一個或圖72到圖75的線Y5-Y5中每一個的部分的剖面圖；圖98示出了在與圖93相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖99是繼圖93到圖99之后的局部剖面圖，包括在半導體器件的制造工藝中高擊穿電壓場效應晶體管的第三形成區(qū)中對應于圖64到圖67的線X5-X5中每一個的部分；圖100示出了在與圖99相同的制造工藝中半導體器件的高擊穿電壓場效應晶體管的第四形成區(qū)的局部剖面圖；圖101示出了在與圖99相同的制造工藝中半導體器件的低擊穿電壓場效應晶體管的形成區(qū)的局部剖面圖；圖102是一個剖面圖，示出了本發(fā)明第七實施例所示的半導體器件的高擊穿電壓場效應晶體管的一個例子，并且示出了對應于圖64到圖67的線X5-X5中每一個的部分；圖103是一個剖面圖，示出了在圖102中所示的高擊穿電壓場效應晶體管，并且示出了對應于圖64到圖67的線X6-X6中每一個的部分；圖104是一個剖面圖，示出了在圖102中所示的高擊穿電壓場效應晶體管，并且示出了對應于圖64到圖67的線Y4-Y4中每一個的部分；圖105是一個剖面圖，示出了本發(fā)明第八實施例所示的半導體器件的高擊穿電壓場效應晶體管的一個例子，并且示出了對應于圖72到圖75的線X7-X7中每一個的部分；圖106是一個剖面圖，示出了在圖105中所示的高擊穿電壓場效應晶體管，并且示出了對應于圖72到圖75的線X8-X8中每一個的部分；圖107示出了在高擊穿電壓場效應晶體管中產(chǎn)生的扭結波形的波形圖；圖108用來說明在圖107中所示的扭結波形。
圖109示出了沒有針對扭結效應的對抗措施的高擊穿電壓場效應晶體管的局部平面圖；圖110是沿圖109的線Y50-Y50的剖面圖；以及圖111示出了以多種形式排列本發(fā)明第一實施例所示的半導體器件的如圖1中的高擊穿電壓場效應晶體管的一個例子的局部平面圖。
具體實施例方式
在隨后的實施例中，為了方便起見，只要情況需要，就將它們分為多個部分或?qū)嵤├M行介紹。但是，除非特別說明，否則它們是彼此相關的。其中的一個和其它的一些或全部的修改、細節(jié)和補充說明有關。當在隨后的實施例中涉及元件等的數(shù)目(包括件數(shù)、數(shù)值、數(shù)量、范圍等)時，其數(shù)目并不限于特定的數(shù)，并且可以大于或小于或等于特定的數(shù)，除非特別指明并且在原理上明確限定為特定的數(shù)。同時也不用聲明，在隨后的實施例中采用的組成部分(包括元件或要素步驟等)并不總是必要的，除非特別指明并且在原理上認為是確定必須的。同樣，當在隨后的實施例中涉及組成部分等的形狀、位置關系等時，它們將包括與這些形狀等基本類似或相同的形狀，除非特別指明并且在原理上認為不必這樣，等等。這同樣適用于上述數(shù)值和范圍。在用來介紹實施例的所有附圖中對具有相同功能的每一個部分分別給予相同的參考數(shù)字，并且省略其各自的介紹。在隨后的實施例中，將對應于場效應晶體管的MIS·FET(金屬絕緣體半導體·場效應晶體管)簡稱為“MIS”，分別將n溝道型MIS簡稱為“nMIS”，將p溝道型MIS簡稱為“pMIS”。下面將根據(jù)附圖詳細介紹本發(fā)明的優(yōu)選實施例。上面提到的MIS中，用相對較高電壓驅(qū)動的MIS稱作“高擊穿電壓MIS”，用相對較低電壓驅(qū)動的MIS稱作“低擊穿電壓MIS”。高擊穿電壓MIS對應于通過在其漏極區(qū)施加例如大約40V的電勢而工作的MIS，并且被設置為能夠?qū)崿F(xiàn)100V擊穿電壓的結構。低擊穿電壓MIS對應于通過在其漏極區(qū)施加例如大約1.5V的電勢而工作的MIS。
首先介紹本發(fā)明人最新發(fā)現(xiàn)的在高擊穿電壓MIS中出現(xiàn)的扭結效應。雖然在高擊穿電壓MIS中出現(xiàn)扭結效應，但是這種扭結效應的原因不同于在低擊穿電壓MIS中產(chǎn)生扭結效應的原因。本發(fā)明人發(fā)現(xiàn)的問題在于在高擊穿電壓MIS的情況下，僅僅在半導體襯底的肩部形成倒角不能完全抑制扭結效應。
圖107示出了高擊穿電壓MIS的漏極電流ID相對于柵極電壓VG的實際測量波形的一個例子。圖108示出了用于說明在圖107中所示的測量波形的圖。在圖108中的實線A表示高擊穿電壓MIS的溝道電流，虛線B表示從高擊穿電壓MIS的縱向方向(柵極寬度方向)看高擊穿電壓MIS的溝道區(qū)兩端的邊緣電流。特別是當如上所述形成溝槽型隔離部分時，由于應力和雜質(zhì)濃度的降低，小的漏電流(μA或更大)在其兩端沿在兩端的其有源區(qū)與隔離部分之間的邊界流過溝道區(qū)的兩個縱向端，從而引起扭結效應。僅僅在半導體襯底的肩部形成倒角不能完全抑制在高擊穿電壓MIS的扭結效應的原因在于在高擊穿電壓MIS的扭結效應是由于高擊穿電壓MIS的特殊結構而產(chǎn)生的，并且其產(chǎn)生原因不同于低擊穿電壓MIS的扭結效應產(chǎn)生的原因。
第一個原因如下高擊穿電壓MIS的柵極絕緣膜的厚度必須設置得比低擊穿電壓MIS的柵極絕緣膜厚度更厚，以保證柵極擊穿電壓。但是，即使在如此厚的柵極絕緣膜的情況下，也必須將閾值電壓降低以便正常工作。為此目的，溝道區(qū)的雜質(zhì)濃度(形成與漏極區(qū)的導電類型相反的雜質(zhì)濃度)必須設置得較低。因此，容易出現(xiàn)扭結效應。
用圖109和圖110說明第二個原因。圖109示出了沒有采取任何抗扭結措施的高擊穿電壓MIS 50的一個例子的平面圖，并且圖110是沿圖109的線YS0-Y50的剖面圖。符號V0表示其每個具有高擊穿電壓MIS 50的場緩和功能的半導體區(qū)，符號S0表示源極區(qū)，符號D0表示漏極區(qū)。如在縱向方向(柵極寬度方向)看到的，扭結效應容易出現(xiàn)在溝道區(qū)兩端的區(qū)域C中。這是由于以下原因產(chǎn)生的由于濕蝕刻處理等，如在半導體襯底52的上表面看到的，溝槽型隔離部分51的上表面可能會凹進去。但是，在這種情況下，柵電極53的兩端與在溝槽型隔離部分51側(cè)壁的半導體襯底52部分之間的距離E變短，結果使由柵電極53產(chǎn)生的電場施加到在溝槽型隔離部分51側(cè)壁的半導體襯底52部分，從而引導在半導體襯底52部分的載流子，由此甚至在溝槽型隔離部分51側(cè)壁的半導體襯底52部分也形成溝道。但是，由于在高擊穿電壓MIS中，深阱54的雜質(zhì)濃度剖面隨著從半導體襯底52的主表面能深度逐漸增加而逐漸降低，所以在溝槽型隔離部分51側(cè)壁的半導體襯底52部分的閾值電壓變得比半導體襯底52的主表面的閾值電壓更低。由于在溝槽型隔離部分51側(cè)壁的半導體襯底52部分的溝道寬度較窄，所以飽和電流也很少降低，并且認為該電流是流過兩種類型MIS(半導體襯底52的主表面部分和側(cè)壁部分)的電流之和，由此產(chǎn)生階梯形扭結波形。
如在專利文獻1到3中的每個所介紹的，已知如在柵極寬度方向看到的，在兩端提供高濃度區(qū)從而抑制或防止低擊穿電壓MIS的扭結效應的方法。但是，如上所述，由于高擊穿電壓MIS與低擊穿電壓MIS的結構不同，并且由于結構引起的扭結效應的原因不同，所以在柵極寬度方向的兩端形成高濃度區(qū)的技術不能簡單地按其原樣應用于高擊穿電壓MIS。這是由于，在專利文獻1和2中介紹的技術中提供高濃度區(qū)以便接觸源極和漏極，例如，如果將其按原樣應用到高擊穿電壓MIS中，則會出現(xiàn)類似于不能保證高擊穿電壓MIS所必需的漏極擊穿電壓等故障。
第一優(yōu)選實施例圖1示出了根據(jù)本發(fā)明第一實施例的高擊穿電壓pMISQHp1的一個例子的局部平面圖，圖2是與圖1相同位置的平面圖，并特別示出了高擊穿電壓pMISQHp1的具有場緩和功能的p-型半導體區(qū)PV1與其n+型半導體區(qū)NVk之間的布局關系的局部平面圖，圖3是與圖1相同位置的平面圖，并特別示出了高擊穿電壓pMISQHp1的柵電極HG、其有源區(qū)L以及其n+型半導體區(qū)NVk之間的布局關系的平面圖，圖4是與圖1相同位置的平面圖，并特別示出了隔離區(qū)和有源區(qū)L的局部平面圖，圖5是沿圖1到圖4的線X1-X1的剖面圖，圖6是沿圖1到圖4的線X2-X2的剖面圖，圖7是沿圖1到圖4的線Y1-Y1的剖面圖。順便提及，雖然在這里對本發(fā)明用于高擊穿電壓pMIS的情況進行了介紹，但是通過以相反方式設置p和n導電類型，本發(fā)明也可用于高擊穿電壓nMIS。雖然圖4是平面圖，但是隔離區(qū)以陰影形式給出，以便容易看懂該圖。第一方向X對應于在每幅圖中從一端向另一端看的橫向方向，并且表示柵電極HG的柵極長度方向(溝道長度方向)或橫向方向。第二方向Y對應于垂直于第一方向X的方向。此外，第二方向Y表示在向上和向下方向看的垂直方向，并且表示柵電極HG的柵極寬度方向或縱向方向。
例如，根據(jù)本實施例的半導體器件的高擊穿電壓pMIS(第一、第五和第六高擊穿電壓場效應晶體管)QHp1應用于液晶顯示器的驅(qū)動電路、用于執(zhí)行大電流控制的電動機控制驅(qū)動電路等。在高電位側(cè)的電源電壓大約為40V，在低電位(參考電位)側(cè)的電源電壓例如為1.5(零)V，并且將其設置為能夠?qū)崿F(xiàn)例如100V擊穿電壓的結構。
半導體襯底(下文中簡稱為“襯底”)1S包括例如p型硅(Si)單晶。高擊穿電壓pMISQHp1設置在其主表面(器件形成表面)的上方。在平面和剖面底部上的深n型阱(第三、第七和第八半導體區(qū))DNW和與其電連接的平面框形n+型阱NW1圍繞高擊穿電壓pMISQHp1。因此，高擊穿電壓pMISQHp1與襯底1電隔離。將例如磷(P)等雜質(zhì)引入到深n型阱DNW和n+型阱NW1中。但是，將n+型阱NW1的雜質(zhì)濃度設置為高于深n型阱DNW的雜質(zhì)濃度。在n+型阱NW1的上方形成雜質(zhì)濃度更高的n+型半導體區(qū)N1，以便與相應于布線層的金屬布線歐姆接觸。在n+型半導體區(qū)N1的上表面的上方形成例如硅化鈷(CoSi2等)等硅化物層2。對于硅化物層2，各種硅化物層、例如硅化鈦(TiSi2)、硅化鉑(PtSi2)、硅化鎳(NiSi2)或硅化鎢(WSi2)等，可以用來代替硅化鈷。
如圖4所示，在襯底1S的主表面的上方形成稱作例如“STI(淺溝槽隔離)或SGI(淺凹槽隔離)”的溝槽型隔離部分3，作為器件隔離區(qū)。由此，限定了有源區(qū)L(L1到L4)。在圖4中，陰影所給出的區(qū)域?qū)谠谄渲行纬筛綦x部分3的區(qū)域。通過在襯底1的主表面中所限定的相應溝槽中嵌入例如二氧化硅等(SiO2等)絕緣膜，來形成溝槽型隔離部分3。
如在圖5到圖7中所示，形成與隔離部分3的上部相接觸的襯底1S的肩部(由襯底1S的主表面與隔離部分3的上側(cè)表面形成的角部)，以便呈現(xiàn)出倒角。已知由于當隔離部分3被構造為溝槽型結構時機械應力集中在襯底1S的肩部，所以在肩部的硅的晶格常數(shù)發(fā)生變化，并且在肩部載流子的遷移率上升，從而容易出現(xiàn)扭結效應。因此，由于在襯底1S的肩部形成倒角能夠緩和加在肩部的機械應力，所以可以抑制在高擊穿電壓pMISQHp1中出現(xiàn)扭結效應。但是，僅僅通過上述結構不能充分抑制高擊穿電壓pMISQHp1中的扭結效應。順便提及，隔離部分3的溝槽的底部終止于比深n型阱DNW淺的位置。
在由該隔離部分3限定的有源區(qū)L中，以平面帶形形狀形成的中央有源區(qū)L是包括在其中形成高擊穿電壓pMISQHp1的溝道的區(qū)域(溝道區(qū))。深n型阱DNW設置在有源區(qū)L1的溝道區(qū)中。即在非操作時，將溝道區(qū)設置為n型通過控制在有源區(qū)L1的溝道區(qū)中的深n型阱DNW的雜質(zhì)濃度和引入其中的雜質(zhì)的濃度，來確定高擊穿電壓pMISQHp1的閾值電壓。
用作高擊穿電壓pMISQHp1的源極和漏極的p+型半導體區(qū)(第一、第十一和第十二半導體區(qū))P1和P1分別設置在位于中間有源區(qū)L1兩側(cè)的有源區(qū)L2和L3中。雖然，由于在中間有源區(qū)L1與左右有源區(qū)L2和L3之間存在隔離部分3，使用作源極和漏極的p+型半導體區(qū)P1和P1與中間有源區(qū)L1的溝道區(qū)相隔離，但是它們通過包括p+型半導體區(qū)P1和P1的、具有緩和功能的p-型半導體區(qū)(第二半導體區(qū))PV1和PV1電連接到溝道區(qū)。
在p-型半導體區(qū)PV1和PV1中，如在在該平面中看到的，沿第一方向X延伸的一端，分別以對應于溝道區(qū)的深n型阱DNW保留在p-型半導體區(qū)PV1和PV1之間的方式，穿過在有源區(qū)L1與有源區(qū)L2和L3之間的隔離部分3向有源區(qū)L1(即，在柵電極HG的下方)突出預定的長度。另一方面，p-型半導體區(qū)PV1和PV1在第一方向X的另一端及其在第二方向Y中的兩端，分別在不與n+型阱NW1接觸的位置終止。雖然如在剖面中看到的，p-型半導體區(qū)PV1和PV1的底部延伸到其比隔離部分3要深的相應位置，但是它們分別在比深n型阱DNW淺的位置終止。通過采用這種結構，可以保證高擊穿電壓pMISQHp1的漏極擊穿電壓。
雖然將例如硼(B)等雜質(zhì)引入到作為源極和漏極的p+型半導體區(qū)P1和P1以及p-型半導體區(qū)PV1和PV1中，但是將p+型半導體區(qū)P1和P1的雜質(zhì)濃度設置為高于p-型半導體區(qū)PV1和PV1的雜質(zhì)濃度，以便提供與金屬布線的歐姆接觸。在作為源極和漏極的p+型半導體區(qū)P1和P1的上表面上形成硅化物層2。
高擊穿電壓pMISQHp1的柵電極HG設置在中間有源區(qū)L1的上方，從而覆蓋有源區(qū)L1的整個區(qū)域。在第二方向Y(柵極寬度方向)上，柵電極HG的兩端的一部分在平面基底上延伸到與n+型阱NW1部分重疊的位置。由此，有可能抑制或防止在與柵電極HG相對的深n型阱DNW的表面中出現(xiàn)寄生MIS，而不降低高擊穿電壓pMISQHp1的擊穿電壓。柵電極HG由導電膜形成例如用磷(P)等摻雜得到的低阻抗多晶硅等。在其上表面的上方形成硅化物層2。雖然在本實施例中概略地顯示出硅化物層2，但是本實施例并不一定要求形成硅化物層2。例如，柵電極HG可以僅由用磷等摻雜的低阻抗多晶硅形成。
在柵電極HG的側(cè)表面的上方形成由例如二氧化硅構成的側(cè)壁5，作為絕緣膜。在柵電極HG與襯底1S的主表面之間形成柵極絕緣膜6。柵極絕緣膜6由在襯底1S的主表面的上方通過例如熱氧化方法等形成的包括二氧化硅等的絕緣膜6a、以及通過化學汽相淀積(CVD，例如，低壓CVD方法)方法淀積的包括二氧化硅等的絕緣膜6b的疊層膜形成。如在平面中看到的柵極絕緣膜6的，通過CVD方法形成的絕緣膜6b，是以其外圍稍稍從柵電極HG的外圍突出的方式形成的。
n+型半導體區(qū)N1設置在以平面框形形狀形成的最外圍有源區(qū)L4中。順便提及，在實際的半導體器件中，有源區(qū)L4、n+型半導體區(qū)N1和n+型阱NW1通常圍繞多個高擊穿電壓MIS為了簡化說明，示出了它們圍繞一個高擊穿電壓pMISQHp1的方式。
另一方面，當上述使用如上高擊穿電壓MIS時，僅通過在與隔離部分3的上部接觸的襯底1S的肩部(由襯底1S的主表面與隔離部分3的上側(cè)表面形成的角部)形成倒角的技術不能完全抑制扭結效應，該技術作為抑制低擊穿電壓MIS的扭結效應的對抗措施進行了介紹。因此，在本實施例中，如圖1到圖5和圖7所示，在高擊穿電壓pMISQHp1的溝道區(qū)第二方向Y上兩端的溝槽型隔離部分3與襯底1S之間的邊界區(qū)中，在中間有源區(qū)L1的沿第二方向Y的兩端，局部形成導電類型與作為源極和漏極的p+型半導體區(qū)P1和P1相反的n+型半導體區(qū)(第四、第十三和第十四半導體區(qū))NVk。由此，可以將在第二方向Y中溝道區(qū)兩端(即，側(cè)壁部分)的閾值電壓設為高于溝道區(qū)中間部分(即，主表面部分)的閾值電壓。即，如在第二方向Y看到的，在溝道區(qū)的中間部分MIS容易工作，而在溝道區(qū)的兩端MIS難以工作。因此，即使隔離部分3的上表面凹入，也可以抑制或防止扭結效應的出現(xiàn)。由此，有可能改善高擊穿電壓MIS的特性。順便提及，雖然這里閾值電壓表示為高，但是因為這里用高擊穿電壓pMIS作為例子進行說明，所以從源極電位(例如，0V)看，為負的一側(cè)表示為高。
根據(jù)本實施例，作為針對低擊穿電壓MIS的扭結效應的對抗措施的在溝道寬度方向(第二方向Y)的兩端形成高濃度區(qū)的技術，不能按原樣用在高擊穿電壓MIS中。即，這所造成的問題在于如果類似于本實施例的高擊穿電壓MIS按原樣采取針對低擊穿電壓MIS的扭結效應的對抗措施，并且n+型半導體區(qū)NVk與p-型半導體區(qū)PV1和PV1互相接觸，則高濃度區(qū)會互相接觸，從而不能保證高擊穿電壓MIS所必需的漏極擊穿電壓。由于特別是在所需漏極擊穿電壓為高的情況下，必須降低在溝道寬度方向兩端的雜質(zhì)濃度，所以不能簡單地設置n+型半導體區(qū)NVk。因此，在本實施例中，將用作抗扭結措施的n+型半導體區(qū)NVk設置在遠離p-型半導體區(qū)PV1和PV1的位置，從而不與具有場緩和功能的p-型半導體區(qū)PV1和PV1(特別是漏極側(cè))進行接觸。因此，有可能防止高擊穿電壓pMISQHp1的漏極擊穿電壓的下降。由此，根據(jù)本實施例，扭結效應的抑制或防止與漏極擊穿電壓的保證可以兼得。
設置用作抗扭結措施的n+型半導體區(qū)NVk，從而跨過有源區(qū)L1和隔離部分3。將每個n+型半導體區(qū)NVk的n型雜質(zhì)的濃度設置為高于溝道區(qū)的深n型阱DNW的n型雜質(zhì)的濃度。如在剖面中所看到的，n+型半導體區(qū)NVk從襯底1S的主表面延伸到比隔離部分3的底部更深的位置，并且大致達到與p+型半導體區(qū)P1和P1的底部相同的深度。但是，n+型半導體區(qū)NVk在比深n型阱DNW淺的位置終止。以此方式形成到比隔離部分3更深的位置的用作抗扭結措施的n+型半導體區(qū)NVk，使得有可能增強抑制或防止扭結效應出現(xiàn)的能力。即，由于能夠使在與隔離部分3的相應上部相接觸的襯底1S的肩部的閥值或電壓變高，所以可以抑制扭結效應的出現(xiàn)。
當作為源極和漏極的p+型半導體區(qū)P1和P1中的作為源極的p+型半導體區(qū)P1的電位總是使用與n型阱DNW的電位相同的電位時，用作抗扭結措施的n+型半導體區(qū)NVk可以與作為源極的p+型半導體區(qū)P1相接觸。由此，由于可以增加用于對準用作抗扭結措施的n+型半導體區(qū)NVk的容差，所以容易進行布局。
接著，圖8和圖9分別示出了采用高擊穿電壓MIS的電路的例子。圖8和圖9示出了具有使用高擊穿電壓MIS的差分電路的恒流電路。圖8示出了大量用在模擬電路中的恒流源推動電路。作為一個例子，圖8示出了這樣一種情形，其中恒流源推動電路包括多個利用柵電極和在高電位側(cè)共用的源極或電源電位Vcc的高擊穿電壓pMISQHn。即，電源電位Vcc加在高擊穿電壓pMISQHn的漏極區(qū)。圖9還示出了在模擬電路中頻繁使用的恒流源拉動(pull-in)電路。作為一個例子，圖9示出了這樣一種情形，其中恒流源拉動電路由多個利用柵電極和在基準電位側(cè)共用的源極或電源電位GND的高擊穿電壓pMISQHp構成。即，電源電位Vcc加在高擊穿電壓pMISQHp的柵電極和漏極區(qū)。例如，在高電位側(cè)的電源電位Vcc的范圍從大約20V到100V，而在基準電位側(cè)的電源電位GND為0(零)V。在圖8和9中的符號R1和R2分別表示電阻。特別是在這些電路中扭結效應成為難題。這是由于，假設在這些電路中沒有采取針對扭結效應的對抗措施，則即使試圖根據(jù)高擊穿電壓MIS的尺寸(溝道長度和溝道寬度)設計預定的電流值，但是由于在溝道寬度方向的兩端(隔離部分3的側(cè)壁部分)流過的電流，實際電流值也會偏離設計值。相反，由于在本實施例中可以抑制或防止扭結效應，因此可以減小與每個電路的預定電流值相對應的設計值和實際測量值之間的誤差。因此，能夠改善這些電路的特性。
接著，圖111示出了局部平面圖的一個例子，其中排列了多個高擊穿電壓pMISQHp3。高擊穿電壓pMISQHp3以其溝道方向(電流流動方向)沿第一方向X延伸的狀態(tài)彼此相鄰設置。將高擊穿電壓pMISQHp3彼此相鄰設置，從而共享作為源極和漏極的p+型半導體區(qū)P1和P2。然后，設置n+型半導體區(qū)N1和n型阱NW1，從而圍繞一組多個高擊穿電壓pMISQHp3。
由于在本實施例中提供n+型半導體區(qū)NVk1，所以甚至在通過小型化或縮小比例來減小高擊穿電壓pMISQHp3的情況下，也可以抑制或防止扭結效應。因此，在減小高擊穿電壓pMISQHp3的尺寸方面中是有效的。由此，由于即使假設每個高擊穿電壓pMISQHp3的尺寸減小量很小，也能夠整體上大幅度地減小尺寸，所以可以大大減小具有高擊穿電壓pMISQHp3的半導體芯片的尺寸。
第二優(yōu)選實施例雖然第一實施例已經(jīng)說明了源極和漏極能夠保證源極和漏極與阱之間的擊穿電壓的結構，但是第二實施例將說明在源極和阱之間不要求大擊穿電壓的高擊穿電壓MIS的一個例子。即，由于在nMIS的情況下在p型阱連接到公共GND(在pMIS的情況下n型阱連接到公共Vcc)的這種電路中源極電位不同于p型阱的電位，所以需要反向偏置擊穿電壓來保證源極和阱之間的擊穿電壓。因此，將源極側(cè)設置為與漏極側(cè)相同的結構。即，例如，在nMIS的情況下，由于大約-16.5V的電壓加在p型阱上作為反向偏置擊穿電壓，并且大約1.5V的電壓加在nMIS的源極，所以將源極側(cè)設置為與漏極側(cè)相同的結構，來保證源極和阱之間的擊穿電壓。由此，構成能夠保證40V或更高擊穿電壓的結構。此時，低擊穿電壓MIS采取這樣一種結構，其中可以保證在低擊穿電壓MIS的源極和阱之間的擊穿電壓大約為10V。即，形成高擊穿電壓MIS的源極和阱之間的擊穿電壓，以便大于低擊穿電壓MIS的源極和阱之間的擊穿電壓。作為這種電路，例如，可以例舉出輸出電路、升壓電路等。但是，在源極和阱之間不存在電位差的這種電路不需要用于保證源極和阱之間的擊穿電壓的反向偏置擊穿電壓。因此，僅將漏極側(cè)構成高擊穿電壓結構。通過采用這種結構，可以減小MIS的尺寸，并且可以縮小半導體芯片的面積。
圖10示出了高擊穿電壓pMISQHp2的一個例子的局部平面圖，圖11示出了與圖10相同位置的平面圖，并且特別示出了具有高擊穿電壓pMISQHp2的場緩和功能的p-型半導體區(qū)PV1、用作其源極的p+型半導體區(qū)P1s與其n+型半導體區(qū)NVk之間的布局關系的局部平面圖，圖12示出了與圖10相同位置的平面圖，并且特別示出了高擊穿電壓pMISQHp2的柵電極HG、其有源區(qū)L及其n+型半導體區(qū)PVk之間的布局關系的局部平面圖，圖13示出了與圖10相同位置的平面圖，并且是示出了隔離區(qū)和有源區(qū)L的局部平面圖，圖14是沿圖10到圖13的線X3-X3的剖面圖，圖15是沿圖10到圖13的線X4-X4的剖面圖。順便提及，由于沿圖10到圖13的線Y3-Y3的剖面圖與沿在圖1圖到4中所示的線Y1-Y1的剖面圖相同，所以將其省略。雖然圖13是平面圖，但是隔離區(qū)以陰影形式給出，以便易于看懂該圖。雖然在本實施例中舉例說明了高擊穿電壓pMIS，但是本發(fā)明也可以以與第一實施例相似的方式應用于高擊穿電壓nMIS。
在根據(jù)本實施例的高擊穿電壓pMIS(第二、第七和第八場效應晶體管)QHp2中，以類似于第一實施例的方式將隔離部分3置于作為漏極的p+型半導體區(qū)P1d與溝道區(qū)之間。作為漏極的p+型半導體區(qū)P1d通過具有場緩和功能的p-型半導體區(qū)域PV1與有源區(qū)L5的溝道區(qū)相連接。另一方面，在作為源極區(qū)的p+型半導體區(qū)域P1s與溝道區(qū)之間不設置溝道區(qū)3。在一個有源區(qū)L5中將作為源極的p+型半導體區(qū)P1s與溝道區(qū)彼此相鄰放置，并且其彼此電連接，不通過具有場緩和功能的p-型半導體區(qū)PV1。不形成柵電極HG以覆蓋有源區(qū)L5的整個區(qū)域。在有源區(qū)L5中，在柵電極HG重疊在平面基底的部分(除放置了在漏極側(cè)具有場緩和功能的p-型半導體區(qū)PV1之外的部分)形成溝道區(qū)，并且將作為源極的p+型半導體區(qū)P1s設置在柵電極HG不與平面基底重疊的部分。在本結構中，電路結構采用加在作為源極的p+型半導體區(qū)P1s的電位與加在深n型阱DNW的電位相等的方式，即，在p+型半導體區(qū)P1s與深n型阱DNW之間沒有電位差。
如上上述在這種實施例中，在作為源極的p+型半導體區(qū)P1s與溝道區(qū)之間可以不提供隔離部分3。在p+型半導體區(qū)P1s側(cè)可以不提供具有場緩和功能的p-型半導體區(qū)PV1。因此，有可能減小高擊穿電壓pMISQHp2的尺寸。在上述實際的半導體器件中，多個高擊穿電壓MIS一起設置在襯底1S的主表面上?？梢詫?000輸出型(1000)高擊穿電壓MIS放置在電路的總輸出點或位置。因此，即使一個高擊穿電壓pMISQHp2減小少量的尺寸，整體上也能夠?qū)崿F(xiàn)較大的尺寸的減小。因此，可以減小具有高擊穿電壓pMISQHp2的半導體芯片的尺寸。
在這種結構中，用作抗扭結措施的n+型半導體區(qū)NVk可以與作為源極的p+型半導體區(qū)P1s相接觸。因此，由于可以增加用于對準用作抗扭結措施的n+型半導體區(qū)NVk的容差，所以容易進行布局。
以類似于第一實施例的方式，設置用作抗扭結措施的n+型半導體區(qū)NVk，從而跨過有源區(qū)L和隔離部分3。將每個n+型半導體區(qū)NVk的n型雜質(zhì)的濃度設置為高于溝道區(qū)的深n型阱DNW的n型雜質(zhì)的濃度。并且形成n+型半導體區(qū)NVk以到達比隔離部分3更深的位置。因此，有可能進一步增強抑制或防止出現(xiàn)扭結效應的能力。
第三優(yōu)選實施例第三實施例將利用圖16到圖63說明這樣一種半導體器件的制造方法的一個例子，該半導體器件具有在相同襯底1S上提供的如第一和第二實施例所述結構的高擊穿電壓MIS和低擊穿電壓MIS。順便提及，在圖16到圖63中的符號HR1表示用于形成具有第一實施例中所述結構的高擊穿電壓MIS的區(qū)域，符號HR2表示用于形成具有第二實施例所述結構的高擊穿電壓MIS的區(qū)域，以及符號LR表示用于形成低擊穿電壓MIS的區(qū)域。用于形成高擊穿電壓MIS的區(qū)域HR1和HR2的剖面示出了分別對應于圖1的線X1-X1和圖10的線X3-X3的位置的剖面圖。
在包括電阻率為例如10Ω·cm或更小的p型硅(Si)單晶的襯底1S(在本實施例中為平的圓形晶片)上進行熱氧化處理，如在圖16到圖19的相同制造工藝中襯底1S的局部剖面圖所示，由此，在襯底1S的主表面的上方形成包括例如二氧化硅的薄絕緣膜8(參見圖19)。隨后，在絕緣膜8的上方通過CVD方法等淀積包括例如氮化硅(Si3N4等)的絕緣膜9。此外，其上涂覆光致抗蝕膜(下文中簡稱“抗蝕膜”)，并且通過一系列光刻蝕(下文中簡稱“光刻”)工藝、例如曝光和顯影等，對其進行干蝕刻處理，從而在有源區(qū)的形成區(qū)中形成層式構圖的絕緣膜8和9。順便提及，圖19是圖16到圖18的說明性的局部放大剖面圖。
接著，如在圖20到圖23的相同制造工藝中襯底1S的局部剖面圖所示，利用絕緣膜9作為蝕刻掩模在襯底1S的主表面(器件形成表面)中限定溝槽3a。在該階段，由溝槽3a的側(cè)壁和襯底1S的主表面形成的肩部是有角度的。圖23是圖20到圖22的說明性的局部放大剖面圖。如在圖24到圖27的相同制造工藝中襯底1S的局部剖面圖所示，隨后在襯底1S(即，晶片)上進行干氧化處理，從而在包括溝槽3a的內(nèi)表面等的襯底1S的暴露表面的上方形成由二氧化硅等形成的絕緣膜10。由此，形成具有圓形或弧度的由溝槽3a的側(cè)壁和襯底1S的主表面形成的肩部。
接著，如在圖28到圖30的相同制造工藝中襯底1S的局部剖面圖所示，例如包括二氧化硅的絕緣膜3b通過CVD等方法淀積在襯底1S(即，晶片)的主表面的上方。用化學機械拋光(CMP)方法等對其進行拋光，以便去掉在溝槽3a外面的絕緣膜3b。絕緣膜3b僅嵌入溝槽3a中，以形成隔離部分3。隨后，用熱磷酸等去掉絕緣膜9，并通過濕蝕刻方法去掉位于其下方的絕緣膜8，從而暴露出有源區(qū)的主表面。隨后，襯底1S經(jīng)過熱氧化處理，以在有源區(qū)的主表面的上方形成例如包括二氧化硅的薄絕緣膜。該薄絕緣膜在離子注入工藝步驟中用作穿透膜(throughfilm)。
接著，例如，用抗蝕膜作為掩模在襯底1S的深n型阱形成區(qū)選擇性地離子注入磷，并且隨后去掉抗蝕膜。隨后，例如，利用另一個抗蝕膜作為掩模在襯底1S的深p型阱形成區(qū)和用于隔離的p型半導體區(qū)選擇性地離子注入硼(B)，并且隨后去掉抗蝕膜。然后，以引入到襯底1S中的磷和硼從襯底1S的主表面擴散到大約10μm深度的方式，在襯底1S(即，晶片)上進行退火或熱處理，從而如在圖31到圖33的相同制造工藝中襯底1S的局部剖面圖所示，形成深n型阱DNW、深p型阱(第三、第七和第八半導體區(qū))DPW和用來隔離的p型半導體區(qū)PIS。
接著，如在圖34到圖36的相同制造工藝中襯底1S的局部剖面圖所示，通過光刻工藝在襯底1S的主表面的上方形成抗蝕膜PR1的圖形。以這樣一種方式形成抗蝕膜PR1的圖形，以便暴露出在高擊穿電壓nMIS形成區(qū)中具有場緩和功能的n-型半導體區(qū)(第二、第九和第十半導體區(qū))NV1和在高擊穿電壓pMIS形成區(qū)中用作抗扭結措施的n+型半導體區(qū)NVk的形成區(qū)，而且覆蓋除它們之外的其它區(qū)域。隨后，例如，利用抗蝕膜PR1的圖形作為掩模通過離子注入等在襯底1S中選擇性地引入磷。此時，形成半導體區(qū)NV1和半導體區(qū)NVk，以便比隔離部分3更深。以這種方式形成半導體區(qū)NV1，使得有可能增強抑制或防止出現(xiàn)扭結效應的能力。順便提及，在該階段，雖然在引入用于形成它們的雜質(zhì)的階段，沒有完全形成在高擊穿電壓nMIS形成區(qū)中具有場緩和功能的n-型半導體形成區(qū)NV1和在高擊穿電壓pMIS形成區(qū)中用作抗扭結措施的n+型半導體區(qū)NVk，但是也將這些區(qū)域顯示出來，以便容易理解對其的描述。
接著，如圖37到圖39的相同制造工藝中襯底1S的局部剖面圖所示，去掉抗蝕膜PR1，隨后通過光刻工藝在襯底1S的主表面的上方形成抗蝕膜PR2的圖形。以這樣一種方式形成抗蝕膜PR2的圖形，以便暴露出在高擊穿電壓pMIS形成區(qū)中具有場緩和功能的p-型半導體區(qū)PV1和在高擊穿電壓nMIS形成區(qū)中用作抗扭結措施的p+型半導體區(qū)(第四、第十三和第十四半導體區(qū))PVk的形成區(qū)，而且覆蓋除它們之外的其它區(qū)域。隨后，例如，利用抗蝕膜PR2的圖形作為掩模通過離子注入等在襯底1S中選擇性地引入硼。此時，以與半導體區(qū)NV1和半導體區(qū)NVk類似的方式，形成半導體區(qū)PV1和半導體區(qū)PVk，以便比隔離部分3更深。因此，能夠增強抑制或防止出現(xiàn)扭結效應的能力。順便提及，雖然在該階段沒有完全地形成在高擊穿電壓nMIS形成區(qū)中具有場緩和功能的n-型半導體形成區(qū)NV1、在高擊穿電壓pMIS形成區(qū)中用作抗扭結措施的n+型半導體區(qū)NVk、在高擊穿電壓pMIS形成區(qū)中具有場緩和功能的p-型半導體形成區(qū)PV1、和在高擊穿電壓nMIS形成區(qū)中用作抗扭結措施的p+型半導體區(qū)PVk，但是也將這些區(qū)域顯示出來，以便容易理解對其的描述。
接著，去掉抗蝕膜PR2，隨后對襯底1S進行擴大擴散處理(退火)，以便形成相應的在高擊穿電壓nMIS形成區(qū)中具有場緩和功能的n-型半導體形成區(qū)NV1、在高擊穿電壓nMIS形成區(qū)中用作抗扭結措施的p+型半導體區(qū)PVk、在高擊穿電壓pMIS形成區(qū)中具有場緩和功能的p-型半導體形成區(qū)PV1、和在高擊穿電壓pMIS形成區(qū)中用作抗扭結措施的n+型半導體區(qū)NVk。由此，在第三實施例中，在與具有場緩和功能的p-型半導體區(qū)PV1和n-型半導體區(qū)NV1相同的形成工藝中，形成用作抗扭結措施的p+型半導體區(qū)PVk和n+型半導體區(qū)NVk。因此，即使提供了用作抗扭結措施的p+型半導體區(qū)PVk和n+型半導體區(qū)NVk，也不增加制造工藝。因此，可以提供高性能和高可靠性的半導體器件，而不增加半導體器件的制造時間和成本。隨后，在高擊穿電壓MIS的溝道區(qū)上進行淺溝道注入，以調(diào)整每個高擊穿電壓MIS的閾值電壓。然后，通過濕蝕刻工藝去掉在離子注入中作為穿透膜的絕緣膜。隨后，將襯底1S經(jīng)過熱氧化處理，從而在襯底1S的主表面(有源區(qū)的主表面)的上方利用二氧化硅轉(zhuǎn)換厚度形成包含二氧化硅等的厚度為例如大約10nm的絕緣膜6a(在本實施例中省略其圖示，以便容易理解附圖)。當此時所需的柵極絕緣擊穿電壓較低時，柵極絕緣膜可以僅由通過熱氧化方法形成的二氧化硅膜構成。但是，當與漏極相同的高電壓恰加在柵電極時，在基于熱氧化方法形成的二氧化硅膜的上方淀積由例如通過CVD方法等形成的二氧化硅等構成的絕緣膜6b，從而由基于熱氧化方法的二氧化硅膜和基于CVD方法的二氧化硅膜的疊層膜構成柵極絕緣膜6。本實施例示出了由疊層膜構成柵極絕緣膜6的情況。因此，有可能使柵極絕緣膜的厚度差別非常大的高擊穿電壓MIS和低擊穿電壓MIS在同一個襯底1S的上方共存。不僅在有源區(qū)的上方，還在隔離部分3的上方，形成通過CVD方法形成的絕緣膜6b。通過CVD方法淀積絕緣膜6b，可以減少在隨后的工藝中蝕刻隔離部分3的上部的數(shù)量。因此，有可能保證對于隔離部分3的擊穿電壓，并且抑制和防止寄生MIS的出現(xiàn)。因此，能夠增強半導體器件的可靠性。
接著，在通過CVD方法形成的柵極絕緣膜6的絕緣膜6b中，通過光刻工藝和濕蝕刻工藝，選擇性地去掉像甚至在低擊穿電壓MIS形成區(qū)中和高擊穿電壓MIS形成區(qū)中進行歐姆接觸的n+型半導體區(qū)和p+型半導體區(qū)形成的部分等這樣的不必要部分。在進行蝕刻工藝時，基于用于形成柵極絕緣膜的CVD方法的絕緣膜6b的蝕刻速度比熱氧化絕緣膜(絕緣膜6a)快。當蝕刻繼續(xù)進行，從而暴露出在通過CVD方法形成的絕緣膜6b下面的熱氧化絕緣膜(絕緣膜6a)時，蝕刻速度明顯變慢，從而有可能防止每個隔離部分3的絕緣膜3b厚度減小。由此，如在低擊穿電壓MIS形成區(qū)等中沒有用抗蝕膜覆蓋的隔離部分3可以簡單地回到基于CVD方法的用作柵極絕緣膜6的絕緣膜6b淀積之前的狀態(tài)。即，當在同一個襯底的上方形成高擊穿電壓MIS和低擊穿電壓MIS時，可以保證在低擊穿電壓MIS形成區(qū)中的隔離部分3的厚度，并且因此可以避免對低擊穿電壓MIS的不利影響。因此，有可能增強在同一個襯底1S的上方具有高擊穿電壓MIS和低擊穿電壓MIS的半導體器件的可靠性。隨后，通過執(zhí)行硬化處理(熱處理工藝)，減少阱中通過CVD方法形成的絕緣膜6b，該阱在膜淀積時在其中保存電子、正空穴等，并且在該膜中包含水分(由于膜成分的反應產(chǎn)生的水分)。由此，絕緣膜6b變?yōu)閷嵸|(zhì)上與熱氧化膜具有相同質(zhì)量的膜。隨后，對襯底1S進行光熱氧化處理。
接著，通過CVD方法在襯底1S(即，晶片)的主表面的上方淀積例如由低阻抗多晶硅構成的導體膜。氧化其表面，并且隨后在其上淀積由氮化硅等構成的絕緣膜。此外，氧化其表面，以形成絕緣膜。隨后，通過光刻工藝和干蝕刻工藝對導體膜和絕緣膜的疊層膜進行構圖，從而形成導體膜13和絕緣膜14的疊層圖形，如在圖43到圖45的相同制造工藝中襯底1S的局部剖面圖所示。形成導體膜13和絕緣膜14的疊層圖形，從而覆蓋高擊穿電壓MIS形成區(qū)HR1和HR2，并且不覆蓋低擊穿電壓MIS形成區(qū)LR。導體膜13是用來形成每個高擊穿電壓MIS的柵電極的導體膜。在該階段沒有為每個高擊穿電壓MIS構圖柵電極的原因在于避免在高擊穿電壓MIS形成區(qū)HR2中出現(xiàn)的缺陷條件，特別是在低擊穿電壓MIS的柵電極形成時。這將在形成每個低擊穿電壓MIS的柵電極的工藝中進行說明。
接著，例如，利用通過光刻工藝形成的抗蝕膜的圖形作為掩模通過離子注入等將硼引入襯底1S，從而在高擊穿電壓nMIS形成區(qū)中形成p+型阱PW1，以及在低擊穿電壓MIS形成區(qū)中形成p+型阱PW2，如在圖46到圖48的相同制造工藝中襯底1S的局部剖面圖所示。在高擊穿電壓pMIS側(cè)，使硼通過導體膜13并且將其引入襯底1S。隨后，去掉用于形成p+型阱PW1和PW2的抗蝕膜，隨后通過光刻工藝在襯底1S的主表面的上方形成另一個抗蝕膜的圖形。此外，例如，利用抗蝕膜的圖形作為掩模通過離子注入等將磷引入襯底1S，從而在高擊穿電壓pMIS形成區(qū)中形成n+型阱NW1，以及在低擊穿電壓pMIS形成區(qū)中形成n+型阱NW2。在高擊穿電壓nMIS側(cè)，使磷通過導體膜13并將其引入襯底1S。然后，去掉抗蝕膜，隨后對襯底1S進行熱處理，以激活p+型阱PW1和PW2以及n+型阱NW1和NW2。通過以這種方式在同一個工藝中執(zhí)行用于形成高擊穿電壓MIS的阱和低擊穿電壓MIS的阱的工藝，與利用分離的抗蝕膜作為掩模形成高擊穿電壓MIS的阱和低擊穿電壓MIS的阱的情況相比，在本實施例中可以減少如抗蝕涂覆、曝光和顯影等一系列光刻工藝步驟，從而有可能避免在同一個襯底1S的上方設置高擊穿電壓MIS和低擊穿電壓MIS的半導體器件的制造工藝步驟的數(shù)量顯著增加。此外，高擊穿電壓MIS和低擊穿電壓MIS可以共存。
接著，通過濕蝕刻方法等去掉低擊穿電壓MIS形成區(qū)LR的二氧化硅膜，隨后進行熱氧化處理，從而在低擊穿電壓MIS形成區(qū)中形成低擊穿電壓MIS柵極絕緣膜15。柵極絕緣膜15例如由二氧化硅形成，并且具有例如大約7nm的二氧化硅轉(zhuǎn)換厚度。隨后，例如，通過CVD方法等在襯底1S(即，晶片)的主表面的上方淀積多晶硅膜16。此時，甚至在高擊穿電壓MIS形成區(qū)中的導體膜13和絕緣膜14的疊層圖形的表面上方淀積多晶硅膜16。隨后，例如，利用分離的抗蝕膜的圖形作為掩模，在多晶硅膜16中通過離子注入等將磷和硼分別引入nMIS形成區(qū)和pMIS形成區(qū)。然后，通過光刻工藝和干蝕刻工藝對多晶硅膜16進行構圖，以形成低擊穿電壓MIS的柵電極LG(16)，如在圖49到圖51的相同制造工藝中襯底1S的局部剖面圖所示。將低擊穿電壓nMIS的柵電極LG設置為n型，并且將低擊穿電壓pMIS的柵電極LG設置為p型。在蝕刻工藝中，也去掉在高擊穿電壓MIS形成區(qū)中的導體膜13和絕緣膜14的疊層圖形的表面上方淀積的多晶硅膜16。例如，以上述方式未形成高擊穿電壓MIS的柵電極的原因如下。即，可能存在這樣一種情形，其中如果在低擊穿電壓MIS的柵電極LG的構圖工藝之前形成高擊穿電壓MIS的柵電極，則當對低擊穿電壓MIS的柵電極LG進行構圖時，用于形成低擊穿電壓MIS的柵電極LG的多晶硅膜16保留在每個已經(jīng)形成的高擊穿電壓MIS柵電極的側(cè)壁中。即使多晶硅膜16保留在高擊穿電壓MIS形成區(qū)HR1中的每個柵電極的側(cè)表面中，特別是由于厚隔離部分3在其之下，因此也不會出現(xiàn)問題。但是，在高擊穿電壓MIS形成區(qū)HR2中，在每個柵電極的一個側(cè)表面的一側(cè)沒有設置隔離部分3，并且因此只有柵極絕緣膜6在其之下。因此，問題出現(xiàn)在于如果將多晶硅膜16保留在高擊穿電壓MIS形成區(qū)HR中的柵電極的一個側(cè)面上，則當形成半導體區(qū)時，在用作高擊穿電壓MIS的源極的半導體區(qū)中存在多晶硅膜16的蝕刻殘留物，從而將該區(qū)域相應地與高擊穿電壓MIS的柵電極的側(cè)面相分開。為了避免該問題，在第三實施例中，在低擊穿電壓MIS的柵電極LG的構圖之前，不對高擊穿電壓MIS的柵電極進行構圖。
接著，通過光刻工藝和干蝕刻工藝對導體膜13、絕緣膜14和柵極絕緣膜6的用CVD方法形成的絕緣膜6b進行構圖，從而，如在圖52到圖54的相同制造工藝中襯底1S的局部剖面圖所示，在高擊穿電壓MIS形成區(qū)HR1和HR2中形成柵電極HG(13)。形成柵極絕緣膜6的用CVD方法形成的絕緣膜6b，從而從在高擊穿電壓MIS區(qū)HR1中形成的柵電極HG的全部外圍突出，并且除源極側(cè)一側(cè)外從在高擊穿電壓MIS形成區(qū)HR2中每個柵電極HG的外圍突出。隨后，例如，通過離子注入等將硼引入襯底1S的主表面中，以形成p-型半導體區(qū)18，作為在自對準基底上相對于相應的在高擊穿電壓MIS形成區(qū)HR2中的柵電極HG的高擊穿電壓pMIS的范圍。隨后，通過光刻工藝在襯底1S的主表面的上方形成抗蝕膜圖形。然后，例如，利用該圖形作為掩模通過離子注入等將磷引入襯底1S的主表面中，從而形成n-型半導體區(qū)19，作為在自對準基底上相對于相應的在高擊穿電壓MIS形成區(qū)HR2中的柵電極HG的高擊穿電壓nMIS的范圍。隨后，在去掉抗蝕膜之后，通過光刻工藝在襯底1S的主表面上方形成抗蝕膜圖形。例如，利用其作為掩模，通過離子注入等將硼引入襯底1S的主表面中，從而形成p-型半導體區(qū)20，作為在自對準基底上相對于相應的在低擊穿電壓MIS形成區(qū)LR中的每個柵電極LG的低擊穿電壓pMIS的范圍。此時，通過離子注入等將磷引入，以形成用作p-型半導體區(qū)20之下的低擊穿電壓pMIS的穿通停止層(punch through stopper)的n型半導體區(qū)(凹陷區(qū)，hollowregion)。然后，去掉抗蝕膜，并且之后將襯底1S進行熱處理。隨后，通過光刻工藝在襯底1S的主表面的上方形成抗蝕膜圖形。例如，利用其作為掩模，通過離子注入等將磷引入襯底1S的主表面中，以形成n-型半導體區(qū)21，作為在自對準基底上相對于在低擊穿電壓MIS形成區(qū)LR中相應的柵電極LG的低擊穿電壓nMIS的范圍。此時，可以通過離子注入等將硼引入，以形成用作n-型半導體區(qū)21之下的低擊穿電壓nMIS的穿通停止層的p型半導體區(qū)(凹陷區(qū))。
接著，通過CVD方法等在襯底1S(即，晶片)的主表面的上方淀積包括例如二氧化硅的絕緣膜。隨后，通過各向異性干蝕刻進行回蝕，以便在對應于柵電極HG和LG的側(cè)表面上方形成例如由二氧化硅等形成的側(cè)壁5，如在圖58到圖60的相同制造工藝中襯底1S的局部剖面圖所示。此時，還去掉柵電極HG上的絕緣膜14。隨后，通過光刻工藝在襯底1S的主表面的上方形成抗蝕膜圖形。然后，例如，利用該圖形作為掩模，通過離子注入等將磷引入襯底1S的主表面中，以形成n+型半導體區(qū)N1、N2和N3。n+型半導體區(qū)N1對應于n+型阱NW1的拉出(pull-out)或吸入(drawing)區(qū)。n+型半導體區(qū)(第一、第十一和第十二半導體區(qū))N2是用作高擊穿電壓nMISQHn1和QHn2中每個的源極和漏極的半導體區(qū)。n+型半導體區(qū)N3是用作低擊穿電壓nMISQLn1的源極和漏極的半導體區(qū)。隨后，在去掉抗蝕膜之后，通過光刻工藝在襯底1S的主表面的上方形成抗蝕膜圖形。例如，利用其作為掩模，通過離子注入等將硼引入襯底1S的主表面中，以形成p+型半導體區(qū)P1、P2和P3。p+型半導體區(qū)P1是用作高擊穿電壓pMISQHp1和QHp2中每個的源極和漏極的半導體區(qū)。p+型半導體區(qū)P2是p+型阱PW1的拉出(pull-out)區(qū)。p+型半導體區(qū)P3是用作低擊穿電壓pMISQLp1的源極和漏極的半導體區(qū)。隨后，對襯底1S進行熱處理，以便激活n+型半導體區(qū)N1、N2和N3以及p+型半導體區(qū)P1、P2和P3。由此，在同一個襯底1S的上方形成高擊穿電壓nMIS(第五高擊穿電壓場效應晶體管)QHn1、高擊穿電壓nMIS(第七高擊穿電壓場效應晶體管)QHn2、高擊穿電壓pMIS(第六高擊穿電壓場效應晶體管)QHp1、高擊穿電壓pMIS(第八高擊穿電壓場效應晶體管)QHp2、低擊穿電壓nMISQLn1和低擊穿電壓pMISQLp1。作為一個例子，本實施例示出了作為低擊穿電壓nMISQLn1和低擊穿電壓pMISQLp1的源極和漏極的每個半導體區(qū)具有LDD(輕摻雜漏極)結構的情況。低擊穿電壓nMISQLn1和低擊穿電壓pMISQLp1的工作電壓低于高擊穿電壓nMIS QHp1、QHp2、QHn1和QHn2的工作電壓。在基準電位側(cè)的源極或電源電壓例如為0V，而在高電位側(cè)的源極或電源電壓例如為1.5V。
接著，在襯底1S的主表面上進行光蝕刻工藝，以暴露出襯底1S的主表面(有源區(qū)的主表面)以及柵電極HG和LG的上表面。隨后，如在圖61到圖63的相同制造工藝中襯底1S的局部剖面圖所示，根據(jù)自對準硅化物(salicide)工藝，在自對準基底上的n+型半導體區(qū)N1、N2和N3、p+型半導體區(qū)P1、P2和P3以及柵電極HG和LG的上表面的上方，形成例如硅化鈷等硅化物層2。例如，按如下方式進行自對準金屬硅化物形成工藝。在光蝕刻工藝之后，通過濺射法等在襯底1S的主表面上方淀積例如鈷(Co)等金屬膜。隨后，在例如400℃到550℃的溫度范圍內(nèi)對襯底1S進行幾十秒的熱處理，以便使金屬膜中的鈷與襯底1S以及柵電極HG和LG中的硅彼此反應，從而在金屬膜與襯底1S以及柵電極HG和LG相接觸的部分形成由鈷和硅的混合晶體構成的硅化物層。隨后，利用例如氨過氧化氫溶液(ammonia hydrogen peroxidesolution)等水溶液對未反應的鈷進行選擇性地濕蝕刻。此時，保留硅化物層不被蝕刻。隨后，在溫度為例如800℃下對襯底1S進行大約90秒的熱處理，以將鈷和硅的混合晶體相變?yōu)镃oSi2，從而使其為低阻抗。由此，在自對準基底上形成硅化物層2。金屬膜并不限于鈷，并且可以以各種方式進行改變。例如，可以采用鈦(Ti)、鉑(Pt)、鎳(Ni)或鎢(W)。當選擇鈦作為金屬膜時，硅化物層2為硅化鈦(TiSi2)。當選擇鉑作為金屬膜時，硅化物層2為硅化鉑(PtSi2)。當選擇鎳作為金屬膜時，硅化物層2為硅化鎳(NiSi2)。當選擇鎢作為金屬膜時，硅化物層2為硅化鎢(WSi2)。
通過半導體器件的普通金屬布線形成工藝完成后續(xù)工序。即，根據(jù)布線層所需數(shù)目，重復進行層間絕緣膜淀積工序、層間絕緣膜平整工序、接觸孔或通孔形成工序、栓塞(plug)形成工序、布線金屬淀積工序和布線金屬構圖工序等，然后進行保護膜形成工序和焊盤(pad)開口形成工序。之后，通過檢查工序和晶片切割工序?qū)⒕譃閱蝹€半導體芯片，從而制造出在同一個襯底1S的上方同時具有高擊穿電壓MIS和低擊穿電壓MIS的半導體器件。
因此，根據(jù)第三實施例，除了在第一和第二實施例中獲得的效果之外，還可以得到以下有利結果。
即，能夠在同一個襯底1S的上方形成低擊穿電壓MIS和高擊穿電壓MIS。還有可能制造出在同一個襯底1S的上方具有低擊穿電壓MIS和高擊穿電壓MIS的半導體器件，而不會顯著增加制造工序。即，在制造工藝中將低擊穿電壓MIS制造工藝和高擊穿電壓MIS制造工藝放在一起使用，從而有可能減少制造工序，并且實現(xiàn)在同一個襯底1S的上方具有低擊穿電壓MIS和高擊穿電壓MIS的半導體器件的制造工序的簡化。
第四優(yōu)選實施例第四實施例將說明高擊穿電壓MIS的改進。圖64示出了高擊穿電壓pMISQHp3的一個例子的局部剖面圖，圖65是與圖64相同位置的平面圖，并且特別示出了在高擊穿電壓pMISQHp3的具有場緩和功能的p-型半導體區(qū)PV1與相反摻雜區(qū)DR之間的布局關系的局部平面圖，圖66是與圖64相同位置的平面圖，并且特別示出了高擊穿電壓pMISQHp3的各個半導體區(qū)的樣式的局部平面圖，圖67是與圖64相同位置的平面圖，示出了在有源區(qū)L中的半導體區(qū)的樣式的局部平面圖，圖68是沿圖64到圖67的線X5-X5的剖面圖，圖69是沿圖64到圖67的線X6-X6的剖面圖，圖70是沿圖64到圖67的線Y4-Y4的剖面圖。順便提及，雖然本實施例將說明本發(fā)明用于高擊穿電壓pMIS的情況，但是通過類似于第一實施例的方式相反設置p和n導電類型，本發(fā)明也可用于高擊穿電壓nMIS。雖然圖66和圖67是平面圖，但是各個半導體區(qū)以陰影形式給出，以便容易看懂該圖。
根據(jù)第四實施例的半導體器件的高擊穿電壓pMIS(第三、第九和第十高擊穿電壓場效應晶體管)QHp3采用例如可以實現(xiàn)60V擊穿電壓的結構。在高電位側(cè)的源極或電源電壓例如為37V，并且在低電位(基準電位)側(cè)的電源電壓例如為0(零)V。在高擊穿電壓pMISQHp3中，在除具有溝道區(qū)(有源區(qū)L1)的具有場緩和功能的p-型半導體區(qū)PV1之外的器件區(qū)域中，形成n+型半導體區(qū)(第五、第十五和第十七半導體區(qū))NV1p。由n+型半導體區(qū)NV1p形成高擊穿電壓pMISQHp3的n型阱。主要由在溝道區(qū)中的n型阱的雜質(zhì)濃度(n-型半導體區(qū)NV1與n型阱DNW的雜質(zhì)濃度的和，即，n+型半導體區(qū)NV1p的雜質(zhì)濃度)、在襯底1S的溝道區(qū)中引入的用于反摻雜的雜質(zhì)(例如，硼)濃度、以及柵極絕緣膜6的厚度，來確定高擊穿電壓pMISQHp3的閾值電壓。反摻雜區(qū)DR表示在其中引入用于反摻雜的雜質(zhì)的區(qū)域。雖然沒有在沿第二方向的有源區(qū)L1的兩端(即，對應于有源區(qū)L與隔離部分3之間的邊界并且與隔離部分3的側(cè)壁相接觸的襯底1S部分)引入用于反摻雜的雜質(zhì)，但是在位于它們之間的有源區(qū)L1中引入雜質(zhì)。結果，將沒有引入反摻雜雜質(zhì)的區(qū)域設置為n+型半導體區(qū)NV1p，而將引入反摻雜雜質(zhì)的區(qū)域(除了在有源區(qū)L1中放置具有場緩和功能的p-型半導體區(qū)PV1和PV1的區(qū)域之外)設置為n-型半導體區(qū)(第六、第十六和第十八半導體區(qū))NV1m。即，n-型半導體區(qū)NV1m產(chǎn)生了高擊穿電壓pMISQHp3的有效溝道區(qū)。而且，在半導體襯底的表面附近形成n-型半導體區(qū)NV1m，并且在n+型半導體區(qū)NV1p的上方形成n-型半導體區(qū)NV1m。即，在比n+型半導體區(qū)NV1p更淺的位置形成n-型半導體區(qū)NV1m。因此，可以將有源區(qū)L1的溝道區(qū)中間(襯底1S的主表面部分)的閾值電壓設置為低于沿第二方向Y在有源區(qū)L1兩端(與隔離部分3的側(cè)壁接觸的襯底1S部分)的閾值電壓。即，MIS在溝道區(qū)的中間容易工作，而在有源區(qū)的沿第二方向Y的兩端難以工作。因此，即使隔離部分3的上表面凹入，也可以抑制或防止出現(xiàn)扭結效應(閾值電壓與在第一實施例中描述的相同)。
現(xiàn)在，如圖70所示，形成在柵電極HG之下形成溝道區(qū)的n-型半導體區(qū)NV1m的長度和n+型半導體區(qū)NV1p的長度，以便如從柵電極的橫向方向(第二方向Y)看到的，使有源區(qū)L1中n-型半導體區(qū)域NV1m的長度變得比n+型半導體區(qū)域NV1p的長度更長。即，形成在低濃度區(qū)中的半導體區(qū)NV1m，從而占據(jù)大半個溝道區(qū)。由此，可以減小沿第二方向Y在溝道區(qū)的兩端形成的難以工作的MIS的區(qū)域，從而有可能防止降低根據(jù)本發(fā)明的高擊穿電壓MIS(例如，高擊穿電壓pMISQHp3)的有效工作速度。
此時，如在柵電極HG的柵極寬度方向看到的，濃度相對低的半導體區(qū)NV1m被濃度相對高的半導體區(qū)NV1p所包圍。如從襯底1S的主表面看到的，在比低濃度半導體區(qū)NV1m更深的位置形成高濃度半導體區(qū)NV1p。
形成n+型半導體區(qū)NV1p，以便變得比隔離部分3更深。以這種方式形成半導體區(qū)NV1p，使得有可能增加在與隔離部分3的上部接觸的襯底1S的每個肩部的閾值或電壓。由此有可能抑制扭結效應的出現(xiàn)。
在根據(jù)第四實施例的高擊穿電壓pMISQHp3中，如在剖面中看到的，在形成溝道的n-型半導體區(qū)NV1m之下設置n+型半導體區(qū)NV1p。由此，有可能增強抑制或防止在用作源極和漏極的p+型半導體區(qū)P1和P1(p-型半導體區(qū)PV1和PV1)之間穿通的能力。即，有可能抑制在高擊穿電壓pMISQHp3工作時有效溝道長度的縮短。因此，可以縮短高擊穿電壓pMISQHp3的設計溝道長度(在第一方向X的長度)。由于反摻雜區(qū)DR的圖形較大，并且具有用作與通過反摻雜雜質(zhì)形成的半導體區(qū)具有相同導電類型的p型半導體區(qū)PV1和PV1的左右區(qū)域，所以即使反摻雜區(qū)DR出現(xiàn)或多或少的偏移，也不會出現(xiàn)問題。與第一實施例相比，可以使對準的容差變大。即，即使在減小高擊穿電壓pMISQHp3的尺寸的情況下，也完全可以采用反摻雜技術。由此，第四實施例與第一實施例相比，能夠減小高擊穿電壓pMISQHp3的尺寸。因此，能夠根據(jù)第四實施例減小具有高擊穿電壓pMISQHp3的半導體芯片的尺寸。
接著，圖71示出了設置多個高擊穿電壓pMISQHp3的局部平面圖的一個例子。高擊穿電壓pMISQHp3以其溝道方向(電流流動方向)沿第一方向X延伸的狀態(tài)彼此相鄰放置。彼此相鄰地排列高擊穿電壓pMISQHp3，從而共享作為源極和漏極的p+型半導體區(qū)P1和P2。然后，設置n+型半導體區(qū)N1和n型阱NW1，從而圍繞一組多個高擊穿電壓pMISQHp3。由此，即使每個高擊穿電壓pMISQHp3的尺寸減小量很小，整體上也能夠大幅度地減小尺寸。因此，能夠顯著減小具有高擊穿電壓pMISQHp3的半導體芯片的尺寸。
第五優(yōu)選實施例第五實施例是根據(jù)第四實施例的高擊穿電壓MIS的改進。以在源極和阱之間不需要高擊穿電壓的高擊穿電壓MIS結構的例子進行介紹。
圖72示出了根據(jù)第五實施例的高擊穿電壓pMISQHp4的一個例子的局部剖面圖，圖73是與圖72相同位置的平面圖，并且特別示出了在高擊穿電壓pMISQHp4的具有場緩和功能的p-型半導體區(qū)PV1與其中的反摻雜區(qū)之間的布局關系的局部平面圖，圖74是與圖72相同位置的平面圖，并且特別示出了高擊穿電壓pMISQHp4的各個半導體區(qū)的樣式的局部平面圖，圖75是與圖72相同位置的平面圖，并且特別示出了在有源區(qū)中的半導體區(qū)的樣式的局部平面圖，圖76是沿圖72到圖75的線X7-X7的剖面圖，圖77是沿圖72到圖75的線X8-X8的剖面圖。順便提及，由于沿圖72到圖75的線Y5-Y5的剖面圖與在圖70中所示的剖面圖相同，所以將其省略。雖然圖74和圖75是平面圖，但是隔離區(qū)以陰影形式給出，以便容易看懂該圖。雖然在第五實施例中舉例說明了高擊穿電壓pMIS，但是本發(fā)明也可以以與第一實施例相同的方式應用于高擊穿電壓nMIS。
根據(jù)第五實施例的半導體器件的高擊穿電壓pMIS(第四、第十一和第十二高擊穿電壓場效應晶體管)QHp4采用一種例如可以實現(xiàn)60V擊穿電壓的結構。在高電位側(cè)的源極或電源電壓為例如37V，在低電位(基準電位)側(cè)的源極或電源電壓為例如0(零)V。由于本實施例與第四實施例的抗扭結措施相同，所以省略對其的介紹。第五實施例與第四實施例之間的差別如下在第五實施例中，以與第四實施例類似的方式將隔離部分3置于用作漏極的p+型半導體區(qū)P1d和溝道區(qū)之間。用作漏極的p+型半導體區(qū)P1d通過具有場緩和功能的p-型半導體區(qū)PV1電連接到有源區(qū)L5中的相應溝道區(qū)。不在用作源極的p+型半導體區(qū)P1s和溝道區(qū)之間置入隔離部分3。p+型半導體區(qū)P1s和溝道區(qū)彼此相鄰地設置在一個有源區(qū)L5中，并且彼此電連接，而不通過具有場緩和功能的p-型半導體區(qū)PV1。不形成柵電極HG來覆蓋有源區(qū)L的整個區(qū)域。在有源區(qū)L5中，在平面基底上疊置柵電極HG的部分(除去設置在漏極側(cè)的具有場緩和功能的p-型半導體區(qū)PV1之外的部分)形成溝道區(qū)，而用作源極的p+型半導體區(qū)P1s放在平面基底上不與柵電極HG重疊的部分。但是，在第五實施例中，以與第四實施例類似的方式，將在沒有引入反摻雜雜質(zhì)的有源區(qū)L5的沿第二方向Y的兩端區(qū)域構成n+型半導體區(qū)NV1p。另一方面，將引入反摻雜雜質(zhì)的區(qū)域(除了放置具有場緩和功能的p-型半導體區(qū)PV1之外的區(qū)域)構成n-型半導體區(qū)NV1m。在襯底1S的表面附近形成n-型半導體區(qū)NV1m，并且在n+型半導體區(qū)NV1p的上方形成n-型半導體區(qū)NV1m。即，在比n+型半導體區(qū)NV1p更淺的位置形成n-型半導體區(qū)NV1m。因此，即使柵電極HG為在平面基底上與其重疊的有源區(qū)L5，也可以將有源區(qū)L5的溝道區(qū)中間(襯底1S的主表面部分)的閾值電壓設置得低于在有源區(qū)L5沿第二方向Y的兩端的閾值電壓。因此，可以以與第四實施例類似的方式抑制或防止出現(xiàn)扭結效應(閾值電壓與在第一實施例的相同)。
這里以類似于第四實施例的方式，如圖70所示，如在有源區(qū)L5中的柵電極的橫向方向(第二方向Y)看到的，形成在柵電極HG之下形成溝道區(qū)的n-型半導體區(qū)NV1m的長度和n+型半導體區(qū)NV1p的長度，從而使n-型半導體區(qū)NV1m的長度變得比n+型半導體區(qū)NV1p的長度更長。即，形成n-型半導體區(qū)NV1m，從而占據(jù)大半個溝道區(qū)。由此，可以減小在溝道區(qū)沿第二方向Y的兩端形成的難以工作的MIS的區(qū)域，從而能夠防止根據(jù)本實施例的高擊穿電壓MIS(例如，高擊穿電壓pMISQHp3)的有效操作速度的降低。
此時，如在柵電極HG的柵極寬度方向看到的，濃度相對低的半導體區(qū)NV1m被濃度相對高的半導體區(qū)NV1p所包圍。如從襯底1S的主表面看到的，在比低濃度半導體區(qū)NV1m更深的位置形成高濃度半導體區(qū)NV1p。
形成n+型半導體區(qū)NV1p以便比隔離部分3更深。以這種方式形成半導體區(qū)NV1p，能夠增加在與隔離部分3的上部接觸的襯底1S的每個肩部的閾值或電壓。由此能夠抑制扭結效應的出現(xiàn)。
第五實施例的結構采取這樣一種電路結構，其中加在用作源極的p+型半導體區(qū)P1s、深n型阱DNW、n+型半導體區(qū)NV1p和n-型半導體區(qū)NV1m的電位相等，即，在用作源極的p+型半導體區(qū)P1s、深n型阱DNW、n+型半導體區(qū)NV1p和n-型半導體區(qū)NV1m之間沒有電位差。
在以這種方式介紹的第五實施例中，由于與第二實施例中所介紹的相同原因，可以減小高擊穿電壓pMISQHp4的尺寸。由于特別如第四實施例中所介紹的，在第五實施例中，能夠增強對于穿通進行抑制或防止的能力，所以與第二實施例相比可以進一步減小高擊穿電壓pMISQHp4的尺寸。因此，與第二實施例相比，能夠進一步減小根據(jù)第五實施例的具有高擊穿電壓pMISQHp4的半導體芯片的尺寸。
第六優(yōu)選實施例通過圖78到圖101，第六實施例將說明半導體器件的制造方法的一個例子，其中在同一個襯底1S上提供具有在第四和第五實施例中介紹的結構的高擊穿電壓MIS以及低擊穿電壓MIS。順便提及，圖78到圖101所示的符號HR3表示用于形成具有第四實施例的結構的高擊穿電壓MIS的區(qū)域(X5-X5)，符號HR4表示用于形成具有第五實施例的結構的高擊穿電壓MIS的區(qū)域(X7-X7)，符號LR表示低擊穿電壓MIS的形成區(qū)域。
在完成與顯示第三實施例的圖16到圖33所介紹的相同的工藝步驟之后，首先通過光刻工藝在襯底1S的主表面上方形成抗蝕膜圖形PR3，如在圖78到圖80的相同制造工藝中襯底1S的局部剖面圖所示。以這種方式形成抗蝕膜PR3的圖形，以便暴露出在高擊穿電壓nMIS形成區(qū)中每個具有場緩和功能的n-型半導體區(qū)和在高擊穿電壓pMIS形成區(qū)中的n+型半導體區(qū)的形成區(qū)域，而覆蓋除它們之外的其它區(qū)域。隨后，例如，利用抗蝕膜PR3的圖形作為掩模通過離子注入等在襯底1S中選擇性地引入磷。由此，由于在高擊穿電壓nMIS形成區(qū)中形成深p型阱DPW，所以形成了n-型半導體形成區(qū)NV1。由于在高擊穿電壓pMIS形成區(qū)中形成深n型阱DNW，所以形成了n+型半導體形成區(qū)NV1p。此時，形成半導體區(qū)NV1和半導體區(qū)NV1p，從而比隔離部分3更深。以這種方式形成半導體區(qū)NV1p，能夠增強抑制或防止出現(xiàn)扭結效應的能力。順便提及，雖然在該階段，高擊穿電壓nMIS形成區(qū)中每個具有場緩和功能的n-型半導體形成區(qū)NV1、和在高擊穿電壓pMIS形成區(qū)中的n+型半導體區(qū)NV1p在引入用于形成它們的雜質(zhì)時還沒有完全形成，但是還是將這些區(qū)域顯示出來，以便容易理解對其的介紹。
接著，去掉抗蝕膜PR3，隨后通過光刻工藝在襯底1S的主表面上方形成抗蝕膜PR4的圖形，如在圖81到圖83的相同制造工藝中襯底1S的局部剖面圖所示。以這種方式形成抗蝕膜PR4的圖形，以便暴露出在高擊穿電壓pMIS形成區(qū)中每個具有場緩和功能的p-型半導體區(qū)和在高擊穿電壓nMIS形成區(qū)中的p+型半導體區(qū)的形成區(qū)域，而覆蓋除它們之外的其它區(qū)域。隨后，例如，利用抗蝕膜PR4的圖形作為掩模通過離子注入等在襯底1S中選擇性地引入硼。由此，由于在高擊穿電壓pMIS形成區(qū)中形成深n型阱DNW，所以形成了p-型半導體區(qū)PV1。由于在高擊穿電壓nMIS形成區(qū)中形成深p型阱DPW，所以形成了p+型半導體區(qū)PV1p(第五、第十五和第十七半導體區(qū))。此時，形成半導體區(qū)PV1和半導體區(qū)PV1p，以便比隔離部分3更深。因此，通過形成半導體區(qū)PV1p，能夠增強抑制或防止出現(xiàn)扭結效應的能力。順便提及，雖然在該階段沒有完全形成在高擊穿電壓nMIS形成區(qū)中每個具有場緩和功能的n-型半導體形成區(qū)NV1、在高擊穿電壓pMIS形成區(qū)中的n+型半導體區(qū)NV1p、在高擊穿電壓pMIS形成區(qū)中每個具有場緩和功能的p-型半導體區(qū)PV1、和在高擊穿電壓nMIS形成區(qū)中的p+型半導體區(qū)PV1p，但是還是將這些區(qū)域顯示出來，以便容易理解對其的介紹。
接著，去掉抗蝕膜PR4，隨后對襯底1S進行擴大擴散處理(退火)，以比隔離部分3深并且擴大到比深n型阱DNW和深p型阱DPW淺的位置的狀態(tài)，形成相應的在高擊穿電壓nMIS形成區(qū)中每個具有場緩和功能的n-型半導體區(qū)NV1、在高擊穿電壓nMIS形成區(qū)中的p+型半導體區(qū)PV1p、在高擊穿電壓pMIS形成區(qū)中每個具有場緩和功能的p-型半導體區(qū)PV1和在高擊穿電壓pMIS形成區(qū)中的n+型半導體區(qū)NV1p。由此，在第六實施例中，在與每個具有場緩和功能的p-型半導體區(qū)PV1和n-型半導體區(qū)NV1相同的形成工藝中，形成p+型半導體區(qū)PV1p和n+型半導體區(qū)NV1p。因此，即使形成p+型半導體區(qū)PV1p和n+型半導體區(qū)NV1p，也不增加半導體器件制造工序。因此，可以提供高性能和高可靠性的半導體器件而不顯著增加半導體器件的制造時間和成本。
接著，工序進行到反摻雜工藝。圖87到圖92分別示出了對于高擊穿電壓MIS形成區(qū)在反摻雜工藝中的襯底1S的局部剖面圖。圖87是包括對應于圖64到圖67的線X5-X5的位置或部分的剖面圖，圖88是包括對應于圖64到圖67的線X6-X6的位置或部分的剖面圖，圖89是包括對應于圖72到圖75的線X7-X7的位置或部分的剖面圖，圖90是包括對應于圖72到圖75的線X8-X8的位置或部分的剖面圖，圖91是對應于圖64到圖67的線Y4-Y4中每一個和圖72到圖75的線Y5-Y5中每一個的剖面圖，圖92示出了在反摻雜工藝中低擊穿電壓MIS的形成區(qū)域的局部剖面圖。順便提及，由于在反摻雜工藝中對應于圖64到圖67的線Y4-Y4的位置的剖面圖與對應于圖72到圖75的線Y5-Y5的位置的剖面圖相同，所以為了簡化對其的介紹，在圖91中僅示出了與其相應的剖面圖。
首先通過光刻工藝在襯底1S(即，晶片)的主表面的上方形成抗蝕膜PR5的圖形。以這種方式形成抗蝕膜PR5的圖形，以便暴露出在高擊穿電壓nMIS形成區(qū)中的反摻雜區(qū)，而覆蓋除它們之外的其它區(qū)域。即，在如圖87和圖91所示的形成區(qū)HR3中，利用抗蝕膜PR5覆蓋高擊穿電壓nMIS側(cè)的有源區(qū)L1沿第二方向Y的兩端的一部分。如圖88和圖91所示，將在高擊穿電壓nMIS側(cè)的除它之外的有源區(qū)L1從抗蝕膜PR5中暴露出來。在如圖89和圖91所示的形成區(qū)HR4中，利用抗蝕膜PR5覆蓋高擊穿電壓nMIS側(cè)的有源區(qū)L5沿第二方向Y的兩端的一部分。如圖90和圖91所示，將在高擊穿電壓nMIS側(cè)的除它之外的有源區(qū)L5從抗蝕膜PR5中暴露出來。隨后，例如，用抗蝕膜PR5的圖形作為掩模通過離子注入等在襯底1S中選擇性地并且淺地引入磷或砷(As)。由此，在從抗蝕膜PR5中暴露出來的高擊穿電壓nMIS側(cè)的有源區(qū)L1和L5的p+型半導體區(qū)PV1p的上方，形成p-型半導體區(qū)(第六、第十六和第十八半導體區(qū))PV1m。另一方面，即使在同一個高擊穿電壓nMIS側(cè)的有源區(qū)L1和L5中，在沿第二方向Y的兩端用抗蝕膜PR5覆蓋的區(qū)域中的p+型半導體區(qū)PV1p的上部也保持為p+型。而且在襯底1S的表面附近形成p-型半導體區(qū)PV1m，并且在p+型半導體區(qū)PV1p的上方形成p-型半導體區(qū)PV1m。即，在比p+型半導體區(qū)PV1p更淺的位置形成p-型半導體區(qū)PV1m。因此，可以將在高擊穿電壓nMIS側(cè)的有源區(qū)L1和L5的溝道區(qū)中間(襯底1S的主表面部分)的閾值電壓設置為低于在有源區(qū)L1和L5沿第二方向Y的兩端(與隔離部分3的側(cè)壁相接觸的襯底1S部分)的閾值電壓，從而能夠抑制或防止扭結效應的出現(xiàn)。
現(xiàn)在，如在稍后形成的柵電極的橫向方向(第二方向Y)看到的，形成在柵電極HG下方形成溝道區(qū)的半導體區(qū)PV1m的長度和半導體區(qū)PV1p的長度，以便使半導體區(qū)PV1m的長度大于半導體區(qū)PV1p的長度。由此，可以減小在溝道區(qū)的沿第二方向Y的兩端形成的難以工作的MIS的區(qū)域，從而能夠防止根據(jù)本實施例的高擊穿電壓nMIS的有效工作速度的降低。
此時，形成半導體區(qū)PV1p以便比隔離部分3更深。以該種方式形成半導體區(qū)PV1p，能夠增加在與隔離部分3的上部接觸的襯底1S的每個肩部的閾值或電壓。由此能夠抑制扭結效應的出現(xiàn)。
接著，去掉抗蝕膜PR5，隨后工序進行到對高擊穿電壓pMIS形成區(qū)進行的反摻雜工藝。圖93到圖98分別示出了在對高擊穿電壓pMIS形成區(qū)進行反摻雜工藝時襯底1S的局部剖面圖。圖93是包括對應于圖64到圖67的線X5-X5的位置或部分的剖面圖，圖94是包括對應于圖64到圖67的線X6-X6的位置或部分的剖面圖，圖95是包括對應于圖72到圖75的線X7-X7的位置或部分的剖面圖，圖96是包括對應于圖72到圖75的線X8-X8的位置或部分的剖面圖，圖97是對應于圖64到圖67的線Y4-Y4中每一個或圖72到圖75的線Y5-Y5中每一個的剖面圖，圖98示出了在反摻雜工藝中低擊穿電壓MIS形成區(qū)的局部剖面圖。順便提及，由于對應于在反摻雜工藝中的圖64到圖67的線Y4-Y4的位置的剖面圖與對應于圖72到圖75的線Y5-Y5的位置的剖面圖也相同，所以為了簡化對它們的介紹，在圖97中僅示出了與其相應的剖面圖。
首先通過光刻工藝在襯底1S(即，晶片)的主表面上方形成抗蝕膜PR6的圖形。以這種方式形成抗蝕膜PR6的圖形，以便暴露出在高擊穿電壓pMIS形成區(qū)中的反摻雜區(qū)DR，而覆蓋除它之外的其它區(qū)域。即，在如圖93和圖97所示的形成區(qū)HR3中，利用抗蝕膜PR6覆蓋高擊穿電壓pMIS側(cè)的有源區(qū)L1沿第二方向Y的兩端的一部分。如圖94和圖97所示，在高擊穿電壓pMIS側(cè)的除它之外的有源區(qū)L1從抗蝕膜PR6中暴露出來。在如圖95和圖97所示的形成區(qū)HR4中，利用抗蝕膜PR6覆蓋高擊穿電壓pMIS側(cè)的有源區(qū)L5沿第二方向Y的兩端的一部分。如圖96和圖97所示，在高擊穿電壓pMIS側(cè)的除它之外的有源區(qū)L5從抗蝕膜PR6中暴露出來。隨后，例如，利用抗蝕膜PR6的圖形作為掩模，通過離子注入等在襯底1S中選擇性地并且淺地引入硼。由此，在從抗蝕膜PR6中暴露出來的高擊穿電壓pMIS側(cè)的有源區(qū)L1和L5的n+型半導體區(qū)NV1p的上方，形成n-型半導體區(qū)NV1m。另一方面，在同一個高擊穿電壓pMIS側(cè)的有源區(qū)L1和L5中，在沿第二方向Y的兩端用抗蝕膜PR6所覆蓋的區(qū)域中的n+型半導體區(qū)NV1p的上部也保持為n+型。而且在半導體襯底1S的表面附近形成n-型半導體區(qū)NV1m，并且在n+型半導體區(qū)NV1p的上方形成n-型半導體區(qū)NV1m。即，在比n+型半導體區(qū)NV1p更淺的位置形成n-型半導體區(qū)NV1m。因此，可以將在高擊穿電壓pMIS側(cè)的有源區(qū)L1和L5的溝道區(qū)中間(襯底1S的主表面部分)的閾值電壓設置為低于在高擊穿電壓pMIS側(cè)的有源區(qū)L1和L5沿第二方向Y的兩端(與隔離部分3的側(cè)壁相接觸的襯底1S部分)的閾值電壓，從而能夠抑制或防止扭結效應的出現(xiàn)。
現(xiàn)在，如在稍后形成的柵電極的橫向方向(第二方向Y)看到的，形成在柵電極HG之下形成溝道區(qū)的半導體區(qū)NV1m的長度和半導體區(qū)NV1p的長度，以便使半導體區(qū)NV1m的長度大于半導體區(qū)NV1p的長度。即，形成半導體區(qū)NV1m，從而占據(jù)大半個溝道區(qū)。由此，可以減小在溝道區(qū)沿第二方向Y的兩端所形成的難以工作的MIS的區(qū)域，從而能夠防止根據(jù)本實施例的高擊穿電壓pMIS的有效工作速度。
此時，形成半導體區(qū)NV1p以便比隔離部分3更深。以這種方式形成半導體區(qū)NV1p，能夠增加在與隔離部分3的上部接觸的襯底1S的肩部的閾值或電壓。由此，能夠抑制扭結效應的出現(xiàn)。
隨后，去掉抗蝕膜PR6，然后通過與第三實施例相同的工藝步驟，在同一個襯底1S上方形成相應的高擊穿電壓nMIS(第九和第十高擊穿電壓場效應晶體管)QHn3、高擊穿電壓nMIS(第十一和第十二高擊穿電壓場效應晶體管)QHn4、高擊穿電壓pMISQHp3和QHp4、低擊穿電壓nMISQLn1和低擊穿電壓pMISQLp1，如在圖99到圖101的相同制造工藝中襯底1S的局部剖面圖所示。順便提及，省略了絕緣膜6a的圖示，以便容易看懂和理解第六實施例的附圖。因此，在制造工藝中將低擊穿電壓MIS制造工藝和高擊穿電壓MIS制造工藝放在一起應用，從而能夠減少在同一個襯底1S的上方具有低擊穿電壓MIS和高擊穿電壓MIS的半導體器件的制造工序。
第七優(yōu)選實施例第七實施例將說明利用通過LOCOS(硅的局部氧化，LocalOxidization of Silicom)方法形成的隔離部分代替根據(jù)第四實施例的半導體器件的每個溝槽型隔離部分3的情況。
在圖102到圖104中示出了根據(jù)第七實施例的高擊穿電壓MIS的一個例子的局部剖面圖。其平面圖與第四實施例采用的圖64到圖67相同。圖102示出了對應于圖64到圖67的線X5-X5的位置或部分的剖面圖，圖103示出了對應于圖64到圖67的線X6-X6的位置或部分的剖面圖，圖104示出了對應于圖64到67的線Y4-Y4的位置或部分的剖面圖。順便提及，雖然在這里介紹了本發(fā)明用于高擊穿電壓pMISQHp5的情況，但是本發(fā)明也可用于高擊穿電壓nMIS。
除了通過LOCOS方法形成隔離部分3之外，根據(jù)第七實施例的高擊穿電壓pMISQHp5與第四實施例相同。即，在襯底1S的主表面之上的有源區(qū)中，形成包括薄二氧化硅等的絕緣膜和在其上淀積的包括氮化硅等的抗氧化絕緣膜的疊層圖形，而不是通過在襯底1S的主表面中挖溝槽并在其中嵌入絕緣膜來形成隔離部分。隨后，襯底1S經(jīng)過熱氧化工藝，從而在從疊層圖形中暴露出來的隔離區(qū)中形成包括二氧化硅等的隔離部分3。
即使在如第四實施例所述的本實施例中，也能夠增強對于在用作源極和漏極的p+型半導體區(qū)P1和P1(p-型半導體區(qū)PV1和PV1)之間穿通進行抑制或防止的能力。因此，可以縮短高擊穿電壓pMISQHp5的設計溝道長度(在第一方向X的長度)。即，即使在其中的隔離部分3是通過LOCOS方法形成的高擊穿電壓pMISOHp5的情況下，也能夠減小其尺寸。還能夠減小具有高擊穿電壓pMISQHp5的半導體芯片的尺寸。
由于除隔離部分3之外的結構和制造方法與第四和第六實施例類似，并且可以得到類似的效果，所以省略對其的介紹。
第八優(yōu)選實施例第八實施例將說明利用通過LOCOS方法形成的隔離部分代替根據(jù)第五實施例的半導體器件的每個溝槽型隔離部分3的情況。
在圖105和圖106中示出了根據(jù)第八實施例的高擊穿電壓MIS的一個例子的局部剖面圖。其平面圖與在第五實施例中采用的圖72到圖75相同。圖105示出了對應于圖72到圖75的線X7-X7的位置或部分的剖面圖，圖106示出了對應于圖72到圖75的線X8-X8的位置或部分的剖面圖。由于沿圖72到圖75的線Y5-Y5的剖面圖與在第七實施例中采用的圖104相同，所以省略對其的介紹。順便提及，雖然在這里介紹了本發(fā)明用于高擊穿電壓pMISQHp6的情況，但是本發(fā)明也可用于高擊穿電壓nMIS。
除了通過LOCOS方法形成隔離部分3之外，根據(jù)第八實施例的高擊穿電壓pMISQHp6與第五實施例相同。即，以與第七實施例類似的方式，在襯底1S的主表面上方的有源區(qū)中，形成包括薄二氧化硅等的絕緣膜和在其上淀積的包括氮化硅等的抗氧化絕緣膜的疊層圖形。隨后，襯底1S經(jīng)過熱氧化工藝，從而在從疊層圖形中暴露出來的隔離區(qū)中形成包括二氧化硅等的隔離部分3。
即使在第八實施例中，也能夠以與第四到第六實施例類似的方式增強對于高擊穿電壓pMISQHp6穿通進行抑制或防止的能力。從而，可以縮短高擊穿電壓pMISQHp6的設計溝道長度(沿第一方向X的長度)。因此，由于可以減小在其中的隔離部分3是通過LOCOS方法形成的高擊穿電壓pMISQHp6的尺寸，所以能夠減小具有高擊穿電壓pMISQHp6的半導體芯片的尺寸。
由于除隔離部分3之外的結構和制造方法與第五和第六實施例類似，并且可以得到類似的效果，所以省略對其的介紹。
雖然基于優(yōu)選實施例詳細介紹了發(fā)明人作出的本發(fā)明，但是本發(fā)明并不限于上述實施例。不用說，可以在不脫離其要點的范圍內(nèi)進行各種變化。
雖然在第一到第八實施例中已經(jīng)說明了例如在分離的工序中形成高擊穿電壓MIS的柵電極和低擊穿電壓MIS的柵電極的情況，但是本發(fā)明并不限于此?？梢栽谕粋€工序中形成高擊穿電壓MIS的柵電極和低擊穿電壓MIS的柵電極。例如，以下面的方式處理這種情況。如在第三和第六實施例中那樣，首先對通過CVD方法形成的高擊穿電壓MIS的絕緣膜6b進行構圖。隨后，用其相應的抗蝕膜覆蓋高擊穿電壓MIS形成區(qū)。然后，蝕刻在低擊穿電壓MIS形成區(qū)中的襯底1S的主表面上方形成的有源區(qū)的硅從而使其暴露出來，之后去掉抗蝕膜。接著，通過熱氧化方法等形成低擊穿電壓MIS的柵極絕緣膜，之后在襯底1S的主表面的整個區(qū)域的上方淀積柵電極形成導體膜。通過光刻工藝和干蝕刻工藝對其進行構圖，從而在高擊穿電壓MIS和低擊穿電壓MIS形成區(qū)中形成柵電極。
當高擊穿電壓MIS的漏極擊穿電壓相對低、例如大約7到30V時，為了形成低擊穿電壓MIS的阱通過離子注入等引入雜質(zhì)，可以與為了形成高擊穿電壓MIS的每個具有場緩和功能的半導體區(qū)(PV1和NV1)以及其中的溝道停止層通過離子注入等引入雜質(zhì)共同使用。在這種情況下，一次引入工序能夠形成低擊穿電壓MIS的阱、高擊穿電壓MIS的每個具有場緩和功能的半導體區(qū)以及溝道停止層。即，由于可以刪減具有諸如抗蝕劑涂覆、顯影和曝光等一系列工序的光刻工藝，所以可以大大減少半導體器件的制造工序。
雖然上述介紹主要針對本發(fā)明人作出的發(fā)明應用于半導體器件的制造方法的情況，該半導體器件應用于屬于本發(fā)明背景的應用領域的液晶顯示器的驅(qū)動電路、用于進行大電流控制的電動機控制驅(qū)動電路等，但是本發(fā)明并不限于此，而是可以以各種方式進行應用。本發(fā)明還可用于其它電子設備的半導體器件的制造方法，例如，用在汽車的各種電路中等。
本發(fā)明可用于半導體器件的制造行業(yè)。
權利要求
1.一種制造半導體器件的方法，具有用于在半導體襯底中形成第五和第六高擊穿電壓場效應晶體管的工藝，所述方法包括以下步驟(a)在半導體襯底的主表面中形成溝槽型隔離部分，并且形成由溝槽型隔離部分所限定的多個有源區(qū)；(b)在半導體襯底中形成第一導電類型的第七半導體區(qū)；(c)在半導體襯底中形成與第一導電類型相反的第二導電類型的第八半導體區(qū)；(d)在第七半導體區(qū)中形成第五高擊穿電壓場效應晶體管的第二導電類型的源極和漏極第九半導體區(qū)；(e)在第八半導體區(qū)中形成第六高擊穿電壓場效應晶體管的第一導電類型的源極和漏極第十半導體區(qū)；(f)在半導體襯底的上方形成柵極絕緣膜；(g)在柵極絕緣膜的上方形成柵電極；(h)在第九半導體區(qū)中形成其雜質(zhì)濃度比第九半導體區(qū)高的第五高擊穿電壓場效應晶體管的第二導電類型的源極和漏極第十一半導體區(qū)；以及(i)在第十半導體區(qū)中形成其雜質(zhì)濃度比第十半導體區(qū)高的第六高擊穿電壓場效應晶體管的第一導電類型的源極和漏極第十二半導體區(qū)，其中在相應有源區(qū)中形成第五高擊穿電壓場效應晶體管的第二導電類型的源極和漏極第十一半導體區(qū)，其中該相應有源區(qū)通過溝槽型隔離部分設置在其中設置有第五高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)的沿柵極長度方向的兩側(cè)，其中形成第五高擊穿電壓場效應晶體管的第二導電類型的源極和漏極第九半導體區(qū)，從而將第二導電類型的源極和漏極第十一半導體區(qū)與第五高擊穿電壓場效應晶體管的溝道區(qū)進行電連接，其中在相應有源區(qū)中形成第六高擊穿電壓場效應晶體管的第一導電類型的源極和漏極第十二半導體區(qū)，其中該相應有源區(qū)通過溝槽型隔離部分設置在其中設置有第六高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)的沿柵極長度方向的兩側(cè)，其中形成第六高擊穿電壓場效應晶體管的第一導電類型的源極和漏極第十半導體區(qū)，從而將第一導電類型的源極和漏極第十二半導體區(qū)和第六高擊穿電壓場效應晶體管的溝道區(qū)進行電連接，其中當形成第五高擊穿電壓場效應晶體管的第二導電類型的源極和漏極第九半導體區(qū)時，在第六高擊穿電壓場效應晶體管沿柵極寬度方向兩端的相應溝槽型隔離部分與半導體襯底之間的邊界區(qū)域中，形成其雜質(zhì)濃度比第八半導體區(qū)高的第二導電類型的第十三半導體區(qū)，從而不與第六高擊穿電壓場效應晶體管的第一導電類型的源極和漏極第十和第十二半導體區(qū)相接觸，并且遠離第十和第十二半導體區(qū)，以及其中當形成第六高擊穿電壓場效應晶體管的第一導電類型的源極和漏極第十半導體區(qū)時，在第五高擊穿電壓場效應晶體管沿柵極寬度方向兩端的相應溝槽型隔離部分與半導體襯底之間的邊界區(qū)域中，形成其雜質(zhì)濃度比第七半導體區(qū)高的第一導電類型的第十四半導體區(qū)，從而不與第五高擊穿電壓場效應晶體管的第二導電類型的源極和漏極第九和第十一半導體區(qū)相接觸，并且遠離第九和第十一半導體區(qū)。
2.一種制造半導體器件的方法，具有用于在半導體襯底中形成第七和第八高擊穿電壓場效應晶體管的工藝，所述方法包括以下步驟(a)在半導體襯底的主表面中形成溝槽型隔離部分，并且形成由溝槽型隔離部分所限定的多個有源區(qū)；(b)在半導體襯底中形成第一導電類型的第七半導體區(qū)；(c)在半導體襯底中形成與第一導電類型相反的第二導電類型的第八半導體區(qū)；(d)在第七半導體區(qū)中形成第七高擊穿電壓場效應晶體管的第二導電類型的漏極第九半導體區(qū)；(e)在第八半導體區(qū)中形成第八高擊穿電壓場效應晶體管的第一導電類型的漏極第十半導體區(qū)；(f)在半導體襯底的上方形成柵極絕緣膜；(g)在柵極絕緣膜的上方形成柵電極；(h)在第九半導體區(qū)中形成其雜質(zhì)濃度比第九半導體區(qū)高的第七高擊穿電壓場效應晶體管的第二導電類型的漏極第十一半導體區(qū)，并且在第七半導體區(qū)中形成其雜質(zhì)濃度比第九半導體區(qū)高的第七高擊穿電壓場效應晶體管的第二導電類型的源極第十一半導體區(qū)；以及(i)在第十半導體區(qū)中形成其雜質(zhì)濃度比第十半導體區(qū)高的第八高擊穿電壓場效應晶體管的第一導電類型的漏極第十二半導體區(qū)，并且在第八半導體區(qū)中形成其雜質(zhì)濃度比第十半導體區(qū)高的第八高擊穿電壓場效應晶體管的第一導電類型的源極第十二半導體區(qū)，其中在相應有源區(qū)中形成第七高擊穿電壓場效應晶體管的第二導電類型的漏極第十一半導體區(qū)，其中該相應有源區(qū)通過相應溝槽型隔離部分設置在其中設置有第七高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度的一側(cè)，其中不通過溝槽型隔離部分，以與其中設置有第七高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的另一側(cè)相鄰的狀態(tài)，形成第七高擊穿電壓場效應晶體管的第二導電類型的源極第十一半導體區(qū)，其中形成第七高擊穿電壓場效應晶體管的第二導電類型的漏極第九半導體區(qū)，從而將第二導電類型的漏極第十一半導體區(qū)和第七高擊穿電壓場效應晶體管的溝道區(qū)進行電連接，其中在相應有源區(qū)中形成第八高擊穿電壓場效應晶體管的第一導電類型的漏極第十二半導體區(qū)，其中該相應有源區(qū)通過相應的溝槽型隔離部分設置在其中設置有第八高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的一側(cè)，其中不通過溝槽型隔離部分，以與其中設置有第八高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的另一側(cè)相鄰的狀態(tài)，形成第八高擊穿電壓場效應晶體管的第一導電類型的源極第十二半導體區(qū)，其中形成第八高擊穿電壓場效應晶體管的第一導電類型的漏極第十半導體區(qū)，以便將第一導電類型的漏極第十二半導體區(qū)和第八高擊穿電壓場效應晶體管的溝道區(qū)進行電連接，其中當形成第七高擊穿電壓場效應晶體管的第二導電類型的漏極第九半導體區(qū)時，在第八高擊穿電壓場效應晶體管沿柵極寬度方向的兩端的相應溝槽型隔離部分與半導體襯底之間的邊界區(qū)域之中，形成其雜質(zhì)濃度比第八半導體區(qū)高的第二導電類型的第十三半導體區(qū)，從而不與第八高擊穿電壓場效應晶體管的第一導電類型的漏極第十和第十二半導體區(qū)相接觸，并且從而遠離第十和第十二半導體區(qū)，以及其中當形成第八高擊穿電壓場效應晶體管的第一導電類型的漏極第十半導體區(qū)時，在第七高擊穿電壓場效應晶體管沿柵極寬度方向的兩端的相應溝槽型隔離部分與半導體襯底之間的邊界區(qū)域之中，形成其雜質(zhì)濃度比第七半導體區(qū)高的第一導電類型的第十四半導體區(qū)，從而不與第七高擊穿電壓場效應晶體管的第二導電類型的漏極第九和第十一半導體相接觸區(qū)，并且從而遠離第九和第十一半導體區(qū)。
3.一種制造半導體器件的方法，具有用于在半導體襯底中形成第七和第八高擊穿電壓場效應晶體管的工藝，所述方法包括以下步驟(a)在半導體襯底的主表面中形成溝槽型隔離部分，并且形成由溝槽型隔離部分所限定的多個有源區(qū)；(b)在半導體襯底中形成第一導電類型的第七半導體區(qū)；(c)在半導體襯底中形成與第一導電類型相反的第二導電類型的第八半導體區(qū)；(d)在第七半導體區(qū)中形成第七高擊穿電壓場效應晶體管的第二導電類型的漏極第九半導體區(qū)；(e)在第八半導體區(qū)中形成第八高擊穿電壓場效應晶體管的第一導電類型的漏極第十半導體區(qū)；(f)在半導體襯底的上方形成第七和第八高擊穿電壓場效應晶體管的柵極絕緣膜；(g)在柵極絕緣膜的上方形成第七和第八高擊穿電壓場效應晶體管的柵電極；(h)在第九半導體區(qū)中形成其雜質(zhì)濃度比第九半導體區(qū)高的第七高擊穿電壓場效應晶體管的第二導電類型的漏極第十一半導體區(qū)，并且在第七半導體區(qū)中形成其雜質(zhì)濃度比第九半導體區(qū)高的第七高擊穿電壓場效應晶體管的第二導電類型的源極第十一半導體區(qū)；(i)在第十半導體區(qū)中形成其雜質(zhì)濃度比第十半導體區(qū)高的第八高擊穿電壓場效應晶體管的第一導電類型的漏極第十二半導體區(qū)，并且在第八半導體區(qū)中形成其雜質(zhì)濃度比第十半導體區(qū)高的第八高擊穿電壓場效應晶體管的第一導電類型的源極第十二半導體區(qū)，(j)形成低擊穿電壓場效應晶體管的柵極絕緣膜；(k)形成低擊穿電壓場效應晶體管的柵電極；以及(1)形成低擊穿電壓場效應晶體管的源極和漏極第十五半導體區(qū)，其中在相應有源區(qū)中形成第七高擊穿電壓場效應晶體管的第二導電類型的漏極第十一半導體區(qū)，其中該相應有源區(qū)通過相應的溝槽型隔離部分設置在其中設置有第七高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的一側(cè)，其中不通過溝槽型隔離部分，以與設置有第七高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的另一側(cè)相鄰的狀態(tài)，形成第七高擊穿電壓場效應晶體管的第二導電類型的源極第十一半導體區(qū)，其中形成第七高擊穿電壓場效應晶體管的第二導電類型的漏極第九半導體區(qū)，以便將第二導電類型的漏極第十一半導體區(qū)和第七高擊穿電壓場效應晶體管的溝道區(qū)進行電連接，其中在相應有源區(qū)中形成第八高擊穿電壓場效應晶體管的第一導電類型的漏極第十二半導體區(qū)，其中該相應有源區(qū)通過相應的溝槽型隔離部分設置在其中設置有第八高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的一側(cè)，其中不通過溝槽型隔離部分，以與其中設置有第八高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的另一側(cè)相鄰的狀態(tài)，形成第八高擊穿電壓場效應晶體管的第一導電類型的源極第十二半導體區(qū)，其中形成第八高擊穿電壓場效應晶體管的第一導電類型的漏極第十半導體區(qū)，以便將第一導電類型的漏極第十二半導體區(qū)和第八高擊穿電壓場效應晶體管的溝道區(qū)進行電連接，其中當形成第七高擊穿電壓場效應晶體管的第二導電類型的漏極第九半導體區(qū)時，在第八高擊穿電壓場效應晶體管沿柵極寬度方向的兩端的相應溝槽型隔離部分與半導體襯底之間的邊界區(qū)域之中，形成其雜質(zhì)濃度比第八半導體區(qū)高的第二導電類型的第十三半導體區(qū)，從而不與第八高擊穿電壓場效應晶體管的第一導電類型的漏極第十和第十二半導體區(qū)相接觸，并且從而遠離第十和第十二半導體區(qū)，其中當形成第八高擊穿電壓場效應晶體管的第一導電類型的漏極第十半導體區(qū)時，在第七高擊穿電壓場效應晶體管沿柵極寬度方向的兩端的相應的溝槽型隔離部分與半導體襯底之間的邊界區(qū)域之中，形成其雜質(zhì)濃度比第七半導體區(qū)高的第一導電類型的第十四半導體區(qū)，從而不與第七高擊穿電壓場效應晶體管的第二導電類型的漏極第九和第十一半導體區(qū)相接觸，并且從而遠離第九和第十一半導體區(qū)，以及其中在形成低擊穿電壓場效應晶體管的柵電極之后，形成第七和第八高擊穿電壓場效應晶體管的柵電極。
4.根據(jù)權利要求1、2或3的方法，其中形成第十三和第十四半導體區(qū)，從而從半導體襯底的主表面延伸到比隔離部分更深的位置。
5.一種制造半導體器件的方法，具有用于在半導體襯底中形成高擊穿電壓場效應晶體管和工作電壓比高擊穿電壓場效應晶體管低的低擊穿電壓場效應晶體管的工藝，所述方法包括以下步驟(a)在半導體襯底的主表面中形成溝槽型隔離部分，并且形成由溝槽型隔離部分所限定的多個有源區(qū)；(b)在半導體襯底中形成第一導電類型的第七半導體區(qū)；(c)在第七半導體區(qū)中形成高擊穿電壓場效應晶體管的第二導電類型的漏極第九半導體區(qū)，它是與第一導電類型相反的第二導電類型的半導體區(qū)；(d)在高擊穿電壓場效應晶體管沿柵極寬度方向的兩端的相應溝槽型隔離部分與半導體襯底之間的邊界區(qū)域中，形成其雜質(zhì)濃度比第七半導體區(qū)高的第一導電類型的第十四半導體區(qū)，從而不與高擊穿電壓場效應晶體管的漏極第二導電類型的第九半導體區(qū)相接觸，并且從而遠離第九半導體區(qū)；(e)在半導體襯底的上方形成高擊穿電壓場效應晶體管的柵極絕緣膜；(f)在高擊穿電壓場效應晶體管的柵極絕緣膜的上方形成高擊穿電壓場效應晶體管的柵電極；(g)在第九半導體區(qū)中形成其雜質(zhì)濃度比第九半導體區(qū)高的高擊穿電壓場效應晶體管的第二導電類型的漏極第十一半導體區(qū)，并且在第七半導體區(qū)中形成其雜質(zhì)濃度比第九半導體區(qū)高的高擊穿電壓場效應晶體管的第二導電類型的源極第十一半導體區(qū)；(h)形成低擊穿電壓場效應晶體管的柵極絕緣膜；(i)形成低擊穿電壓場效應晶體管的柵電極；以及(j)形成低擊穿電壓場效應晶體管的源極和漏極第十五半導體區(qū)，其中在相應有源區(qū)中形成高擊穿電壓場效應晶體管的第二導電類型的漏極第十一半導體區(qū)，其中該相應有源區(qū)通過相應的溝槽型隔離部分設置在其中設置有高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的一側(cè)，其中不通過溝槽型隔離部分，以與其中設置有高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的另一側(cè)相鄰的狀態(tài)，形成高擊穿電壓場效應晶體管的第二導電類型的源極第十一半導體區(qū)，其中形成高擊穿電壓場效應晶體管的第二導電類型的漏極第九半導體區(qū)，從而將第二導電類型的漏極第十一半導體區(qū)和高擊穿電壓場效應晶體管的溝道區(qū)進行電連接，以及其中在形成低擊穿電壓場效應晶體管的柵電極之后，形成高擊穿電壓場效應晶體管的柵電極。
6.根據(jù)權利要求5的方法，其中形成第十四半導體區(qū)，從而從半導體襯底的主表面延伸到比隔離部分更深的位置。
7.一種制造半導體器件的方法，具有用于在半導體襯底中形成第九和第十高擊穿電壓場效應晶體管的工藝，所述方法包括以下步驟(a)在半導體襯底的主表面中形成溝槽型隔離部分，并且形成由溝槽型隔離部分所限定的多個有源區(qū)；(b)在半導體襯底中形成第一導電類型的第七半導體區(qū)；(c)在半導體襯底中形成與第一導電類型相反的第二導電類型的第八半導體區(qū)；(d)在第七半導體區(qū)中形成第九高擊穿電壓場效應晶體管的第二導電類型的源極和漏極第九半導體區(qū)；(e)在第八半導體區(qū)中形成第十高擊穿電壓場效應晶體管的第一導電類型的源極和漏極第十半導體區(qū)；(f)在半導體襯底的上方形成柵極絕緣膜；(g)在柵極絕緣膜的上方形成柵電極；(h)在第九半導體區(qū)中形成其雜質(zhì)濃度比第九半導體區(qū)高的第九高擊穿電壓場效應晶體管的第二導電類型的源極和漏極第十一半導體區(qū)；以及(i)在第十半導體區(qū)中形成其雜質(zhì)濃度比第十半導體區(qū)高的第十高擊穿電壓場效應晶體管的第一導電類型的源極和漏極第十二半導體區(qū)；其中在相應有源區(qū)中形成第九高擊穿電壓場效應晶體管的第二導電類型的源極和漏極第十一半導體區(qū)，其中該相應有源區(qū)通過相應的隔離部分設置在其中設置有第九高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的兩側(cè)，其中形成第九高擊穿電壓場效應晶體管的第二導電類型的源極和漏極第九半導體區(qū)，從而將第二導電類型的源極和漏極第十一半導體區(qū)和第九高擊穿電壓場效應晶體管的溝道區(qū)進行電連接，其中在相應有源區(qū)中形成第十高擊穿電壓場效應晶體管的第一導電類型的源極和漏極第十二半導體區(qū)，其中該相應有源區(qū)通過相應隔離部分設置在其中設置有第十高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的兩側(cè)，其中形成第十高擊穿電壓場效應晶體管的第一導電類型的源極和漏極第十半導體區(qū)，從而將第一導電類型的源極和漏極第十二半導體區(qū)和第十高擊穿電壓場效應晶體管的溝道區(qū)進行電連接，其中當形成第九高擊穿電壓場效應晶體管的第二導電類型的源極和漏極第九半導體區(qū)時，在其中設置有第十高擊穿電壓場效應晶體管的溝道區(qū)的區(qū)域中，形成其雜質(zhì)濃度比第八半導體區(qū)高的第二導電類型的第十五半導體區(qū)，其中將用于形成與第十五半導體區(qū)相反的導電類型的雜質(zhì)引入到第十五半導體區(qū)的上部，從而在第十五半導體區(qū)的上方形成其雜質(zhì)濃度比第十五半導體區(qū)低的第二導電類型的第十六半導體區(qū)，其中當形成第十高擊穿電壓場效應晶體管的第一導電類型的源極和漏極第十半導體區(qū)時，在其中設置有第九高擊穿電壓場效應晶體管的溝道區(qū)的區(qū)域中，形成其雜質(zhì)濃度比第七半導體區(qū)高的第一導電類型的第十七半導體區(qū)，以及其中將用于形成與第十七半導體區(qū)相反的導電類型的雜質(zhì)引入到第十七半導體區(qū)的上部，從而在第十七半導體區(qū)的上方形成其雜質(zhì)濃度比第十七半導體區(qū)低的第一導電類型的第十八半導體區(qū)。
8.一種制造半導體器件的方法，具有用于在半導體襯底中形成第十一和第十二高擊穿電壓場效應晶體管的工藝，所述方法包括以下步驟(a)在半導體襯底的主表面中形成溝槽型隔離部分，并且形成由隔離部分所限定的多個有源區(qū)；(b)在半導體襯底中形成第一導電類型的第七半導體區(qū)；(c)在半導體襯底中形成與第一導電類型相反的第二導電類型的第八半導體區(qū)；(d)在第七半導體區(qū)中形成第十一高擊穿電壓場效應晶體管的第二導電類型的漏極第九半導體區(qū)；(e)在第八半導體區(qū)中形成第十二高擊穿電壓場效應晶體管的第一導電類型的漏極第十半導體區(qū)；(f)在半導體襯底的上方形成的柵極絕緣膜；(g)在柵極絕緣膜的上方形成柵電極；(h)在第九半導體區(qū)中形成其雜質(zhì)濃度比第九半導體區(qū)高的第十一高擊穿電壓場效應晶體管的第二導電類型的漏極第十一半導體區(qū)，并且在第七半導體區(qū)中形成其雜質(zhì)濃度比第九半導體區(qū)高的第十一高擊穿電壓場效應晶體管的第二導電類型的源極第十一半導體區(qū)；以及(i)在第十半導體區(qū)中形成其雜質(zhì)濃度比第十半導體區(qū)高的第十二高擊穿電壓場效應晶體管的第一導電類型的漏極第十二半導體區(qū)，并且在第八半導體區(qū)中形成其雜質(zhì)濃度比第十半導體區(qū)高的第十二高擊穿電壓場效應晶體管的第一導電類型的源極第十二半導體區(qū)，其中在相應有源區(qū)中形成第十一高擊穿電壓場效應晶體管的第二導電類型的漏極第十一半導體區(qū)，其中該相應有源區(qū)通過相應的隔離部分設置在其中設置有第十一高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的一側(cè)，其中不通過隔離部分，以與其中設置有第十一高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的另一側(cè)相鄰的狀態(tài)，形成第十一高擊穿電壓場效應晶體管的第二導電類型的源極第十一半導體區(qū)，其中形成第十一高擊穿電壓場效應晶體管的第二導電類型的漏極第九半導體區(qū)，從而將第二導電類型的漏極第十一半導體區(qū)和第十一高擊穿電壓場效應晶體管的溝道區(qū)進行電連接，其中在相應有源區(qū)中形成第十二高擊穿電壓場效應晶體管的第一導電類型的漏極第十二半導體區(qū)，其中該相應有源區(qū)通過相應隔離部分設置在其中設置有第十二高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的一側(cè)，其中不通過隔離部分，以與其中設置有第十二高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的另一側(cè)相鄰的狀態(tài)，形成第十二高擊穿電壓場效應晶體管的第一導電類型的源極第十二半導體區(qū)，其中形成第十二高擊穿電壓場效應晶體管的第一導電類型的漏極第十半導體區(qū)，從而將第一導電類型的漏極第十二半導體區(qū)和第十二高擊穿電壓場效應晶體管的溝道區(qū)進行電連接，其中當形成第十一高擊穿電壓場效應晶體管的第二導電類型的漏極第九半導體區(qū)時，在其中設置有第十二高擊穿電壓場效應晶體管的溝道區(qū)的區(qū)域中，形成其雜質(zhì)濃度比第八半導體區(qū)高的第二導電類型的第十五半導體區(qū)，其中將用于形成與第十五半導體區(qū)相反的導電類型的雜質(zhì)引入到第十五半導體區(qū)的上部，從而在第十五半導體區(qū)的上方形成其雜質(zhì)濃度比第十五半導體區(qū)低的第二導電類型的第十六半導體區(qū)，其中當形成第十二高擊穿電壓場效應晶體管的第一導電類型的漏極第十半導體區(qū)時，在其中設置有第十一高擊穿電壓場效應晶體管的溝道區(qū)的區(qū)域中，形成其雜質(zhì)濃度比第七半導體區(qū)高的第一導電類型的第十七半導體區(qū)，以及其中將用于形成與第十七半導體區(qū)相反的導電類型的雜質(zhì)引入到第十七半導體區(qū)的上部，從而在第十七半導體區(qū)的上方形成雜質(zhì)濃度比第十七半導體區(qū)低的第一導電類型的第十八半導體區(qū)。
9.一種制造半導體器件的方法，具有用于在半導體襯底中形成第十一和第十二高擊穿電壓場效應晶體以及工作電壓低于第十一和第十二高擊穿電壓場效應晶體管的低擊穿電壓場效應晶體管的工藝，所述方法包括以下步驟(a)在半導體襯底的主表面中形成溝槽型隔離部分，并且形成由溝槽型隔離部分所限定的多個有源區(qū)；(b)在半導體襯底中形成第一導電類型的第七半導體區(qū)；(c)在半導體襯底中形成與第一導電類型相反的第二導電類型的第八半導體區(qū)；(d)在第七半導體區(qū)中形成第十一高擊穿電壓場效應晶體管的第二導電類型的漏極第九半導體區(qū)；(e)在第八半導體區(qū)中形成第十二高擊穿電壓場效應晶體管的第一導電類型的漏極第十半導體區(qū)；(f)在半導體襯底的上方形成第十一和第十二高擊穿電壓場效應晶體管的柵極絕緣膜；(g)在柵極絕緣膜的上方形成第十一和第十二高擊穿電壓場效應晶體管的柵電極；(h)在第九半導體區(qū)中形成其雜質(zhì)濃度比第九半導體區(qū)高的第十一高擊穿電壓場效應晶體管的第二導電類型的漏極第十一半導體區(qū)，并且在第七半導體區(qū)中形成其雜質(zhì)濃度比第九半導體區(qū)高的第十一高擊穿電壓場效應晶體管的第二導電類型的源極第十一半導體區(qū)；(i)在第十半導體區(qū)中形成其雜質(zhì)濃度比第十半導體區(qū)高的第十二高擊穿電壓場效應晶體管的第一導電類型的漏極第十二半導體區(qū)，并且在第八半導體區(qū)中形成其雜質(zhì)濃度比第十半導體區(qū)高的第十二高擊穿電壓場效應晶體管的第一導電類型的源極第十二半導體區(qū)；(j)形成低擊穿電壓場效應晶體管的柵極絕緣膜；(k)形成低擊穿電壓場效應晶體管的柵電極；以及(1)形成低擊穿電壓場效應晶體管的源極和漏極第十五半導體區(qū)，其中在相應有源區(qū)中形成第十一高擊穿電壓場效應晶體管的第二導電類型的漏極第十一半導體區(qū)，其中該相應有源區(qū)通過相應的隔離部分設置在其中設置有第十一高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的一側(cè)，其中不通過隔離部分，以與其中設置有第十一高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的另一側(cè)相鄰的狀態(tài)，形成第十一高擊穿電壓場效應晶體管的第二導電類型的源極第十一半導體區(qū)，其中形成第十一高擊穿電壓場效應晶體管的第二導電類型的漏極第九半導體區(qū)，從而將第二導電類型的漏極第十一半導體區(qū)和第十一高擊穿電壓場效應晶體管的溝道區(qū)進行電連接，其中在相應有源區(qū)中形成第十二高擊穿電壓場效應晶體管的第一導電類型的漏極第十二半導體區(qū)，其中該相應有源區(qū)通過相應的隔離部分設置在其中設置有第十二高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的一側(cè)，其中不通過隔離部分，以與其中設置有第十二高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的另一側(cè)相鄰的狀態(tài)，形成第十二高擊穿電壓場效應晶體管的第一導電類型的源極第十二半導體區(qū)，其中形成第十二高擊穿電壓場效應晶體管的第一導電類型的漏極第十半導體區(qū)，從而將第一導電類型的漏極第十二半導體區(qū)和第十二高擊穿電壓場效應晶體管的溝道區(qū)進行電連接，其中當形成第十一高擊穿電壓場效應晶體管的第二導電類型的漏極第九半導體區(qū)時，在其中設置有第十二高擊穿電壓場效應晶體管的溝道區(qū)的區(qū)域中，形成其雜質(zhì)濃度比第八半導體區(qū)高的第二導電類型的第十五半導體區(qū)，其中將用于形成與第十五半導體區(qū)相反的導電類型的雜質(zhì)引入到第十五半導體區(qū)的上部，從而在第十五半導體區(qū)的上方形成雜質(zhì)濃度比第十五半導體區(qū)低的第二導電類型的第十六半導體區(qū)，其中當形成第十二高擊穿電壓場效應晶體管的第一導電類型的漏極第十半導體區(qū)時，在其中設置有第十一高擊穿電壓場效應晶體管的溝道區(qū)的區(qū)域中，形成其雜質(zhì)濃度比第七半導體區(qū)高的第一導電類型的第十七半導體區(qū)，其中將用于形成與第十七半導體區(qū)相反的導電類型的雜質(zhì)引入到第十七半導體區(qū)的上部，從而在第十七半導體區(qū)的上方形成其雜質(zhì)濃度比第十七半導體區(qū)低的第一導電類型的第十八半導體區(qū)，以及其中在形成低擊穿電壓場效應晶體管的柵電極之后，形成第十一和第十二高擊穿電壓場效應晶體管的柵電極。
10.根據(jù)權利要求7、8或9的方法，其中形成第十五和第十七半導體區(qū)，從而從半導體襯底的主表面延伸到比隔離部分更深的位置。
11.根據(jù)權利要求7、8或9的方法，其中第十五和第十七半導體區(qū)包括多于一半的溝道區(qū)。
12.一種制造半導體器件的方法，具有用于在半導體襯底中形成高擊穿電壓場效應晶體管和工作電壓低于高擊穿電壓場效應晶體管的低擊穿電壓場效應晶體管的工藝，所述方法包括以下步驟(a)在半導體襯底的主表面中形成溝槽型隔離部分，并且形成由隔離部分所限定的多個有源區(qū)；(b)在半導體襯底中形成第一導電類型的第七半導體區(qū)；(c)在第七半導體區(qū)中形成高擊穿電壓場效應晶體管的第二導電類型的漏極第九半導體區(qū)；(d)在其中設置有高擊穿電壓場效應晶體管的溝道區(qū)的區(qū)域中，形成其雜質(zhì)濃度比第七半導體區(qū)高的第一導電類型的第十七半導體區(qū)；(e)將用于形成與第十七半導體區(qū)相反的導電類型的雜質(zhì)引入到第十七半導體區(qū)的上部，從而在第十七半導體區(qū)的上方形成其雜質(zhì)濃度比第十七半導體區(qū)低的第一導電類型的第十八半導體區(qū)；(f)在半導體襯底的上方形成高擊穿電壓場效應晶體管的柵極絕緣膜；(g)在高擊穿電壓場效應晶體管的柵極絕緣膜的上方形成高擊穿電壓場效應晶體管的柵電極；(h)在第九半導體區(qū)中形成其雜質(zhì)濃度比第九半導體區(qū)高的高擊穿電壓場效應晶體管的第二導電類型的漏極第十一半導體區(qū)，并且在第七半導體區(qū)中形成其雜質(zhì)濃度比第九半導體區(qū)高的高擊穿電壓場效應晶體管的第二導電類型的源極第十一半導體區(qū)；(i)形成低擊穿電壓場效應晶體管的柵極絕緣膜；(j)形成低擊穿電壓場效應晶體管的柵電極；以及(k)形成低擊穿電壓場效應晶體管的源極和漏極第十五半導體區(qū)，其中在相應有源區(qū)中形成高擊穿電壓場效應晶體管的第二導電類型的漏極第十一半導體區(qū)，其中該相應有源區(qū)通過相應的隔離部分設置在其中設置有高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的一側(cè)，其中不通過隔離部分，以與其中設置有高擊穿電壓場效應晶體管的溝道區(qū)的有源區(qū)沿柵極長度方向的另一側(cè)相鄰的狀態(tài)，形成高擊穿電壓場效應晶體管的第二導電類型的源極第十一半導體區(qū)，其中形成高擊穿電壓場效應晶體管的第二導電類型的漏極第九半導體區(qū)，從而將第二導電類型的漏極第十一半導體區(qū)和高擊穿電壓場效應晶體管的溝道區(qū)進行電連接，以及其中在形成低擊穿電壓場效應晶體管的柵電極之后，形成高擊穿電壓場效應晶體管的柵電極。
13.根據(jù)權利要求12的方法，其中形成第十七半導體區(qū)，從而從半導體襯底的主表面延伸到比隔離部分更深的位置。
14.根據(jù)權利要求7、8、9或12的方法，其中所述步驟(a)包括以下步驟(a1)在半導體襯底中形成溝槽；(a2)在包括溝槽的半導體襯底的上方淀積絕緣膜；(a3)去掉在溝槽外面的絕緣膜，并且將絕緣膜嵌入溝槽中以便形成溝槽型隔離部分。
15.根據(jù)權利要求7、8、9或12的方法，其中所述步驟(a)包括以下步驟(a1)在位于半導體襯底的上方的有源區(qū)中形成由抗氧化絕緣膜構成的圖形；(a2)對半導體襯底進行熱氧化處理，并且在沒有由抗氧化絕緣膜構成的圖形的區(qū)域中形成絕緣膜，從而形成隔離部分。
16.根據(jù)權利要求12的方法，其中形成第十七半導體區(qū)以占據(jù)多于一半的溝道區(qū)。
全文摘要
針對對于具有高擊穿電壓場效應晶體管的半導體器件的扭結效應進行抑制或防止的目的，在高擊穿電壓pMIS的溝道區(qū)沿柵極寬度方向兩端的每個溝槽型隔離部分與半導體襯底之間的邊界區(qū)域中，在遠離高擊穿電壓pMIS的每個具有場緩和功能的p
文檔編號H01L27/04GK1953159SQ20061014311
公開日2007年4月25日 申請日期2004年11月10日 優(yōu)先權日2003年11月14日
發(fā)明者安岡秀記, 吉住圭一, 纐纈政巳 申請人:株式會社瑞薩科技