專利名稱：具有高質(zhì)量因素的集成電路螺旋電感的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總的關(guān)于一種利用半導(dǎo)體工藝技術(shù)所形成的螺旋電感，特別涉及 應(yīng)用于射頻集成電路的具有高質(zhì)量因素的集成電路螺旋電感。
背景技術(shù)：
請參閱圖1以及圖2所示，其中圖1是己知應(yīng)用于射頻集成電路的螺旋 電感俯視示意圖，圖2是沿圖1中a-a'線的剖面圖。 一般而言，射頻集成電 路1是在基材101上形成六層交錯堆疊排列的絕緣層及金屬層，由上而下觀 之，依次是第一絕緣層102、第一金屬層103、第二絕緣層104、第二金屬層 105、第三絕緣層106、第三金屬層107、第四絕緣層108、第四金屬層109、 第五絕緣層110、第五金屬層111、第六絕緣層112以及第六金屬層113。其 中，第一金屬層103設(shè)置成螺旋狀圖案的螺旋電感，且其第一導(dǎo)線1031與 第二導(dǎo)線1032分別通過第一內(nèi)連線區(qū)1041以及第二內(nèi)連線區(qū)1042電連接 至第二金屬層105，如圖1的斜線區(qū)域所示，其中左側(cè)斜線方塊區(qū)為第一內(nèi) 連線區(qū)1041、右側(cè)斜線方塊區(qū)為第二內(nèi)連線區(qū)1042，而第一內(nèi)連線區(qū)1041 的表面積長度(L)與導(dǎo)線的線寬(W)相等，并且，為了降低因集膚效應(yīng) (Skin Effect)所產(chǎn)生的寄生電阻值，第一金屬層103的厚度會比其它金屬 層厚，然而，由于第二金屬層105的厚度并未進(jìn)行加厚處理，因此當(dāng)導(dǎo)線的 繞線圈數(shù)增加時，寄生電阻值將會隨之升高而使質(zhì)量因素降低，進(jìn)而影響電 路信號質(zhì)量。
綜上所述，因此急需一種具有高質(zhì)量因素的螺旋電感，以解決已知技術(shù) 的缺陷。

發(fā)明內(nèi)容
本發(fā)明的主要目的是提供一種具有高質(zhì)量因素的集成電路螺旋電感，其 通過內(nèi)連線并聯(lián)螺旋電感層的下層金屬層，以降低螺旋電感的寄生電阻值，
進(jìn)而達(dá)到提高電感質(zhì)量因素的效果。
本發(fā)明的次要目的是提供一種具有高質(zhì)量因素的集成電路螺旋電感，其 通過增加螺旋電感層與其下層金屬層之間的內(nèi)連線接觸面表面積，來降低螺 旋電感的寄生電阻值，進(jìn)而提高電感質(zhì)量因素。
本發(fā)明的次要目的是提供一種具有高質(zhì)量因素的集成電路螺旋電感，其 在螺旋電感層下方形成未與該螺旋電感層的相鄰下層金屬連接的內(nèi)連線區(qū)， 通過增加螺旋電感層的截面積來降低螺旋電感的寄生電阻值進(jìn)而提高電感 質(zhì)量因素。
鑒于上述目的，本發(fā)明提供一種具有高質(zhì)量因素的集成電路螺旋電感， 其通過半導(dǎo)體工藝在半導(dǎo)體基材上形成至少四層交錯堆疊排列的絕緣層及 金屬層，所述金屬層以最上層的第一金屬層厚度最厚，該第一金屬層設(shè)置成 螺旋狀圖案的螺旋電感，且至少具有一第一導(dǎo)線與一第二導(dǎo)線，所述兩導(dǎo)線 分別通過第一內(nèi)連線區(qū)與第二內(nèi)連線區(qū)而電連接至下方相鄰的第二金屬層， 其中該第二金屬層與其下方相鄰的第三金屬層通過第三內(nèi)連線區(qū)并聯(lián)連接。
優(yōu)選地，該半導(dǎo)體工藝可選用CMOS工藝、BiCMOS工藝、SiGe工藝 以及GaAs工藝其中之一；而該半導(dǎo)體基材可選擇硅、砷化鎵以及硅化鍺其 中之一；且該絕緣層材質(zhì)為二氧化硅以及氮化硅其中之一。優(yōu)選地，該螺旋 狀圖案的螺旋電感組件為圓形、方形以及八角形其中之一。
優(yōu)選地，該第一內(nèi)連線區(qū)的表面積長度大于該第一導(dǎo)線的線寬。
優(yōu)選地，該第一金屬層下方還包括未與該第二金屬層電連接的第四內(nèi)連 線區(qū)。
鑒于上述目的，本發(fā)明提供一種具有高質(zhì)量因素的集成電路螺旋電感， 通過半導(dǎo)體工藝在半導(dǎo)體基材上形成至少五層交錯堆疊排列的絕緣層及金 屬層，所述金屬層以最上層的第一金屬層厚度最厚，該第一金屬層設(shè)置成第 一螺旋狀圖案的螺旋電感，且至少具有一第一導(dǎo)線以及一第二導(dǎo)線，其中， 該第一金屬層下方相鄰的第二金屬層設(shè)置成與該第一螺旋狀圖案相同的第 二螺旋狀圖案，且至少具有一第三導(dǎo)線與一第四導(dǎo)線，又該第一導(dǎo)線以及該 第二導(dǎo)線通過第一內(nèi)連線區(qū)而與該第三導(dǎo)線以及該第四導(dǎo)線并聯(lián)連接，而該 第三導(dǎo)線以及該第四導(dǎo)線分別通過第二內(nèi)連線區(qū)以及第三內(nèi)連線區(qū)而電連 接至下方相鄰的第三金屬層，且該第三金屬層通過第四內(nèi)連線區(qū)并聯(lián)連接于
其下方相鄰的第四金屬層。
優(yōu)選地，該半導(dǎo)體工藝可選用CMOS工藝、BiCMOS工藝、SiGe工藝 以及GaAs工藝其中之一；而該半導(dǎo)體基材可選擇硅、砷化鎵以及硅化鍺其 中之一；且該絕緣層材質(zhì)為二氧化硅以及氮化硅其中之一。
優(yōu)選地，該螺旋狀圖案的螺旋電感組件為圓形、方形以及八角形其中之
優(yōu)選地，該該第二內(nèi)連線區(qū)的表面積長度大于該第三導(dǎo)線的線寬。' 優(yōu)選地，該第二金屬層下方還包括未與該第三金屬層電連接的第五內(nèi)連線區(qū)。


圖1是已知應(yīng)用于射頻集成電路的螺旋電感俯視示意圖。 圖2是沿圖1中a-a'線的剖面圖。
圖3是本發(fā)明第一較佳實施例的俯視示意圖。
圖4是沿圖3中a-a'線的剖面圖。
圖5是本發(fā)明第二較佳實施例的俯視示意圖。
圖6是沿圖5中a-a'線的剖面圖。
圖7是沿圖6中b-b'線的剖面圖。
其中，附圖標(biāo)記說明如下
1 射頻集成電路
101 基材
102 第一絕緣層
103 第一金屬層
1031 第一導(dǎo)線
1032 第二導(dǎo)線
104 第二絕緣層
1041 第一內(nèi)連線區(qū)
1042 第二內(nèi)連線區(qū)
105 第二金屬層
106 第三絕緣層
107 第三金屬層
109 第四金屬層
110 第五絕緣層
111 第五金屬層
112 第六絕緣層
113 第六金屬層
2 射頻集成電路
201 硅基材
202 第一絕緣層
203 第一金屬層
2031 第一導(dǎo)線
2032 第二導(dǎo)線
204 第二絕緣層
2041 第一內(nèi)連線區(qū)
2042 第二內(nèi)連線區(qū)
205 第二金屬層
206 第三絕緣層 2061 第三內(nèi)連線區(qū)
207 第三金屬層
208 第四絕緣層 2081 第四內(nèi)連線區(qū)
209 第四金屬層
210 第五絕緣層
211 第五金屬層
212 第六絕緣層
213 第六金屬層
3 射頻集成電路
301 硅基材
302 第一絕緣層
303 第一金屬層
3031第一導(dǎo)線
3032第二導(dǎo)線
304第二絕緣層
3041第一內(nèi)連線區(qū)
305第一金屬層
3051第三導(dǎo)線
3052第四導(dǎo)線
306第三絕緣層
3061第二內(nèi)連線區(qū)
3062第三內(nèi)連線區(qū)
3063第五內(nèi)連線區(qū)
307
308第四絕緣層
3081第四內(nèi)連線區(qū)
309第四金屬層
310第五絕緣層
311第五金屬層
312第六絕緣層
313第六金屬層
具體實施例方式
為更進(jìn)一步了解本發(fā)明的特征、目的及功能，參照圖示詳細(xì)說明如下
請參閱圖3以及圖4所示，圖3是本發(fā)明第一較佳實施例的俯視示意圖， 圖4是沿圖3中a-a'線的剖面圖。對于射頻集成電路2的標(biāo)準(zhǔn)工藝而言，其 在硅基材201上形成六層互相交錯的二氧化硅絕緣層與金屬層，由上而下依 次為第一絕緣層202、第一金屬層203、第二絕緣層204、第二金屬層205、 第三絕緣層206、第三金屬層207、第四絕緣層208、第四金屬層209、第五 絕緣層210、第五金屬層211、第六絕緣層212、第六金屬層213以及硅基材 201。其中，位于最上層的第一金屬層203與第一絕緣層202位于同一層中， 且該第一金屬層203厚度較其它層為厚，并利用第一導(dǎo)線2031與第二導(dǎo)線
2032而設(shè)置成一螺旋狀圖案的螺旋電感，所述兩導(dǎo)線下方的第二絕緣層204 開設(shè)有多個導(dǎo)通孔，可用于形成第一內(nèi)連線區(qū)2041與第二內(nèi)連線區(qū)2042， 并通過所述兩內(nèi)連線區(qū)而分別將所述兩導(dǎo)線橋接至第二金屬層205，以避免 短路情況發(fā)生，同時為了降低螺旋電感的寄生電阻值，因此可在第二金屬層 205與第三金屬層207之間的第三絕緣層206開設(shè)多個導(dǎo)通孔以形成第三內(nèi) 連線區(qū)2061，并利用第三內(nèi)連線區(qū)2061將第二金屬層205并聯(lián)連接于第三
金屬層207，由于并聯(lián)結(jié)構(gòu)可使金屬層厚度加厚，因此可有效降低螺旋電感 的寄生電阻值進(jìn)而提高電感質(zhì)量因素。此外，如圖3左側(cè)的斜線方塊區(qū)所示， 第一內(nèi)連線區(qū)2031的表面積長度(Ll)大于該第一導(dǎo)線2031線寬(Wl)， 因此，即可通過增加第一導(dǎo)線2031與第二金屬層205的接觸面表面積而達(dá) 成降低螺旋電感寄生電阻值的目的。而第一金屬層203下方未與第二金屬205 層電連接之處，可再在第二絕緣層204形成第四內(nèi)連線區(qū)2031，以增加第一 金屬層203的截面積并獲得降低螺旋電感寄生電阻值的效果。
請參閱圖5、圖6以及圖7所示，其中圖5是本發(fā)明螺旋電感第二較佳 實施例的俯視示意圖、圖6是沿圖五中a-a'線的剖面圖、圖7是沿圖6中b-b' 線的剖面圖。
在本實施例中，同樣以射頻集成電路3的標(biāo)準(zhǔn)工藝作說明，射頻集成電 路3的結(jié)構(gòu)由上而下觀之，依次為第一絕緣層302、第一金屬層303、第二 絕緣層304、第二金屬層305、第三絕緣層306、第三金屬層307、第四絕緣 層308、第四金屬層309、第五絕緣層310、第五金屬層311、第六絕緣層312、 第六金屬層313以及硅基材301，同樣地，第一金屬層303厚度仍較其它層 為厚，且利用第一導(dǎo)線3031與第二導(dǎo)線3032設(shè)置成一螺旋狀圖案的螺旋電 感，而第二金屬層305利用第三導(dǎo)線3051與第四導(dǎo)線3052設(shè)置成與第一金 屬層303相同的螺旋狀圖案。此外，第一、第二導(dǎo)線下方的第二絕緣層304 開設(shè)有多個導(dǎo)通孔，可用于形成第一內(nèi)連線區(qū)3041以便將第一、第二導(dǎo)線 并聯(lián)連接至第二金屬層305的第三、第四導(dǎo)線，由于此并聯(lián)結(jié)構(gòu)增加了金屬 層厚度，因此可有效降低螺旋電感的寄生電阻值。
第三、第四導(dǎo)線段下方的第三絕緣層306開設(shè)有多個導(dǎo)通孔，可用于形 成第二內(nèi)連線區(qū)3061以及第三內(nèi)連線區(qū)3062，并通過所述兩內(nèi)連線區(qū)而分 別將第三、第四導(dǎo)線橋接至第三金屬層307，以避免短路情況發(fā)生，并且， 為了降低螺旋電感的寄生電阻值，可再次利用并聯(lián)結(jié)構(gòu)降低寄生電阻值的原
理而將第四絕緣層308開設(shè)多個導(dǎo)通孔以形成第四內(nèi)連線區(qū)3081，并利用第 四內(nèi)連線區(qū)3081并聯(lián)連接第三金屬層307與第四金屬層309。此外，如圖7 左側(cè)斜線方塊區(qū)所示，第二內(nèi)連線區(qū)3061的表面積長度(L2)大于第三導(dǎo) 線3051線寬(W2)，因此，即可通過增加第三導(dǎo)線3051與第三金屬層307 的接觸面表面積而達(dá)成降低螺旋電感寄生電阻值的目的。而第二金屬層305 下方未與第三金屬層307電連接之處，可再形成第五內(nèi)連線區(qū)3063，以增加 第二金屬層305的截面積并獲得降低螺旋電感寄生電阻值的效果。
上述實施例以在硅基材上形成方型螺旋電感作說明，但實際應(yīng)用時，螺 旋電感的形狀并不以此為限，其它種類的螺旋狀圖案，例如圓形或八角形等 皆可應(yīng)用于本發(fā)明，此外，基材的選擇除了硅之外，也可采用砷化鎵、硅化 鍺或其它半導(dǎo)體基材，而絕緣層材料的選擇除了二氧化硅之外，也可用氮化 硅或其它絕緣材料代替，至于形成上述集成電路所采用的半導(dǎo)體工藝技術(shù)， 可依據(jù)基材或?qū)嶋H需求而選擇CMOS工藝、BiCMOS工藝、SiGe工藝以及 GaAs工藝其中之一。由于此部分皆為已知技術(shù)，故而不再贅述。
以上所述，僅為本發(fā)明的較佳實施例，并非用以限定本發(fā)明的實施范圍， 依本發(fā)明權(quán)利要求所作的均等變化與修飾，仍將不失本發(fā)明的要義所在，也 不脫離本發(fā)明的精神和范圍，均應(yīng)視為本發(fā)明的進(jìn)一步實施狀況。
權(quán)利要求
1.一種具有高質(zhì)量因素的集成電路螺旋電感，通過半導(dǎo)體工藝在半導(dǎo)體基材上形成至少四層交錯堆疊排列的絕緣層及金屬層，所述金屬層以最上層的第一金屬層厚度最厚，該第一金屬層設(shè)置成螺旋狀圖案的螺旋電感，且至少具有一第一導(dǎo)線與一第二導(dǎo)線，所述兩導(dǎo)線分別通過第一內(nèi)連線區(qū)與第二內(nèi)連線區(qū)而電連接至下方相鄰的第二金屬層，其特征在于該第二金屬層通過第三內(nèi)連線區(qū)并聯(lián)連接于其下方相鄰的第三金屬層。
2. 如權(quán)利要求1所述的具有高質(zhì)量因素的集成電路螺旋電感，其特征在于，該半導(dǎo)體工藝為CMOS工藝、BiCMOS工藝、SiGe工藝以及GaAs工藝 其中之一。
3. 如權(quán)利要求1所述的具有高質(zhì)量因素的集成電路螺旋電感，其特征在 于，該半導(dǎo)體基材為硅、砷化鎵以及硅化鍺其中之一。
4. 如權(quán)利要求1所述的具有高質(zhì)量因素的集成電路螺旋電感，其特征在 于，該螺旋狀圖案的螺旋電感組件為圓形、方形以及八角形其中之一。
5. 如權(quán)利要求1所述的具有高質(zhì)量因素的集成電路螺旋電感，其特征在 于，該第一內(nèi)連線區(qū)的表面積長度大于該第一導(dǎo)線的線寬。
6. 如權(quán)利要求1所述的具有高質(zhì)量因素的集成電路螺旋電感，其特征在 于，該第一金屬層下方還包括未與該第二金屬層電連接的第四內(nèi)連線區(qū)。
7. —種具有高質(zhì)量因素的集成電路螺旋電感，通過半導(dǎo)體工藝在一半導(dǎo) 體基材上形成至少五層交錯堆疊排列的絕緣層及金屬層，所述金屬層以最上 層的第一金屬層厚度最厚，該第一金屬層設(shè)置成第一螺旋狀圖案的螺旋電 感，且至少具有一第一導(dǎo)線以及一第二導(dǎo)線，其特征在于該第一金屬層下 方相鄰的第二金屬層設(shè)置成與該第一螺旋狀圖案相同的第二螺旋狀圖案，且 至少具有一第三導(dǎo)線與一第四導(dǎo)線，又該第一導(dǎo)線以及該第二導(dǎo)線通過第一 內(nèi)連線區(qū)而并聯(lián)連接于該第三導(dǎo)線以及該第四導(dǎo)線，而該第三導(dǎo)線以及該第 四導(dǎo)線分別通過第二內(nèi)連線區(qū)以及第三內(nèi)連線區(qū)而電連接至下方相鄰的第 三金屬層，且該第三金屬層通過第四內(nèi)連線并聯(lián)連接于其下方相鄰的第四金 屬層。
8. 如權(quán)利要求7所述的具有高質(zhì)量因素的集成電路螺旋電感，其特征在 于，該半導(dǎo)體工藝為CMOS工藝、BiCMOS工藝、SiGe工藝以及GaAs工藝 其中之一-。
9. 如權(quán)利要求7所述的具有高質(zhì)量因素的集成電路螺旋電感，其特征在 于，該半導(dǎo)體基材為硅、砷化鎵以及硅化鍺其中之一。
10. 如權(quán)利要求7所述的具有高質(zhì)量因素的集成電路螺旋電感，其特征在于，該螺旋狀的螺旋電感組件為圓形、方形以及八角形其中之一。
11. 如權(quán)利要求7所述的具有高質(zhì)量因素的集成電路螺旋電感，其特征在于，該第二內(nèi)連線區(qū)的表面積長度大于該第三導(dǎo)線的線寬。
12. 如權(quán)利要求7所述的具有高質(zhì)量因素的集成電路螺旋電感，其特 征在于，該第二金屬層下方還包括未與該第三金屬層電連接的第五內(nèi)連 線區(qū)。
全文摘要
一種具有高質(zhì)量因素的集成電路螺旋電感，其通過半導(dǎo)體工藝在半導(dǎo)體基材上形成至少四層交錯堆疊排列的絕緣層及金屬層，所述金屬層以最上層的第一金屬層厚度最厚，該第一金屬層設(shè)置成螺旋狀圖案的螺旋電感，且至少具有一第一導(dǎo)線與一第二導(dǎo)線，所述兩導(dǎo)線分別通過第一與第二內(nèi)連線區(qū)而電連接至下方相鄰的第二金屬層，其中該第二金屬層與其下方相鄰的第三金屬層通過第三內(nèi)連線區(qū)并聯(lián)連接。該集成電路螺旋電感通過內(nèi)連線并聯(lián)于螺旋電感層的下層金屬層，增加螺旋電感層與其下層金屬層間的內(nèi)連線接觸面表面積，及增加螺旋電感層的截面積，三種方式來降低螺旋電感的寄生電阻值，進(jìn)而提高電感質(zhì)量因素。
文檔編號H01F17/00GK101106129SQ20061010635
公開日2008年1月16日 申請日期2006年7月14日 優(yōu)先權(quán)日2006年7月14日
發(fā)明者黃詠勝 申請人:盛群半導(dǎo)體股份有限公司