專利名稱：半導(dǎo)體存儲(chǔ)器件及其制造方法和信息改寫(xiě)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器件、半導(dǎo)體存儲(chǔ)器件的制造方法和半導(dǎo)體存儲(chǔ)器件的信息改寫(xiě)方法。
背景技術(shù)：
迄今，已提出了MONOS(金屬-氧化物-氮化物-氧化物-半導(dǎo)體)型的非易失性存儲(chǔ)單元(例如，參照專利文獻(xiàn)1～4)。在專利文獻(xiàn)1、2、4中公開(kāi)了在ONO(氧化物-氮化物-氧化物)膜上形成電極的結(jié)構(gòu)。在專利文獻(xiàn)3中公開(kāi)了在ONO膜上沒(méi)有電極的結(jié)構(gòu)。
<專利文獻(xiàn)1>美國(guó)專利第5408115號(hào)(第1～12頁(yè)、圖1～6)<專利文獻(xiàn)2>美國(guó)專利第6255166號(hào)(第1～20頁(yè)、圖1～18)<專利文獻(xiàn)3>日本專利申請(qǐng)?zhí)亻_(kāi)2005-64295(第1～22頁(yè)、圖1～17)<專利文獻(xiàn)4>日本專利申請(qǐng)?zhí)亻_(kāi)平6-309881(第1～4頁(yè)、圖1～4)發(fā)明內(nèi)容在ONO膜上沒(méi)有電極的結(jié)構(gòu)，與在ONO膜上形成電極的結(jié)構(gòu)相比，在容易控制和成本方面是有利的。
但是，在專利文獻(xiàn)3的技術(shù)中，由于在ONO膜上沒(méi)有電極，存在向ONO膜進(jìn)行寫(xiě)入之前的讀出電流和向ONO膜進(jìn)行寫(xiě)入之后的讀出電流的差不夠充分的傾向。
本發(fā)明的目的就在于提供可以增大向ONO膜進(jìn)行寫(xiě)入之前的讀出電流和向ONO膜進(jìn)行寫(xiě)入之后的讀出電流的差的半導(dǎo)體存儲(chǔ)器件、半導(dǎo)體存儲(chǔ)器件的制造方法和半導(dǎo)體存儲(chǔ)器件的信息改寫(xiě)方法。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件，包括第1擴(kuò)散區(qū)、柵絕緣膜、柵電極、第1多層膜和第3擴(kuò)散區(qū)。第1擴(kuò)散區(qū)在半導(dǎo)體襯底中形成。柵絕緣膜在從第1擴(kuò)散區(qū)分離的位置處，在半導(dǎo)體襯底上形成。柵電極在柵絕緣膜上形成。第1多層膜在第1擴(kuò)散區(qū)和柵絕緣膜之間，在半導(dǎo)體襯底上形成。第3擴(kuò)散區(qū)在半導(dǎo)體襯底中在第1多層膜的附近形成。第3擴(kuò)散區(qū)的雜質(zhì)濃度比第1擴(kuò)散區(qū)低。在第1多層膜中，第1電荷作為主體被蓄積后，第2電荷作為主體被蓄積而進(jìn)行寫(xiě)入。第2電荷與第1電荷極性相反。
在該半導(dǎo)體存儲(chǔ)器件中，第1電荷作為主體被蓄積在第1多層膜中。由此，可以增大不向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流。而且，在第1電荷作為主體被蓄積在第1多層膜中之后，第2電荷作為主體被蓄積而進(jìn)行寫(xiě)入。由此，可以減小向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流。
這樣，可以增大不向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流，且可以減小向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流。因此，可以增大不向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流和向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流的差。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的制造方法，包括第1步驟、第2步驟、第3步驟、第4步驟、第5步驟、第6步驟、第7步驟、第8步驟、第9步驟和第10步驟。在第1步驟中，準(zhǔn)備半導(dǎo)體襯底。在第2步驟中，在半導(dǎo)體襯底上形成第1絕緣膜。在第3步驟中，在第1絕緣膜上形成第1導(dǎo)電性膜。在第4步驟中，蝕刻第1導(dǎo)電性膜形成柵電極。在第5步驟中，蝕刻第1絕緣膜形成柵絕緣膜。在第6步驟中，以覆蓋柵電極的側(cè)面和半導(dǎo)體襯底的表面的方式形成第2絕緣膜。在第7步驟中，在半導(dǎo)體襯底中，在柵電極附近形成第3擴(kuò)散區(qū)和第4擴(kuò)散區(qū)。在第8步驟中，在第2絕緣膜上至少形成第3絕緣膜。在第9步驟中，至少蝕刻第2絕緣膜和第3絕緣膜而形成第1多層膜和第2多層膜。在第10步驟中，在半導(dǎo)體襯底中，在離柵絕緣膜比第3擴(kuò)散區(qū)遠(yuǎn)的位置上形成第1擴(kuò)散區(qū)，在離柵絕緣膜比第4擴(kuò)散區(qū)遠(yuǎn)的位置上形成第2擴(kuò)散區(qū)。在第1多層膜中，第1電荷作為主體被蓄積后，第2電荷作為主體被蓄積而進(jìn)行寫(xiě)入。第2電荷與第1電荷極性相反。
在該半導(dǎo)體存儲(chǔ)器件的制造方法中，第1電荷作為主體被蓄積在第1多層膜中。由此，可以增大不向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流。而且，在第1電荷作為主體被蓄積在第1多層膜中之后，第2電荷作為主體被蓄積而進(jìn)行寫(xiě)入。由此，可以減小向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流。
這樣，可以增大不向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流，且可以減小向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流。因此，可以增大不向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流和向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流的差。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的信息改寫(xiě)方法是包括第1擴(kuò)散區(qū)、柵絕緣膜、柵電極、第1多層膜和第3擴(kuò)散區(qū)的半導(dǎo)體存儲(chǔ)器件的信息改寫(xiě)方法，包括蓄積步驟和寫(xiě)入步驟。第1擴(kuò)散區(qū)在半導(dǎo)體襯底中形成。柵絕緣膜在從第1擴(kuò)散區(qū)分離的位置處，在半導(dǎo)體襯底上形成。柵電極在柵絕緣膜上形成。第1多層膜在第1擴(kuò)散區(qū)和柵絕緣膜之間，在半導(dǎo)體襯底上形成。第3擴(kuò)散區(qū)在半導(dǎo)體襯底中在第1多層膜的附近形成。第3擴(kuò)散區(qū)的雜質(zhì)濃度比第1擴(kuò)散區(qū)低。在蓄積步驟中，在第1多層膜中，第1電荷作為主體被蓄積。在寫(xiě)入步驟中，在蓄積步驟后，在第1多層膜中，第2電荷作為主體被蓄積而進(jìn)行寫(xiě)入。第2電荷與第1電荷極性相反。
在該半導(dǎo)體存儲(chǔ)器件的信息改寫(xiě)方法中，在蓄積步驟中，第1電荷作為主體被蓄積在第1多層膜中。由此，可以增大不向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流。而且，在寫(xiě)入步驟中，在第1電荷作為主體被蓄積在第1多層膜中之后，第2電荷作為主體被蓄積而進(jìn)行寫(xiě)入。由此，可以減小向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流。
這樣，可以增大不向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流，且可以減小向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流。因此，可以增大不向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流和向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流的差。
在本發(fā)明的半導(dǎo)體存儲(chǔ)器件中，可以增大不向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流和向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流的差。
在本發(fā)明的半導(dǎo)體存儲(chǔ)器件的制造方法中，可以增大不向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流和向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流的差。
在本發(fā)明的半導(dǎo)體存儲(chǔ)器件的信息改寫(xiě)方法中，可以增大不向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流和向第1多層膜進(jìn)行寫(xiě)入時(shí)的讀出電流的差。


圖1是作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件的電路結(jié)構(gòu)圖；圖2是存儲(chǔ)單元的電路結(jié)構(gòu)；圖3是存儲(chǔ)單元的剖面圖；圖4是展示存儲(chǔ)單元的讀出電流的特性的圖；圖5是半導(dǎo)體存儲(chǔ)器件的工序剖面圖；圖6是半導(dǎo)體存儲(chǔ)器件的工序剖面圖；圖7是半導(dǎo)體存儲(chǔ)器件的工序剖面圖；圖8是半導(dǎo)體存儲(chǔ)器件的工序剖面圖；圖9是半導(dǎo)體存儲(chǔ)器件的工序剖面圖；圖10是半導(dǎo)體存儲(chǔ)器件的工序剖面圖；圖11是半導(dǎo)體存儲(chǔ)器件的工序剖面圖；圖12是根據(jù)本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器件的電路結(jié)構(gòu)圖；圖13是存儲(chǔ)單元的剖面圖；圖14是存儲(chǔ)單元的剖面圖；圖15是展示存儲(chǔ)單元的讀出電流的特性的圖；圖16是存儲(chǔ)單元的剖面圖；圖17是存儲(chǔ)單元的剖面圖；圖18是存儲(chǔ)單元的剖面圖；
圖19是存儲(chǔ)單元的剖面圖；圖20是存儲(chǔ)單元的剖面圖；圖21是存儲(chǔ)單元的剖面圖。
(附圖標(biāo)記說(shuō)明)1、100、200、300、400半導(dǎo)體存儲(chǔ)器件10半導(dǎo)體襯底11第1擴(kuò)散區(qū)12第2擴(kuò)散區(qū)13、113、213、313、413第3擴(kuò)散區(qū)14、114、214、314、414第4擴(kuò)散區(qū)31柵電極32柵絕緣膜41、141、241、341、441第1多層膜42、142、242、342、442第1絕緣層43、143、243、343、443電荷蓄積層44、144、244、344、444第2絕緣層45、145、245、345、445第2多層膜46、146、246、346、446第1絕緣層47、147、247、347、447電荷蓄積層48、148、248、348、448第1絕緣層50、150、250、350、450第2電壓施加部60、160、260、360、460第1電壓施加部具體實(shí)施方式
<作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)和動(dòng)作>
圖1展示了作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件的電路結(jié)構(gòu)圖。
(半導(dǎo)體存儲(chǔ)器件的概略結(jié)構(gòu))半導(dǎo)體存儲(chǔ)器件1主要包括多個(gè)存儲(chǔ)單元1n、1o、1p、…、1r、1s、1v、…；第1電壓施加部60以及第2電壓施加部50。
各存儲(chǔ)單元1n、…排列成格子狀，具有柵電極31、第1擴(kuò)散區(qū)11、第2擴(kuò)散區(qū)12、溝道形成區(qū)17等。各存儲(chǔ)單元1n、…的柵電極31與字線WLi、WLj、…連接。各存儲(chǔ)單元1n、…的第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12與位線BLh、BLi、BLj、BLk、…連接。各存儲(chǔ)單元1n、…的溝道形成區(qū)17與第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12連接，第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12中的一個(gè)作為源電極起作用，另一個(gè)作為漏電極起作用。
第1電壓施加部60通過(guò)字線WLi、WLj、…與各存儲(chǔ)單元1n、…的柵電極31連接。由此，第1電壓施加部60可以向各存儲(chǔ)單元1n、…的柵電極31施加?xùn)烹妷篤Wi1、VWj1、…。
第2電壓施加部50通過(guò)位線BLh、BLi、BLj、BLk、…與各存儲(chǔ)單元1n、…的第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12連接。由此，第2電壓施加部50可以向各存儲(chǔ)單元1n、…的第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12中的一個(gè)施加源電壓VBh1、…，向另一個(gè)施加漏電壓VBi1、…。
(半導(dǎo)體存儲(chǔ)器件的概略動(dòng)作)各存儲(chǔ)單元1n、…通過(guò)字線WLi接收來(lái)自第1電壓施加部60的柵電壓VWi1、…的供給。在供給到柵電極31的柵電壓VWi1、…為H(高)電平時(shí)，存儲(chǔ)單元1n、…成為溝道形成區(qū)17是ON狀態(tài)、可以在第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12之間流動(dòng)電流的狀態(tài)。而在供給到柵電極31的柵電壓VWi1、…為L(zhǎng)(低)電平時(shí)，存儲(chǔ)單元1n、…成為溝道形成區(qū)17是OFF狀態(tài)、難以在第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12之間流動(dòng)電流的狀態(tài)。
另一方面，各存儲(chǔ)單元1n、…通過(guò)位線BLh、BLi、BLj、…接收來(lái)自第2電壓施加部50的源電壓VBh1、…和漏電壓VBi1、…的供給。
考慮通過(guò)位線BLh、…向存儲(chǔ)單元1n、…的第1擴(kuò)散區(qū)11施加源電壓VBh1、…，通過(guò)位線BLi、…向存儲(chǔ)單元1n、…的第2擴(kuò)散區(qū)12施加漏電壓VBi1、…的場(chǎng)合。如果源電壓VBh1、…比漏電壓VBi1、…大，則在柵電壓VWi1、…為H電平的溝道形成區(qū)17成為ON狀態(tài)的存儲(chǔ)單元1n、…中，從第1擴(kuò)散區(qū)11向第2擴(kuò)散區(qū)12流動(dòng)漏電流Ids。而如果源電壓VBh1、…比漏電壓VBi1、…小，則在柵電壓VWi1、…為H電平的溝道形成區(qū)17成為ON狀態(tài)的存儲(chǔ)單元1n、…中，從第2擴(kuò)散區(qū)12向第1擴(kuò)散區(qū)11流動(dòng)漏電流Ids。這樣，利用第1電壓施加部60和第2電壓施加部50通過(guò)字線WLi、…和位線BLi、…選擇的存儲(chǔ)單元1n、…進(jìn)行擦除、寫(xiě)入、讀出等的動(dòng)作。另外，通過(guò)位線BLh、…向存儲(chǔ)單元1n、…的第1擴(kuò)散區(qū)11施加漏電壓VBh1、…，通過(guò)位線BLi、…向存儲(chǔ)單元1n、…的第2擴(kuò)散區(qū)12施加源電壓VBi1的場(chǎng)合也是同樣的。
(存儲(chǔ)單元的詳細(xì)結(jié)構(gòu))圖2展示了存儲(chǔ)單元的電路結(jié)構(gòu)，圖3展示了存儲(chǔ)單元的剖面圖。
存儲(chǔ)單元1n主要包括第1擴(kuò)散區(qū)11、柵絕緣膜32、柵電極31、第1多層膜41、第3擴(kuò)散區(qū)13、第2擴(kuò)散區(qū)12、第2多層膜45、第4擴(kuò)散區(qū)14、P阱區(qū)16和溝道形成區(qū)17。
第1擴(kuò)散區(qū)11在半導(dǎo)體襯底10中形成。第1擴(kuò)散區(qū)11是以高濃度(例如，1020cm-3的濃度)摻雜了As和P等的n型雜質(zhì)的區(qū)域，作為源電極或漏電極起作用。由此，第1擴(kuò)散區(qū)11可以接受源電壓VBh1或漏電壓VBh1的供給。
在從第1擴(kuò)散區(qū)11分離的位置上，在半導(dǎo)體襯底10上形成柵絕緣膜32。柵絕緣膜32是用來(lái)使柵電極31和半導(dǎo)體襯底10相絕緣的膜。
柵電極31形成在柵絕緣膜32上。柵電極31是具有多晶硅膜33和硅化物膜34的層疊結(jié)構(gòu)的導(dǎo)電性膜(參照?qǐng)D15(a)、(b))。由此，柵電極31可以接受柵電壓VWi1的供給。
在第1擴(kuò)散區(qū)11和柵絕緣膜32之間，第1多層膜41形成在半導(dǎo)體襯底10上。第1多層膜41主要包括第1絕緣層42、電荷蓄積層43和第2絕緣層44。第1絕緣層42把半導(dǎo)體襯底10和電荷蓄積層43相絕緣。電荷蓄積層43蓄積空穴和電子等的電荷。第2絕緣層44把其上層的膜和電荷蓄積層43相絕緣。即，通過(guò)把電荷蓄積層43夾在第1絕緣層42和第2絕緣層44之間，可以穩(wěn)定地保持空穴和電子等的電荷。第1絕緣層42和第2絕緣層44是以硅氧化物為主要成分的膜，電荷蓄積層43是以硅氮化物為主要成分的膜。
第3擴(kuò)散區(qū)13在半導(dǎo)體襯底10中在第1多層膜41的附近形成。第3擴(kuò)散區(qū)13的雜質(zhì)濃度比第1擴(kuò)散區(qū)11低(例如，1017cm-3的濃度)。該第3擴(kuò)散區(qū)13是作為電阻值變化的可變電阻器起作用的電阻變化區(qū)。
第2擴(kuò)散區(qū)12在半導(dǎo)體襯底10中在相對(duì)于柵電極31與第1擴(kuò)散區(qū)11相反的一側(cè)形成。第2擴(kuò)散區(qū)12，與第1擴(kuò)散區(qū)11同樣地，是以高濃度(例如，1020cm-3的濃度)摻雜了As和P等的n型雜質(zhì)的區(qū)域，作為源電極或漏電極起作用。由此，第2擴(kuò)散區(qū)12可以接受源電壓VBi1或漏電壓VBi1的供給。
在第2擴(kuò)散區(qū)12和柵絕緣膜32之間，第2多層膜45形成在半導(dǎo)體襯底10上。第2多層膜45主要包括第1絕緣層46、電荷蓄積層47和第2絕緣層48。第1絕緣層46把半導(dǎo)體襯底10和電荷蓄積層47相絕緣。電荷蓄積層47蓄積空穴和電子等的電荷。第2絕緣層48把其上層的膜和電荷蓄積層47相絕緣。即，通過(guò)把電荷蓄積層47夾在第1絕緣層46和第2絕緣層48之間，可以穩(wěn)定地保持空穴和電子等的電荷。第1絕緣層46和第2絕緣層48是以硅氧化物為主要成分的膜，電荷蓄積層47是以硅氮化物為主要成分的膜。
第4擴(kuò)散區(qū)14在半導(dǎo)體襯底10中在第2多層膜45的附近形成。第4擴(kuò)散區(qū)14的雜質(zhì)濃度比第2擴(kuò)散區(qū)12低(例如，1017cm-3的濃度)。該第4擴(kuò)散區(qū)14是作為電阻值變化的可變電阻器起作用的電阻變化區(qū)。
P阱區(qū)16是在半導(dǎo)體襯底10中以比背柵15更高的濃度摻雜了B等的p型雜質(zhì)的區(qū)域。在P阱區(qū)16中，位于第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12之間的區(qū)域成為溝道形成區(qū)17。即，溝道形成區(qū)17中靠近柵電極31的部分，在向柵電極31供給正電壓時(shí)，極性反轉(zhuǎn)而成為n型溝道。
其它的存儲(chǔ)單元1o、…也與存儲(chǔ)單元1n相同。
(存儲(chǔ)單元的詳細(xì)動(dòng)作)一邊參照表1，一邊說(shuō)明存儲(chǔ)單元1n的動(dòng)作。其它的存儲(chǔ)單元1o、…也與存儲(chǔ)單元1n相同。


((擦除動(dòng)作))在第1多層膜41的擦除動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi1＝-Vge1(例如，-3V)。向第1擴(kuò)散區(qū)11上施加漏電壓VBh1＝+Vde1(例如，7V)，第2擴(kuò)散區(qū)12為源電壓VBi1而成為開(kāi)放狀態(tài)。由此，由于在柵電極31和漏電極(第1擴(kuò)散區(qū)11)之間產(chǎn)生高電場(chǎng)，在漏電極(第1擴(kuò)散區(qū)11)的端部能帶深深彎曲而產(chǎn)生帶間隧道電流。該帶間隧道電流以朝向保持在接地電平的電位的背柵15流動(dòng)的方式流過(guò)P阱區(qū)16，并產(chǎn)生熱空穴。產(chǎn)生的熱空穴，如單點(diǎn)劃線所示，被柵電壓VWi1＝-Vge1引出而以中和量向第1多層膜41的電荷蓄積層43注入。在此，中和量是抵消蓄積的電子的量。由此，被注入的熱空穴與在電荷蓄積層43中蓄積的電子相抵消，在電荷蓄積層43中蓄積的電荷約為零，在第1多層膜41的電荷蓄積層43中寫(xiě)入的信息“1”被擦除。
在第2多層膜45的擦除動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi1＝-Vge1(例如，-3V)。第1擴(kuò)散區(qū)11為源電壓VBh1而成為開(kāi)放狀態(tài)，向第2擴(kuò)散區(qū)12上施加漏電壓VBi1＝+Vde1(例如，7V)。由此，由于在柵電極31和漏電極(第2擴(kuò)散區(qū)12)之間產(chǎn)生高電場(chǎng)，在漏電極(第2擴(kuò)散區(qū)12)的端部能帶深深彎曲而產(chǎn)生帶間隧道電流。該帶間隧道電流以朝向保持在接地電平的電位的背柵15流動(dòng)的方式流過(guò)P阱區(qū)16，并產(chǎn)生熱空穴。產(chǎn)生的熱空穴，如雙點(diǎn)劃線所示，被柵電壓VWi1＝-Vge1引出而以中和量向第2多層膜45的電荷蓄積層47注入。在此，中和量是抵消蓄積的電子的量。由此，被注入的熱空穴與在電荷蓄積層47中蓄積的電子相抵消，在電荷蓄積層47中蓄積的電荷約為零，在第2多層膜45的電荷蓄積層47中寫(xiě)入的信息“1”被擦除。
((寫(xiě)入動(dòng)作))在第1多層膜41的寫(xiě)入動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi1＝+Vgw1(例如，8V)。向第1擴(kuò)散區(qū)11上施加漏電壓VBh1＝+Vdw1(例如，7V)，向第2擴(kuò)散區(qū)12上施加源電壓VBi1＝0。由此，從源電極(第2擴(kuò)散區(qū)12)流向漏電極(第1擴(kuò)散區(qū)11)的電子被漏電極附近的電阻變化區(qū)(第3擴(kuò)散區(qū)13)加速而產(chǎn)生熱電子。產(chǎn)生的熱電子被柵電壓VWi1＝+Vgw1引出而注入第1多層膜41的電荷蓄積層43。由此，向第1多層膜41的電荷蓄積層43有效寫(xiě)入信息“1”。另一方面，在第1多層膜41的寫(xiě)入動(dòng)作時(shí)，如果柵電壓VWi1＝0，熱電子就不會(huì)向第1多層膜41的電荷蓄積層43注入。由此，在第1多層膜41的電荷蓄積層43中不寫(xiě)入信息“1”(寫(xiě)入信息“0”)。
在第2多層膜45的寫(xiě)入動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi1＝+Vgw1(例如，8V)。向第1擴(kuò)散區(qū)11上施加源電壓VBh1＝0，向第2擴(kuò)散區(qū)12上施加漏電壓VBi1＝+Vdw1(例如，7V)。由此，從源電極(第1擴(kuò)散區(qū)11)流向漏電極(第2擴(kuò)散區(qū)12)的電子被漏電極附近的電阻變化區(qū)(第4擴(kuò)散區(qū)14)加速而產(chǎn)生熱電子。產(chǎn)生的熱電子被柵電壓VWi1＝+Vgw1引出而注入第1多層膜41的電荷蓄積層43。由此，向第1多層膜41的電荷蓄積層43寫(xiě)入信息。另一方面，在第2多層膜45的寫(xiě)入動(dòng)作時(shí)，如果柵電壓VWi1＝0，熱電子就不會(huì)向第2多層膜45的電荷蓄積層47注入。由此，在第2多層膜45的電荷蓄積層47中不寫(xiě)入信息“1”(寫(xiě)入信息“0”)。
((擦除動(dòng)作與寫(xiě)入動(dòng)作的關(guān)系))在第1多層膜41的擦除動(dòng)作中，在電荷蓄積層43中蓄積的電荷約為零。而在第1多層膜41的寫(xiě)入動(dòng)作中，在擦除動(dòng)作后即在電荷蓄積層43中蓄積的電荷約為零后，向電荷蓄積層43注入熱電子，進(jìn)行寫(xiě)入。
即，在向第1多層膜41的電荷蓄積層43寫(xiě)入有信息“1”時(shí)，由于電荷蓄積層43的負(fù)電荷(電子)使得在第3擴(kuò)散區(qū)13中電流(電子)難以流動(dòng)，第3擴(kuò)散區(qū)13的電阻值提高。由此，如圖4所示，在讀出電流Ids在寫(xiě)入時(shí)間T1(例如，10μs)時(shí)成為I1(例如，20μA)。另一方面，在第1多層膜41的電荷蓄積層43中沒(méi)有寫(xiě)入信息“1”(寫(xiě)入有信息“0”)時(shí)，由于電荷蓄積層43的零電荷(沒(méi)有電荷)使得第3擴(kuò)散區(qū)13中電流稍微容易流動(dòng)，第3擴(kuò)散區(qū)13的電阻值稍微降低。由此，如圖4所示，讀出電流Ids成為I0(例如，30μA)。
因此，在不向第1多層膜41進(jìn)行寫(xiě)入時(shí)(寫(xiě)入有信息“0”時(shí))的讀出電流Ids＝I0(例如，30μA)和向第1多層膜41進(jìn)行寫(xiě)入時(shí)的讀出電流Ids＝I1(例如，20μA)的差ΔIds1(例如，10μA)，存在大小不充分的傾向。由此，難以基于讀出電流Ids判斷信息“1”和“0”，即使能夠判斷信息“1”和“0”判斷時(shí)間也太長(zhǎng)。
另外，在第2多層膜45的擦除動(dòng)作中，在電荷蓄積層47中蓄積的電荷約為零。而在第2多層膜45的寫(xiě)入動(dòng)作中，在擦除動(dòng)作后即在電荷蓄積層47中蓄積的電荷約為零后，向電荷蓄積層47注入熱電子，進(jìn)行寫(xiě)入。
即，在向第2多層膜45的電荷蓄積層47寫(xiě)入有信息“1”時(shí)，由于電荷蓄積層47的負(fù)電荷(電子)使得在第4擴(kuò)散區(qū)14中電流(電子)難以流動(dòng)，第4擴(kuò)散區(qū)14的電阻值提高。由此，如圖4所示，在讀出電流Ids在寫(xiě)入時(shí)間T1(例如，10μs)時(shí)成為I1(例如，20μA)。另一方面，在第2多層膜45的電荷蓄積層47中沒(méi)有寫(xiě)入信息“1”(寫(xiě)入有信息“0”)時(shí)，由于電荷蓄積層47的零電荷(沒(méi)有電荷)使得第4擴(kuò)散區(qū)14中電流稍微容易流動(dòng)，第4擴(kuò)散區(qū)14的電阻值稍微降低。由此，如圖4所示，讀出電流Ids成為I0(例如，30μA)。
因此，在不向第2多層膜45進(jìn)行寫(xiě)入時(shí)(寫(xiě)入有信息“0”時(shí))的讀出電流Ids＝I0(例如，30μA)和向第2多層膜45進(jìn)行寫(xiě)入時(shí)的讀出電流Ids＝I1(例如，20μA)的差ΔIds1(例如，10μA)，存在大小不充分的傾向。由此，難以基于讀出電流Ids判斷信息“1”和“0”，即使能夠判斷信息“1”和“0”判斷時(shí)間也太長(zhǎng)。
(半導(dǎo)體存儲(chǔ)器件的制造方法)用圖5～11所示的工序剖面圖說(shuō)明半導(dǎo)體存儲(chǔ)器件的制造方法。
首先，準(zhǔn)備以低濃度摻雜了B等的p型雜質(zhì)的半導(dǎo)體襯底10。在半導(dǎo)體襯底10的一個(gè)面上以比半導(dǎo)體襯底10高的濃度注入B等的p型雜質(zhì)離子，形成P阱區(qū)16。具有半導(dǎo)體襯底10的另一面的區(qū)域?yàn)楸硸?5。在形成了P阱區(qū)16的一側(cè)的半導(dǎo)體襯底的表面上進(jìn)行熱氧化，形成例如膜厚100左右的硅氧化膜。然后，通過(guò)使用例如現(xiàn)有的CVD法在硅氧化膜上形成例如膜厚200左右的硅氮化膜。
然后，在硅氮化膜上旋涂預(yù)定的光刻膠液，對(duì)其實(shí)施現(xiàn)有的曝光處理和顯影處理，在后面的工序中將要形成元件分離絕緣膜19的區(qū)域上形成具有開(kāi)口的光刻膠膜(未圖示)。然后，以形成的光刻膠膜為掩模，對(duì)硅氧化膜和硅氮化膜進(jìn)行構(gòu)圖，用構(gòu)圖后的硅氧化膜19a和硅氮化膜19b覆蓋不形成元件分離絕緣膜19的區(qū)域，同時(shí)在將要形成元件分離絕緣膜19的區(qū)域中使半導(dǎo)體襯底10露出。此時(shí)，也可以在要形成元件分離絕緣膜19的區(qū)域上殘留硅氧化膜。另外，構(gòu)圖后的硅氮化膜19b，在形成元件分離絕緣膜19時(shí)的熱氧化處理中，作為用來(lái)保護(hù)半導(dǎo)體襯底10中的不形成元件分離絕緣膜19的區(qū)域(即有源區(qū)域AR)的保護(hù)膜起作用。而構(gòu)圖后的硅氧化膜19a作為保持半導(dǎo)體襯底10和構(gòu)圖后的硅氮化膜19b的粘接性的粘接層而起作用。而且，在硅氮化膜19b的構(gòu)圖中，使用例如現(xiàn)有的干蝕刻或濕蝕刻。接著，在硅氮化膜19b和硅氧化膜19a被構(gòu)圖后，除去光刻膠膜。
以這樣形成的硅氮化膜19b作為掩模，使露出的半導(dǎo)體襯底10的表面熱氧化，如圖5(a)所示，在半導(dǎo)體襯底10的表面上形成元件分離絕緣膜19。由此，半導(dǎo)體襯底10的表面被劃分成有源區(qū)域AR和場(chǎng)區(qū)域FR。
然后，在除去硅氮化膜19b后，使露出的半導(dǎo)體襯底10的表面濕氧化，如圖5(b)所示，形成例如膜厚100左右的硅氧化膜(第1絕緣膜)32a。該硅氧化膜32a是在后面的工序中要被加工成柵絕緣膜32的絕緣膜。在該工序中，也可以在完全除去硅氧化膜19a后形成硅氧化膜32a。
然后，如圖5(c)所示，在元件分離絕緣膜19和硅氧化膜32a上利用例如CVD法或?yàn)R射法形成具有例如4500左右的膜厚的多晶硅膜33a。通過(guò)摻雜n型雜質(zhì)(例如，P)而對(duì)該多晶硅膜33a賦予導(dǎo)電性。
然后，如圖6(a)所示，利用例如CVD法或?yàn)R射法形成具有例如500左右的膜厚的硅化物膜34a。該硅化物膜34a使用例如鎢硅化物膜即WSix膜。多晶硅膜33a和硅化物膜34a是在后面的工序中要被加工成柵電極31的導(dǎo)電性膜。
然后，如圖6(b)所示，利用例如CVD法形成具有例如1000左右的膜厚的硅氧化膜35a。該硅氧化膜35a是在后面的工序中要被加工成作為對(duì)多晶硅膜33a和硅化物膜34a構(gòu)圖時(shí)的硬掩模的掩模氧化膜35的膜，是NSG(未摻雜的硅酸鹽玻璃)膜。
然后，通過(guò)在硅氧化膜35a上旋涂預(yù)定的光刻膠液，對(duì)其實(shí)施現(xiàn)有的曝光處理和顯影處理，在后面的工序中將要形成柵電極31的區(qū)域上形成光刻膠膜R1。然后，以形成的光刻膠膜R1為掩模，利用現(xiàn)有的蝕刻技術(shù)對(duì)硅氧化膜35a進(jìn)行構(gòu)圖，如圖7(a)所示，形成掩模氧化膜35。在對(duì)硅氧化膜35a進(jìn)行構(gòu)圖后，除去光刻膠膜R1。
然后，以構(gòu)圖后的掩模氧化膜35為硬掩模，利用現(xiàn)有的蝕刻技術(shù)對(duì)硅化物膜34a和多晶硅膜33a進(jìn)行構(gòu)圖，如圖7(b)所示，形成多晶硅膜33和硅化物膜34。即，形成合計(jì)膜厚為3000左右的柵電極31。
在如上所述，通過(guò)構(gòu)圖形成柵電極31時(shí)(參照?qǐng)D7(b))，為了防止膜殘留導(dǎo)致的短路，進(jìn)行過(guò)蝕刻，把硅氧化膜32a蝕刻到半導(dǎo)體襯底10不露出的程度。但是，在以上那樣的干蝕刻的場(chǎng)合，由于多晶硅膜33a和硅氧化膜32a的選擇比大致為10～150左右，多晶硅膜33a下的硅氧化膜32a也被部分地蝕刻，露出的部分被薄膜化(參照?qǐng)D7(b)的硅氧化膜32a1)。
然后，如圖8(a)所示，除去硅氧化膜32a1中的被薄膜化了的部分，露出該部分的半導(dǎo)體襯底10的表面。在除去薄膜化了的部分的硅氧化膜32a1時(shí)，為了防止對(duì)半導(dǎo)體襯底10的損傷而只除去露出的硅氧化膜32a1，采用濕蝕刻。該濕蝕刻使用例如濃度為5％左右、溫度為25℃左右的氟酸水溶液。使用了該方法時(shí)，由于硅氧化膜32a1對(duì)硅襯底(半導(dǎo)體襯底10)的選擇比非常大，所以在對(duì)半導(dǎo)體襯底10的損傷很小的狀態(tài)下除去露出部分的硅氧化膜32a1。
然后，如圖8(b)所示，在元件分離絕緣膜19和柵電極31之間，利用例如熱氧化，以覆蓋柵電極31的側(cè)面和半導(dǎo)體襯底10的表面的方式，形成具有例如70左右的膜厚的硅氧化膜(第2絕緣膜)42a、46a。該硅氧化膜42a、46a在以后的工序(參照?qǐng)D10(b))中被加工成第1多層膜41的第1絕緣層42和第2多層膜45的第1絕緣層46。而且，在后面的形成第3擴(kuò)散區(qū)13和第4擴(kuò)散區(qū)14的工序(參照?qǐng)D9(a))中，硅氧化膜42a、46a作為用來(lái)防止離子注入時(shí)的隧穿和活性化熱處理時(shí)的外擴(kuò)散的保護(hù)膜而起作用。
這樣，在除去因?qū)烹姌O31構(gòu)圖時(shí)的等離子體蝕刻而使絕緣特性劣化了的硅氧化膜32a1之后，硅氧化膜42a、46a作為新的絕緣膜形成。由此，第1多層膜41的第1絕緣層42和第2多層膜45的第1絕緣層46使用絕緣特性沒(méi)有劣化的絕緣膜。因此，可以維持作為第1絕緣層42、46的上層的電荷蓄積層43、47的電荷保持特性。另外，在除去薄膜化了的硅氧化膜32a1時(shí)，采用對(duì)半導(dǎo)體襯底10的損傷小的條件(例如，使用了氟酸水溶液的濕蝕刻)。因此，防止了半導(dǎo)體存儲(chǔ)器件1的特性劣化。
然后，如圖9(a)所示，通過(guò)以元件分離絕緣膜19和柵電極31作為掩模進(jìn)行離子注入，在元件分離絕緣膜19和柵電極31之間形成擴(kuò)散區(qū)13a、14a。在該離子注入中，B等的p型雜質(zhì)離子以例如1017cm-3左右的比較低的劑量摻雜。
然后，如圖9(b)所示，以覆蓋在元件分離絕緣膜19、掩模氧化膜35和硅氧化膜42a、46a上的方式，利用例如CVD法形成具有例如100左右的膜厚的硅氮化膜(第3絕緣膜)43a、47a。該硅氮化膜43a、47a是在后面的工序中被加工成第1多層膜41的電荷蓄積層43和第2多層膜45的電荷蓄積層47的膜。
然后，如圖10(a)所示，在硅氮化膜43a、47a的全部上，利用例如CVD法形成具有例如50左右的膜厚的硅氧化膜44a、48a。該硅氮化膜44a、48a是在后面的工序中被加工成第1多層膜41的第2絕緣層44和第2多層膜45的第2絕緣層48的膜。
然后，通過(guò)對(duì)如上所述地形成的硅氧化膜44a、48a和硅氮化膜43a、47a和硅氧化膜42a、46a依次進(jìn)行各向異性干蝕刻，如圖10(b)所示，形成從柵電極31的側(cè)面在半導(dǎo)體襯底10的表面上延伸500左右的第1多層膜41和第2多層膜45。
然后，如圖11(a)所示，在元件分離絕緣膜19、掩模氧化膜35、第1多層膜41和第2多層膜45上，利用例如CVD法形成具有例如500左右的膜厚的保護(hù)膜21。該保護(hù)膜21是例如硅氧化膜，在后面的形成第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12的工序(參照?qǐng)D11(b))中，作為用來(lái)防止離子注入時(shí)的隧穿和活性化熱處理時(shí)的外擴(kuò)散的保護(hù)膜而起作用。
而且，通過(guò)以元件分離絕緣膜19、柵電極31、第1多層膜41和第2多層膜45作為掩模進(jìn)行離子注入，在第1多層膜41和元件分離絕緣膜19之間、第2多層膜45和元件分離絕緣膜19之間形成第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12。在該離子注入中，As、P等的n型雜質(zhì)離子以例如1020cm-3左右的比較高的劑量摻雜。
然后，在保護(hù)膜21上形成層間絕緣膜(未圖示)。然后用現(xiàn)有的光刻法和蝕刻法在層間絕緣膜上形成使柵電極31、第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12的上表面的一部分露出的開(kāi)口(未圖示)，在其中填充鎢(W)等的導(dǎo)電體，形成接觸布線(未圖示)。然后，在層間絕緣膜上對(duì)包含鋁(Al)和銅(Cu)等的上層布線(未圖示)進(jìn)行構(gòu)圖后，形成鈍化膜(未圖示)。由此制成半導(dǎo)體存儲(chǔ)器件1。
<根據(jù)本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)和動(dòng)作>
圖12展示了根據(jù)本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器件的電路結(jié)構(gòu)圖。下面，以與作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件1不同的部分為中心進(jìn)行說(shuō)明，對(duì)與作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件1相同的構(gòu)成要素采用相同的附圖標(biāo)記，并省略說(shuō)明。
(半導(dǎo)體存儲(chǔ)器件的概略結(jié)構(gòu))半導(dǎo)體存儲(chǔ)器件100主要包括多個(gè)存儲(chǔ)單元100n、100o、100p、…、100r、100s、100v、…；第1電壓施加部160以及第2電壓施加部150。
如后所述，各存儲(chǔ)單元100n…的第1多層膜141和第2多層膜145的功能與作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件1的存儲(chǔ)單元1n、…不同。
第1電壓施加部160通過(guò)字線WLi、WLj、…與各存儲(chǔ)單元100n、…的柵電極31連接。由此，第1電壓施加部160可以向各存儲(chǔ)單元100n、…的柵電極31施加?xùn)烹妷篤Wi100、VWj100、…。
第2電壓施加部150通過(guò)位線BLh、BLi、BLj、BLk、…與各存儲(chǔ)單元100n、…的第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12連接。由此，第2電壓施加部150可以向各存儲(chǔ)單元100n、…的第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12中的一個(gè)施加源電壓VBh100、…，向另一個(gè)施加漏電壓VBi100、…。
(半導(dǎo)體存儲(chǔ)器件的概略動(dòng)作)各存儲(chǔ)單元100n、…通過(guò)字線WLi、…接收來(lái)自第1電壓施加部160的柵電壓VWi100、…的供給。在供給到柵電極31的柵電壓VWi100、…為H電平時(shí)，存儲(chǔ)單元100n、…成為溝道形成區(qū)17是ON狀態(tài)、可以在第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12之間流動(dòng)電流的狀態(tài)。而在供給到柵電極31的柵電壓VWi100、…為L(zhǎng)電平時(shí)，存儲(chǔ)單元100n、…成為溝道形成區(qū)17是OFF狀態(tài)、難以在第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12之間流動(dòng)電流的狀態(tài)。
另一方面，各存儲(chǔ)單元100n、…通過(guò)位線BLh、BLi、BLj、…接收來(lái)自第2電壓施加部150的源電壓VBh100、…和漏電壓VBi100、…的供給。
考慮通過(guò)位線BLh、…向存儲(chǔ)單元100n、…的第1擴(kuò)散區(qū)11施加源電壓VBh100、…，通過(guò)位線BLi、…向存儲(chǔ)單元100n、…的第2擴(kuò)散區(qū)12施加漏電壓VBi100、…的場(chǎng)合。如果源電壓VBh100、…比漏電壓VBi100、…大，則在柵電壓VWi100、…為H電平的溝道形成區(qū)17成為ON狀態(tài)的存儲(chǔ)單元100n、…中，從第1擴(kuò)散區(qū)11向第2擴(kuò)散區(qū)12流動(dòng)漏電流Ids。而如果源電壓VBh100、…比漏電壓VBi100、…小，則在柵電壓VWi100、…為H電平的溝道形成區(qū)17成為ON狀態(tài)的存儲(chǔ)單元100n、…中，從第2擴(kuò)散區(qū)12向第1擴(kuò)散區(qū)11流動(dòng)漏電流Ids。這樣，利用第1電壓施加部160和第2電壓施加部150通過(guò)字線WLi、…和位線BLi、…選擇的存儲(chǔ)單元100n、…進(jìn)行擦除、寫(xiě)入、讀出等的動(dòng)作。
另外，通過(guò)位線BLh、…向存儲(chǔ)單元100n、…的第1擴(kuò)散區(qū)11施加漏電壓VBh100、…，通過(guò)位線BLi、…向存儲(chǔ)單元100n、…的第2擴(kuò)散區(qū)12施加源電壓VBi100、…的場(chǎng)合也是同樣的。
(存儲(chǔ)單元的詳細(xì)結(jié)構(gòu))圖13和圖14展示了存儲(chǔ)單元的剖面圖。
存儲(chǔ)單元100n具有第1多層膜141以取代第1多層膜41，具有第2多層膜145以取代第2多層膜45。
第1擴(kuò)散區(qū)11可以接受源電壓VBh100或漏電壓VBh100的供給。柵電極31可以接受柵電壓VWi100的供給。
在第1擴(kuò)散區(qū)11和柵絕緣膜32之間，第1多層膜141形成在半導(dǎo)體襯底10上。第1多層膜141主要包括第1絕緣層142、電荷蓄積層143和第2絕緣層144。第1絕緣層142把半導(dǎo)體襯底10和電荷蓄積層143相絕緣。電荷蓄積層143蓄積空穴和電子等的電荷。第2絕緣層144把其上層的膜和電荷蓄積層143相絕緣。即，通過(guò)把電荷蓄積層143夾在第1絕緣層142和第2絕緣層144之間，可以穩(wěn)定地保持空穴和電子等的電荷。第1絕緣層142和第2絕緣層144是以硅氧化物為主要成分的膜，電荷蓄積層143是以硅氮化物為主要成分的膜。
第2擴(kuò)散區(qū)12可以接受源電壓VBi100或漏電壓VBi100的供給。
在第2擴(kuò)散區(qū)12和柵絕緣膜32之間，第2多層膜145形成在半導(dǎo)體襯底10上。第2多層膜145主要包括第1絕緣層146、電荷蓄積層147和第2絕緣層148。第1絕緣層146把半導(dǎo)體襯底10和電荷蓄積層147相絕緣。電荷蓄積層147蓄積空穴和電子等的電荷。第2絕緣層148把其上層的膜和電荷蓄積層147相絕緣。即，通過(guò)把電荷蓄積層147夾在第1絕緣層146和第2絕緣層148之間，可以穩(wěn)定地保持空穴和電子等的電荷。第1絕緣層146和第2絕緣層148是以硅氧化物為主要成分的膜，電荷蓄積層147是以硅氮化物為主要成分的膜。
其它點(diǎn)與作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件1的存儲(chǔ)單元1n、…相同。
其它的存儲(chǔ)單元100o、…也與存儲(chǔ)單元100n相同。
(存儲(chǔ)單元的詳細(xì)動(dòng)作)一邊參照表2，一邊說(shuō)明存儲(chǔ)單元100n的動(dòng)作。其它的存儲(chǔ)單元100o、…也與存儲(chǔ)單元100n相同。


((擦除動(dòng)作))
在第1多層膜141的擦除動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi100＝-Vge100(例如，-6V)。向第1擴(kuò)散區(qū)11上施加漏電壓VBh100＝+Vde100(例如，5V)，第2擴(kuò)散區(qū)12為源電壓VBi100而成為開(kāi)放狀態(tài)。由此，由于在柵電極31和漏電極(第1擴(kuò)散區(qū)11)之間產(chǎn)生高電場(chǎng)，在漏電極(第1擴(kuò)散區(qū)11)的端部能帶深深彎曲而產(chǎn)生帶間隧道電流。該帶間隧道電流以朝向保持在接地電平的電位的背柵15流動(dòng)的方式流過(guò)P阱區(qū)16，并產(chǎn)生熱空穴。產(chǎn)生的熱空穴，如單點(diǎn)劃線所示，與被柵電壓VWi1＝-Vge1引出的場(chǎng)合(參照?qǐng)D3)相比，被柵電壓VWi100＝-Vge100有力地引出而以比中和量多的量向第1多層膜141的電荷蓄積層143注入。在此，中和量是抵消蓄積的電子的量。由此，被注入的熱空穴與在電荷蓄積層143中蓄積的電子相抵消后有殘留，在電荷蓄積層143中蓄積的電荷成為正電荷，在第1多層膜141的電荷蓄積層143中寫(xiě)入的信息“1”被擦除。
在第2多層膜145的擦除動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi100＝-Vge100(例如，-6V)。第1擴(kuò)散區(qū)11為源電壓VBh100而成為開(kāi)放狀態(tài)，向第2擴(kuò)散區(qū)12上施加漏電壓VBi100＝+Vde100(例如，5V)。由此，由于在柵電極31和漏電極(第2擴(kuò)散區(qū)12)之間產(chǎn)生高電場(chǎng)，在漏電極(第2擴(kuò)散區(qū)12)的端部能帶深深彎曲而產(chǎn)生帶間隧道電流。該帶間隧道電流以朝向保持在接地電平的電位的背柵15流動(dòng)的方式流過(guò)P阱區(qū)16，并產(chǎn)生熱空穴。產(chǎn)生的熱空穴，如雙點(diǎn)劃線所示，與被柵電壓VWi1＝-Vge1引出的場(chǎng)合(參照?qǐng)D3)相比，被柵電壓VWi100＝-Vge100有力地引出而以比中和量多的量向第2多層膜145的電荷蓄積層147注入。在此，中和量是抵消蓄積的電子的量。由此，被注入的熱空穴與在電荷蓄積層147中蓄積的電子相抵消后有殘留，在電荷蓄積層147中蓄積的電荷成為正電荷，在第2多層膜145的電荷蓄積層147中寫(xiě)入的信息“1”被擦除。
在此，展示了從向第1多層膜141和第2多層膜145進(jìn)行寫(xiě)入的狀態(tài)(即電子被蓄積的狀態(tài))進(jìn)行擦除動(dòng)作的例子，但也可以從不進(jìn)行寫(xiě)入的狀態(tài)(即電子未被蓄積的狀態(tài))進(jìn)行該擦除動(dòng)作。即使在該場(chǎng)合，也是通過(guò)進(jìn)行擦除動(dòng)作，在第1多層膜141和第2多層膜145中殘留熱空穴，蓄積的電荷成為正電荷。
((寫(xiě)入動(dòng)作))在第1多層膜141的寫(xiě)入動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi100＝+Vgw100(例如，8V)。向第1擴(kuò)散區(qū)11上施加漏電壓VBh100＝+Vdw100(例如，5.5V)，向第2擴(kuò)散區(qū)12上施加源電壓VBi100＝0。由此，從源電極(第2擴(kuò)散區(qū)12)流向漏電極(第1擴(kuò)散區(qū)11)的電子在漏電極附近的電阻變化區(qū)(第3擴(kuò)散區(qū)113)被加速而產(chǎn)生熱電子。產(chǎn)生的熱電子被柵電壓VWi100＝+Vgw100引出而注入第1多層膜141的電荷蓄積層143。在此，由于在第1多層膜141的電荷蓄積層143中蓄積正電荷(空穴)，所以與第1多層膜41的電荷蓄積層43(參照?qǐng)D3)相比，熱電子容易注入。由此，向第1多層膜141的電荷蓄積層143有效寫(xiě)入信息“1”。另一方面，在第1多層膜141的寫(xiě)入動(dòng)作時(shí)，如果柵電壓VWi100＝0，熱電子就不會(huì)向第1多層膜141的電荷蓄積層143注入。由此，在第1多層膜141的電荷蓄積層143中不寫(xiě)入信息“1”(寫(xiě)入信息“0”)。
在第2多層膜145的寫(xiě)入動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi100＝+Vgw100(例如，8V)。向第1擴(kuò)散區(qū)11上施加源電壓VBh100＝0，向第2擴(kuò)散區(qū)12上施加漏電壓VBi100＝+Vdw100(例如，5.5V)。由此，從源電極(第1擴(kuò)散區(qū)11)流向漏電極(第2擴(kuò)散區(qū)12)的電子在漏電極附近的電阻變化區(qū)(第4擴(kuò)散區(qū)114)被加速而產(chǎn)生熱電子。產(chǎn)生的熱電子被柵電壓VWi100＝+Vgw100引出而注入第2多層膜145的電荷蓄積層147。在此，由于在第2多層膜145的電荷蓄積層147中蓄積正電荷(空穴)，所以與第2多層膜45的電荷蓄積層47(參照?qǐng)D3)相比，熱電子容易注入。由此，向第2多層膜145的電荷蓄積層147有效寫(xiě)入信息。另一方面，在第2多層膜145的寫(xiě)入動(dòng)作時(shí)，如果柵電壓VWi100＝0，熱電子就不會(huì)向第2多層膜145的電荷蓄積層147注入。由此，在第2多層膜145的電荷蓄積層147中不寫(xiě)入信息“1”(寫(xiě)入信息“0”)。
((擦除動(dòng)作與寫(xiě)入動(dòng)作的關(guān)系))在第1多層膜141的擦除動(dòng)作中，在第1多層膜141中以正電荷(熱空穴)為主體進(jìn)行蓄積。而在第1多層膜141的寫(xiě)入動(dòng)作中，在擦除動(dòng)作后即在第1多層膜141中以正電荷為主體進(jìn)行蓄積后，向第1多層膜141注入負(fù)電荷(熱電子)進(jìn)行寫(xiě)入。
即，在向第1多層膜141的電荷蓄積層143寫(xiě)入有信息“1”時(shí)，由于電荷蓄積層143的負(fù)電荷(電子)使得在第3擴(kuò)散區(qū)113中電流(電子)難以流動(dòng)，第3擴(kuò)散區(qū)113的電阻值提高。由此，如圖15所示，在讀出電流Ids在寫(xiě)入時(shí)間T1(例如，10μs)時(shí)成為I101(例如，5μA)。另一方面，在第1多層膜141的電荷蓄積層143中沒(méi)有寫(xiě)入信息“1”(寫(xiě)入有信息“0”)時(shí)，與不向第1多層膜41的電荷蓄積層43寫(xiě)入信息“1”(寫(xiě)入有信息“0”)的場(chǎng)合(參照?qǐng)D4)相比，由于電荷蓄積層143的正電荷(空穴)，使得第3擴(kuò)散區(qū)113中電流更加容易流動(dòng)，第3擴(kuò)散區(qū)113的電阻值更加降低。由此，如圖15所示，讀出電流Ids成為I100(例如，35μA，＞I0＝30μA，參照?qǐng)D4)。
因此，在不向第1多層膜141進(jìn)行寫(xiě)入時(shí)(寫(xiě)入有信息“0”時(shí))的讀出電流Ids＝I100(例如，35μA)和向第1多層膜141進(jìn)行寫(xiě)入時(shí)的讀出電流Ids＝I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，參照?qǐng)D4)大。由此，基于讀出電流Ids判斷信息“1”和“0”變得容易，判斷信息“1”和“0”的時(shí)間也可以縮短。
另外，在第2多層膜145的擦除動(dòng)作中，在第2多層膜145中以正電荷(熱空穴)為主體進(jìn)行蓄積。而在第2多層膜145的寫(xiě)入動(dòng)作中，在擦除動(dòng)作后即在第2多層膜145中以正電荷為主體進(jìn)行蓄積后，向第2多層膜145注入負(fù)電荷(熱電子)進(jìn)行寫(xiě)入。
即，在向第2多層膜145的電荷蓄積層147寫(xiě)入有信息“1”時(shí)，由于電荷蓄積層147的負(fù)電荷(電子)使得在第4擴(kuò)散區(qū)114中電流(電子)難以流動(dòng)，第4擴(kuò)散區(qū)114的電阻值提高。由此，如圖15所示，在讀出電流Ids在寫(xiě)入時(shí)間TI(例如，10μs)時(shí)成為I101(例如，5μA)。另一方面，在第2多層膜145的電荷蓄積層147中沒(méi)有寫(xiě)入信息“1”(寫(xiě)入有信息“0”)時(shí)，與不向第2多層膜45的電荷蓄積層47寫(xiě)入信息“1”(寫(xiě)入有信息“0”)的場(chǎng)合(參照?qǐng)D4)相比，由于電荷蓄積層147的正電荷(空穴)，使得第4擴(kuò)散區(qū)114中電流更加容易流動(dòng)，第4擴(kuò)散區(qū)114的電阻值更加降低。由此，如圖15所示，讀出電流Ids成為I100(例如，35μA，＞I0＝30μA，參照?qǐng)D4)。
因此，在不向第2多層膜145進(jìn)行寫(xiě)入時(shí)(寫(xiě)入有信息“0”時(shí))的讀出電流Ids＝I100(例如，35μA)和向第2多層膜145進(jìn)行寫(xiě)入時(shí)的讀出電流Ids＝I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，參照?qǐng)D4)大。由此，基于讀出電流Ids判斷信息“1”和“0”變得容易，判斷信息“1”和“0”的時(shí)間也可以縮短。
(與半導(dǎo)體存儲(chǔ)器件有關(guān)的特征)(1)在此，在第1多層膜141中，正電荷作為主體被蓄積。由此，不向第1多層膜141進(jìn)行寫(xiě)入時(shí)的讀出電流I100(例如，35μA)，比不向第1多層膜41進(jìn)行寫(xiě)入時(shí)的讀出電流I0(例如，30μA)大。而且，在第1多層膜141中，在正電荷作為主體被蓄積之后，負(fù)電荷作為主體被蓄積而進(jìn)行寫(xiě)入。由此，向第1多層膜141進(jìn)行寫(xiě)入時(shí)的讀出電流I101(例如，5μA)，比向第1多層膜41進(jìn)行寫(xiě)入時(shí)的讀出電流I1(例如，20μA)小。
這樣，不向第1多層膜141進(jìn)行寫(xiě)入時(shí)的讀出電流I100(例如，35μA)，比讀出電流I0(例如，30μA，參照?qǐng)D4)大；向第1多層膜141進(jìn)行寫(xiě)入時(shí)的讀出電流I101(例如，5μA)，比讀出電流I1(例如，20μA，參照?qǐng)D4)小。因此，不向第1多層膜141進(jìn)行寫(xiě)入時(shí)的讀出電流I100(例如，35μA)和向第1多層膜141進(jìn)行寫(xiě)入時(shí)的讀出電流I101(例如，5μA)的差ΔIds＝I100(例如，30μA)，比差ΔIds1(例如，10μA，參照?qǐng)D4)大。
另外，第2多層膜145的情況也與第1多層膜141相同。
(2)在此，以比中和量多的量向第1多層膜141注入正電荷(空穴)進(jìn)行擦除。由此，在擦除動(dòng)作后，剩余的正電荷(空穴)作為主體蓄積在第1多層膜141中。然后，在第1多層膜141中蓄積負(fù)電荷(熱電子)進(jìn)行寫(xiě)入。
這時(shí)，由于第1多層膜141的電荷蓄積層143中蓄積了正電荷(空穴)，與第1多層膜41的電荷蓄積層43(參照?qǐng)D3)相比，熱電子容易注入。由此，有效地向第1多層膜141的電荷蓄積層143寫(xiě)入信息“1”。
(3)在此，第1多層膜141的電荷蓄積層143蓄積正電荷(空穴)或負(fù)電荷(電子)。第1絕緣層142把半導(dǎo)體襯底10和電荷蓄積層143相絕緣。第2絕緣層144把其上層的膜和電荷蓄積層143相絕緣。由此，在進(jìn)行了擦除動(dòng)作后，成為以正電荷(空穴)為主體蓄積在電荷蓄積層143上。另外，在進(jìn)行了寫(xiě)入動(dòng)作后，成為負(fù)電荷(電子)保持在電荷蓄積層143上。
(4)在此，在第1多層膜141上主要是蓄積負(fù)電荷(電子)進(jìn)行寫(xiě)入。在第2多層膜145上也是主要蓄積負(fù)電荷(電子)進(jìn)行寫(xiě)入。由此，在第1多層膜141和第1多層膜145中每個(gè)單元寫(xiě)入二值信息。由此，降低每單位存儲(chǔ)容量的制造成本。
(5)在此，在進(jìn)行擦除時(shí)，第1電壓施加部160向柵電極31施加負(fù)電壓-Vge100(例如，-6V)作為柵電壓VWi100。在進(jìn)行擦除時(shí)，第2電壓施加部150，使源電極(第2擴(kuò)散區(qū)12)成為開(kāi)放狀態(tài)作為源電壓VBi100、…，向漏電極(第1擴(kuò)散區(qū)11)施加+Vde100(例如，5V)作為漏電壓VBh100。由此，在漏電極(第1擴(kuò)散區(qū)11)的端部產(chǎn)生帶間隧道電流，流過(guò)P阱區(qū)16，所以在P阱區(qū)16中產(chǎn)生熱空穴。與產(chǎn)生的熱空穴被柵電壓VWi1＝-Vge1引出的場(chǎng)合(參照?qǐng)D3)相比，更強(qiáng)地被柵電壓VWi100＝-Vge100引出，向第1多層膜141移動(dòng)。因此，向第1多層膜141注入正電荷(熱空穴)更容易。
(實(shí)施方式1的變形例)(A)第2電壓施加部150，在進(jìn)行擦除時(shí)，也可以不是使源電極(第2擴(kuò)散區(qū)12)成為開(kāi)放狀態(tài)作為源電壓VBi100、…，而是向源電極(第2擴(kuò)散區(qū)12)施加零電壓。
(B)第1多層膜141，也可以不是以保持負(fù)電荷(電子)的狀態(tài)作為寫(xiě)入了信息“1”的狀態(tài)，而是以保持負(fù)電荷(電子)的狀態(tài)作為寫(xiě)入了信息“0”的狀態(tài)。同樣地，第2多層膜145，也可以不是以保持負(fù)電荷(電子)的狀態(tài)作為寫(xiě)入了信息“1”的狀態(tài)，而是以保持負(fù)電荷(電子)的狀態(tài)作為寫(xiě)入了信息“0”的狀態(tài)。
(C)第3擴(kuò)散區(qū)113只要雜質(zhì)濃度比第1擴(kuò)散區(qū)11低即可，也可以不是n型而是p型。同樣地，第4擴(kuò)散區(qū)114只要雜質(zhì)濃度比第2擴(kuò)散區(qū)12低即可，也可以不是n型而是p型。
另外，各存儲(chǔ)單元1n、…也可以不是圖13和圖14所示的NMOS結(jié)構(gòu)，而是PMOS結(jié)構(gòu)。即，也可以是背柵15和P阱區(qū)16是n型，且第1擴(kuò)散區(qū)11、第2擴(kuò)散區(qū)12、第3擴(kuò)散區(qū)113和第4擴(kuò)散區(qū)114是p型。
(D)在第1多層膜141的擦除動(dòng)作中，熱空穴以比中和量多的量注入電荷蓄積層143，可以是一次動(dòng)作，還可以是多次動(dòng)作。例如，也可以在以中和量向電荷蓄積層143注入熱空穴后，向電荷蓄積層143繼續(xù)注入熱空穴。
<根據(jù)本發(fā)明的實(shí)施方式2的半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)和動(dòng)作>
圖16和圖17展示了根據(jù)本發(fā)明的實(shí)施方式2的半導(dǎo)體存儲(chǔ)器件的剖面圖。下面，以與作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件1不同的部分為中心進(jìn)行說(shuō)明，對(duì)與作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件1相同的構(gòu)成要素采用相同的附圖標(biāo)記，并省略說(shuō)明。
(半導(dǎo)體存儲(chǔ)器件的概略結(jié)構(gòu))半導(dǎo)體存儲(chǔ)器件200主要包括多個(gè)存儲(chǔ)單元200n、…；第1電壓施加部260以及第2電壓施加部250。
如后所述，各存儲(chǔ)單元200n、…的第1多層膜241和第2多層膜245的功能與作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件1的存儲(chǔ)單元1n、…不同。
第1電壓施加部260通過(guò)字線WLi、WLj、…與各存儲(chǔ)單元200n、…的柵電極31連接。由此，第1電壓施加部260可以向各存儲(chǔ)單元200n、…的柵電極31施加?xùn)烹妷篤Wi200、VWj200、…。
第2電壓施加部250通過(guò)位線BLh、BLi、BLj、BLk、…與各存儲(chǔ)單元200n、…的第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12連接。由此，第2電壓施加部250可以向各存儲(chǔ)單元200n、…的第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12中的一個(gè)施加源電壓VBh200、…，向另一個(gè)施加漏電壓VBi200、…。
(半導(dǎo)體存儲(chǔ)器件的概略動(dòng)作)各存儲(chǔ)單元200n、…通過(guò)字線WLi、…接收來(lái)自第1電壓施加部260的柵電壓VWi200、…的供給。在供給到柵電極31的柵電壓VWi200、…為H電平時(shí)，存儲(chǔ)單元200n、…成為溝道形成區(qū)17是ON狀態(tài)、可以在第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12之間流動(dòng)電流的狀態(tài)。而在供給到柵電極31的柵電壓VWi200、…為L(zhǎng)電平時(shí)，存儲(chǔ)單元200n、…成為溝道形成區(qū)17是OFF狀態(tài)、難以在第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12之間流動(dòng)電流的狀態(tài)。
另一方面，各存儲(chǔ)單元200n、…通過(guò)位線BLh、BLi、BLj、…接收來(lái)自第2電壓施加部250的源電壓VBh200、…和漏電壓VBi200、…的供給。
考慮通過(guò)位線BLh、…向存儲(chǔ)單元200n、…的第1擴(kuò)散區(qū)11施加源電壓VBh200、…，通過(guò)位線BLi、…向存儲(chǔ)單元200n的第2擴(kuò)散區(qū)12施加漏電壓VBi200、…的場(chǎng)合。如果源電壓VBh200、…比漏電壓VBi200、…大，則在柵電壓VWi200、…為H電平的溝道形成區(qū)17成為ON狀態(tài)的存儲(chǔ)單元200n、…中，從第1擴(kuò)散區(qū)11向第2擴(kuò)散區(qū)12流動(dòng)漏電流Ids。而如果源電壓VBh200、…比漏電壓VBi200、…小，則在柵電VWi200、…為H電平的溝道形成區(qū)17成為ON狀態(tài)的存儲(chǔ)單元200n、…中，從第2擴(kuò)散區(qū)12向第1擴(kuò)散區(qū)11流動(dòng)漏電流Ids。這樣，利用第1電壓施加部260和第2電壓施加部250通過(guò)字線WLi、…和位線BLi、…選擇的存儲(chǔ)單元200n、…進(jìn)行擦除、寫(xiě)入、讀出等的動(dòng)作。
另外，通過(guò)位線BLh、…向存儲(chǔ)單元200n、…的第1擴(kuò)散區(qū)11施加漏電壓VBh200、…，通過(guò)位線BLi、…向存儲(chǔ)單元200n、…的第2擴(kuò)散區(qū)12施加源電壓VBi200、…的場(chǎng)合也是同樣的。
(存儲(chǔ)單元的詳細(xì)結(jié)構(gòu))存儲(chǔ)單元200n具有第1多層膜241以取代第1多層膜41，具有第2多層膜245以取代第2多層膜45。
第1擴(kuò)散區(qū)11可以接受源電壓VBh200或漏電壓VBh200的供給。柵電極31可以接受柵電壓VWi200的供給。
在第1擴(kuò)散區(qū)11和柵絕緣膜32之間，第1多層膜241形成在半導(dǎo)體襯底10上。第1多層膜241主要包括第1絕緣層242、電荷蓄積層243和第2絕緣層244。第1絕緣層242把半導(dǎo)體襯底10和電荷蓄積層243相絕緣。電荷蓄積層243蓄積空穴和電子等的電荷。第2絕緣層244把其上層的膜和電荷蓄積層243相絕緣。即，通過(guò)把電荷蓄積層243夾在第1絕緣層242和第2絕緣層244之間，可以穩(wěn)定地保持空穴和電子等的電荷。第1絕緣層242和第2絕緣層244是以硅氧化物為主要成分的膜，電荷蓄積層243是以硅氮化物為主要成分的膜。
第2擴(kuò)散區(qū)12可以接受源電壓VBi200或漏電壓VBi200的供給。
在第2擴(kuò)散區(qū)12和柵絕緣膜32之間，第2多層膜245形成在半導(dǎo)體襯底10上。第2多層膜245主要包括第1絕緣層246、電荷蓄積層247和第2絕緣層248。第1絕緣層246把半導(dǎo)體襯底10和電荷蓄積層247相絕緣。電荷蓄積層247蓄積空穴和電子等的電荷。第2絕緣層248把其上層的膜和電荷蓄積層247相絕緣。即，通過(guò)把電荷蓄積層247夾在第1絕緣層246和第2絕緣層248之間，可以穩(wěn)定地保持空穴和電子等的電荷。第1絕緣層246和第2絕緣層248是以硅氧化物為主要成分的膜，電荷蓄積層247是以硅氮化物為主要成分的膜。
其它點(diǎn)與作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件1的存儲(chǔ)單元1n、…相同。
其它的存儲(chǔ)單元200o、…也與存儲(chǔ)單元200n相同。
(存儲(chǔ)單元的詳細(xì)動(dòng)作)一邊參照表3，一邊說(shuō)明存儲(chǔ)單元200n的動(dòng)作。其它的存儲(chǔ)單元200o、…也與存儲(chǔ)單元200n相同。


((擦除動(dòng)作))在第1多層膜241的擦除動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi200＝+Vge200(例如，1V)。在第1擴(kuò)散區(qū)11上施加零電壓作為源電壓VBh200，在第2擴(kuò)散區(qū)12上施加漏電壓VBi200＝+Vde200(例如，5V)。由此，在溝道形成區(qū)17中的靠近柵電極31的部分17a中形成溝道。然后從源電極(第1擴(kuò)散區(qū)11)向漏電極(第2擴(kuò)散區(qū)12)流動(dòng)的電子在溝道處產(chǎn)生熱空穴。產(chǎn)生的熱空穴，如單點(diǎn)劃線所示，與被柵電壓VWi1＝-Vge1引出的場(chǎng)合(參照?qǐng)D3)相比，被源電極和漏電極之間的電場(chǎng)更強(qiáng)地加速而以比中和量多的量向第1多層膜241的電荷蓄積層243注入。在此，中和量是抵消蓄積的電子的量。由此，被注入的熱空穴與在電荷蓄積層243中蓄積的電子相抵消后有殘留，在電荷蓄積層243中蓄積的電荷成為正電荷，在第1多層膜241的電荷蓄積層243中寫(xiě)入的信息“1”被擦除。
在第2多層膜245的擦除動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi200＝+Vge200(例如，1V)。在第1擴(kuò)散區(qū)11上施加漏電壓VBh200＝+Vde200(例如，5V)，在第2擴(kuò)散區(qū)12上施加源電壓VBi200＝0。由此，在溝道形成區(qū)17中的靠近柵電極31的部分17a中形成溝道。然后從源電極(第2擴(kuò)散區(qū)12)向漏電極(第1擴(kuò)散區(qū)11)流動(dòng)的電子在溝道處產(chǎn)生熱空穴。產(chǎn)生的熱空穴，如雙點(diǎn)劃線所示，與被柵電壓VWi1＝-Vge1引出的場(chǎng)合(參照?qǐng)D3)相比，被源電極和漏電極之間的電場(chǎng)更強(qiáng)地加速而以比中和量多的量向第2多層膜245的電荷蓄積層247注入。在此，中和量是抵消蓄積的電子的量。由此，被注入的熱空穴與在電荷蓄積層247中蓄積的電子相抵消后有殘留，在電荷蓄積層247中蓄積的電荷成為正電荷，在第2多層膜245的電荷蓄積層247中寫(xiě)入的信息“1”被擦除。
在此，展示了從向第1多層膜241和第2多層膜245進(jìn)行寫(xiě)入的狀態(tài)(即電子被蓄積的狀態(tài))進(jìn)行擦除動(dòng)作的例子，但也可以從不進(jìn)行寫(xiě)入的狀態(tài)(即電子未被蓄積的狀態(tài))進(jìn)行該擦除動(dòng)作。即使在該場(chǎng)合，也是通過(guò)進(jìn)行擦除動(dòng)作，在第1多層膜241和第2多層膜245中殘留熱空穴，蓄積的電荷成為正電荷。
((寫(xiě)入動(dòng)作))在第1多層膜241的寫(xiě)入動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi200＝+Vgw200(例如，8V)。向第1擴(kuò)散區(qū)11上施加源電壓VBh200＝0，向第2擴(kuò)散區(qū)12上施加漏電壓VBi200＝+Vdw200(例如，5.5V)。由此，從源電極(第1擴(kuò)散區(qū)11)流向漏電極(第2擴(kuò)散區(qū)12)的電子在漏電極附近的電阻變化區(qū)(第4擴(kuò)散區(qū)214)被加速而產(chǎn)生熱電子。產(chǎn)生的熱電子被柵電壓VWi200＝+Vgw200引出而注入第1多層膜241的電荷蓄積層243。在此，由于在第1多層膜241的電荷蓄積層243中蓄積正電荷(空穴)，所以與第1多層膜41的電荷蓄積層43(參照?qǐng)D3)相比，熱電子容易注入。由此，向第1多層膜241的電荷蓄積層243有效寫(xiě)入信息。另一方面，在第1多層膜241的寫(xiě)入動(dòng)作時(shí)，如果柵電壓VWi200＝0，熱電子就不會(huì)向第1多層膜241的電荷蓄積層243注入。由此，在第1多層膜241的電荷蓄積層243中不寫(xiě)入信息“1”(寫(xiě)入信息“0”)。
在第2多層膜245的寫(xiě)入動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi200＝+Vgw200(例如，8V)。向第1擴(kuò)散區(qū)11上施加漏電壓VBh200＝+Vdw200(例如，5.5V)，向第2擴(kuò)散區(qū)12上施加源電壓VBi200＝0。由此，從源電極(第2擴(kuò)散區(qū)12)流向漏電極(第1擴(kuò)散區(qū)11)的電子在漏電極附近的電阻變化區(qū)(第3擴(kuò)散區(qū)213)被加速而產(chǎn)生熱電子。產(chǎn)生的熱電子被柵電壓VWi200＝+Vgw200引出而注入第2多層膜245的電荷蓄積層247。在此，由于在第2多層膜245的電荷蓄積層247中蓄積正電荷(空穴)，所以與第2多層膜45的電荷蓄積層47(參照?qǐng)D3)相比，熱電子容易注入。由此，向第2多層膜245的電荷蓄積層247有效寫(xiě)入信息“1”。另一方面，在第2多層膜245的寫(xiě)入動(dòng)作時(shí)，如果柵電壓VWi200＝0，熱電子就不會(huì)向第2多層膜245的電荷蓄積層247注入。由此，在第2多層膜245的電荷蓄積層247中不寫(xiě)入信息“1”(寫(xiě)入信息“0”)。
((擦除動(dòng)作與寫(xiě)入動(dòng)作的關(guān)系))在第1多層膜241的擦除動(dòng)作中，在第1多層膜241中以正電荷(熱空穴)為主體進(jìn)行蓄積。而在第1多層膜241的寫(xiě)入動(dòng)作中，在擦除動(dòng)作后即在第1多層膜241中以正電荷為主體進(jìn)行蓄積后，向第1多層膜241注入負(fù)電荷(熱電子)進(jìn)行寫(xiě)入。
即，在向第1多層膜241的電荷蓄積層243寫(xiě)入有信息“1”時(shí)，由于電荷蓄積層243的負(fù)電荷(電子)使得在第3擴(kuò)散區(qū)213中電流(電子)難以流動(dòng)，第3擴(kuò)散區(qū)213的電阻值提高。由此，如圖15所示，在讀出電流Ids在寫(xiě)入時(shí)間T1(例如，10μs)時(shí)成為I101(例如，5μA)。另一方面，在第1多層膜241的電荷蓄積層243中沒(méi)有寫(xiě)入信息“1”(寫(xiě)入有信息“0”)時(shí)，與不向第1多層膜41的電荷蓄積層43寫(xiě)入信息“1”(寫(xiě)入有信息“0”)的場(chǎng)合(參照?qǐng)D4)相比，由于電荷蓄積層243的正電荷(空穴)，使得第3擴(kuò)散區(qū)213中電流更加容易流動(dòng)，第3擴(kuò)散區(qū)213的電阻值更加降低。由此，如圖15所示，讀出電流Ids成為I100(例如，35μA，＞I0＝30μA，參照?qǐng)D4)。
因此，在不向第1多層膜241進(jìn)行寫(xiě)入時(shí)(寫(xiě)入有信息“0”時(shí))的讀出電流Ids＝I100(例如，35μA)和向第1多層膜241進(jìn)行寫(xiě)入時(shí)的讀出電流Ids＝I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，參照?qǐng)D4)大。由此，基于讀出電流Ids判斷信息“1”和“0”變得容易，判斷信息“1”和“0”的時(shí)間也可以縮短。
另外，在第2多層膜245的擦除動(dòng)作中，在第2多層膜245中以正電荷(熱空穴)為主體進(jìn)行蓄積。而在第2多層膜245的寫(xiě)入動(dòng)作中，在擦除動(dòng)作后即在第2多層膜245中以正電荷為主體進(jìn)行蓄積后，向第2多層膜245注入負(fù)電荷(熱電子)進(jìn)行寫(xiě)入。
即，在向第2多層膜245的電荷蓄積層247寫(xiě)入有信息“1”時(shí)，由于電荷蓄積層247的負(fù)電荷(電子)使得在第4擴(kuò)散區(qū)214中電流(電子)難以流動(dòng)，第4擴(kuò)散區(qū)214的電阻值提高。由此，如圖15所示，在讀出電流Ids在寫(xiě)入時(shí)間T1(例如，10μs)時(shí)成為I101(例如，5μA)。另一方面，在第2多層膜245的電荷蓄積層247中沒(méi)有寫(xiě)入信息“1”(寫(xiě)入有信息“0”)時(shí)，與不向第2多層膜45的電荷蓄積層47寫(xiě)入信息“1”(寫(xiě)入有信息“0”)的場(chǎng)合(參照?qǐng)D4)相比，由于電荷蓄積層245的正電荷(空穴)，使得第4擴(kuò)散區(qū)214中電流更加容易流動(dòng)，第4擴(kuò)散區(qū)214的電阻值更加降低。由此，如圖15所示，讀出電流Ids成為I200(例如，35μA，＞I0＝30μA，參照?qǐng)D4)。
因此，在不向第2多層膜245進(jìn)行寫(xiě)入時(shí)(寫(xiě)入有信息“0”時(shí))的讀出電流Ids＝I100(例如，35μA)和向第2多層膜245進(jìn)行寫(xiě)入時(shí)的讀出電流Ids＝I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，參照?qǐng)D4)大。由此，基于讀出電流Ids判斷信息“1”和“0”變得容易，判斷信息“1”和“0”的時(shí)間也可以縮短。
(與半導(dǎo)體存儲(chǔ)器件有關(guān)的特征)(1)在此，在第1多層膜241中，正電荷作為主體被蓄積。由此，不向第1多層膜241進(jìn)行寫(xiě)入時(shí)的讀出電流I100(例如，35μA)，比不向第1多層膜41進(jìn)行寫(xiě)入時(shí)的讀出電流I0(例如，30μA)大。而且，在第1多層膜241中，在正電荷作為主體被蓄積之后，負(fù)電荷作為主體被蓄積而進(jìn)行寫(xiě)入。由此，向第1多層膜241進(jìn)行寫(xiě)入時(shí)的讀出電流I101(例如，5μA)，比向第1多層膜41進(jìn)行寫(xiě)入時(shí)的讀出電流I1(例如，20μA)小。
這樣，不向第1多層膜241進(jìn)行寫(xiě)入時(shí)的讀出電流I100(例如，35μA)，比讀出電流I0(例如，30μA，參照?qǐng)D4)大；向第1多層膜241進(jìn)行寫(xiě)入時(shí)的讀出電流I101(例如，5μA)，比讀出電流I1(例如，20μA，參照?qǐng)D4)小。因此，不向第1多層膜241進(jìn)行寫(xiě)入時(shí)的讀出電流I100(例如，35μA)和向第1多層膜241進(jìn)行寫(xiě)入時(shí)的讀出電流I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，參照?qǐng)D4)大。
另外，第2多層膜245的情況也與第1多層膜241相同。
(2)在此，以比中和量多的量向第1多層膜241注入正電荷(空穴)進(jìn)行擦除。由此，在擦除動(dòng)作后，剩余的正電荷(空穴)作為主體蓄積在第1多層膜241中。然后，在第1多層膜241中蓄積負(fù)電荷(熱電子)進(jìn)行寫(xiě)入。
這時(shí)，由于第1多層膜241的電荷蓄積層243中蓄積了正電荷(空穴)，與第1多層膜41的電荷蓄積層43(參照?qǐng)D3)相比，熱電子容易注入。由此，有效地向第1多層膜241的電荷蓄積層243寫(xiě)入信息“1”。
(3)在此，第1多層膜241的電荷蓄積層243蓄積正電荷(空穴)或負(fù)電荷(電子)。第1絕緣層242把半導(dǎo)體襯底10和電荷蓄積層243相絕緣。第2絕緣層244把其上層的膜和電荷蓄積層243相絕緣。由此，在進(jìn)行了擦除動(dòng)作后，成為以正電荷(空穴)為主體蓄積在電荷蓄積層243上。另外，在進(jìn)行了寫(xiě)入動(dòng)作后，成為負(fù)電荷(電子)保持在電荷蓄積層243上。
(4)在此，在第1多層膜241上主要是蓄積負(fù)電荷(電子)進(jìn)行寫(xiě)入。在第2多層膜245上也是主要蓄積負(fù)電荷(電子)進(jìn)行寫(xiě)入。由此，在第1多層膜241和第1多層膜245中每個(gè)單元分別寫(xiě)入二值信息。由此，降低每單位存儲(chǔ)容量的制造成本。
(5)在此，在第1多層膜241的擦除動(dòng)作中，第1電壓施加部260向柵電極31施加正電壓+Vge200(例如，1V)作為柵電壓VWi200。在第1多層膜241的擦除動(dòng)作中，第2電壓施加部250，向源電極(第1擴(kuò)散區(qū)11)施加零電壓作為源電壓VBi200、…，向漏電極(第2擴(kuò)散區(qū)12)施加+Vde200(例如，5V)作為漏電壓VBh200。由此，在溝道形成區(qū)17中的靠近柵電極31的部分17a中形成溝道。然后從源電極(第1擴(kuò)散區(qū)11)向漏電極(第2擴(kuò)散區(qū)12)流動(dòng)的電子在溝道處產(chǎn)生熱空穴。產(chǎn)生的熱空穴，與被柵電壓VWi1＝-Vge1引出的場(chǎng)合(參照?qǐng)D3)相比，被源電極和漏電極之間的電場(chǎng)更強(qiáng)地加速而向第1多層膜241移動(dòng)。因此，向第1多層膜241注入正電荷(熱空穴)更容易。
<根據(jù)本發(fā)明的實(shí)施方式3的半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)和動(dòng)作>
圖18和圖19展示了根據(jù)本發(fā)明的實(shí)施方式3的半導(dǎo)體存儲(chǔ)器件的剖面圖。下面，以與作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件1不同的部分為中心進(jìn)行說(shuō)明，對(duì)與作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件1相同的構(gòu)成要素采用相同的附圖標(biāo)記，并省略說(shuō)明。
(半導(dǎo)體存儲(chǔ)器件的概略結(jié)構(gòu))半導(dǎo)體存儲(chǔ)器件300主要包括多個(gè)存儲(chǔ)單元300n、…；第1電壓施加部360以及第2電壓施加部350。
如后所述，各存儲(chǔ)單元300n、…的第1多層膜341和第2多層膜345的功能與作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件1的存儲(chǔ)單元1n、…不同。
第1電壓施加部360通過(guò)字線WLi、WLj、…與各存儲(chǔ)單元300n、…的柵電極31連接。由此，第1電壓施加部360可以向各存儲(chǔ)單元300n、…的柵電極31施加?xùn)烹妷篤Wi300、VWj300、…。
第2電壓施加部350通過(guò)位線BLh、BLi、BLj、BLk、…與各存儲(chǔ)單元300n、…的第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12連接。由此，第2電壓施加部350可以向各存儲(chǔ)單元300n、…的第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12中的一個(gè)施加源電壓VBh300、…，向另一個(gè)施加漏電壓VBi300、…。
(半導(dǎo)體存儲(chǔ)器件的概略動(dòng)作)各存儲(chǔ)單元300n、…通過(guò)字線WLi、…接收來(lái)自第1電壓施加部360的柵電壓VWi300、…的供給。在供給到柵電極31的柵電壓VWi300、…為H電平時(shí)，存儲(chǔ)單元300n、…成為溝道形成區(qū)17是ON狀態(tài)、可以在第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12之間流動(dòng)電流的狀態(tài)。而在供給到柵電極31的柵電壓VWi300、…為L(zhǎng)電平時(shí)，存儲(chǔ)單元300n、…成為溝道形成區(qū)17是OFF狀態(tài)、難以在第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12之間流動(dòng)電流的狀態(tài)。
另一方面，各存儲(chǔ)單元300n、…通過(guò)位線BLh、BLi、BLj、…接收來(lái)自第2電壓施加部350的源電壓VBh300、…和漏電壓VBi300、…的供給。
考慮通過(guò)位線BLh、…向存儲(chǔ)單元300n、…的第1擴(kuò)散區(qū)11施加源電壓VBh300、…，通過(guò)位線BLi、…向存儲(chǔ)單元300n、…的第2擴(kuò)散區(qū)12施加漏電壓VBi300、…的場(chǎng)合。如果源電壓VBh300、…比漏電壓VBi300、…大，則在柵電壓VWi300、…為H電平的溝道形成區(qū)17成為ON狀態(tài)的存儲(chǔ)單元300n、…中，從第1擴(kuò)散區(qū)11向第2擴(kuò)散區(qū)12流動(dòng)漏電流Ids。而如果源電壓VBh300、…比漏電壓VBi300、…小，則在柵電壓VWi300、…為H電平的溝道形成區(qū)17成為ON狀態(tài)的存儲(chǔ)單元300n、…中，從第2擴(kuò)散區(qū)12向第1擴(kuò)散區(qū)11流動(dòng)漏電流Ids。這樣，利用第1電壓施加部360和第2電壓施加部350通過(guò)字線WLi、…和位線BLi、…選擇的存儲(chǔ)單元300n、…進(jìn)行擦除、寫(xiě)入、讀出等的動(dòng)作。
另外，通過(guò)位線BLh、…向存儲(chǔ)單元300n、…的第1擴(kuò)散區(qū)11施加漏電壓VBh300、…，通過(guò)位線BLi、…向存儲(chǔ)單元300n、…的第2擴(kuò)散區(qū)12施加源電壓VBi300、…的場(chǎng)合也是同樣的。
(存儲(chǔ)單元的詳細(xì)結(jié)構(gòu))存儲(chǔ)單元300n具有第1多層膜341以取代第1多層膜41，具有第2多層膜345以取代第2多層膜45。
第1擴(kuò)散區(qū)11可以接受源電壓VBh300或漏電壓VBh300的供給。柵電極31可以接受柵電壓VWi300的供給。
在第1擴(kuò)散區(qū)11和柵絕緣膜32之間，第1多層膜341形成在半導(dǎo)體襯底10上。第1多層膜341主要包括第1絕緣層342、電荷蓄積層343和第2絕緣層344。第1絕緣層342把半導(dǎo)體襯底10和電荷蓄積層343相絕緣。電荷蓄積層343蓄積空穴和電子等的電荷。第2絕緣層344把其上層的膜和電荷蓄積層343相絕緣。即，通過(guò)把電荷蓄積層343夾在第1絕緣層342和第2絕緣層344之間，可以穩(wěn)定地保持空穴和電子等的電荷。第1絕緣層342和第2絕緣層344是以硅氧化物為主要成分的膜，電荷蓄積層343是以硅氮化物為主要成分的膜。
第2擴(kuò)散區(qū)12可以接受源電壓VBi300或漏電壓VBi300的供給。
在第2擴(kuò)散區(qū)12和柵絕緣膜32之間，第2多層膜345形成在半導(dǎo)體襯底10上。第2多層膜345主要包括第1絕緣層346、電荷蓄積層347和第2絕緣層348。第1絕緣層346把半導(dǎo)體襯底10和電荷蓄積層347相絕緣。電荷蓄積層347蓄積空穴和電子等的電荷。第2絕緣層348把其上層的膜和電荷蓄積層347相絕緣。即，通過(guò)把電荷蓄積層347夾在第1絕緣層346和第2絕緣層348之間，可以穩(wěn)定地保持空穴和電子等的電荷。第1絕緣層346和第2絕緣層348是以硅氧化物為主要成分的膜，電荷蓄積層347是以硅氮化物為主要成分的膜。
其它點(diǎn)與作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件1的存儲(chǔ)單元1n、…相同。
其它的存儲(chǔ)單元3000、…也與存儲(chǔ)單元300n相同。
(存儲(chǔ)單元的詳細(xì)動(dòng)作)一邊參照表4，一邊說(shuō)明存儲(chǔ)單元300n的動(dòng)作。其它的存儲(chǔ)單元3000、…也與存儲(chǔ)單元300n相同。


((擦除動(dòng)作))在第1多層膜341的擦除動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi300＝0。在第1擴(kuò)散區(qū)11上施加漏電壓VBh300＝+Vde300(例如，5V)，在第2擴(kuò)散區(qū)12上施加源電壓VBi300＝-Vse300。由此，從源電極(第2擴(kuò)散區(qū)12)向P阱區(qū)16發(fā)射的電子一旦到達(dá)漏電極(第1擴(kuò)散區(qū)11)的耗盡層則被電場(chǎng)加速而產(chǎn)生熱空穴。產(chǎn)生的熱空穴，如單點(diǎn)劃線所示，與被柵電壓VWi1＝Vge1引出的場(chǎng)合(參照?qǐng)D3)相比，被柵電極31和漏電極之間的電場(chǎng)更強(qiáng)地加速而以比中和量多的量向第1多層膜341的電荷蓄積層343注入。在此，中和量是抵消蓄積的電子的量。由此，被注入的熱空穴與在電荷蓄積層343中蓄積的電子相抵消后有殘留，在電荷蓄積層343中蓄積的電荷成為正電荷，在第1多層膜341的電荷蓄積層343中寫(xiě)入的信息“1”被擦除。
在第2多層膜345的擦除動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi300＝0。在第1擴(kuò)散區(qū)11上施加源電壓VBh300＝-Vse300(例如，-1V)，在第2擴(kuò)散區(qū)12上施加漏電壓VBi300＝+Vde300(例如，5V)。由此，從源電極(第1擴(kuò)散區(qū)11)向P阱區(qū)16發(fā)射的電子一旦到達(dá)漏電極(第2擴(kuò)散區(qū)12)的耗盡層則被電場(chǎng)加速而產(chǎn)生熱空穴。產(chǎn)生的熱空穴，如雙點(diǎn)劃線所示，與被柵電壓VWi1＝-Vge1引出的場(chǎng)合(參照?qǐng)D3)相比，被柵電極31和漏電極之間的電場(chǎng)更強(qiáng)地加速而以比中和量多的量向第2多層膜345的電荷蓄積層347注入。在此，中和量是抵消蓄積的電子的量。由此，被注入的熱空穴與在電荷蓄積層347中蓄積的電子相抵消后有殘留，在電荷蓄積層347中蓄積的電荷成為正電荷，在第2多層膜345的電荷蓄積層347中寫(xiě)入的信息“1”被擦除。
在此，展示了從向第1多層膜341和第2多層膜345進(jìn)行寫(xiě)入的狀態(tài)(即電子被蓄積的狀態(tài))進(jìn)行擦除動(dòng)作的例子，但也可以從不進(jìn)行寫(xiě)入的狀態(tài)(即電子未被蓄積的狀態(tài))進(jìn)行該擦除動(dòng)作。即使在該場(chǎng)合，也是通過(guò)進(jìn)行擦除動(dòng)作，在第1多層膜341和第2多層膜345中殘留熱空穴，蓄積的電荷成為正電荷。
((寫(xiě)入動(dòng)作))在第1多層膜341的寫(xiě)入動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi300＝+Vgw300(例如，8V)。向第1擴(kuò)散區(qū)11上施加漏電壓VBh300＝+Vdw300(例如，5.5V)，向第2擴(kuò)散區(qū)12上施加源電壓VBi300＝0。由此，從源電極(第2擴(kuò)散區(qū)12)流向漏電極(第1擴(kuò)散區(qū)11)的電子在漏電極附近的電阻變化區(qū)(第3擴(kuò)散區(qū)313)被加速而產(chǎn)生熱電子。產(chǎn)生的熱電子被柵電壓VWi300＝+Vgw300引出而注入第1多層膜341的電荷蓄積層343。在此，由于在第1多層膜341的電荷蓄積層343中蓄積正電荷(空穴)，所以與第1多層膜41的電荷蓄積層43(參照?qǐng)D3)相比，熱電子容易注入。由此，向第1多層膜341的電荷蓄積層343有效寫(xiě)入信息“1”。另一方面，在第1多層膜341的寫(xiě)入動(dòng)作時(shí)，如果柵電壓VWi300＝0，熱電子就不會(huì)向第1多層膜341的電荷蓄積層343注入。由此，在第1多層膜341的電荷蓄積層343中不寫(xiě)入信息“1”(寫(xiě)入信息“0”)。
在第2多層膜345的寫(xiě)入動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi300＝+Vgw300(例如，8V)。向第1擴(kuò)散區(qū)11上施加源電壓VBh300＝0，向第2擴(kuò)散區(qū)12上施加漏電壓VBi300＝+Vdw300(例如，5.5V)。由此，從源電極(第1擴(kuò)散區(qū)11)流向漏電極(第2擴(kuò)散區(qū)12)的電子在漏電極附近的電阻變化區(qū)(第4擴(kuò)散區(qū)314)被加速而產(chǎn)生熱電子。產(chǎn)生的熱電子被柵電壓VWi300＝+Vgw300引出而注入第2多層膜345的電荷蓄積層347。在此，由于在第2多層膜345的電荷蓄積層347中蓄積正電荷(空穴)，所以與第2多層膜45的電荷蓄積層47(參照?qǐng)D3)相比，熱電子容易注入。由此，向第2多層膜345的電荷蓄積層347有效寫(xiě)入信息。另一方面，在第2多層膜345的寫(xiě)入動(dòng)作時(shí)，如果柵電壓VWi300＝0，熱電子就不會(huì)向第2多層膜345的電荷蓄積層347注入。由此，在第2多層膜345的電荷蓄積層347中不寫(xiě)入信息“1”(寫(xiě)入信息“0”)。
((擦除動(dòng)作與寫(xiě)入動(dòng)作的關(guān)系))在第1多層膜341的擦除動(dòng)作中，在第1多層膜341中以正電荷(熱空穴)為主體進(jìn)行蓄積。而在第1多層膜341的寫(xiě)入動(dòng)作中，在擦除動(dòng)作后即在第1多層膜341中以正電荷為主體進(jìn)行蓄積后，向第1多層膜341注入負(fù)電荷(熱電子)進(jìn)行寫(xiě)入。
即，在向第1多層膜341的電荷蓄積層343寫(xiě)入有信息“1”時(shí)，由于電荷蓄積層343的負(fù)電荷(電子)使得在第3擴(kuò)散區(qū)313中電流(電子)難以流動(dòng)，第3擴(kuò)散區(qū)313的電阻值提高。由此，如圖15所示，在讀出電流Ids在寫(xiě)入時(shí)間T1(例如，10μs)時(shí)成為I101(例如，5μA)。另一方面，在第1多層膜341的電荷蓄積層343中沒(méi)有寫(xiě)入信息“1”(寫(xiě)入有信息“0”)時(shí)，與不向第1多層膜41的電荷蓄積層43寫(xiě)入信息“1”(寫(xiě)入有信息“0”)的場(chǎng)合(參照?qǐng)D4)相比，由于電荷蓄積層343的正電荷(空穴)，使得第3擴(kuò)散區(qū)313中電流更加容易流動(dòng)，第3擴(kuò)散區(qū)313的電阻值更加降低。由此，如圖15所示，讀出電流Ids成為I100(例如，35μA，＞I0＝30μA，參照?qǐng)D4)。
因此，在不向第1多層膜341進(jìn)行寫(xiě)入時(shí)(寫(xiě)入有信息“0”時(shí))的讀出電流Ids＝I100(例如，35μA)和向第1多層膜341進(jìn)行寫(xiě)入時(shí)的讀出電流Ids＝I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，參照?qǐng)D4)大。由此，基于讀出電流Ids判斷信息“1”和“0”變得容易，判斷信息“1”和“0”的時(shí)間也可以縮短。
另外，在第2多層膜345的擦除動(dòng)作中，在第2多層膜345中以正電荷(熱空穴)為主體進(jìn)行蓄積。而在第2多層膜345的寫(xiě)入動(dòng)作中，在擦除動(dòng)作后即在第2多層膜345中以正電荷為主體進(jìn)行蓄積后，向第2多層膜345注入負(fù)電荷(熱電子)進(jìn)行寫(xiě)入。
即，在向第2多層膜345的電荷蓄積層347寫(xiě)入有信息“1”時(shí)，由于電荷蓄積層347的負(fù)電荷(電子)使得在第4擴(kuò)散區(qū)314中電流(電子)難以流動(dòng)，第4擴(kuò)散區(qū)314的電阻值提高。由此，如圖15所示，在讀出電流Ids在寫(xiě)入時(shí)間T1(例如，10μs)時(shí)成為I101(例如，5μA)。另一方面，在第2多層膜345的電荷蓄積層347中沒(méi)有寫(xiě)入信息“1”(寫(xiě)入有信息“0”)時(shí)，與不向第2多層膜45的電荷蓄積層47中寫(xiě)入信息“1”(寫(xiě)入有信息“0”)的場(chǎng)合(參照?qǐng)D4)相比，由于電荷蓄積層347的正電荷(空穴)，使得第4擴(kuò)散區(qū)314中電流更加容易流動(dòng)，第4擴(kuò)散區(qū)314的電阻值更加降低。由此，如圖15所示，讀出電流Ids成為I100(例如，35μA，＞I0＝30μA，參照?qǐng)D4)。
因此，在不向第2多層膜345進(jìn)行寫(xiě)入時(shí)(寫(xiě)入有信息“0”時(shí))的讀出電流Ids＝I100(例如，35μA)和向第2多層膜345進(jìn)行寫(xiě)入時(shí)的讀出電流Ids＝I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，參照?qǐng)D4)大。由此，基于讀出電流Ids判斷信息“1”和“0”變得容易，判斷信息“1”和“0”的時(shí)間也可以縮短。
(與半導(dǎo)體存儲(chǔ)器件有關(guān)的特征)(1)在此，在第1多層膜341中，正電荷(空穴)作為主體被蓄積。由此，不向第1多層膜341進(jìn)行寫(xiě)入時(shí)的讀出電流I100(例如，35μA)，比不向第1多層膜41進(jìn)行寫(xiě)入時(shí)的讀出電流I0(例如，30μA)大。而且，在第1多層膜341中，在正電荷(空穴)作為主體被蓄積之后，負(fù)電荷(電子)作為主體被蓄積而進(jìn)行寫(xiě)入。由此，向第1多層膜341進(jìn)行寫(xiě)入時(shí)的讀出電流I101(例如，5μA)，比向第1多層膜41進(jìn)行寫(xiě)入時(shí)的讀出電流I1(例如，20μA)小。
這樣，不向第1多層膜341進(jìn)行寫(xiě)入時(shí)的讀出電流I100(例如，35μA)，比讀出電流I0(例如，30μA，參照?qǐng)D4)大；向第1多層膜341進(jìn)行寫(xiě)入時(shí)的讀出電流I101(例如，5μA)，比讀出電流I1(例如，20μA，參照?qǐng)D4)小。因此，不向第1多層膜341進(jìn)行寫(xiě)入時(shí)的讀出電流I100(例如，35μA)和向第1多層膜341進(jìn)行寫(xiě)入時(shí)的讀出電流I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，參照?qǐng)D4)大。
另外，第2多層膜345的情況也與第1多層膜341相同。
(2)在此，以比中和量多的量向第1多層膜341注入正電荷(空穴)進(jìn)行擦除。由此，在擦除動(dòng)作后，剩余的正電荷(空穴)作為主體蓄積在第1多層膜341中。然后，在第1多層膜341中蓄積負(fù)電荷(熱電子)進(jìn)行寫(xiě)入。
這時(shí)，由于第1多層膜341的電荷蓄積層343中蓄積了正電荷(空穴)，與第1多層膜41的電荷蓄積層43(參照?qǐng)D3)相比，熱電子容易注入。由此，有效地向第1多層膜341的電荷蓄積層343寫(xiě)入信息“1”。
(3)在此，第1多層膜341的電荷蓄積層343蓄積正電荷(空穴)或負(fù)電荷(電子)。第1絕緣層342把半導(dǎo)體襯底10和電荷蓄積層343相絕緣。第2絕緣層344把其上層的膜和電荷蓄積層343相絕緣。由此，在進(jìn)行了擦除動(dòng)作后，成為以正電荷(空穴)為主體蓄積在電荷蓄積層343上。另外，在進(jìn)行了寫(xiě)入動(dòng)作后，成為負(fù)電荷(電子)保持在電荷蓄積層343上。
(4)在此，在第1多層膜341上主要是蓄積負(fù)電荷(電子)進(jìn)行寫(xiě)入。在第2多層膜345上也是主要蓄積負(fù)電荷(電子)進(jìn)行寫(xiě)入。由此，在第1多層膜341和第1多層膜345中每個(gè)單元寫(xiě)入二值信息。由此，降低每單位存儲(chǔ)容量的制造成本。
(5)在此，在第1多層膜341的擦除動(dòng)作中，第1電壓施加部360向柵電極31施加零電壓作為柵電壓VWi300。在第1多層膜341的擦除動(dòng)作中，第2電壓施加部350，向源電極(第2擴(kuò)散區(qū)12)施加-Vse300(例如，-1V)作為源電壓VBi300、…，向漏電極(第1擴(kuò)散區(qū)11)施加+Vde300(例如，5V)作為漏電壓VBh300。由此，從源電極(第2擴(kuò)散區(qū)12)向P阱區(qū)16發(fā)射的電子一旦到達(dá)漏電極(第1擴(kuò)散區(qū)11)的耗盡層則被電場(chǎng)加速而產(chǎn)生熱空穴。產(chǎn)生的熱空穴，與被柵電壓VWi1＝-Vge1引出的場(chǎng)合(參照?qǐng)D3)相比，被柵電極31和漏電極之間的電場(chǎng)更強(qiáng)地加速而向第1多層膜341移動(dòng)。因此，向第1多層膜341注入正電荷(熱空穴)更容易。
<根據(jù)本發(fā)明的實(shí)施方式4半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)和動(dòng)作>
圖20和圖21展示了根據(jù)本發(fā)明的實(shí)施方式4的半導(dǎo)體存儲(chǔ)器件的剖面圖。下面，以與作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件1不同的部分為中心進(jìn)行說(shuō)明，對(duì)與作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件1相同的構(gòu)成要素采用相同的附圖標(biāo)記，并省略說(shuō)明。
(半導(dǎo)體存儲(chǔ)器件的概略結(jié)構(gòu))半導(dǎo)體存儲(chǔ)器件400主要包括多個(gè)存儲(chǔ)單元400n、…；第1電壓施加部460以及第2電壓施加部450。
如后所述，各存儲(chǔ)單元400n…的第1多層膜441和第2多層膜445的功能與作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件1的存儲(chǔ)單元1n、…不同。
第1電壓施加部460通過(guò)字線WLi、WLj、…與各存儲(chǔ)單元400n、…的柵電極31連接。由此，第1電壓施加部460可以向各存儲(chǔ)單元400n、…的柵電極31施加?xùn)烹妷篤Wi400、VWj400、…。在此，柵電壓Vwi400、…是為了使溝道形成區(qū)17成為ON/OFF狀態(tài)所需的充分的電壓。
第2電壓施加部450通過(guò)位線BLh、BLi、BLj、BLk、…與各存儲(chǔ)單元400n、…的第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12連接。由此，第2電壓施加部450可以向各存儲(chǔ)單元400n、…的第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12中的一個(gè)施加源電壓VBh400、…，向另一個(gè)施加漏電壓VBi400、…。在此，源電壓VBh400、…和漏電壓VBi400、…是為了對(duì)各存儲(chǔ)單元400n、…進(jìn)行擦除、寫(xiě)入和讀出等動(dòng)作所需的充分的電壓。
(半導(dǎo)體存儲(chǔ)器件的概略動(dòng)作)各存儲(chǔ)單元400n、…通過(guò)字線WLi接收來(lái)自第1電壓施加部160的柵電壓VWi400、…的供給。在供給到柵電極31的柵電壓VWi400、…為H電平時(shí)，存儲(chǔ)單元400n、…成為溝道形成區(qū)17是ON狀態(tài)、可以在第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12之間流動(dòng)電流的狀態(tài)。而在供給到柵電極31的柵電壓VWi400、…為L(zhǎng)電平時(shí)，存儲(chǔ)單元400n、…成為溝道形成區(qū)17是OFF狀態(tài)、難以在第1擴(kuò)散區(qū)11和第2擴(kuò)散區(qū)12之間流動(dòng)電流的狀態(tài)。
另一方面，各存儲(chǔ)單元400n、…通過(guò)位線BLh、BLi、BLj、…接收來(lái)自第2電壓施加部450的源電壓VBh400、…和漏電壓VBi400、…的供給。
考慮通過(guò)位線BLh、…向存儲(chǔ)單元400n、…的第1擴(kuò)散區(qū)11施加源電壓VBh400、…，通過(guò)位線BLi、…向存儲(chǔ)單元400n的第2擴(kuò)散區(qū)12施加漏電壓VBi400、…的場(chǎng)合。如果源電壓VBh400、…比漏電壓VBi400、…大，則在柵電壓VWi400、…為H電平的溝道形成區(qū)17成為ON狀態(tài)的存儲(chǔ)單元400n、…中，從第1擴(kuò)散區(qū)11向第2擴(kuò)散區(qū)12流動(dòng)漏電流Ids。而如果源電壓VBh400、…比漏電壓VBi400、…小，則在柵電壓VWi400、…為H電平的溝道形成區(qū)17成為ON狀態(tài)的存儲(chǔ)單元400n、…中，從第2擴(kuò)散區(qū)12向第1擴(kuò)散區(qū)11流動(dòng)漏電流Ids。這樣，利用第1電壓施加部460和第2電壓施加部450通過(guò)字線WLi、…和位線BLi、…選擇的存儲(chǔ)單元400n、…進(jìn)行擦除、寫(xiě)入、讀出等的動(dòng)作。
另外，通過(guò)位線BLh、…向存儲(chǔ)單元400n、…的第1擴(kuò)散區(qū)11施加漏電壓VBh400、…，通過(guò)位線BLi、…向存儲(chǔ)單元400n、…的第2擴(kuò)散區(qū)12施加源電壓VBi400、…的場(chǎng)合也是同樣的。
(存儲(chǔ)單元的詳細(xì)結(jié)構(gòu))存儲(chǔ)單元400n具有第1多層膜441以取代第1多層膜41，具有第2多層膜445以取代第2多層膜45。
第1擴(kuò)散區(qū)11可以接受源電壓VBh400、VBi400或漏電壓VBi400、VBh400的供給。柵電極31可以接受柵電壓VWi400的供給。
在第1擴(kuò)散區(qū)11和柵絕緣膜32之間，第1多層膜441形成在半導(dǎo)體襯底10上。第1多層膜441主要包括第1絕緣層442、電荷蓄積層443和第2絕緣層444。第1絕緣層442把半導(dǎo)體襯底10和電荷蓄積層443相絕緣。電荷蓄積層443蓄積空穴和電子等的電荷。第2絕緣層444把其上層的膜和電荷蓄積層443相絕緣。即，通過(guò)把電荷蓄積層443夾在第1絕緣層442和第2絕緣層444之間，可以穩(wěn)定地保持空穴和電子等的電荷。第1絕緣層442和第2絕緣層444是以硅氧化物為主要成分的膜，電荷蓄積層443是以硅氮化物為主要成分的膜。
第2擴(kuò)散區(qū)12可以接受源電壓VBh400、VBi400或漏電壓VBi400、VBh400的供給。
在第2擴(kuò)散區(qū)12和柵絕緣膜32之間，第2多層膜445形成在半導(dǎo)體襯底10上。第2多層膜445主要包括第1絕緣層446、電荷蓄積層447和第2絕緣層448。第1絕緣層446把半導(dǎo)體襯底10和電荷蓄積層447相絕緣。電荷蓄積層447蓄積空穴和電子等的電荷。第2絕緣層448把其上層的膜和電荷蓄積層447相絕緣。即，通過(guò)把電荷蓄積層447夾在第1絕緣層446和第2絕緣層448之間，可以穩(wěn)定地保持空穴和電子等的電荷。第1絕緣層446和第2絕緣層448是以硅氧化物為主要成分的膜，電荷蓄積層447是以硅氮化物為主要成分的膜。
其它點(diǎn)與作為本發(fā)明的前提的半導(dǎo)體存儲(chǔ)器件1的存儲(chǔ)單元1n、…相同。
其它的存儲(chǔ)單元400o、…也與存儲(chǔ)單元400n相同。
(存儲(chǔ)單元的詳細(xì)動(dòng)作)一邊參照表5，一邊說(shuō)明存儲(chǔ)單元400n的動(dòng)作。其它的存儲(chǔ)單元400o、…也與存儲(chǔ)單元400n相同。


((擦除動(dòng)作))在第1多層膜441的擦除動(dòng)作和第2多層膜445的擦除動(dòng)作同時(shí)進(jìn)行這一點(diǎn)上，與作為本發(fā)明的前提的存儲(chǔ)單元1n的動(dòng)作不同。
在第1多層膜441和第2多層膜445的擦除動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi400＝-Vge400(例如，-6V)。向第1擴(kuò)散區(qū)11上施加漏電壓VBh400＝+Vde400(例如，5V)，向第2擴(kuò)散區(qū)12上施加源電壓VBi400＝+Vse400(例如，5V)。由此，由于在柵電極31和漏電極(第1擴(kuò)散區(qū)11)之間產(chǎn)生高電場(chǎng)，在漏電極(第1擴(kuò)散區(qū)11)的端部能帶深深彎曲而產(chǎn)生帶間隧道電流。另外，由于在柵電極31和源電極(第2擴(kuò)散區(qū)12)之間也產(chǎn)生高電場(chǎng)，在源電極(第2擴(kuò)散區(qū)12)的端部能帶深深彎曲而產(chǎn)生帶間隧道電流。這些帶間隧道電流以朝向保持在接地電平的電位的背柵15流動(dòng)的方式流過(guò)P阱區(qū)16，并產(chǎn)生熱空穴。產(chǎn)生的熱空穴，如單點(diǎn)劃線所示，與被柵電壓VWi1＝-Vge1引出的場(chǎng)合(參照?qǐng)D3)相比，被柵電壓VWi400＝-Vge400有力地引出而以比中和量多的量向第1多層膜441的電荷蓄積層443和第2多層膜445的電荷蓄積層447注入。在此，中和量是抵消蓄積的電子的量。由此，被注入的熱空穴與在電荷蓄積層443和電荷蓄積層447中蓄積的電子相抵消后有殘留，在電荷蓄積層443和電荷蓄積層447中蓄積的電荷成為正電荷，在第1多層膜441的電荷蓄積層443中寫(xiě)入的信息“1”被擦除的同時(shí)，在第2多層膜445的電荷蓄積層447中寫(xiě)入的信息“1”被擦除。
在此，展示了從向第1多層膜441和第2多層膜445進(jìn)行寫(xiě)入的狀態(tài)(即電子被蓄積的狀態(tài))進(jìn)行擦除動(dòng)作的例子，但也可以從不進(jìn)行寫(xiě)入的狀態(tài)(即電子未被蓄積的狀態(tài))進(jìn)行該擦除動(dòng)作。即使在該場(chǎng)合，也是通過(guò)進(jìn)行擦除動(dòng)作，在第1多層膜441和第2多層膜445中殘留熱空穴，蓄積的電荷成為正電荷。
((寫(xiě)入動(dòng)作))在第1多層膜441的寫(xiě)入動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi400＝+Vgw400(例如，8V)。向第1擴(kuò)散區(qū)11上施加漏電壓VBh400＝+Vdw400(例如，5.5V)，向第2擴(kuò)散區(qū)12上施加源電壓VBi400＝0。由此，從源電極(第2擴(kuò)散區(qū)12)流向漏電極(第1擴(kuò)散區(qū)11)的電子在漏電極附近的電阻變化區(qū)(第3擴(kuò)散區(qū)413)被加速而產(chǎn)生熱電子。產(chǎn)生的熱電子被柵電壓VWi400＝+Vgw400引出而注入第1多層膜441的電荷蓄積層443。在此，由于在第1多層膜441的電荷蓄積層443中蓄積正電荷(空穴)，所以與第1多層膜41的電荷蓄積層43(參照?qǐng)D3)相比，熱電子容易注入。由此，向第1多層膜441的電荷蓄積層443有效寫(xiě)入信息“1”。另一方面，在第1多層膜441的寫(xiě)入動(dòng)作時(shí)，如果柵電壓VWi400＝0，熱電子就不會(huì)向第1多層膜441的電荷蓄積層443注入。由此，在第1多層膜441的電荷蓄積層443中不寫(xiě)入信息“1”(寫(xiě)入信息“0”)。
在第2多層膜445的寫(xiě)入動(dòng)作中，通過(guò)字線WLi向柵電極31施加?xùn)烹妷篤Wi400＝+Vgw400(例如，8V)。向第1擴(kuò)散區(qū)11上施加源電壓VBh400＝0，向第2擴(kuò)散區(qū)12上施加漏電壓VBi400＝+Vdw400(例如，5.5V)。由此，從源電極(第1擴(kuò)散區(qū)11)流向漏電極(第2擴(kuò)散區(qū)12)的電子在漏電極附近的電阻變化區(qū)(第4擴(kuò)散區(qū)414)被加速而產(chǎn)生熱電子。產(chǎn)生的熱電子被柵電壓VWi400＝+Vgw400引出而注入第2多層膜445的電荷蓄積層447。在此，由于在第2多層膜445的電荷蓄積層447中蓄積正電荷(空穴)，所以與第2多層膜45的電荷蓄積層47(參照?qǐng)D3)相比，熱電子容易注入。由此，向第2多層膜445的電荷蓄積層447有效寫(xiě)入信息。另一方面，在第2多層膜445的寫(xiě)入動(dòng)作時(shí)，如果柵電壓VWi400＝0，熱電子就不會(huì)向第2多層膜445的電荷蓄積層447注入。由此，在第2多層膜445的電荷蓄積層447中不寫(xiě)入信息“1”(寫(xiě)入信息“0”)。
((擦除動(dòng)作與寫(xiě)入動(dòng)作的關(guān)系))在第1多層膜441的擦除動(dòng)作中，在第1多層膜441中以正電荷(熱空穴)為主體進(jìn)行蓄積。而在第1多層膜441的寫(xiě)入動(dòng)作中，在擦除動(dòng)作后即在第1多層膜441中以正電荷為主體進(jìn)行蓄積后，向第1多層膜441注入負(fù)電荷(熱電子)進(jìn)行寫(xiě)入。
即，在向第1多層膜441的電荷蓄積層443寫(xiě)入有信息“1”時(shí)，由于電荷蓄積層443的負(fù)電荷(電子)使得在第3擴(kuò)散區(qū)413中電流(電子)難以流動(dòng)，第3擴(kuò)散區(qū)413的電阻值提高。由此，如圖15所示，在讀出電流Ids在寫(xiě)入時(shí)間T1(例如，10μs)時(shí)成為I101(例如，5μA)。另一方面，在第1多層膜441的電荷蓄積層443中沒(méi)有寫(xiě)入信息“1”(寫(xiě)入有信息“0”)時(shí)，與不向第1多層膜41的電荷蓄積層43寫(xiě)入信息“1”(寫(xiě)入有信息“0”)的場(chǎng)合(參照?qǐng)D4)相比，由于電荷蓄積層443的正電荷(空穴)，使得第3擴(kuò)散區(qū)413中電流更加容易流動(dòng)，第3擴(kuò)散區(qū)413的電阻值更加降低。由此，如圖15所示，讀出電流Ids成為I100(例如，35μA，＞I0＝30μA，參照?qǐng)D4)。
因此，在不向第1多層膜441進(jìn)行寫(xiě)入時(shí)(寫(xiě)入有信息“0”時(shí))的讀出電流Ids＝I100(例如，35μA)和向第1多層膜441進(jìn)行寫(xiě)入時(shí)的讀出電流Ids＝I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，參照?qǐng)D4)大。由此，基于讀出電流Ids判斷信息“1”和“0”變得容易，判斷信息“1”和“0”的時(shí)間也可以縮短。
另外，在第2多層膜445的擦除動(dòng)作中，在第2多層膜445中以正電荷(熱空穴)為主體進(jìn)行蓄積。而在第2多層膜445的寫(xiě)入動(dòng)作中，在擦除動(dòng)作后即在第2多層膜445中以正電荷為主體進(jìn)行蓄積后，向第2多層膜445注入負(fù)電荷(熱電子)進(jìn)行寫(xiě)入。
即，在向第2多層膜445的電荷蓄積層447寫(xiě)入有信息“1”時(shí)，由于電荷蓄積層447的負(fù)電荷(電子)使得在第4擴(kuò)散區(qū)414中電流(電子)難以流動(dòng)，第4擴(kuò)散區(qū)414的電阻值提高。由此，如圖15所示，在讀出電流Ids在寫(xiě)入時(shí)間T1(例如，10μs)時(shí)成為I101(例如，5μA)。另一方面，在第2多層膜445的電荷蓄積層447中沒(méi)有寫(xiě)入信息“1”(寫(xiě)入有信息“0”)時(shí)，與不向第2多層膜45的電荷蓄積層47寫(xiě)入信息“1”(寫(xiě)入有信息“0”)的場(chǎng)合(參照?qǐng)D4)相比，由于電荷蓄積層447的正電荷(空穴)，使得第4擴(kuò)散區(qū)414中電流更加容易流動(dòng)，第4擴(kuò)散區(qū)414的電阻值更加降低。由此，如圖15所示，讀出電流Ids成為I100(例如，35μA，＞I0＝30μA，參照?qǐng)D4)。
因此，在不向第2多層膜445進(jìn)行寫(xiě)入時(shí)(寫(xiě)入有信息“0”時(shí))的讀出電流Ids＝I100(例如，35μA)和向第2多層膜445進(jìn)行寫(xiě)入時(shí)的讀出電流Ids＝I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，參照?qǐng)D4)大。由此，基于讀出電流Ids判斷信息“1”和“0”變得容易，判斷信息“1”和“0”的時(shí)間也可以縮短。
(與半導(dǎo)體存儲(chǔ)器件有關(guān)的特征)(1)在此，在第1多層膜441中，正電荷(空穴)作為主體被蓄積。由此，不向第1多層膜441進(jìn)行寫(xiě)入時(shí)的讀出電流I100(例如，35μA)，比不向第1多層膜41進(jìn)行寫(xiě)入時(shí)的讀出電流I0(例如，30μA)大。而且，在第1多層膜441中，在正電荷(空穴)作為主體被蓄積之后，負(fù)電荷(電子)作為主體被蓄積而進(jìn)行寫(xiě)入。由此，向第1多層膜441進(jìn)行寫(xiě)入時(shí)的讀出電流I101(例如，5μA)，比向第1多層膜41進(jìn)行寫(xiě)入時(shí)的讀出電流I1(例如，20μA)小。
這樣，不向第1多層膜441進(jìn)行寫(xiě)入時(shí)的讀出電流I100(例如，35μA)，比讀出電流I0(例如，30μA，參照?qǐng)D4)大；向第1多層膜441進(jìn)行寫(xiě)入時(shí)的讀出電流I101(例如，5μA)，比讀出電流I1(例如，20μA，參照?qǐng)D4)小。因此，不向第1多層膜441進(jìn)行寫(xiě)入時(shí)的讀出電流I100(例如，35μA)和向第1多層膜441進(jìn)行寫(xiě)入時(shí)的讀出電流I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，參照?qǐng)D4)大。
另外，第2多層膜445的情況也與第1多層膜441相同。
(2)在此，以比中和量多的量向第1多層膜441注入正電荷(空穴)進(jìn)行擦除。由此，在擦除動(dòng)作后，剩余的正電荷(空穴)作為主體蓄積在第1多層膜441中。然后，在第1多層膜441中蓄積負(fù)電荷(熱電子)進(jìn)行寫(xiě)入。
這時(shí)，由于第1多層膜441的電荷蓄積層443中蓄積了正電荷(空穴)，與第1多層膜41的電荷蓄積層43(參照?qǐng)D3)相比，熱電子容易注入。由此，有效地向第1多層膜441的電荷蓄積層443寫(xiě)入信息“1”。
(3)在此，第1多層膜441的電荷蓄積層443蓄積正電荷(空穴)或負(fù)電荷(電子)。第1絕緣層442把半導(dǎo)體襯底10和電荷蓄積層443相絕緣。第2絕緣層444把其上層的膜和電荷蓄積層443相絕緣。由此，在進(jìn)行了擦除動(dòng)作后，成為以正電荷(空穴)為主體蓄積在電荷蓄積層443上。另外，在進(jìn)行了寫(xiě)入動(dòng)作后，成為負(fù)電荷(電子)保持在電荷蓄積層443上。
(4)在此，在第1多層膜441上主要是蓄積負(fù)電荷(電子)進(jìn)行寫(xiě)入。在第2多層膜445上也是主要蓄積負(fù)電荷(電子)進(jìn)行寫(xiě)入。由此，在第1多層膜441和第1多層膜445中每個(gè)單元分別寫(xiě)入二值信息。由此，降低每單位存儲(chǔ)容量的制造成本。
(5)
在此，在第1多層膜441的擦除動(dòng)作中，第1電壓施加部460向柵電極31施加零電壓作為柵電壓VWi400。在第1多層膜441的擦除動(dòng)作中，第2電壓施加部450，向源電極(第2擴(kuò)散區(qū)12)施加-Vse400(例如，-1V)作為源電壓VBi400、…，向漏電極(第1擴(kuò)散區(qū)11)施加+Vde400(例如，5V)作為漏電壓VBh400。由此，從源電極(第2擴(kuò)散區(qū)12)向P阱區(qū)16發(fā)射的電子一旦到達(dá)漏電極(第1擴(kuò)散區(qū)11)的耗盡層則被電場(chǎng)加速而產(chǎn)生熱空穴。因此，向第1多層膜441注入正電荷(熱空穴)更容易。
(實(shí)施方式4的變形例)在實(shí)施方式4中，展示了在各存儲(chǔ)單元400n、…中同時(shí)擦除兩位信息的場(chǎng)合，但是也可以以具有多個(gè)存儲(chǔ)單元400n、…的塊為單位進(jìn)行擦除。此時(shí)，由于對(duì)多位同時(shí)進(jìn)行擦除后進(jìn)行各存儲(chǔ)單元400n、…的寫(xiě)入動(dòng)作，所以半導(dǎo)體存儲(chǔ)器件400的寫(xiě)入特性提高。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，包括在半導(dǎo)體襯底中形成的第1擴(kuò)散區(qū)；在從上述第1擴(kuò)散區(qū)分離的位置處，在上述半導(dǎo)體襯底上形成的柵絕緣膜；在上述柵絕緣膜上形成的柵電極；在上述第1擴(kuò)散區(qū)和上述柵絕緣膜之間，在上述半導(dǎo)體襯底上形成的第1多層膜；以及在上述半導(dǎo)體襯底中在上述第1多層膜的附近形成的、雜質(zhì)濃度比上述第1擴(kuò)散區(qū)低的第3擴(kuò)散區(qū)，且在上述第1多層膜中，第1電荷作為主體被蓄積后，與第1電荷極性相反的第2電荷作為主體被蓄積而進(jìn)行寫(xiě)入。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于上述半導(dǎo)體襯底是P型；上述第1擴(kuò)散區(qū)是N型；上述第3擴(kuò)散區(qū)是N型和P型中的任一種；上述第1電荷是負(fù)電荷；上述第2電荷是正電荷。
3.如權(quán)利要求1或2所述的半導(dǎo)體存儲(chǔ)器件，其特征在于上述第1多層膜具有蓄積第1電荷的電荷蓄積層、以及把上述半導(dǎo)體襯底和上述電荷蓄積層相絕緣的絕緣層。
4.如權(quán)利要求1～3中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，還包括在上述半導(dǎo)體襯底中在相對(duì)于上述柵電極與上述第1擴(kuò)散區(qū)相反的一側(cè)形成的第2擴(kuò)散區(qū)；在上述第2擴(kuò)散區(qū)和上述柵絕緣膜之間，在上述半導(dǎo)體襯底上形成的第2多層膜；以及在上述半導(dǎo)體襯底中在上述第2多層膜附近形成的、雜質(zhì)濃度比上述第2擴(kuò)散區(qū)低的第4擴(kuò)散區(qū)，且在上述第2多層膜中，第1電荷作為主體被蓄積后，與第1電荷極性相反的第2電荷作為主體被蓄積而進(jìn)行寫(xiě)入。
5.如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，還包括向上述柵電極施加?xùn)烹妷旱牡?電壓施加部；以及向上述第1擴(kuò)散區(qū)和上述第2擴(kuò)散區(qū)中的一個(gè)施加源電壓、向另一個(gè)施加漏電壓的第2電壓施加部。
6.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器件，其特征在于上述第1電壓施加部，在進(jìn)行擦除時(shí)，施加正電壓作為上述柵電壓；上述第2電壓施加部，在進(jìn)行擦除時(shí)，施加零電壓作為上述源電壓，施加正電壓作為上述漏電壓。
7.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器件，其特征在于上述第1電壓施加部，在進(jìn)行擦除時(shí)，施加零電壓作為上述柵電壓；上述第2電壓施加部，在進(jìn)行擦除時(shí)，施加負(fù)電壓作為上述源電壓，施加正電壓作為上述漏電壓。
8.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器件，其特征在于上述第1電壓施加部，在進(jìn)行擦除時(shí)，施加零電壓和負(fù)電壓中的任一個(gè)作為上述柵電壓；上述第2電壓施加部，在進(jìn)行擦除時(shí)，施加零電壓作為上述源電壓，施加正電壓作為上述漏電壓；或者，用開(kāi)放狀態(tài)作為上述源電壓，施加正電壓作為上述漏電壓。
9.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器件，其特征在于上述第1電壓施加部，在進(jìn)行擦除時(shí)，施加零電壓和負(fù)電壓中的任一個(gè)作為上述柵電壓；上述第2電壓施加部，在進(jìn)行擦除時(shí)，施加正電壓作為上述源電壓，施加正電壓作為上述漏電壓。
10.一種半導(dǎo)體存儲(chǔ)器件的制造方法，包括準(zhǔn)備半導(dǎo)體襯底的第1步驟；在上述半導(dǎo)體襯底上形成第1絕緣膜的第2步驟；在上述第1絕緣膜上形成第1導(dǎo)電性膜的第3步驟；蝕刻上述第1導(dǎo)電性膜形成柵電極的第4步驟；蝕刻上述第1絕緣膜形成柵絕緣膜的第5步驟；以覆蓋上述柵電極的側(cè)面和上述半導(dǎo)體襯底的表面的方式形成第2絕緣膜的第6步驟；在上述半導(dǎo)體襯底中，在上述柵電極附近形成第3擴(kuò)散區(qū)和第4擴(kuò)散區(qū)的第7步驟；在上述第2絕緣膜上至少形成第3絕緣膜的第8步驟；至少蝕刻上述第2絕緣膜和上述第3絕緣膜而形成第1多層膜和第2多層膜的第9步驟；以及在上述半導(dǎo)體襯底中，在離上述柵絕緣膜比上述第3擴(kuò)散區(qū)遠(yuǎn)的位置上形成第1擴(kuò)散區(qū)，在離上述柵絕緣膜比上述第4擴(kuò)散區(qū)遠(yuǎn)的位置上形成第2擴(kuò)散區(qū)的第10步驟，且在上述第1多層膜中，在第1電荷作為主體被蓄積了的狀態(tài)下，與第1電荷極性相反的第2電荷作為主體被蓄積而進(jìn)行寫(xiě)入。
11.一種半導(dǎo)體存儲(chǔ)器件的信息改寫(xiě)方法，該半導(dǎo)體存儲(chǔ)器件包括在半導(dǎo)體襯底中形成的第1擴(kuò)散區(qū)；在從上述第1擴(kuò)散區(qū)分離的位置處，在上述半導(dǎo)體襯底上形成的柵絕緣膜；在上述柵絕緣膜上形成的柵電極；在上述第1擴(kuò)散區(qū)和上述柵絕緣膜之間，在上述半導(dǎo)體襯底上形成的第1多層膜；以及在上述半導(dǎo)體襯底中在上述第1多層膜的附近形成的、雜質(zhì)濃度比上述第1擴(kuò)散區(qū)低的第3擴(kuò)散區(qū)，該信息改寫(xiě)方法包括在上述第1多層膜中，第1電荷作為主體被蓄積的蓄積步驟；以及在上述蓄積步驟后，在上述第1多層膜中，與上述第1電荷極性相反的第2電荷作為主體被蓄積而進(jìn)行寫(xiě)入的寫(xiě)入步驟。
全文摘要
提供一種半導(dǎo)體存儲(chǔ)器件及其制造方法和信息改寫(xiě)方法，可以增大向ONO膜進(jìn)行寫(xiě)入前和進(jìn)行寫(xiě)入后的讀出電流的差。該半導(dǎo)體存儲(chǔ)器件包括第1擴(kuò)散區(qū)、柵絕緣膜、柵電極、第1多層膜和第3擴(kuò)散區(qū)。第1擴(kuò)散區(qū)在半導(dǎo)體襯底中形成。柵絕緣膜在從第1擴(kuò)散區(qū)分離的位置處，在半導(dǎo)體襯底上形成。柵電極在柵絕緣膜上形成。第1多層膜在第1擴(kuò)散區(qū)和柵絕緣膜之間，在半導(dǎo)體襯底上形成。第3擴(kuò)散區(qū)在半導(dǎo)體襯底中在第1多層膜的附近形成。第3擴(kuò)散區(qū)的雜質(zhì)濃度比第1擴(kuò)散區(qū)低。在第1多層膜中，正電荷(空穴)作為主體被蓄積后，負(fù)電荷(電子)作為主體被蓄積而進(jìn)行寫(xiě)入。負(fù)電荷與正電荷極性相反。
文檔編號(hào)H01L29/792GK1921123SQ20061007737
公開(kāi)日2007年2月28日 申請(qǐng)日期2006年4月29日 優(yōu)先權(quán)日2005年8月26日
發(fā)明者小野隆, 藤井成久, 湯田崇, 大貫健司 申請(qǐng)人:沖電氣工業(yè)株式會(huì)社