專利名稱：半導體裝置及半導體裝置的制造方法
技術領域：
本發(fā)明涉及半導體裝置及半導體裝置的制造方法，特別是在半導體層的側壁上具有溝道的場效應晶體管中應用的技術。
背景技術：
在現(xiàn)有技術的半導體裝置中，在Si基板上形成Si的翅片結構，沿著翅片的側壁配置柵電極，從而一面確保電流驅動能力，一面提高晶體管的集成度的方法，已經(jīng)公諸于眾(非專利文獻1)。
非專利文獻1Eextended Abstract Of the 2003 International ConferenceOn Solid State Devices and Materials，Tokyo，2003，pp.280-281可是，在現(xiàn)有技術的翅片型晶體管中，采用以抗蝕劑圖案為掩模的干蝕刻，形成成為溝道區(qū)域的翅片結構。因此，干蝕刻時的損傷，使溝道區(qū)域產(chǎn)生缺陷，導致界面能級的增加及遷移率的劣化，所以存在著場效應晶體管的電特性劣化的問題。

發(fā)明內(nèi)容
因此，本發(fā)明的目的，在于提供一面抑制溝道區(qū)域的損傷，一面在半導體層的側壁上具有多個溝道的半導體裝置及半導體裝置的制造方法。
為了解決上述課題，本發(fā)明的一種實施方式涉及的半導體裝置，其特征在于，具備在第1半導體層的側面上外延生長成膜的第2半導體層；在所述第2半導體層的成膜面上配置的柵電極；在所述第2半導體層上形成，配置在所述柵電極的一側的源極層；在所述第2半導體層上形成，配置在所述柵電極的另一側的漏極層。
這樣，可以將外延生長成膜的第2半導體層配置在第1半導體層的側面上，而且能夠使不存在干蝕刻造成的損傷的第2半導體層的成膜面上具有溝道。因此，即使沿著第1半導體層的側面形成溝道時，也能防止在溝道區(qū)域產(chǎn)生缺陷，所以能夠抑制溝道區(qū)域中的界面能級的增加及遷移率的劣化。其結果，可以在確保電流驅動能力的基礎上，提高晶體管的集成度，獲得穩(wěn)定而優(yōu)異的電特性。
另外，本發(fā)明的一種實施方式涉及的半導體裝置，其特征在于所述第1半導體層，是單結晶SiXGeYC1-X-Y；所述第2半導體層，是單結晶Si。
這樣，可以取得第1半導體層及第2半導體層之間的晶格整合，能夠在第1半導體層上形結晶質(zhì)量良好的第2半導體層。
另外，本發(fā)明的一種實施方式涉及的半導體裝置，其特征在于所述第1半導體層，是被松弛的單結晶SiXGe1-X或單結晶SiXGeYC1-X-Y；所述第2半導體層，是變形單結晶Si。
這樣，在第1半導體層上形成第2半導體層，可以使第2半導體層具有變形，能夠一邊抑制制造工序的復雜化，一邊提高晶體管的遷移率。
另外，本發(fā)明的一種實施方式涉及的半導體裝置，其特征在于，具備在絕緣層的側面配置，外延生長成膜的半導體層；在所述半導體層的成膜面上形成的柵電極；在所述半導體層上形成，配置在所述柵電極的一側的源極層；在第2半導體層上形成，配置在所述柵電極的另一側的漏極層。
這樣，可以不使用SOI(Silicon On Insulator)基板地在絕緣層的側面配置外延生長成膜的半導體層的同時，使沒有干蝕刻導致的損傷的半導體層的層膜面上具有溝道。另外，如果在絕緣膜的側面配置的半導體層的成膜面上具有多個溝道，就能夠提高電流驅動能力。因此可以在確保電流驅動能力的基礎上，提高SOI晶體管的集成度，降低成本，獲得穩(wěn)定而優(yōu)異的電特性。
另外，本發(fā)明的一種實施方式涉及的半導體裝置的制造方法，其特征在于，具備在絕緣體上形成的第1半導體層上布圖，從而使所述第1半導體層的側面露出的工序；在所述第1半導體層的側面外延生長第2半導體層的成膜工序；在所述第2半導體層的成膜面上，形成柵電極的工序；在所述第2半導體層上，形成配置在所述柵電極的一側的源極層及配置在所述柵電極的另一側的漏極層工序。
這樣，可以將外延生長成膜的第2半導體層配置在第1半導體層的側面上，而且能夠使不存在干蝕刻造成的損傷的第2半導體層的成膜面上具有溝道。因此，可以在確保電流驅動能力的基礎上，提高晶體管的集成度，獲得穩(wěn)定而優(yōu)異的電特性。
另外，本發(fā)明的一種實施方式涉及的半導體裝置的制造方法，其特征在于，包括使在絕緣體上形成的第1半導體層松弛的工序；在所述第1半導體層上布圖，從而使所述第1半導體層的側面露出的工序；在所述被松弛的第1半導體層的側面，外延生長第2半導體層的成膜工序；在所述第2半導體層的成膜面上，形成柵電極的工序；在所述第2半導體層上，形成配置在所述柵電極的一側的源極層及配置在所述柵電極的另一側的漏極層工序。
這樣，可以一邊使第2半導體層變形，一邊將外延生長成膜的第2半導體層配置在第1半導體層的側面上，而且能夠使不存在干蝕刻造成的損傷的第2半導體層的成膜面上具有溝道。因此，可以在確保電流驅動能力的基礎上，提高晶體管的集成度，獲得穩(wěn)定而優(yōu)異的電特性。
另外，本發(fā)明的一種實施方式涉及的半導體裝置的制造方法，其特征在于，還包括將在第1半導體基板上形成的所述絕緣體，和在第2半導體基板上形成的所述第1半導體層貼合在一起的工序；在將所述絕緣體和所述第1半導體層貼合在一起后，除去形成所述第1半導體層的所述第2半導體基板，從而形成在所述絕緣體上形成的第1半導體層的工序。
這樣，可以介有絕緣體，在第1半導體基板上形成組成和第1半導體基板不同的第1半導體層，對在絕緣體上形成組成的第1半導體層進行熱處理后，就使第1半導體層很容易地松弛。因此，在第1半導體層上形成第2半導體層后，可以使第2半導體層變形，能夠一邊抑制制造工序的復雜化，一邊提高晶體管的遷移率。
另外，本發(fā)明的一種實施方式涉及的半導體裝置的制造方法，其特征在于，包括在半導體基板上，外延生長形成第1半導體層的工序；有選擇地對所述第1半導體層進行蝕刻，從而使所述第1半導體層的側面露出的工序；在形成所述側面的第1半導體層上，外延生長形成蝕刻速度比所述第1半導體層小的第2半導體層的工序；用蝕刻速度比所述第1半導體層小的材料構成，在所述半導體基板上形成支承所述第2半導體層的支承體的工序；形成使所述第1半導體層的一部分從所述第2半導體層露出的露出部的工序；介有所述露出部，有選擇地蝕刻第1半導體層，從而在所述半導體基板和所述第2半導體層之間，形成除去所述第1半導體層的空洞部的工序；形成埋入所述空洞部內(nèi)的埋入絕緣層的工序；在配置在所述第1半導體層的側面上的所述第2半導體層的成膜面上，形成柵電極的工序；在所述第2半導體層上，形成配置在所述柵電極的一側的源極層及配置在所述柵電極的另一側的漏極層工序。
這樣，能夠使第2半導體層在第1半導體層的側面上外延生長，可以將第2半導體層朝垂直方向彎曲，同時還可以確保在第2半導體層和第1半導體層之間進行蝕刻時的選擇比。因此，能夠一邊抑制在第1半導體層的側面上成膜的第2半導體層受到的蝕刻，一邊有選擇地蝕刻第1半導體層，能夠在朝垂直方向彎曲的第2半導體層之下形成空洞部。進而，在半導體基板上設置支承第2半導體層的支承體后，即使在第2半導體層之下形成空洞部時，也能夠防止朝垂直方向彎曲的第2半導體層陷落。進而，能夠采用CVD法或熱氧化法，用絕緣膜填入第2半導體層之下的該空洞部。因此，可以減少第2半導體層產(chǎn)生的缺陷，能夠在絕緣膜上配置朝垂直方向彎曲的第2半導體層，能夠不損壞第2半導體層的質(zhì)量地實現(xiàn)第2半導體層和半導體基板之間的絕緣，同時還能夠使溝道區(qū)域朝垂直于半導體基板的方向延伸。其結果，可以不使用SOI基板地將半導體層的側壁具有溝道的晶體管配置在絕緣體上，可以在確保電流驅動能力的基礎上，提高SOI晶體管的集成度，降低成本，獲得穩(wěn)定而優(yōu)異的電特性。
另外，本發(fā)明的一種實施方式涉及的半導體裝置的制造方法，其特征在于，包括在半導體基板上，外延生長形成第1半導體層的工序；有選擇地外延生長，形成在所述第1半導體層上的一部分區(qū)域中配置的第2半導體層的工序；用蝕刻速度比所述第1半導體層及所述第2半導體層小的材料構成，在所述半導體基板上形成支承所述第3半導體層的支承體的工序；形成使所述第1半導體層或所述第2半導體層的一部分從所述第3半導體層露出的露出部的工序；介有所述露出部，有選擇地蝕刻第1半導體層及所述第2半導體層，從而在所述半導體基板和所述第3半導體層之間，形成除去所述第1半導體層及所述第2半導體層的空洞部的工序；形成埋入所述空洞部內(nèi)的埋入絕緣層的工序；在所述第2半導體層的側面上成膜的所述第3半導體層的成膜面上，形成柵電極的工序；在所述第3半導體層上，形成配置在所述柵電極的一側的源極層及配置在所述柵電極的另一側的漏極層工序。
這樣，能夠使第3半導體層在第2半導體層的側面上外延生長，可以將第3半導體層朝垂直方向彎曲，同時還可以確保在第1半導體層、第2半導體層和第3半導體層之間進行蝕刻時的選擇比。因此，能夠一邊抑制在第2半導體層的側面上成膜的第3半導體層受到的蝕刻，一邊有選擇地蝕刻第1半導體層及第2半導體層，能夠在朝垂直方向彎曲的第3半導體層之下形成空洞部。進而，在半導體基板上設置支承第3半導體層的支承體后，即使在第3半導體層之下形成空洞部時，也能夠防止朝垂直方向彎曲的第3半導體層陷落。因此，可以減少第3半導體層產(chǎn)生的缺陷，能夠在絕緣膜上配置朝垂直方向彎曲的第3半導體層，能夠不損壞第3半導體層的質(zhì)量地實現(xiàn)第3半導體層和半導體基板之間的絕緣，同時還能夠使溝道區(qū)域朝垂直于半導體基板的方向延伸。其結果，可以不使用SOI基板地將半導體層的側壁具有溝道的晶體管配置在絕緣體上，可以在確保電流驅動能力的基礎上，提高SOI晶體管的集成度，降低成本，獲得穩(wěn)定而優(yōu)異的電特性。


圖1是表示本發(fā)明的第1實施方式涉及的半導體裝置的制造方法的剖面圖。
圖2是表示本發(fā)明的第1實施方式涉及的半導體裝置的制造方法的圖形。
圖3是表示本發(fā)明的第1實施方式涉及的半導體裝置的制造方法的圖形。
圖4是表示本發(fā)明的第1實施方式涉及的半導體裝置的制造方法的圖形。
圖5是表示本發(fā)明的第1實施方式涉及的半導體裝置的制造方法的圖形。
圖6是表示本發(fā)明的第2實施方式涉及的半導體裝置的制造方法的圖形。
圖7是表示本發(fā)明的第2實施方式涉及的半導體裝置的制造方法的圖形。
圖8是表示本發(fā)明的第2實施方式涉及的半導體裝置的制造方法的圖形。
圖9是表示本發(fā)明的第2實施方式涉及的半導體裝置的制造方法的圖形。
圖10是表示本發(fā)明的第2實施方式涉及的半導體裝置的制造方法的圖形。
圖11是表示本發(fā)明的第2實施方式涉及的半導體裝置的制造方法的圖形。
圖12是表示本發(fā)明的第2實施方式涉及的半導體裝置的制造方法的圖形。
圖13是表示本發(fā)明的第2實施方式涉及的半導體裝置的制造方法的圖形。
圖14是表示本發(fā)明的第2實施方式涉及的半導體裝置的制造方法的圖形。
圖15是表示本發(fā)明的第2實施方式涉及的半導體裝置的制造方法的圖形。
圖16是表示本發(fā)明的第2實施方式涉及的半導體裝置的制造方法的圖形。
具體實施例方式
下面，參照附圖，講述本發(fā)明的實施方式涉及的半導體裝置及半導體裝置的制造方法。
圖1是表示本發(fā)明的第1實施方式涉及的半導體裝置的制造方法的剖面圖。另外，圖2(a)～圖5(a)是表示本發(fā)明的第1實施方式涉及的半導體裝置的制造方法的立體圖，圖2(b)～圖5(b)是分別用圖2(a)～圖5(a)的A1-A1’～A4-A4’線切斷的剖面圖，圖2(c)～圖5(c)是分別用圖2(a)～圖5(a)的B1-B1’～B4-B4’線切斷的剖面圖。
在圖1(a)中，在半導體基板1上，形成絕緣層2；在半導體基板4上，外延生長形成第1半導體層3。此外，第1半導體層3可以使用與半導體基板1、4的組成不同的材質(zhì)，作為半導體基板1、4及第1半導體層3的材質(zhì)，例如可以使用從Si、Ge、SiGe、SiGeC、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等中選擇的組合，特別是半導體基板1、4是Si時，作為第1半導體層3，最好使用SiGe或SiGeC。
然后，將在半導體基板1上形成的絕緣層2與在半導體基板4上形成的第1半導體層3貼合后，如圖1(b)所示，除去第1半導體層3上的半導體基板4，露出第1半導體層3的表面。此外，除去第1半導體層3上的半導體基板4后，還可以對第1半導體層3進行熱處理，從而使第1半導體層3松弛(relax)。
接著，如圖2所示，使用光刻及蝕刻技術，在第1半導體層3上布圖，使第1半導體層3的側面露出。此外，使第1半導體層3的側面露出時，可以使除去第1半導體層3的區(qū)域，與元件分離區(qū)域對應；使剩下的第1半導體層3的區(qū)域，與晶體管形成區(qū)域對應。
接著，如圖3所示，在第1半導體層3上選擇外延生長形成第2半導體層5。在這里，在第2半導體層5的選擇外延生長中，由于不在絕緣層2上形成第2半導體層5，所以能夠只在第1半導體層3的側面及上面形成第2半導體層5。此外，作為第2半導體層5的材質(zhì)，例如可以使用從Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等中選擇。特別是第1半導體層3是SiGe或SiGeC時，作為第2半導體層5，最好使用Si。這樣，可以取得第1半導體層3及第2半導體層5之間的晶格整合，能夠在第1半導體層3上形結晶質(zhì)量良好的第2半導體層5。
接著，如圖4所示，對第2半導體層5的表面進行熱氧化或CVD處理，從而在第2半導體層5的表面上形成柵極絕緣膜6。然后，采用CVD等方法，在形成柵極絕緣膜6的第2半導體層5上，形成多晶硅層。再然后，使用光刻及蝕刻技術，在多晶硅層上布圖，從而介有第2半導體層5的側壁地在絕緣層2上形成跨越第2半導體層5之上地配置的柵電極7。
接著，如圖5所示，將柵電極7做掩模，向第2半導體層5內(nèi)離子注入As、P、B等雜質(zhì)，從而在第2半導體層5上形成分別配置在柵電極7的一側的源/漏層8a、8b。
這樣，可以將外延生長成膜的第2半導體層5配置在第1半導體層3的側面上，而且能夠使不存在干蝕刻造成的損傷的第2半導體層5的成膜面上具有溝道。因此，即使沿著第1半導體層3的側面形成溝道時，也能防止在溝道區(qū)域產(chǎn)生缺陷，所以能夠抑制溝道區(qū)域中的界面能級的增加及遷移率的劣化。其結果，可以在確保電流驅動能力的基礎上，提高晶體管的集成度，獲得穩(wěn)定而優(yōu)異的電特性。
另外，使第1半導體層3松弛后，可以使在第1半導體層3上形成的第2半導體層5具有變形，能夠一邊抑制制造工序的復雜化，一邊提高第2半導體層5上形成的晶體管的遷移率。
此外，在上述實施方式中，以在第2半導體層5上形成SOI晶體管的方法為例進行了講述，但也可以在形成TFT(Thin Film Transistor)的方法中應用。
圖6(a)～圖16(a)是表示本發(fā)明的第2實施方式涉及的半導體裝置的制造方法的立體圖，圖6(b)～圖16(b)是分別用圖6(a)～圖16(a)的A11-A11’～A21-A21’線切斷的剖面圖，圖6(c)～圖16(c)是分別用圖6(a)～圖16(a)的B11-B11’～B21-B21’線切斷的剖面圖。
在圖6(a)中，在半導體基板11上，外延生長形成第1半導體層12。然后，如圖7所示，使用光刻及蝕刻技術，對第1半導體層12進行半蝕刻，從而在第1半導體層12上形成使第1半導體層12的側面露出的階差13。
接著，如圖8所示，在形成階差13的第1半導體層12上，外延生長形成第2半導體層14。此外，第1半導體層12可以使用蝕刻速度比半導體基板11及第2半導體層14大的材質(zhì)，作為半導體基板11、第1半導體層12及第2半導體層14的材質(zhì)，例如可以使用從Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等中選擇的組合，特別是半導體基板11是Si時，作為第1半導體層12，最好使用SiGe，作為第2半導體層14，最好使用Si。這樣，能夠一邊取得第1半導體層12及第2半導體層14之間的晶格整合，一邊確保第1半導體層12及第2半導體層14之間的選擇比。此外，作為第1半導體層12，除了單結晶半導體層之外，還可以使用多結晶半導體層、非晶質(zhì)半導體層或多孔質(zhì)半導體層。另外，取代第1半導體層12，還可以使用能夠外延生長形成單結晶半導體層的γ-氧化鋁等金屬氧化膜。
接著，如圖9所示，使用光刻及蝕刻技術，在第2半導體層14及第1半導體層12上布圖，從而形成使第2半導體層14及第1半導體層12的側壁露出的露出面15。此外，在第2半導體層14及第1半導體層12上布圖時，為了保護第2半導體層14，可以采用第2半導體層14的熱氧化或CVD等方法，在第2半導體層14的表面形成氧化膜。另外，在形成使第2半導體層14及第1半導體層12的側壁露出的露出面15時，既可以在半導體基板11的表面阻止蝕刻，也可以將半導體基板11過度蝕刻后，在半導體基板11上形成凹部。另外，半導體基板11的露出面，能夠與第2半導體層14的元件分離區(qū)域對應。
接著，如圖10所示，采用CVD等方法，在半導體基板11的整個面上形成覆蓋露出面15地配置的支承體16。此外，作為支承體16的材質(zhì)，例如可以使用硅氧化膜及硅氮化膜等絕緣體?；蛘咦鳛橹С畜w16的材質(zhì)，還可以使用多晶硅及單晶硅等半導體。
接著，如圖11所示，使用光刻及蝕刻技術，在支承體16、第2半導體層14及第1半導體層12上布圖，從而形成使第1半導體層12的一部分露出的露出面17。在這里，露出面17的位置，可以與第2半導體層14和元件分離區(qū)域的交界對應。
此外，使第1半導體層12的一部分露出時，既可以在第1半導體層12的表面阻止蝕刻，也可以將第1半導體層12過度蝕刻后，在第1半導體層12上形成凹部?；蛘哌€可以貫通第1半導體層12后，使半導體基板11的表面露出。在這里，中途停止第1半導體層12的蝕刻后，可以防止半導體基板11的表面露出。因此，在蝕刻除去第1半導體層12之際，可以減少半導體基板11被蝕刻液或蝕刻氣體蝕刻的時間，能夠抑制半導體基板11的過度蝕刻。
接著，如圖12所示，介有露出面17，使蝕刻氣體或蝕刻液與第1半導體層12接觸，從而蝕刻除去第1半導體層12，在半導體基板11和第2半導體層14之間形成空洞部18。
在這里，在第1半導體層12上形成使第1半導體層12的側面露出的階差13后，可以使第2半導體層14在第1半導體層12的側面上外延生長，將第2半導體層14朝垂直方向彎曲后，可以確保在第2半導體層14和第1半導體層12之間進行蝕刻時的選擇比。因此，能夠抑制在第1半導體層12的側面上成膜的第2半導體層14受到的蝕刻，同時還能夠有選擇地蝕刻第1半導體層12，能夠在朝垂直方向彎曲的第2半導體層14之下形成空洞部18。
另外，在半導體基板11上設置支承第2半導體層14的支承體16后，即使在第2半導體層14之下形成空洞部18時，也能夠防止朝垂直方向彎曲的第2半導體層14陷落。因此，可以減少第2半導體層14產(chǎn)生的缺陷，能夠在絕緣膜上配置朝垂直方向彎曲的第2半導體層14，能夠不損壞第2半導體層14的質(zhì)量地實現(xiàn)第2半導體層14和半導體基板11之間的絕緣，同時還能夠不增加芯片尺寸地擴大在絕緣膜上形成的第2半導體層14的表面積，廉價地在絕緣膜上形成結晶質(zhì)量良好的第2半導體層14。
進而，在露出面15之外，另外設置露出面17，從而即使在半導體基板11上形成支承第2半導體層14的支承體16時，也能使蝕刻氣體或蝕刻液接觸第2半導體層14下的第1半導體層12。這樣，能夠在不損壞第2半導體層14的質(zhì)量的前提下，實現(xiàn)朝垂直方向彎曲的第2半導體層14和半導體基板11之間的絕緣。
此外，半導體基板11及第2半導體層14是Si、第1半導體層12是SiGe時，作為第1半導體層12的蝕刻液，最好使用氟硝酸(氟酸、硝酸、水的混合液)。這樣，作為Si和SiGe的選擇比，可以獲得1∶100～1000左右，能夠一邊抑制半導體基板11及第2半導體層14的過度蝕刻，一邊除去第1半導體層12。另外，作為第1半導體層12的蝕刻液，還可以使用氫氟酸+硝酸+過氧化氫水、氨水+過氧化氫水、或氫氟酸+醋酸+過氧化氫水等。
另外，在蝕刻除去第1半導體層12之前，既可以采用陽極氧化等方法，將第1半導體層12多孔質(zhì)化，還可以向第1半導體層12注入離子，使第1半導體層12非晶形化。這樣，可以增大第1半導體層12的蝕刻速度，擴大第1半導體層12的蝕刻面積。
接著，如圖13所示，采用CVD等方法，在半導體基板11的整個面上堆積絕緣膜19，以便填埋第2半導體層14之下的空洞部18。
這樣，可以在朝垂直方向彎曲的第2半導體層14之下形成絕緣膜19，從而能夠在絕緣膜19上配置外延生長成膜的第2半導體層14。因此，能夠很容易地擴大第2半導體層14的表面積，廉價地在絕緣膜19上形成結晶質(zhì)量良好的第2半導體層14。此外，作為絕緣膜19，例如除了硅氧化膜之外，還可以使用FSG(氟化硅玻璃)膜及硅氮化膜等。另外，作為絕緣膜19，除了SOG(Spin On Glass)膜之外，還可以使用PSC膜、BPSG膜、PAE(poly aryleneether)系膜、HSQ(hydrogen silsesquioxane)系膜、MSQ(methyl silsesquioxane)系膜、PCB系膜、CF系膜、SiOC系膜、SiOF系膜等有機lowk膜或它們的多孔質(zhì)膜。
在這里，采用CVD法，將絕緣膜19填入半導體基板11和第2半導體層14之間的空洞部18后，能夠防止第2半導體層14的膜厚減少，可以用氧化膜以外的材料填入半導體基板11和第2半導體層14之間的空洞部18。因此，可以使配置在第2半導體層14的背面?zhèn)鹊慕^緣體的膜厚變厚，降低介電常數(shù)，減少第2半導體層14的背面?zhèn)鹊募纳娙荨?br> 另外，在半導體基板11的整個面上形成絕緣膜19后，可以進行1000℃以上的高溫退火。這樣，可以使絕緣膜19回流，緩和絕緣膜19的應力，減小和第2半導體層14的交界處的界面能級。另外，絕緣膜19既可以完全填埋空洞部18地形成，也可以使空洞部18留下一部分地形成。將絕緣膜19填入半導體基板11和第2半導體層14之間的空洞部18時，可以對半導體基板11及第2半導體層14進行氧化。
接著，如圖14所示，采用無掩模蝕刻絕緣膜19或CMP(化學性機械性研磨)等方法，將絕緣膜19薄膜化，在半導體基板11上留著絕緣膜19的狀態(tài)，使第2半導體層14的表面露出。
接著，如圖15所示，對第2半導體層14的表面進行熱氧化，從而在第2半導體層14的表面上形成柵極絕緣膜20。然后，采用CVD等方法，在形成柵極絕緣膜20的第2半導體層14上，形成多晶硅層。再然后，使用光刻及蝕刻技術，在多晶硅層上布圖，從而介有第2半導體層14的側壁地在絕緣層19上形成跨越第2半導體層14之上地配置的柵電極21。
接著，如圖16所示，將柵電極21做掩模，向第2半導體層14內(nèi)離子注入As、P、B等雜質(zhì)，從而在第2半導體層14上形成分別配置在柵電極21的一側的源/漏層22a、22b。
這樣，可以不使用SOI基板地將外延生長成膜的第2半導體層14配置在絕緣層19的側面上，而且能夠使不存在干蝕刻造成的損傷的第2半導體層14的成膜面上具有溝道。因此，可以在確保電流驅動能力的基礎上，提高SOI晶體管的集成度，降低SOI晶體管的成本，獲得穩(wěn)定而優(yōu)異的電特性。
此外，在上述實施方式中，講述了為了在半導體基板11上形成的第1半導體層12的側面上形成第2半導體層14，而在第1半導體層12上形成使第1半導體層12的側面露出的階差13的方法。但可以在第1半導體層上的一部分區(qū)域，選擇外延生長第2半導體層，在該第2半導體層上，外延生長第3半導體層，從而在第2半導體層的側面形成第3半導體層。這時，如果第3半導體層的蝕刻速率比第1半導體層及第2半導體層的小，那么第1半導體層及第2半導體層的組成，就既可以相同，也可以不同。
權利要求
1.一種半導體裝置，其特征在于，具備在第1半導體層的側面外延生長成膜的第2半導體層；在所述第2半導體層的成膜面上配置的柵電極；形成在所述半導體層上，配置在所述柵電極的一側的源極層；以及形成在所述半導體層上，配置在所述柵電極的另一側的漏極層。
2.如權利要求1所述的半導體裝置，其特征在于所述第1半導體層，是單結晶SiXGe1-X或單結晶SiXGeYC1-X-Y；所述第2半導體層，是單結晶Si。
3.如權利要求1所述的半導體裝置，其特征在于所述第1半導體層，是被松弛的單結晶SiXGe1-X或單結晶SiXGeYC1-X-Y；所述第2半導體層，是變形單結晶Si。
4.一種半導體裝置，其特征在于，具備配置在絕緣層的側面，外延生長成膜的半導體層；在所述半導體層的成膜面上形成的柵電極；形成在所述半導體層上，配置在所述柵電極的一側的源極層；以及形成在所述半導體層上，配置在所述柵電極的另一側的漏極層。
5.一種半導體裝置的制造方法，其特征在于，包括通過對形成在絕緣體上的第1半導體層圖形化，從而使所述第1半導體層的側面露出的工序；在所述第1半導體層的側面通過外延生長而形成膜狀的第2半導體層的工序；在所述第2半導體層的成膜面上，形成柵電極的工序；以及在所述第2半導體層上，形成配置在所述柵電極的一側的源極層及配置在所述柵電極的另一側的漏極層的工序。
6.一種半導體裝置的制造方法，其特征在于，包括使形成在絕緣體上的第1半導體層松弛的工序；通過對所述第1半導體層圖形化，從而使所述第1半導體層的側面露出的工序；在所述被松弛的第1半導體層的側面，通過外延生長而形成膜狀的第2半導體層的工序；在所述第2半導體層的成膜面上，形成柵電極的工序；以及在所述第2半導體層上，形成配置在所述柵電極的一側的源極層及配置在所述柵電極的另一側的漏極層的工序。
7.如權利要求5或6所述的半導體裝置的制造方法，其特征在于，還包括將形成在第1半導體基板上的所述絕緣體，與形成在第2半導體基板上的所述第1半導體層貼合在一起的工序；和在將所述絕緣體與所述第1半導體層貼合在一起后，除去形成有所述第1半導體層的所述第2半導體基板，從而形成在所述絕緣體上形成的第1半導體層的工序。
8.一種半導體裝置的制造方法，其特征在于，包括在半導體基板上，通過外延生長形成膜狀的第1半導體層的工序；通過有選擇地對所述第1半導體層進行蝕刻，從而使所述第1半導體層的側面露出的工序；在形成所述側面的第1半導體層上，通過外延生長形成膜狀的、蝕刻速度比所述第1半導體層小的第2半導體層的工序；形成用蝕刻速度比所述第1半導體層小的材料構成的支承體的工序，其中，該支承體在所述半導體基板上支承所述第2半導體層；形成使所述第1半導體層的一部分從所述第2半導體層露出的露出部的工序；通過經(jīng)所述露出部對第1半導體層進行有選擇的蝕刻，從而在所述半導體基板與所述第2半導體層之間，形成除去了所述第1半導體層的空洞部的工序；形成埋入所述空洞部內(nèi)的埋入絕緣層的工序；在配置在所述第1半導體層的側面上的所述第2半導體層的成膜面上，形成柵電極的工序；以及在所述第2半導體層上，形成配置在所述柵電極的一側的源極層及配置在所述柵電極的另一側的漏極層的工序。
9.一種半導體裝置的制造方法，其特征在于，包括在半導體基板上，通過外延生長形成膜狀的第1半導體層的工序；通過選擇性的外延生長，形成膜狀的、配置在所述第1半導體層上的一部分區(qū)域中的第2半導體層的工序；在所述第2半導體層上，通過外延生長，形成膜狀的、蝕刻速度比所述第1半導體層及所述第2半導體層小、且覆蓋所述第2半導體層的側面的第3半導體層的工序；形成用蝕刻速度比所述第1半導體層及所述第2半導體層小的材料構成的支承體的工序，其中，該支承體在所述半導體基板上支承所述第3半導體層；形成使所述第1半導體層或所述第2半導體層的一部分從所述第3半導體層露出的露出部的工序；通過經(jīng)所述露出部對第1半導體層及所述第2半導體層進行有選擇的蝕刻，從而在所述半導體基板與所述第3半導體層之間，形成除去了所述第1半導體層及所述第2半導體層的空洞部的工序；形成埋入所述空洞部內(nèi)的埋入絕緣層的工序；在成膜在所述第2半導體層的側面上的所述第3半導體層的成膜面上，形成柵電極的工序；以及在所述第3半導體層上，形成配置在所述柵電極的一側的源極層及配置在所述柵電極的另一側的漏極層的工序。
全文摘要
一種半導體裝置，在使側面露出地布圖的第1半導體層(3)上，選擇外延生長形成第2半導體層(5)，對第2半導體層(5)的表面進行熱氧化，從而在第2半導體層(5)的表面形成柵極絕緣膜(6)后，介有第2半導體層(5)的側壁地在絕緣層(2)上形成跨越第2半導體層(5)之上地配置的柵電極(7)，從而使第2半導體層(5)的側壁具有溝道。一面抑制溝道區(qū)域的損傷，一面使半導體層的側壁具有溝道。
文檔編號H01L21/336GK1828943SQ20061005145
公開日2006年9月6日 申請日期2006年2月28日 優(yōu)先權日2005年2月28日
發(fā)明者加藤樹理 申請人:精工愛普生株式會社