專利名稱：半導(dǎo)體元件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體元件，特別涉及互補(bǔ)式金屬氧化物半導(dǎo)體(CMOS)晶體管的源極/漏極區(qū)域。
背景技術(shù)：
CMOS技術(shù)為今日制造超大規(guī)模集成電路(ULSI)的主流半導(dǎo)體技術(shù)。過(guò)去數(shù)十年來(lái)，半導(dǎo)體結(jié)構(gòu)的尺寸縮小已經(jīng)大幅提升半導(dǎo)體芯片的速度、效能、電路密度、以及每個(gè)運(yùn)算單位的成本。然而，隨著CMOS元件的尺寸持續(xù)下降，半導(dǎo)體技術(shù)面臨更大的挑戰(zhàn)。
舉例說(shuō)明，當(dāng)CMOS晶體管的柵極電極的長(zhǎng)度變小，尤其是當(dāng)柵極長(zhǎng)度小于30納米時(shí)，源極與漏極區(qū)域和溝道的互動(dòng)漸增，并且源極與漏極區(qū)域?qū)系离娢灰耘c柵極電介質(zhì)的影響增加。因此，具有短?hào)艠O溝道的晶體管面臨的問(wèn)題為其柵控電極無(wú)法正確地控制其溝道的開(kāi)啟與關(guān)閉狀態(tài)。具有短溝道長(zhǎng)度的晶體管所伴隨的柵極控制不良現(xiàn)象，被稱為短溝道效應(yīng)(shortchannel effect)。
為了降低上述短溝道效應(yīng)，其解決方法為使用較淺的低摻雜漏極(lightly-doped drains，LDD)以及/或源極/漏極結(jié)(source/drain junction)來(lái)制作CMOS元件。尤其適用于p型金屬氧化物半導(dǎo)體(PMOS)元件，其中通常以p型摻雜物(例如硼、二氟化硼)制造LDD以及源極/漏極區(qū)域。在接下來(lái)的制造間隙壁(spacer)以及退火(anneal)工藝之后，上述p型摻雜物的高擴(kuò)散率使其擴(kuò)散范圍超出原本的注入?yún)^(qū)域。上述高擴(kuò)散率使得LDD以及源極/漏極區(qū)域產(chǎn)生縱向以及橫向擴(kuò)充，因此導(dǎo)致上述短溝道效應(yīng)。
一種解決方法為隨著晶體管尺寸減小微縮源極/漏極區(qū)域，以限制上述擴(kuò)散率。然而，上述微縮源極/漏極區(qū)域尺寸容易增加源極/漏極的電阻并且惡化其多晶硅(polysilicon)柵極耗盡(depletion)。因此微縮源極/漏極結(jié)會(huì)降低PMOS元件的驅(qū)動(dòng)電流(drive current)。
因此，晶體管的源極/漏極區(qū)域需要一解決方案，用以降低或消除短溝道效應(yīng)，并且在CMOS元件尺寸下降時(shí)，能維持可接受的源極/漏極電阻以及驅(qū)動(dòng)電流強(qiáng)度。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例通?？山鉀Q或減輕本領(lǐng)域的許多問(wèn)題，并且展現(xiàn)許多技術(shù)性的優(yōu)點(diǎn)。其中，本發(fā)明提供非晶化(amorphization)工藝以及同步注入(co-implant)工藝，用以制造半導(dǎo)體元件的源極/漏極(source/drain)區(qū)域。
本發(fā)明的一實(shí)施例提供一晶體管，該晶體管具有淺型(shallow)源極/漏極區(qū)域。該晶體管的制造方法包括在基板上制造柵極電極(gate electrode)；將該基板的源極/漏極區(qū)域轉(zhuǎn)換為非晶狀態(tài)；執(zhí)行同步注入工藝，以注入C、N、F、以上材料的化合物、或類似的離子于源極/漏極區(qū)域；將傳導(dǎo)型離子(例如B、BF2之類)摻雜于該晶體管的源極/漏極區(qū)域；以及將源極/漏極區(qū)域的非晶化區(qū)域再結(jié)晶(re-crystallized)，而源極/漏極區(qū)域可被激活(activated)，例如執(zhí)行退火(anneal)步驟。
在一實(shí)施例中，借由注入如Si、Ge、Xe、In、Ar、Kr、Rn、或以上材料的化合物之類的離子，將該基板的源極/漏極區(qū)域轉(zhuǎn)換成非晶化區(qū)域。
本發(fā)明所述一種制造半導(dǎo)體元件的方法，其中包括提供基板；在該基板上制造柵極電極；在該基板中制造多個(gè)非晶化區(qū)域，并且使其位于該柵極電極的兩側(cè)；在該基板中，使用第一離子型態(tài)制造多個(gè)同步注入?yún)^(qū)域，并且使其位于該柵極電極的兩側(cè)，上述同步注入?yún)^(qū)域的深度約等于或大于上述非晶化區(qū)域的深度，并且上述同步注入?yún)^(qū)域與上述非晶化區(qū)域部分重疊；在每一個(gè)上述同步注入?yún)^(qū)域中，使用第二離子型態(tài)制造第一注入?yún)^(qū)域；在鄰接該柵極電極處制造一個(gè)或多個(gè)間隙壁；在每一個(gè)上述同步注入?yún)^(qū)域中，使用第二離子型態(tài)制造一個(gè)或多個(gè)第二注入?yún)^(qū)域；以及在上述制造第二注入?yún)^(qū)域的步驟之后，至少部分地將上述非晶化區(qū)域再結(jié)晶。
本發(fā)明所述的制造半導(dǎo)體元件的方法，其中上述制造第一注入?yún)^(qū)域以及第二注入?yún)^(qū)域的步驟包括注入多個(gè)離子，其劑量約為1015至1017原子/平方厘米(atoms/cm2)。
本發(fā)明所述的制造半導(dǎo)體元件的方法，其中該第二離子型態(tài)為B、BF2、或上述材料的化合物。
本發(fā)明所述的制造半導(dǎo)體元件的方法，其中上述制造非晶化區(qū)域的步驟包括注入離子Ge、Xe、Si、In、Ar、Kr、Rn、或上述材料的化合物。
本發(fā)明所述的制造半導(dǎo)體元件的方法，其中上述制造同步注入?yún)^(qū)域的注入劑量約為上述制造第一注入?yún)^(qū)域所使用的劑量的0.1至10倍。
本發(fā)明所述的制造半導(dǎo)體元件的方法，其中上述第一離子型態(tài)為碳、氮、氟、或上述材料的化合物。
本發(fā)明所述的另一種制造半導(dǎo)體元件的方法，其中包括提供基板；在該基板上制造柵極電極；在該基板中制造多個(gè)非晶化區(qū)域，并且使其位于該柵極電極的兩側(cè)；在該基板中制造多個(gè)同步注入?yún)^(qū)域，并且使其位于該柵極電極的兩側(cè)，上述同步注入?yún)^(qū)域的深度約等于或大于上述非晶化區(qū)域的深度，并且上述同步注入?yún)^(qū)域與上述非晶化區(qū)域部分重疊；在該柵極電極的兩側(cè)制造多個(gè)低摻雜漏極，上述低摻雜漏極包含在上述同步注入?yún)^(qū)域之內(nèi)；在鄰接該柵極電極處制造多個(gè)間隙壁；在該基板中制造多個(gè)深型源極/漏極區(qū)域，并且使其位于該柵極電極兩側(cè)的同步注入?yún)^(qū)域內(nèi)；以及在上述制造深型源極/漏極區(qū)域的步驟之后，至少部分地將上述非晶化區(qū)域再結(jié)晶。
本發(fā)明所述的另一種制造半導(dǎo)體元件的方法，其中上述制造低摻雜漏極以及深型源極/漏極區(qū)域的步驟包括注入多個(gè)離子，其劑量約為1015至1017原子/平方厘米。
本發(fā)明所述的另一種制造半導(dǎo)體元件的方法，其中上述制造低摻雜漏極以及深型源極/漏極區(qū)域的步驟包括注入離子B、BF2、或上述材料的化合物。
本發(fā)明所述的另一種制造半導(dǎo)體元件的方法，其中上述制造非晶化區(qū)域的步驟包括注入離子Ge、Xe、Si、In、Ar、Kr、Rn、或上述材料的化合物。
本發(fā)明所述的另一種制造半導(dǎo)體元件的方法，其中上述制造同步注入?yún)^(qū)域的步驟包括注入離子碳、氮、氟、或上述材料的化合物。
本發(fā)明所述的另一種制造半導(dǎo)體元件的方法，其中上述注入離子碳、氮、氟、或上述材料的化合物的劑量約為上述制造低摻雜漏極的劑量的0.1至10倍。
本發(fā)明所述的又一種制造半導(dǎo)體元件的方法，其中包括提供基板；在該基板上制造柵極電極；將該基板位于該柵極電極兩側(cè)的第一部分非晶化化；將第一離子型態(tài)注入在該基板位于該柵極電極兩側(cè)的第二部分，該第一部分與該第二部分重疊；將第二離子型態(tài)注入在上述第二部分中，以制造一個(gè)或多個(gè)注入?yún)^(qū)域；以及在上述制造注入?yún)^(qū)域的步驟之后，至少部分地將上述第一部分再結(jié)晶。
本發(fā)明所述的又一種制造半導(dǎo)體元件的方法，其中上述注入第二離子型態(tài)的步驟包括注入多個(gè)離子，其劑量約為1015至1017原子/平方厘米。
本發(fā)明所述的又一種制造半導(dǎo)體元件的方法，其中該第二離子型態(tài)為B、BF2、或上述材料的化合物。
本發(fā)明所述的又一種制造半導(dǎo)體元件的方法，其中上述非晶化步驟包括注入離子Ge、Xe、Si、In、Ar、Kr、Rn、或上述材料的化合物。
本發(fā)明所述的又一種制造半導(dǎo)體元件的方法，其中上述注入第一離子型態(tài)的注入劑量約為上述注入第二離子型態(tài)所使用的劑量的0.1至10倍。
本發(fā)明所述的又一種制造半導(dǎo)體元件的方法，其中該第一離子型態(tài)為碳、氮、氟、或上述材料的化合物。


為了更完整了解本發(fā)明以及其優(yōu)點(diǎn)，以下敘述配合

本發(fā)明的實(shí)施例，其中圖1至圖6為根據(jù)本發(fā)明實(shí)施例的工藝步驟制造半導(dǎo)體元件時(shí)的晶片剖面圖。
圖1至圖6為根據(jù)本發(fā)明實(shí)施例的工藝步驟制造半導(dǎo)體元件時(shí)的晶片剖面圖，其中包括圖1是顯示提供基板的步驟；圖2是顯示制造柵極電極的步驟；圖3是顯示制造多個(gè)非晶化區(qū)域的步驟；圖4是顯示制造多個(gè)同步注入?yún)^(qū)域的步驟；圖5是顯示制造第一注入?yún)^(qū)域的步驟；圖6是顯示制造多個(gè)間隙壁以及第二注入?yún)^(qū)域的步驟。
其中，附圖標(biāo)記說(shuō)明如下100～晶片 110～基板 112～電介質(zhì)層114～導(dǎo)電層120～n型阱122～淺溝道隔離
220～柵極電介質(zhì) 222～柵極電極 310～非晶化區(qū)域410～同步注入?yún)^(qū)域510～第一注入?yún)^(qū)域 610～間隙壁612～第二注入?yún)^(qū)域具體實(shí)施方式
以下詳細(xì)說(shuō)明本發(fā)明目前常用實(shí)施例的制作和使用方法。本發(fā)明提出許多可實(shí)施的創(chuàng)新概念，可以在廣泛的多種特定狀況下實(shí)施。此處討論的特定實(shí)施例僅用來(lái)說(shuō)明制造和實(shí)施本發(fā)明的特定方法，并不將本發(fā)明限定在特定范圍內(nèi)。
圖1到圖6說(shuō)明一實(shí)施例，其中根據(jù)本發(fā)明一實(shí)施例使用非晶化(amorphization)工藝以及同步注入(co-implant)工藝，以制造p型金屬氧化物半導(dǎo)體(PMOS)晶體管。非晶化以及同步注入工藝已被發(fā)現(xiàn)將限制源極/漏極(source/drain)注入物(implant)的橫向/縱向擴(kuò)散。因此可使用較高摻雜濃度(dopant concentration)來(lái)制造較淺的源極/漏極區(qū)域，同時(shí)減少或消除短溝道效應(yīng)(short channel effect)。為了說(shuō)明方便，本發(fā)明的多個(gè)實(shí)施例敘述制造PMOS晶體管的過(guò)程，其中注入B或BF2離子于源極/漏極區(qū)域。本發(fā)明的實(shí)施例也可被用來(lái)制造n型金屬氧化物半導(dǎo)體(NMOS)晶體管、使用不同于B或BF2的摻雜物制造的PMOS晶體管、或其它型態(tài)的半導(dǎo)體元件(例如，電容、電阻之類)。
此外本發(fā)明的實(shí)施例可被使用在各種電路上。舉例說(shuō)明，本發(fā)明的實(shí)施例可以被應(yīng)用于輸入/輸出元件、核心元件、內(nèi)存電路、系統(tǒng)單芯片(SoC)元件、其它集成電路以及類似元件。本發(fā)明實(shí)施例對(duì)于短溝道效應(yīng)較嚴(yán)重的次65納米(sub-65nm)設(shè)計(jì)特別有用。
參閱圖1，晶片100包括基板110，基板110上具有根據(jù)本發(fā)明實(shí)施例制造的電介質(zhì)層(dielcetric layer)112以及導(dǎo)電層(conductive layer)114。在實(shí)施例中，基板110包括p型硅晶片基板(P-type bulk silicon substrate)，該p型硅晶片基板具有n型阱(n-well)120，可在n型阱120內(nèi)制造PMOS元件。其它如鍺、或硅鍺合成物之類的物質(zhì)可被替換來(lái)制造基板110?；?10也可為絕緣半導(dǎo)體(semiconductor-on-insulator，SOI)的有源層(active layer)、或?yàn)槎鄬?multi-layered)結(jié)構(gòu)(例如制造在硅晶層上的硅鍺層)。n型阱120可借由注入離子產(chǎn)生，例如注入磷離子，其劑量約為1012至1014原子/平方厘米，并且其能量約為10至200KeV。也可以使用其它n型摻雜物產(chǎn)生n型阱120，例如氮、砷、或銻之類。
可在基板110中制造淺溝道隔離(Shallow-trench isolations，STIs)122或其它隔離結(jié)構(gòu)(例如場(chǎng)氧化物，field oxide)區(qū)域，以隔離基板的多個(gè)有源區(qū)域(active area)。借由在基板中蝕刻溝道并且填入電介質(zhì)，可以制造淺溝道隔離122，其中填入的電介質(zhì)為本領(lǐng)域的公知材料，例如二氧化硅、或高密度等離子體(high-density plasma，HDP)氧化物之類。
電介質(zhì)層112包括電介質(zhì)材料，例如二氧化硅、硅氧化氮、硅氮化物、含氮氧化物、高介電常數(shù)金屬氧化物(high-K metal oxide)、或上述材料化合物之類。舉例說(shuō)明，使用如濕式或干式高溫氧化(wet or dry thermal oxidation)的氧化工藝制造二氧化硅電介質(zhì)層。在一較常用實(shí)施例中，電介質(zhì)層112的厚度約為5埃至100埃。
導(dǎo)電層114包括導(dǎo)電材料，例如金屬(如鉭、鈦、鉬、鎢、鉑，、鋁、鉿、釕)、金屬硅化物(如硅化鈦、硅化鈷、硅化鎳、硅化鉭)、金屬氮化物(如氮化鈦、氮化鉭)、含摻雜物的多晶硅、其它導(dǎo)電材料、或上述材料的化合物。在一實(shí)施例中，使用低壓化學(xué)氣相沉積(low-pressure chemical vapor deposition，LPCVD)制造多晶硅層，使得該多晶硅層的厚度約在200埃至2000埃的范圍內(nèi)，而較常用的厚度約為1000埃。
如圖2所示，根據(jù)本發(fā)明實(shí)施例，圖1的晶片100的電介質(zhì)層112以及導(dǎo)電層114被圖案化(patterned)，分別產(chǎn)生柵極電介質(zhì)(gate dielectric)220以及柵極電極(gate electrode)222?？墒褂帽绢I(lǐng)域的光刻(photolithography)技術(shù)執(zhí)行上述圖案化動(dòng)作，以制造柵極電介質(zhì)220以及柵極電極222。通常光刻技術(shù)需要沉積光阻(photoresist)材料(未說(shuō)明)，然后將該光阻材料掩膜(masked)、曝光(exposed)以及顯影(developed)。在將該光阻材料圖案化后，執(zhí)行異向性蝕刻(anisotropic etching)工藝以移除光阻的不需要部分。之后，執(zhí)行蝕刻(etching)工藝以移除圖1的電介質(zhì)層112以及導(dǎo)電層114的不需要部分，以分別制造如圖2所示的柵極電介質(zhì)220以與柵極電極222。在制造柵極電介質(zhì)220以與柵極電極222之后，將剩余的光阻材料移除。
如圖3所示，根據(jù)本發(fā)明實(shí)施例，在圖2的晶片100中制造非晶化(amorphization)區(qū)域310。非晶化區(qū)域310表示基板110的晶質(zhì)結(jié)構(gòu)(crystallinestructure)已被轉(zhuǎn)換為非晶(amorphous)狀態(tài)的區(qū)域。借由注入劑量約為1014至1016原子/平方厘米的鍺、硅、或鈍氣(例如氖、氬、氪、氙、或氡之類)離子，可以制造非晶化區(qū)域310，并且選擇其注入離子的能階，使得非晶化區(qū)域310的深度大于接下注入工藝將制造的低摻雜漏極(LDD)區(qū)域的深度。在實(shí)施例中，非晶化區(qū)域310的制造是借由注入工藝，其能量約為5至50Kev，使得該非晶化區(qū)域310深度約為100埃至500埃。
在上述非晶化工藝中，柵極電極222可能被部分地轉(zhuǎn)換為非晶狀態(tài)，而在接下來(lái)的將非晶化區(qū)域310再結(jié)晶(re-crystallized)的步驟中，柵極電極222可能被再結(jié)晶。然而，可使用掩模保護(hù)柵極電極222并且避免將柵極電極222轉(zhuǎn)換為非晶狀態(tài)。舉例說(shuō)明，該掩模可為如同使用在制造柵極電極222與柵極電介質(zhì)220圖案的光阻掩模(photoresist mask)以及/或硬質(zhì)掩模(hard mask)。
如圖4所示，根據(jù)本發(fā)明實(shí)施例，在圖3的晶片100中制造同步注入?yún)^(qū)域410。以接下來(lái)工藝步驟將制造的LDD及/或源極、漏極區(qū)域的約0.1至1.0倍劑量以及大約1至10KeV的能量，制造同步注入?yún)^(qū)域410，其中注入的離子可為碳、氟、以及/或氮離子。同步注入?yún)^(qū)域410的深度通常約等于、或大于非晶化區(qū)域310的深度，并且通常大于接下來(lái)注入工藝將制造的LDD區(qū)域以及源極/漏極區(qū)域深度。
同步注入?yún)^(qū)域410降低接下來(lái)工藝步驟中用來(lái)制造LDD以及源極/漏極區(qū)域的摻雜物(例如B、或BF2之類)的瞬時(shí)擴(kuò)散(transient diffusion)。借由降低瞬時(shí)擴(kuò)散，可以制造較淺的源極/漏極區(qū)域，同時(shí)降低或限制短溝道效應(yīng)以及維持較高的驅(qū)動(dòng)電流。
如圖5所示，根據(jù)本發(fā)明實(shí)施例，在圖4的晶片100中制造第一注入?yún)^(qū)域510。第一注入?yún)^(qū)域510組成PMOS晶體管的LDD區(qū)域。舉例說(shuō)明，第一注入?yún)^(qū)域510可被摻雜如硼、二氟化硼離子的p型摻雜物，其劑量約為1015至1017原子/平方厘米并且其注入能量約為0.1至10Kev。另外，第一注入?yún)^(qū)域510也可被摻雜如鋁、鎵、或銦之類的其它p型摻雜物。
本發(fā)明對(duì)本技術(shù)領(lǐng)域的其中一個(gè)改善如下因?yàn)榉蔷Щ瘏^(qū)域310以及同步注入?yún)^(qū)域410降低LDD區(qū)域的橫向擴(kuò)散，所以可以使用較高劑量制造LDD區(qū)域，因此可以降低結(jié)電阻(junction resistance)并且增加驅(qū)動(dòng)電流。
圖6說(shuō)明圖5的晶片100在根據(jù)本發(fā)明實(shí)施例制造第一注入間隙壁(spacer)610以及第二注入?yún)^(qū)域612后的情形。第一注入間隙壁610為源極/漏極區(qū)域的第二離子注入的注入掩模，該第一注入間隙壁610最常見(jiàn)為包括含氮層，例如氮化硅(Si3N4)、硅氧化氮(SiOxNy)、有機(jī)硅(silicon oxime)SiOxNy:Hz)、或以上材料的化合物之類。在一較常見(jiàn)實(shí)施例中，第一注入間隙壁610由一含Si3N4層組成，該Si3N4層使用化學(xué)氣相沉積(Chemical vapordeposition，CVD)技術(shù)組成，其中使用硅烷(silane)以及氨(NH3)作為先前氣體(precursor gases)。然而，也可使用其它材料或步驟制造第一注入間隙壁610。
第一注入間隙壁610可借由同向性或異向性蝕刻工藝完成圖案化，例如使用磷酸(H3PO4)為溶劑的同向性蝕刻工藝。因?yàn)镾i3N4(或其它材料)層的厚度在鄰接?xùn)艠O電極222的區(qū)域較厚，上述同向性蝕刻移除除了鄰近柵極電極222的區(qū)域之外的Si3N4材料，因此制造出如圖6所示的第一注入間隙壁610。
必須注意的是，本發(fā)明也可使用其它型態(tài)的間隙壁、摻雜濃度與分布(doping profiles)、以及注入掩模。例如，可使用多重間隙壁(multiple spacers)、任意型間隙壁(disposable spacer)、偏移間隙壁(offset spacer)、以及襯墊(liners)之類。與上述各種間隙壁相應(yīng)，本發(fā)明的實(shí)施例可使用不同的摻雜濃度與分布。
借由注入p型摻雜物(例如B、BF2離子)制造第二注入?yún)^(qū)域612，其中摻雜物的劑量約大于1015至1017原子/平方厘米，并且其注入能量約為1至50Kev。另外，第二注入?yún)^(qū)域612可被摻雜如鋁、鎵、或銦之類的其它p型摻雜物。必須注意的是第二注入?yún)^(qū)域612可能延伸穿越非晶化區(qū)域310。
之后將非晶化區(qū)域310再結(jié)晶。在實(shí)施例中，借由執(zhí)行退火(anneal)將非晶化區(qū)域310再結(jié)晶，例如快速熱退火(rapid thermal anneal，RTA)，其中晶質(zhì)硅(例如位于柵極電介質(zhì)220以及非晶化區(qū)域310之下的硅)如同籽晶層(seedlayer)動(dòng)作。其中必須注意，接下來(lái)在完成半導(dǎo)體元件制造的標(biāo)準(zhǔn)工藝步驟中執(zhí)行的退火，可被用來(lái)再結(jié)晶非晶化區(qū)域310。在另一實(shí)施例中，可執(zhí)行個(gè)別退火(separate anneal)以再結(jié)晶非晶化區(qū)域310。柵極電極222在上述退火中也可能被再結(jié)晶。
標(biāo)準(zhǔn)工藝技術(shù)可被用來(lái)完成半導(dǎo)體元件的制造。例如，將源極/漏極區(qū)域以及柵極電極硅化(silicided)、制造層間電介質(zhì)(inter-layer dielectric)、制造接觸(contacts)以及介質(zhì)孔(vias)、以及制造金屬導(dǎo)線之類。
本發(fā)明實(shí)施例提供多種優(yōu)點(diǎn)以解決本領(lǐng)域的缺點(diǎn)。例如，上述討論的非晶化以及同步注入工藝可防止以及/或減低摻雜物的擴(kuò)散(橫向與縱向)。因此與先前技術(shù)相比較，本發(fā)明的實(shí)施例具有較淺的第一注入?yún)^(qū)域510以及第二注入?yún)^(qū)域612，并且具有較高的摻雜物濃度。較淺的第一注入?yún)^(qū)域510以及第二注入?yún)^(qū)域612能夠降低或消除短溝道效應(yīng)以及柵極多晶硅的耗盡(gatepoly-depletion)效應(yīng)，同時(shí)維持高驅(qū)動(dòng)電流。
雖然本發(fā)明的內(nèi)容與優(yōu)點(diǎn)已經(jīng)被詳細(xì)說(shuō)明如上，但在不脫離權(quán)利要求書(shū)所描述的本發(fā)明的精神范圍內(nèi)，可以作出改動(dòng)修飾及等同的變化替換。此外本發(fā)明的應(yīng)用范圍并不被限定在本說(shuō)明書(shū)所敘述的工藝、機(jī)械、制造、成分、工具、方法以及步驟的特定實(shí)施例中。無(wú)論是目前已經(jīng)存在或即將發(fā)展，凡是與此處所描述的對(duì)應(yīng)實(shí)施例基本上執(zhí)行同樣運(yùn)作或產(chǎn)生同樣結(jié)果的工藝、機(jī)械、制造、成分、工具、方法以及步驟，都可根據(jù)本發(fā)明被利用。因此，本發(fā)明的申請(qǐng)專利范圍包括其工藝、機(jī)械、制造、成分、工具、方法、或步驟。
權(quán)利要求
1.一種制造半導(dǎo)體元件的方法，其中包括提供基板；在該基板上制造柵極電極；在該基板中制造多個(gè)非晶化區(qū)域，并且使其位于該柵極電極的兩側(cè)；在該基板中，使用第一離子型態(tài)制造多個(gè)同步注入?yún)^(qū)域，并且使其位于該柵極電極的兩側(cè)，上述同步注入?yún)^(qū)域的深度約等于或大于上述非晶化區(qū)域的深度，并且上述同步注入?yún)^(qū)域與上述非晶化區(qū)域部分重疊；在每一個(gè)上述同步注入?yún)^(qū)域中，使用第二離子型態(tài)制造第一注入?yún)^(qū)域；在鄰接該柵極電極處制造一個(gè)或多個(gè)間隙壁；在每一個(gè)上述同步注入?yún)^(qū)域中，使用第二離子型態(tài)制造一個(gè)或多個(gè)第二注入?yún)^(qū)域；以及在上述制造第二注入?yún)^(qū)域的步驟之后，至少部分地將上述非晶化區(qū)域再結(jié)晶。
2.如權(quán)利要求1所述的制造半導(dǎo)體元件的方法，其中上述制造第一注入?yún)^(qū)域以及第二注入?yún)^(qū)域的步驟包括注入多個(gè)離子，其劑量約為1015至1017原子/平方厘米。
3.如權(quán)利要求1所述的制造半導(dǎo)體元件的方法，其中該第二離子型態(tài)為B、BF2、或上述材料的化合物。
4.如權(quán)利要求1所述的制造半導(dǎo)體元件的方法，其中上述制造非晶化區(qū)域的步驟包括注入離子Ge、Xe、Si、In、Ar、Kr、Rn、或上述材料的化合物。
5.如權(quán)利要求1所述的制造半導(dǎo)體元件的方法，其中上述制造同步注入?yún)^(qū)域的注入劑量約為上述制造第一注入?yún)^(qū)域所使用的劑量的0.1至10倍。
6.如權(quán)利要求1所述的制造半導(dǎo)體元件的方法，其中上述第一離子型態(tài)為碳、氮、氟、或上述材料的化合物。
7.一種制造半導(dǎo)體元件的方法，其中包括提供基板；在該基板上制造柵極電極；在該基板中制造多個(gè)非晶化區(qū)域，并且使其位于該柵極電極的兩側(cè)；在該基板中制造多個(gè)同步注入?yún)^(qū)域，并且使其位于該柵極電極的兩側(cè)，上述同步注入?yún)^(qū)域的深度約等于或大于上述非晶化區(qū)域的深度，并且上述同步注入?yún)^(qū)域與上述非晶化區(qū)域部分重疊；在該柵極電極的兩側(cè)制造多個(gè)低摻雜漏極，上述低摻雜漏極包含在上述同步注入?yún)^(qū)域之內(nèi)；在鄰接該柵極電極處制造多個(gè)間隙壁；在該基板中制造多個(gè)深型源極/漏極區(qū)域，并且使其位于該柵極電極兩側(cè)的同步注入?yún)^(qū)域內(nèi)；以及在上述制造深型源極/漏極區(qū)域的步驟之后，至少部分地將上述非晶化區(qū)域再結(jié)晶。
8.如權(quán)利要求7所述的制造半導(dǎo)體元件的方法，其中上述制造低摻雜漏極以及深型源極/漏極區(qū)域的步驟包括注入多個(gè)離子，其劑量約為1015至1017原子/平方厘米。
9.如權(quán)利要求7所述的制造半導(dǎo)體元件的方法，其中上述制造低摻雜漏極以及深型源極/漏極區(qū)域的步驟包括注入離子B、BF2、或上述材料的化合物。
10.如權(quán)利要求7所述的制造半導(dǎo)體元件的方法，其中上述制造非晶化區(qū)域的步驟包括注入離子Ge、Xe、Si、In、Ar、Kr、Rn、或上述材料的化合物。
11.如權(quán)利要求7所述的制造半導(dǎo)體元件的方法，其中上述制造同步注入?yún)^(qū)域的步驟包括注入離子碳、氮、氟、或上述材料的化合物。
12.如權(quán)利要求11所述的制造半導(dǎo)體元件的方法，其中上述注入離子碳、氮、氟、或上述材料的化合物的劑量約為上述制造低摻雜漏極的劑量的0.1至10倍。
13.一種制造半導(dǎo)體元件的方法，其中包括提供基板；在該基板上制造柵極電極；將該基板位于該柵極電極兩側(cè)的第一部分非晶化化；將第一離子型態(tài)注入在該基板位于該柵極電極兩側(cè)的第二部分，該第一部分與該第二部分重疊。
全文摘要
本發(fā)明提出一種半導(dǎo)體元件的制造方法，該半導(dǎo)體元件具有淺型以及高摻雜濃度的源極/漏極區(qū)域。其制造方法包括在基板上制造柵極電極；借由注入離子將該基板的源極/漏極區(qū)域轉(zhuǎn)換為非晶狀態(tài)；在上述源極/漏極區(qū)域注入離子，以執(zhí)行同步注入工藝；注入一個(gè)或多個(gè)注入物，以制造低摻雜漏極(LDD)以及源極/漏極區(qū)域；以及將該基板再結(jié)晶。其中，用來(lái)形成LDD以及源極/漏極區(qū)域的離子的擴(kuò)散被非晶化區(qū)域與同步注入?yún)^(qū)域有效地限制或降低。
文檔編號(hào)H01L21/8238GK1913112SQ20061000869
公開(kāi)日2007年2月14日 申請(qǐng)日期2006年2月21日 優(yōu)先權(quán)日2005年8月9日
發(fā)明者陳建豪, 聶俊峰, 李資良 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司