專利名稱：用低壓擺動減小可編程邏輯器件中路由信號的功率的方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及可編程邏輯器件(PLD)，并更具體地涉及減小這樣的器件中的功率消耗。
背景技術(shù)：
應(yīng)該注意，這里所用的術(shù)語PLD是為了覆蓋可編程邏輯的廣泛范圍的。這包括這樣的器件，所述器件通常稱為CPLD(復(fù)雜可編程邏輯器件)，諸如來自San Jose，California的Altera公司的MAX7000；FPGA(現(xiàn)場可編程門陣列)，諸如來自Altera的Stratix；或結(jié)構(gòu)化ASIC(金屬可編程邏輯)，諸如來自Altera的Hardcopy。
在Cliff等人的美國專利5,909,126和5,963,049中示出了已知的可編程邏輯器件的示例，在此將上述專利全部引入作為參考。PLD典型地包括大量的可編程邏輯區(qū)域和其他操作資源，諸如存儲器、輸入/輸出電路等，其可選擇地經(jīng)由所述器件上的可編程互連資源進行互連。例如，PLD上的可編程邏輯的每個區(qū)域可編程用來對施加于該區(qū)域上的若干輸入信號執(zhí)行若干相對簡單的邏輯功能中的任意功能，以便產(chǎn)生一個或多個輸出信號，所述輸出信號表明了對輸入信號執(zhí)行所選邏輯功能的結(jié)果。所述互連資源可編程用來以多種模式或配置中的任意模式或配置傳送電壓信號(從接地電壓VSS(例如“LOW”電壓信號)到源電壓VCC(例如“HIGH”電壓信號))到邏輯區(qū)域、從邏輯區(qū)域傳送電壓信號以及在邏輯區(qū)域之間傳送電壓信號。例如，互連資源可被用于級聯(lián)若干邏輯區(qū)域，以使得可以執(zhí)行比任一邏輯區(qū)域可執(zhí)行的任務(wù)復(fù)雜的邏輯任務(wù)。
對于PLD中的每個單獨的互連路徑或通路，典型地使用單個導(dǎo)體。單個或多個MOS傳遞門(由PLD上的可編程存儲器元件或電路所控制)被用于通過所述器件的互連資源而選擇性地將每個導(dǎo)體與其他導(dǎo)體互連，以提供各種信號路由(routing)。
可通過對NMOS傳遞門(如本領(lǐng)域技術(shù)人員所理解的那樣，類似的操作原理將應(yīng)用于PMOS傳遞門)的描述來簡明地說明典型單晶體管傳遞門的操作。根據(jù)NMOS傳遞門的柵極端子VGATE和其源極端子VSOURCE之間的電位差是否超過了閾電壓VT，NMOS傳遞門擔當“打開”或“關(guān)閉”開關(guān)。(如本領(lǐng)域中公知的，在MOS器件的“源極”和“漏極”端子之間沒有物理差異。)當VGATE-VSOURCE小于VT時，NMOS傳遞門處于“切斷”狀態(tài)，因而擔當“打開”開關(guān)；當VGATE-VSOURCE大于VT時，NMOS傳遞門處于傳導(dǎo)狀態(tài)，因而擔當“關(guān)閉”開關(guān)。
如本領(lǐng)域所公知的，VT不是對于MOS晶體管的離散值；它可以被認為是由多種二階效應(yīng)，諸如襯底偏置和亞閾傳導(dǎo)(subthresholdconduction)，所影響的值域。不過，為了簡化對本發(fā)明原理的說明，此處所討論的VT將仿佛是離散值，而不是值域。
隨著縮小器件幾何形狀的當前趨勢(例如0.18μm工藝降至0.13μm、90nm、65nm或更低)以及隨之使用日益降低的操作電壓(例如，電源電壓、偏置電壓等等)，所述電壓正接近可與VT相比較的電平，晶體管傳遞門的能力構(gòu)建成以相對高速運行，而與此同時，使泄漏電流最小化是所要克服的困難的設(shè)計障礙。
此外，使器件幾何形狀更小的這種趨勢以及隨之對更低操作電壓的使用正產(chǎn)生速度(例如，傳遞門晶體管轉(zhuǎn)為導(dǎo)通(ON)的響應(yīng)時間)與泄漏電流(例如，當傳遞門晶體管轉(zhuǎn)為斷開(OFF)時通過其的電流)之間的設(shè)計折中，這是之前較大的器件幾何形狀和隨之對較高操作電壓的使用所未曾經(jīng)歷過的。即，如果傳統(tǒng)設(shè)計技術(shù)被應(yīng)用于較小的器件幾何形狀，則高速傳遞門操作會伴隨高泄漏電流，而低泄漏電流會伴隨低速傳遞門操作。高泄漏電流是不想要的，因為它會導(dǎo)致過熱、功率損失和較差性能。
關(guān)聯(lián)于縮小幾何形狀的另一問題是隨之對較低操作電壓的使用。此較低操作電壓典型地是提供給器件的標稱電壓，并對諸如可配置存儲單元(例如SRAM)的某種電路而言，它可能不足以正常操作。例如，當電源電壓降低時，軟錯誤率會增加，因為減小了翻轉(zhuǎn)(flip)單元(從一個邏輯狀態(tài)到另一個)所需的臨界電荷。
通過對互連導(dǎo)體的充電和放電消耗了器件電壓大部分。以較低的操作電壓，NMOS傳遞門的VT下降(drop)成為了操作電壓的更顯著部分或百分比。這可以導(dǎo)致傳統(tǒng)PLD互連電路中的若干問題。例如，信令(singling)變慢，而電路更容易受到并聯(lián)導(dǎo)體之間的電容性串音的影響。
因而，提供用于降低可編程邏輯器件的內(nèi)部信令功率消耗的改進的技術(shù)、系統(tǒng)和方法將是想要的。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供了用于降低可編程邏輯器件的內(nèi)部信令功率消耗的改進的技術(shù)、系統(tǒng)和方法。
本發(fā)明通過減小需要被路由通過互連資源的電荷總量來實現(xiàn)可編程邏輯器件的較低功率消耗。提供驅(qū)動器電路用于經(jīng)由互連導(dǎo)體將路由信號從源操作電路驅(qū)動到接收器電路。驅(qū)動器電路限制路由信號，使其始終不會被驅(qū)動到可編程邏輯器件的電源的極限。
根據(jù)本發(fā)明，提供了可編程邏輯器件，其包括第一操作電路、第二操作電路、耦合于所述第一操作電路的輸出信號的路由驅(qū)動器電路、耦合于所述第二操作電路的輸入的路由接收器電路，以及從所述驅(qū)動器電路延伸到所述接收器電路的互連導(dǎo)體。所述驅(qū)動器電路被配置成將路由信號驅(qū)動到所述互連導(dǎo)體上，使得所述路由信號的電壓擺動(swing)小于所述第一操作電路的輸出信號的電壓擺動。


在連同附圖考慮以下詳細描述時，本發(fā)明的上述和其他優(yōu)點將變得更明顯，在所有附圖中，相同標號指示相同部分，并且在附圖中
圖1是可以根據(jù)本發(fā)明構(gòu)造的說明性PLD的典型部分的簡化示意框圖；圖2是根據(jù)本發(fā)明的說明性信令電路的簡化示意框圖；圖3是根據(jù)本發(fā)明的其他說明性信令電路的簡化示意框圖；圖4是根據(jù)本發(fā)明的其他說明性信令電路的簡化示意框圖；圖5是在圖2-4中所示的類型的現(xiàn)有技術(shù)電路的更詳細的示意圖；圖6是與圖5的圖類似的、根據(jù)本發(fā)明對圖5電路的部分的可能修改的說明性實施例的詳細示意圖；圖7是與圖5和6的圖類似的、根據(jù)本發(fā)明對圖5電路的部分的可能修改的第二說明性實施例的詳細示意圖；以及圖8是使用根據(jù)本發(fā)明的具有信令電路的可編程邏輯器件的說明性系統(tǒng)的簡化框圖。
具體實施例方式
圖1示出了可以根據(jù)本發(fā)明構(gòu)造的說明性PLD 10的典型部分。PLD 10包括輸入/輸出(I/O)電路的區(qū)域20、可編程邏輯的區(qū)域30以及用戶可訪問存儲器的區(qū)域40。其他類型的操作電路(例如微處理器電路)也可被包括在PLD 10上。例如，這樣的其他電路可以是除了圖1中所示電路之外的電路，或者它可以代替區(qū)域40中的一些?；ミB資源也可被包括于PLD 10。這些資源包括水平互連資源50、垂直互連資源60、區(qū)域饋電資源70、區(qū)域輸出資源80以及I/O服務(wù)資源90。(圖1中的單個行可表示多個基本上并行的導(dǎo)體。)互連資源還包括各種類型的其他互連資源之間的可編程連接。通過由可能連接的導(dǎo)體的相交部分處的標號100所指示的圓圈或其他形狀來表示這些可編程連接。連接100可以是由傳統(tǒng)可編程功能控制元件(FCE)所控制的相對簡單的傳統(tǒng)的可編程邏輯連接器(PLC)。
互連資源可編程用來將幾乎任何信號源連接于PLD 10中的幾乎任何信號目的地。僅作為此的一個示例，來自左上I/O區(qū)域20的信號可以通過互連資源被路由到最接近圖1中心的邏輯區(qū)域30的最低的輸入70。各種資源50、60、90和100被用于提供這樣的路由。作為另一示例，左上邏輯區(qū)域30的輸出信號可以被路由到最接近圖1中心的邏輯區(qū)域30的最高的輸入70。各種資源50、60、90和100被用于提供這樣的路由。
圖2示出了根據(jù)本發(fā)明的PLD 10(圖1)上的一個說明性信令路徑布置110。路徑110中的信號源可以是I/O區(qū)域20、邏輯區(qū)域30、存儲器區(qū)域40、可編程互連100或PLD 10上的其他任意信號源中的任一個。由源20/30/40/100產(chǎn)生的源信號112被施加于路由驅(qū)動器電路200。驅(qū)動器電路200將源信號112驅(qū)動到導(dǎo)體上，作為路由信號113，所述導(dǎo)體可以是類型50、60、70、80或90或PLD 10上使用的導(dǎo)體的任何其他任何類型中的任一種。從驅(qū)動器電路200延伸的導(dǎo)體50/60/70/80/90延伸到路由接收器電路300。接收器電路300將導(dǎo)體50/60/70/80/90上的路由信號113傳遞作為目的地信號114，用于將其施加于所關(guān)聯(lián)的信號目的地，信號目的地(類似于信號源)可以是I/O區(qū)域20、邏輯區(qū)域30、存儲器區(qū)域40、可編程互連100或PLD 10上的其他任意信號目的地中的任一個。隨后在本說明書中提供了根據(jù)本發(fā)明的電路200和300的說明性構(gòu)造的細節(jié)。
在圖3中示出了根據(jù)本發(fā)明的PLD 10(圖1)上的另一個說明性信令路徑布置120。電路200的信號源元件20/30/40/100、路由驅(qū)動器電路200以及輸出導(dǎo)體50/60/70/80/90可以與圖2的相應(yīng)元件類似?！八健睂?dǎo)體50/60/70/80/90連接于兩個(或多個)開關(guān)電路106a和106b中的每一個的輸入門。每個電路106的輸入門由相關(guān)聯(lián)的可編程功能控制元件(FCE)102a/102b來控制。如果電路106想要輸入并傳遞水平導(dǎo)體50/60/70/80/90上的信號，則關(guān)聯(lián)于該電路106的FCE 102被編程用來啟動該電路的輸入門。接著電路106可以接收水平導(dǎo)體50/60/70/80/90上的路由信號113并將其傳遞到相關(guān)聯(lián)的“垂直”導(dǎo)體50/60/70/80/90。因此接收路由信號113的每個路由接收器電路300a或300b傳遞該信號作為目的地信號114，用于由相關(guān)聯(lián)的信號目的地元件20/30/40/100所使用。圖3中的每個接收器電路300可以與圖2中的電路300類似，并且圖3中的信號目的地元件20/30/40/100可以分別與圖2中的信號目的地元件類似。
在圖4中示出了根據(jù)本發(fā)明的PLD 10(圖1)上的再一個說明性信令路徑布置130。圖4中的每個信號源元件20/30/40/100可以與圖2和3中的信號源元件類似。圖4中的每個路由驅(qū)動器電路200可以與圖2和3中的驅(qū)動器電路200類似，除了在圖4中示出的每個驅(qū)動器電路200具有由FCE 202所控制的輸出門以外。因此，僅當由相關(guān)聯(lián)的FCE 202啟動相關(guān)聯(lián)的輸出門時，圖4中的每個驅(qū)動器電路200輸出路由信號113。以這種方式，可以由兩個(或多個)驅(qū)動器電路200中的任一個來驅(qū)動“垂直”互連導(dǎo)體50/60/70/80/90。
圖4中的每個路由接收器電路300可以與圖2和3中的接收器電路300類似，除了在圖4中示出的每個接收器電路300具有由FCE 302所控制的輸入門以外。因此，僅當由相關(guān)聯(lián)的FCE 302啟動相關(guān)聯(lián)的輸入門時，每個接收器電路300接收路由信號113并傳遞來自垂直導(dǎo)體50/60/70/80/90的目的地信號114。圖4中的每個信號目的地元件20/30/40/100可以與圖2和3中的信號目的地元件類似。
圖4中的開關(guān)電路106可以與圖3中的任何開關(guān)電路106類似，除了在圖4中的電路106還具有由FCE 104所控制的輸出門以外。因此，僅當由相關(guān)聯(lián)的FCE 104啟動其輸出門時，圖4中的電路106輸出信號。
根據(jù)圖2-4中示出的說明性示例，將會理解，在說明性PLD 10(圖1)中的任意或全部互連資源50/60/70/80/90可以如何根據(jù)本發(fā)明來發(fā)信令或路由電路。
根據(jù)本發(fā)明的電路和方法提供了一種降低可編程邏輯器件的內(nèi)部信令功率消耗的系統(tǒng)。具體而言，根據(jù)本發(fā)明的電路通過減小需要被路由通過器件的各種信令路徑的電荷總量來實現(xiàn)可編程邏輯器件的較低功率消耗。典型地，操作電壓是被供給到器件的信號路徑電路的電源電壓，并通常被稱為VCC。
根據(jù)本發(fā)明的信號路徑電路通過使用“反向”路由驅(qū)動器電路來轉(zhuǎn)換低于源電壓的電壓。反向路由驅(qū)動器電路限制了其在信號路徑電路中的輸出的范圍，以使被路由的信號始終不會被驅(qū)動到器件的電源的極限(即，接地至VCC)。例如，在本發(fā)明的路由驅(qū)動器電路的一實施例中，HIGH輸入源信號(例如VCC)被作為路由信號驅(qū)動到低于輸入源信號的電壓的輸出電壓(例如，VCCP＝VCC-VTN)。同樣地，LOW輸入源信號(例如VSS)被作為路由信號驅(qū)動到高于輸入源信號的電壓的輸出電壓(例如，VSSP＝VTP)。在這種情況下，路由驅(qū)動器電路限制在信號路徑電路中的互連資源上的其輸出電壓的范圍(即，減小了電壓擺動)，以降低PLD上的功率消耗。本發(fā)明的信號路徑電路還可包括路由接收器電路，其具有傳遞門和鎖存器/緩沖器電路的混合，以將路由信號恢復(fù)到完全干線(full-rail)，作為目的地信號。
圖5示出了現(xiàn)有技術(shù)的VCC到VSS的電壓電平信號路徑電路140的示例。傳統(tǒng)信號路徑電路140包括路由驅(qū)動器電路200a和路由接收電路300a。(在圖5-7中使用了具有字母后綴的標號，例如200a、200b、300a、300b等，以幫助區(qū)分通常類似的電路的不同的說明性實施例。在之前的圖中，具有字母后綴的類似標號被用于不同的目的(即，用以區(qū)分相同電路的不同實例)。例如，不應(yīng)理解為，圖4中的電路300a僅可以被構(gòu)建得與圖5中的實施例300a相似。相反地，在圖5、6和7中分別示出的實施例300a-c中的任一個可以被用于圖4中的電路300a，或?qū)嶋H上被用于圖2-4中的任一個中的路由接收器電路的任意實例。)圖5中的每個信號源元件20/30/40/100可以與圖2-4中的信號源元件類似。電路140的信號路徑中的信號源可以是I/O區(qū)域20、邏輯區(qū)域30、存儲器區(qū)域40、可編程互連100或PLD 10上的其他任何信號源中的任一個。由源20/30/40/100產(chǎn)生的源信號112a被施加于路由驅(qū)動器電路200a。驅(qū)動器電路200a將源信號112a驅(qū)動到導(dǎo)體上，所述導(dǎo)體可以是類型50、60、70、80或90或在PLD 10上使用的其他任何類型的導(dǎo)體中的任意導(dǎo)體。從驅(qū)動器電路200a延伸的導(dǎo)體50/60/70/80/90延伸到路由接收器電路300a。圖5中的每個信號目的地元件20/30/40/100可以與圖2-4中的信號目的地元件類似。接收器電路300a傳遞導(dǎo)體50/60/70/80/90上的路由信號113a作為目的地信號114a，用于施加給相關(guān)聯(lián)的信號目的地，所述信號目的地(與信號源類似)可以是I/O區(qū)域20、邏輯區(qū)域30、存儲器區(qū)域40、可編程互連100或PLD 10上的其他任何信號目的地中的任一個。
在圖5中，來自相關(guān)聯(lián)信號源20/30/40/100的源信號112a被施加于路由驅(qū)動器電路200a的輸入端212a。VCC是電源或者邏輯1電壓或電勢。VSS是接地或者邏輯0電壓或電勢。元件214a是PMOS晶體管或門。元件216a和218a是NMOS晶體管或門。元件202a是(之前所描述的)FCE。終端220a是路由驅(qū)動器電路200a的輸出端。元件202a和218a全部是可選的，并可以對任意電路200a而省略，電路200a是對于相關(guān)聯(lián)的互連導(dǎo)體50/60/70/80/90的單獨驅(qū)動。
在PMOS晶體管214a和NMOS晶體管216a的柵極之間構(gòu)成的節(jié)點A連接于驅(qū)動器電路200a的輸入端212a。在PMOS晶體管214a的漏極和NMOS晶體管216a的源極之間構(gòu)成的節(jié)點B連接于電路200a的輸出端220a(當需要時，可選的晶體管218a可被耦合于節(jié)點B和端220a之間)。PMOS晶體管214a的源極耦合于VCC，而NMOS晶體管216a的漏極耦合于VSS。
將會了解，這里關(guān)于驅(qū)動器電路200a所描述的晶體管的漏極和源極方向并非為了進行限制，而僅為說明可以構(gòu)建這些晶體管的一種方式。因此，術(shù)語“源極”和“漏極”將被解釋為它們的最廣泛含義。
以下是在圖5中所示的現(xiàn)有技術(shù)的驅(qū)動器電路200a的運行。(此描述假定，如果可選元件202a和218a存在，則FCE 202a被編程用來將晶體管218a轉(zhuǎn)為導(dǎo)通。)當源信號112a為HIGH(即，等于VCC)時，NMOS晶體管216a為導(dǎo)通，而PMOS晶體管214a為斷開。當NMOS晶體管216a為導(dǎo)通時，在VSS和節(jié)點B之間存在通過晶體管216a的直接路徑。因此，驅(qū)動器電路200a的輸出端220a將低信號VSS作為路由信號113a傳遞到互連導(dǎo)體50/60/70/80/90。另一方面，當源信號112a為LOW(即，等于VSS)時，PMOS晶體管214a為導(dǎo)通，而NMOS晶體管216a為斷開。當PMOS晶體管214a為導(dǎo)通時，在VCC和節(jié)點B之間存在通過晶體管214a的直接路徑。因此，驅(qū)動器電路200a的輸出端220a將高頻信號VCC作為路由信號113a傳遞到互連導(dǎo)體50/60/70/80/90。因此，路由驅(qū)動器電路200a清楚地作為變換器(inverter)運行。在節(jié)點B處的高和低輸出電平(以及據(jù)此的輸出終端220a)分別等于VCC和VSS。換句話說，路由驅(qū)動器電路200a的電壓擺動等于電源電壓。由路由驅(qū)動器電路200a所驅(qū)動的作為路由信號113a的輸出電壓的范圍自始至終在VCC和VSS之間變化。
被驅(qū)動到互連導(dǎo)體50/60/70/80/90上的路由信號113a被施加于路由接收器電路300a。接收器電路300a傳遞導(dǎo)體50/60/70/80/90上的路由信號113a作為目的地信號114a，用于施加到相關(guān)聯(lián)的信號目的地，所述信號目的地(與信號源類似)可以是I/O區(qū)域20、邏輯區(qū)域30、存儲器區(qū)域40、可編程互連100或PLD 10上的其他任何信號目的地中的任一個，其與圖2-4中的信號目的地元件相類似。
在圖5中，來自互連導(dǎo)體50/60/70/80/90的路由信號113a被施加于現(xiàn)有技術(shù)的路由接收器電路300a的輸入端312a。VCC是電源或者邏輯1電壓或電勢。VSS是接地或者邏輯0電壓或電勢。元件314a和315a是NMOS晶體管或門。元件316a和317a是PMOS晶體管或門。元件301a和302a是FCE。元件303a是活動全局信號(即加電鎖存器復(fù)位信號)，其在加電時為LOW。元件318a和319a是變換器。端320a是路由接收器電路300a的輸出端。NMOS晶體管315a和FCE302a與可選的NMOS晶體管314a和FCE 301a相結(jié)合一起構(gòu)成傳遞門。變換器318a與PMOS晶體管317a相結(jié)合而構(gòu)成公共的半鎖存器。PMOS晶體管316a與加電信號303a相結(jié)合而構(gòu)成“上拉(pull-up)”電路。
在NMOS“傳遞門”晶體管315a的漏極和PMOS晶體管316a和317a的漏極之間構(gòu)成節(jié)點C。NMOS傳遞門晶體管315a的源極耦合于輸入端312a(當需要時，可選的NMOS傳遞門晶體管314a可被耦合于端312a和NMOS傳遞門晶體管315a的源極之間的節(jié)點(C)處)。在PMOS晶體管317a和變換器318a的輸出之間構(gòu)成節(jié)點D。在變換器319a的輸出之處構(gòu)成的節(jié)點E連接于電路300a的輸出端320a。NMOS晶體管314a的門耦合于FCE 301a，而NMOS晶體管315a的門耦合于FCE 302a。PMOS晶體管316a的柵極耦合于加電信號303a，而PMOS晶體管316a和317a的每一個的源極耦合于VCC。
將會了解，這里關(guān)于路由接收器電路300a所描述的晶體管的漏極和源極的方向并非是為了進行限制，而僅僅說明可以構(gòu)建這些晶體管的一種方式。因此，術(shù)語“源極”和“漏極”將被解釋為它們的最廣泛含義。
以下是在圖5中示出的傳統(tǒng)接收器電路300a的運轉(zhuǎn)。(此描述假定，如果可選元件301a和314a存在，則FCE 301a被編程用來將晶體管314a轉(zhuǎn)為導(dǎo)通。)當路由信號113a為HIGH(即，源信號112a等于VSS)時，如果FCE 301a和302a被編程用來分別將晶體管314a和315a轉(zhuǎn)為導(dǎo)通，則NMOS傳遞門314a和315a傳遞HIGH路由信號113a。如果FCE 301a和302a中的一個或二者未被編程用來將其各自的傳遞晶體管轉(zhuǎn)為導(dǎo)通(即，如果FCE 301a和302a中的任一個或二者為LOW)，則路由信號113a不會被傳遞到接收器電路300a的節(jié)點C，并因此節(jié)點C是浮動(floating)的。在此情況下，當所有FCE被清零(即所有FCE為LOW)時，至少在包含信號路徑電路140于其上的可編程邏輯器件的加電期間會出現(xiàn)所述情況，上拉電路的加電信號303a將PMOS晶體管316a轉(zhuǎn)為導(dǎo)通，從而借助于通過晶體管316a傳遞VCC來將節(jié)點C設(shè)為HIGH。在其他所有情況下，當FCE 301a和302a二者被編程用來分別將晶體管314a和315a轉(zhuǎn)為導(dǎo)通時，上拉電路成為非活動的，并且由路由信號113a(以及晶體管314a(如果提供了晶體管314a的話))經(jīng)由晶體管315a驅(qū)動節(jié)點C。
一旦由NMOS傳遞門中的一個或二者將路由信號113a傳遞到節(jié)點C(或一旦由上拉電路將節(jié)點C設(shè)為高)，則由PMOS晶體管317a和變換器318a構(gòu)成的公共半鎖存器電路保持節(jié)點D處的信號為VCC或VSS，不論VCC或VSS在實際上都是節(jié)點C處的信號的反轉(zhuǎn)。因此，不論由于傳遞門出現(xiàn)什么樣的電流泄漏，半鎖存器將把節(jié)點D的信號設(shè)為等于電源電壓的完全干線值中的一個(即VCC或VSS)。還提供了變換器319a來保持節(jié)點E處的信號為VCC或VSS，不論VCC或VSS在實際上都是節(jié)點D處的信號的反轉(zhuǎn)。因此，不論何時當FCE 301a被編程用來將晶體管314a轉(zhuǎn)為導(dǎo)通以及FCE 302a被編程用來將晶體管315a轉(zhuǎn)為導(dǎo)通之時，接收器電路300a的輸出端320a在源信號112a為LOW時將HIGH信號VCC作為目的地信號114a傳遞到目的地電路20/30/40/100，并因此在節(jié)點B處的路由信號113a為HIGH。同樣，不論何時當FCE 301a被編程用來將晶體管314a轉(zhuǎn)為導(dǎo)通以及FCE302a被編程用來將晶體管315a轉(zhuǎn)為導(dǎo)通之時，接收器電路300a的輸出端320a在源信號112a為HIGH時將LOW信號VSS作為目的地信號114a傳遞到目的地電路20/30/40/100，并因此在節(jié)點B處的路由信號113a為LOW。不過，不論何時當FCE 301a和302a中的一個或二者未被編程用來將各自的晶體管314a和315a轉(zhuǎn)為導(dǎo)通之時，接收器電路300a的輸出端320a由于接收器電路300a的上拉電路而將HIGH信號VCC作為目的地信號114a傳遞到目的地電路20/30/40/100，而不管源信號112a。
因此，現(xiàn)有技術(shù)的信號路徑電路140經(jīng)由驅(qū)動器電路200a將VCC源信號112a驅(qū)動為沿著互連導(dǎo)體50/60/70/80/90的VSS路由信號113a，并將VSS路由信號113a傳遞到源目的地電路20/30/40/100作為VSS目的地信號114a。類似地，現(xiàn)有技術(shù)的信號路徑電路140經(jīng)由驅(qū)動器電路200a將VSS源信號112a驅(qū)動為沿著互連導(dǎo)體50/60/70/80/90的VCC路由信號113a，并將VCC路由信號113a傳遞到源目的地電路20/30/40/100作為VCC目的地信號114a。因此，沿著互連導(dǎo)體50/60/70/80/90驅(qū)動的路由信號113a的電壓擺動等于信號路徑電路140的電源電壓(即，VCC到VSS)。
圖6示出了根據(jù)本發(fā)明的減小電壓擺動的信號路徑電路150的詳細示意圖。信號路徑電路150包括“倒置的(reversed)”路由驅(qū)動器電路200b和路由接收器電路300b。
圖6中的每個信號源元件20/30/40/100可以與圖2-5中的信號源元件類似。電路150的信號路徑中的信號源可以是I/O區(qū)域20、邏輯區(qū)域30、存儲器區(qū)域40、可編程互連100或PLD 10上的其他任意信號源中的任一個。由源20/30/40/100所產(chǎn)生的源信號112b被施加于路由驅(qū)動器電路200b。驅(qū)動器電路200b將源信號112b驅(qū)動到導(dǎo)體上，所述導(dǎo)體可以是類型50、60、70、80或90或在PLD 10上使用的其他任何類型的導(dǎo)體中的任意導(dǎo)體。從驅(qū)動器電路200b延伸的導(dǎo)體50/60/70/80/90延伸到路由接收器電路300b。圖6中的每個信號目的地元件20/30/40/100可以與圖2-5中的信號目的地元件類似。接收器電路300b傳遞導(dǎo)體50/60/70/80/90上的信號作為目的地信號114b，用于施加到相關(guān)聯(lián)的信號目的地，所述信號目的地(與信號源類似)可以是I/O區(qū)域20、邏輯區(qū)域30、存儲器區(qū)域40、可編程互連100或PLD 10上的其他任何信號目的地中的任一個。
在圖6中，來自相關(guān)聯(lián)信號源20/30/40/100的源信號112b被施加于路由驅(qū)動器電路200b的輸入端212b。VCC是電源或者邏輯1電壓或電勢。VSS是接地或邏輯0電壓或電勢。元件214b是PMOS晶體管或門。元件216b和218b是NMOS晶體管或門。元件202b是(之前所描述的)FCE。終端220b是路由驅(qū)動器電路200b的輸出端。元件202b和218b全部是可選的，并可以對任意電路200b而省略，電路200b是對于相關(guān)聯(lián)的互連導(dǎo)體50/60/70/80/90的單獨驅(qū)動。
在PMOS晶體管214b和NMOS晶體管216b的柵極之間構(gòu)成的節(jié)點A’連接于驅(qū)動器電路200b的輸入端212b。在PMOS晶體管214b的源極和NMOS晶體管216b的漏極之間構(gòu)成的節(jié)點B’連接于電路200b的輸出端220b(當需要時，可選的晶體管218b可被耦合于節(jié)點B’和終端220b之間)。PMOS晶體管214的漏極耦合于VSS，而NMOS晶體管216的源極耦合于VCC。
將會了解，這里關(guān)于驅(qū)動器電路200b所描述的晶體管的漏極和源極的方向并非是為了進行限制，而僅為說明可以構(gòu)建這些晶體管的一種方式。因此，術(shù)語“源極”和“漏極”將被解釋為它們的最廣泛含義。
以下是在圖6中所示的驅(qū)動器電路200b的運行。(此描述假定，如果可選元件202b和218b存在，則FCE 202b被編程用來將晶體管218b轉(zhuǎn)為導(dǎo)通。)當源信號112b為HIGH(即，等于VCC)時，NMOS晶體管216b為導(dǎo)通，而PMOS晶體管214b為斷開。當NMOS晶體管216b為導(dǎo)通時，在VCC和節(jié)點B’之間存在通過晶體管216b的直接路徑。因此，驅(qū)動器電路200b的輸出端220b將減小的HIGH信號VCCN(即VCC-VTN)作為路由信號113b傳遞到互連導(dǎo)體50/60/70/80/90。另一方面，當源信號112b為LOW(即，等于VSS)時，PMOS晶體管214b為導(dǎo)通，而NMOS晶體管216b為斷開。當PMOS晶體管214b為導(dǎo)通時，在VSS和節(jié)點B’之間存在通過晶體管214b的直接路徑。因此，驅(qū)動器電路200b的輸出端220b將增加的LOW信號VSSP(即VSS+VTP)作為路由信號113b傳遞到互連導(dǎo)體50/60/70/80/90。因此，路由驅(qū)動器電路200b清楚地作為具有減小電壓擺動的變換器而運行。在節(jié)點B’處的“HIGH”和“LOW”輸出電平(以及據(jù)此的輸出端220b)分別等于VCCN(即VCC-VTN)和VSSP(即VSS+VTP)。換句話說，路由驅(qū)動器電路200b的電壓擺動不等于電源電壓。與圖5的現(xiàn)有技術(shù)驅(qū)動器電路200a不同，由路由驅(qū)動器電路200b所驅(qū)動的作為圖6的路由信號113b的輸出電壓的范圍不會自始至終在VCC和VSS之間變化。
被驅(qū)動到互連導(dǎo)體50/60/70/80/90上的路由信號113b被施加于路由接收器電路300b。接收器電路300b傳遞導(dǎo)體50/60/70/80/90上的路由信號113b作為目的地信號114b，用于施加到相關(guān)聯(lián)的信號目的地，所述信號目的地(與信號源類似)可以是I/O區(qū)域20、邏輯區(qū)域30、存儲器區(qū)域40、可編程互連100或PLD 10上的其他任何信號目的地中的任一個，其與圖2-5中的信號目的地元件相類似。
在圖6中，來自互連導(dǎo)體50/60/70/80/90的路由信號113b被施加于路由接收器電路300b的輸入端312b。VCC是電源或者邏輯1電壓或電勢。VSS是接地或者邏輯0電壓或電勢。元件314b和317b是NMOS晶體管或門，而元件315b和316b是PMOS晶體管或門。元件301b和302b是FCE。元件303b和304b是活動全局信號(即加電鎖存器復(fù)位信號)，其在加電時分別為LOW和HIGH。元件313b、318b和319b是變換器。端320b是路由接收器電路300b的輸出端。NMOS晶體管314b和FCE 301b與可選的NMOS晶體管315b和FCE 302b相結(jié)合而一起構(gòu)成傳遞門電路。(應(yīng)該注意，NMOS晶體管314b和PMOS晶體管315b的順序可以交換，并且這些晶體管可以保護路由信號113b不會由電路300b的完全鎖存器(full-latch)在節(jié)點C’處將其引導(dǎo)到完全干線。)變換器313b與變換器318b相結(jié)合而構(gòu)成公共的完全鎖存器。而NMOS晶體管317b與加電信號304b相結(jié)合而構(gòu)成“上拉”電路。應(yīng)該注意，上拉器件或下拉電路中僅一個是必需的。
在PMOS晶體管315b和316b的漏極、NMOS晶體管317b的源極、變換器313b的輸出和變換器318b的輸入之間構(gòu)成節(jié)點C’。PMOS傳遞門晶體管315b的源極耦合于NMOS傳遞門314b的漏極。NMOS傳遞門314b的源極耦合于輸入端312b。在變換器313b和319b的輸入和變換器318b的輸出之間構(gòu)成節(jié)點D’。在變換器319b的輸出處構(gòu)成的節(jié)點E’連接于電路300b的輸出端320b。NMOS晶體管314b的柵極耦合于FCE 301b，而NMOS晶體管315b的柵極耦合于FCE302b。PMOS晶體管316b的柵極耦合于加電信號303b，而NMOS晶體管317b的柵極耦合于加電信號304b。PMOS晶體管316b的源極耦合于VCC，而NMOS晶體管317b的漏極耦合于VSS。
將會了解，這里關(guān)于路由接收器電路300b所描述的晶體管的漏極和源極的方向并非是為了進行限制，而僅僅說明可以構(gòu)建這些晶體管的一種方式。因此，術(shù)語“源極”和“漏極”將被解釋為它們的最廣泛含義。
以下是在圖6中示出的接收器電路300b的運轉(zhuǎn)。當路由信號113b為減小的HIGH信號VCCN(即，源信號112b等于VCC)時，如果FCE301b和302b被編程用來分別將晶體管314b和315b轉(zhuǎn)為導(dǎo)通，則傳遞門314b和315b傳遞減小的HIGH路由信號113b。如果FCE 301b和302b中的任一個或二者未被編程用來將其各自的傳遞晶體管轉(zhuǎn)為導(dǎo)通(即，如果FCE 301b為LOW和/或FCE 302b為HIGH)，則路由信號113b不會被驅(qū)動到接收器電路300b的節(jié)點C’，并因此節(jié)點C’是浮動的。在此情況下，至少在包含電路150于其上的可編程邏輯器件的加電處會出現(xiàn)所述情況，根據(jù)哪一類型的電路是設(shè)計所要求的，上拉電路的加電信號303b可被編程用來將PMOS晶體管316b轉(zhuǎn)為導(dǎo)通，從而借助于將VCC傳遞通過晶體管316b來將節(jié)點C’設(shè)為高，或者下拉電路的加電信號FCE 304b可被編程用來將NMOS晶體管317b轉(zhuǎn)為導(dǎo)通，從而借助于將VSS傳遞通過晶體管317b來將節(jié)點C’設(shè)為低。在其他所有情況下，當FCE 301b和302b二者被編程用來分別將晶體管314b和315b轉(zhuǎn)為導(dǎo)通時，上拉電路或下拉電路成為非活動的，并且由路由信號113b經(jīng)由晶體管314b和315b驅(qū)動節(jié)點C’。
與圖5的需要上拉電路的常規(guī)接收器電路300a不同，本發(fā)明的接收器電路300b的一個優(yōu)點在于，可以根據(jù)設(shè)計要求而使用上拉或下拉信號來選通信號。
一旦由傳遞門314b和315b將路由信號113b傳遞到節(jié)點C’(或一旦由上拉電路將節(jié)點C’設(shè)為HIGH或由下拉電路將節(jié)點C’設(shè)為LOW)，則由變換器313b和318b構(gòu)成的完全鎖存器電路將節(jié)點D’處的信號引導(dǎo)到完全干線的VCC或VSS，不論VCC或VSS在實際上都是節(jié)點C’處的信號的減小或增加值的反轉(zhuǎn)。因此，不論由于傳遞門而出現(xiàn)什么樣的電流泄漏，完全鎖存器都將把節(jié)點D’處的信號設(shè)為等于電源電壓的完全干線值(即VCC或VSS)，盡管是反轉(zhuǎn)的完全干線值。最后，變換器319b將節(jié)點E’處的信號值反轉(zhuǎn)。因此，不論何時當FCE301b被編程用來將晶體管314b轉(zhuǎn)為導(dǎo)通以及FCE 302b被編程用來將晶體管315b轉(zhuǎn)為導(dǎo)通之時，接收器電路300b的輸出終端320b在源信號112b為HIGH時將HIGH信號VCC作為目的地信號114b傳遞到目的地電路20/30/40/100，并因此在節(jié)點B’處的路由信號113b為減小的HIGH信號VCCN(即VCC-VTN)。同樣，不論何時當FCE 301b被編程用來將晶體管314b轉(zhuǎn)為導(dǎo)通以及FCE 302b被編程用來將晶體管315b轉(zhuǎn)為導(dǎo)通之時，接收器電路300b的輸出端320b在源信號112b為LOW時將LOW信號VSS作為目的地信號114b傳遞到目的地電路20/30/40/100，并因此在節(jié)點B’處的路由信號113b為增加的LOW信號VSSP(即VSS+VTP)。不過，不論何時當FCE 301b和302b中的一個或二者未被編程用來將各自的晶體管314b和315b轉(zhuǎn)為導(dǎo)通之時，接收器電路300b的輸出端320b或者由于下拉電路(如果提供下拉電路的話)而將LOW信號VSS作為目的地信號114b進行傳遞，或者由于上拉電路(如果提供上拉電路的話)而將HIGH信號VCC作為目的地信號114b進行傳遞，而不管源信號112b。
因此，本發(fā)明的信號路徑電路150經(jīng)由驅(qū)動器電路200b將VCC源信號112b驅(qū)動為沿著互連導(dǎo)體50/60/70/80/90的減小的HIGH VCCN路由信號113b，而接收器電路300b將減小的HIGH VCCN路由信號113b傳遞到源目的地電路20/30/40/100作為完全干線的VCC目的地信號114b。類似地，信號路徑電路150經(jīng)由驅(qū)動器電路200b將VSS源信號112b驅(qū)動為沿著互連導(dǎo)體50/60/70/80/90的增加的LOW VSSP路由信號113b，而接收器電路300b將增加的LOW VSSP路由信號113b傳遞到源目的地電路20/30/40/100作為完全干線的VSS目的地信號114b。因此，沿著互連導(dǎo)體50/60/70/80/90驅(qū)動的路由信號113b的電壓擺動不等于信號路徑電路150的電源電壓(即，VCC到VSS)，而是被限于VCCN到VSSP的范圍之內(nèi)。
圖7示出了根據(jù)本發(fā)明的減小電壓擺動的信號路徑電路160的第二實施例的詳細示意圖。信號路徑電路160包括圖6的“倒置的”路由驅(qū)動器電路200b和路由接收器電路300c。
圖7中的每個信號源元件20/30/40/100可以與圖2-6中的信號源元件類似。電路160的信號路徑中的信號源可以是I/O區(qū)域20、邏輯區(qū)域30、存儲器區(qū)域40、可編程互連100或PLD 10上的其他任意信號源中的任一個。以上關(guān)于圖6描述了路由驅(qū)動器電路200b。驅(qū)動器電路200b將源信號112b驅(qū)動到導(dǎo)體上，所述導(dǎo)體可以是類型50、60、70、80或90或在PLD 10上使用的其他任何類型的導(dǎo)體中的任意導(dǎo)體。從驅(qū)動器電路200b延伸的導(dǎo)體50/60/70/80/90延伸到路由接收器電路300c。圖7中的每個信號目的地元件20/30/40/100可以與圖2-6中的信號目的地元件類似。接收器電路300c傳遞導(dǎo)體50/60/70/80/90上的路由信號113c作為目的地信號114c，用于施加到相關(guān)聯(lián)的信號目的地，所述信號目的地(與信號源相似)可以是I/O區(qū)域20、邏輯區(qū)域30、存儲器區(qū)域40、可編程互連100或PLD 10上的其他任何信號目的地中的任一個。
如上面參考圖6所述，驅(qū)動器電路200b的輸入端220b將增加的LOW信號VSSP(即VSS+VTP)作為路由信號(即，關(guān)于圖7的信號路徑電路150的路由信號)傳遞到互連導(dǎo)體50/60/70/80/90。路由驅(qū)動器電路200b運行作為具有減小電壓擺動的變換器。在節(jié)點B”處的“HIGH”和“LOW”輸出電平(以及據(jù)此的輸出端220b)分別等于VCCN(即VCC-VTN)和VSSP(即VSS+VTP)。換句話說，路由驅(qū)動器電路200b的電壓擺動不等于電源電壓。與圖5的現(xiàn)有技術(shù)驅(qū)動器電路200a不同，由路由驅(qū)動器電路200b所驅(qū)動的作為圖7的路由信號113c的輸出電壓的范圍始終不會在VCC和VSS之間變化。
被驅(qū)動到互連導(dǎo)體50/60/70/80/90上的路由信號113c被施加于路由接收器電路300c。接收器電路300c傳遞導(dǎo)體50/60/70/80/90上的路由信號113c作為目的地信號114c，用于施加到相關(guān)聯(lián)的信號目的地，所述信號目的地(與信號源類似)可以是I/O區(qū)域20、邏輯區(qū)域30、存儲器區(qū)域40、可編程互連100或PLD 10上的其他任何信號目的地中的任一個，與圖2-6中的信號目的地元件相類似。
在圖7中，來自互連導(dǎo)體50/60/70/80/90的路由信號113c被施加于路由接收器電路300c的輸入端312c。VCC是電源或者邏輯1電壓或電勢。VSS是接地或者邏輯0電壓或電勢。元件314c、315c、317c和318b是NMOS晶體管或門，而元件313c、316c和312c是PMOS晶體管或門。元件301c和302c是FCE。元件303c是活動全局信號(即加電鎖存器復(fù)位信號)，其在加電時為LOW。元件319c是變換器。端320c是路由接收器電路300c的輸出端。元件301c和314c全部是可選的，并可以對于任何電路300c而省略，以使器件加速，同時增加PLD上的CRAM計數(shù)。NMOS晶體管315c和FCE 302c與可選的NMOS晶體管314c和FCE 301c相結(jié)合而一起構(gòu)成傳遞門。PMOS晶體管321c與加電信號303c相結(jié)合而構(gòu)成“上拉”電路。PMOS晶體管313c和316c與NMOS晶體管317c和318c相結(jié)合而構(gòu)成低泄漏輸入緩沖器。
在NMOS晶體管315c和PMOS晶體管321c的漏極之間以及在晶體管313c和316c-318c的柵極之間構(gòu)成節(jié)點C”。NMOS傳遞門晶體管315c的源極耦合于NMOS傳遞門314c的漏極。NMOS傳遞門314c的源極耦合于輸入端312c。在PMOS晶體管316c的漏極、NMOS晶體管317c的源極和變換器319c的輸入之間構(gòu)成節(jié)點D”。在變換器319c的輸出處構(gòu)成的節(jié)點E”連接于電路300c的輸出端320c。NMOS晶體管314c的柵極耦合于FCE 301c，而NMOS晶體管315c的柵極耦合于FCE 302c。PMOS晶體管313c的漏極耦合于PMOS晶體管316c的源極，而PMOS晶體管317c的漏極耦合于NMOS晶體管318c的源極。PMOS晶體管313c的源極耦合于VCC，而NMOS晶體管318c的漏極耦合于VSS。
將會了解，這里關(guān)于路由接收器電路300c所描述的晶體管的漏極和源極的方向并非是為了進行限制，而僅僅說明可以構(gòu)建這些晶體管的一種方式。因此，術(shù)語“源極”和“漏極”將被解釋為它們的最廣泛含義。
以下是在圖7中示出的接收器電路300c的運轉(zhuǎn)。當路由信號113c為減小的HIGH信號VCCN(即，源信號112b等于VCC)時，如果FCE301c和302c被編程用來分別將晶體管314c和315c轉(zhuǎn)為導(dǎo)通，則傳遞門314c和315c傳遞減小的HIGH路由信號113b到節(jié)點C”。如果FCE 301c和302c中的任一個或二者未被編程用來將其各自的傳遞晶體管轉(zhuǎn)為導(dǎo)通(即，如果FCE 301c或FCE 302c為LOW)，則路由信號113c不會被驅(qū)動到接收器電路300c的節(jié)點C”，并因此節(jié)點C”是浮動的。在此情況下，至少當在包含電路160于其上的可編程邏輯器件的加電時所有FCE被清零(即所有FCE為LOW)的時候會出現(xiàn)所述情況，上拉電路的加電信號303c將PMOS晶體管321c轉(zhuǎn)為導(dǎo)通，從而借助于將VCC傳遞通過晶體管321c來將節(jié)點C”設(shè)為HIGH。在其他所有情況下，當FCE 301c和302c被編程用來分別將晶體管314c和315c轉(zhuǎn)為導(dǎo)通時，由路由信號113c經(jīng)由晶體管314c和315c驅(qū)動節(jié)點C”。
與關(guān)于之前在這里描述的其他接收器電路不同，在接收器電路300b的傳遞門之后，不再試圖使用鎖存器電路來把在節(jié)點C”處的信號恢復(fù)到完全干線。而是提供了輸入緩沖器電路，其可以容忍在其輸入處的低電壓擺動。當由傳遞門314c和315c將路由信號113c傳遞到節(jié)點C”時，由晶體管313c和316c-318c構(gòu)成的輸入緩沖器電路將節(jié)點D”處的信號引導(dǎo)為大致的在節(jié)點C”處的信號的減小或增加值的反轉(zhuǎn)，但處于完全干線。因此，不論由于傳遞門而出現(xiàn)什么樣的電流泄漏，低泄漏輸入緩沖器將把節(jié)點D”處的信號設(shè)為路由信號113c的HIGH(即VCC)或LOW(即VSS)值，盡管是反轉(zhuǎn)的值。最后，變換器319c將節(jié)點E”處的信號值反轉(zhuǎn)。因此，不論何時當FCE 301c和302c被編程用來將晶體管314c和315c分別轉(zhuǎn)為導(dǎo)通之時，當源信號112b為HIGH時，并因此當在節(jié)點B”處的路由信號113c為減小的HIGH信號VCCN(即VCC-VTN)時，接收器電路300c的輸出端320c將HIGH信號VCC作為目的地信號114c進行傳遞。同樣，不論何時當FCE 301c和302c被編程用來將晶體管314c和315c分別轉(zhuǎn)為導(dǎo)通之時，當源信號112b為LOW時，并因此當在節(jié)點B”處的路由信號113c為增加的LOW信號VSSP(即VSS+VTP)時，接收器電路300c的輸出端320c將LOW信號VSS作為目的地信號114c進行傳遞。
因此，本發(fā)明的信號路徑電路160經(jīng)由驅(qū)動器電路200b將HIGHVCC源信號112b驅(qū)動為沿著互連導(dǎo)體50/60/70/80/90的減小的HIGHVCCN路由信號113c，而接收器電路300c將減小的LOW VCCN路由信號113c傳遞到源目的地電路20/30/40/100作為完全干線的HIGH VCC目的地信號114c。類似地，信號路徑電路160經(jīng)由驅(qū)動器電路200b將VSS源信號112b驅(qū)動為沿著互連導(dǎo)體50/60/70/80/90的增加的LOWVSSP路由信號113c，而接收器電路300c將增加的LOW VSSP路由信號113c傳遞到源目的地電路20/30/40/100作為完全干線的LOW VSS目的地信號114c。因此，沿著互連導(dǎo)體50/60/70/80/90驅(qū)動的路由信號113c的電壓擺動不等于信號路徑電路160的電源電壓(即，VCC到VSS)，而是被限于VCCN到VSSP的范圍內(nèi)。
圖7的接收器電路300c的另一優(yōu)點在于，減少了關(guān)于跨邏輯器件內(nèi)的工藝角落進行路由的功能性問題。例如，當圖5的傳統(tǒng)信號路徑電路140在類似于圖4的說明性信令裝置130的信令裝置中所使用時，路由驅(qū)動器電路200a耦合于大量接收器電路，并因此驅(qū)動器電路200a經(jīng)由大量NMOS傳遞門而耦合于同樣數(shù)量的半鎖存器。需要了解，驅(qū)動器電路200a的NMOS下拉晶體管216a必須克服在信令裝置中使用的每個接收器電路300a的PMOS反饋晶體管317a。如果過多的耦合于驅(qū)動器電路200a的PMOS反饋晶體管317a被轉(zhuǎn)為導(dǎo)通，或如果由于邏輯器件的處理變化而使NMOS下拉晶體管216a過于脆弱，那么圖5的傳統(tǒng)信令電路將無法從VCC到VSS進行轉(zhuǎn)變。不過，在圖7的減小電壓擺動的信號路徑電路160的接收器電路300c中不存在反饋。因此，可以使用最大數(shù)目的能夠被耦合于驅(qū)動器電路200b的接收器電路300c，而無需模擬跨所有工藝角落的功能性。
被構(gòu)建具有以上所述的任意的減小電壓擺動的信號路徑電路的可編程邏輯器件10可被用于作為圖8中示出的數(shù)據(jù)處理系統(tǒng)500的一部分。數(shù)據(jù)處理系統(tǒng)500可包括一個或多個以下部件處理器501、存儲器502；I/O電路503；以及外圍設(shè)備504。這些部件通過系統(tǒng)總線505耦合在一起，并居于電路板506上，所述電路板被包含于終端用戶系統(tǒng)507中。
系統(tǒng)500可被用于多種應(yīng)用中，諸如計算機連網(wǎng)、數(shù)據(jù)連網(wǎng)、儀表、視頻處理、數(shù)字信號處理或其他任何應(yīng)用，其中使用掩?？删幊踢壿嫷膬?yōu)點是所希望的?？删幊踢壿嬈骷?0可被配置成執(zhí)行各種不同的邏輯功能。例如，邏輯器件10可被配置為與處理器501協(xié)同工作的處理器或控制器。邏輯器件10還可被用作為用于對訪問系統(tǒng)500中的共享資源進行判優(yōu)的判優(yōu)器。在再一示例中，邏輯器件10可被配置為處理器501和系統(tǒng)500中的其他部件中的一個部件之間的接口。應(yīng)該注意，系統(tǒng)500僅是示例性的，并且本發(fā)明的真正范圍和精神應(yīng)該由以下權(quán)利要求所指明的。
各種集成電路處理技術(shù)可被用于實現(xiàn)以上所描述的根據(jù)本發(fā)明的邏輯器件10。此外，諸如低電壓差動信令(LVDS)的其他已知信令技術(shù)可以替換所詳細討論的單個導(dǎo)體信令，而且仍可實現(xiàn)了本發(fā)明的原理。
因此，應(yīng)當理解，前述內(nèi)容僅說明了本發(fā)明原理，并且本領(lǐng)域技術(shù)人員可做出各種修改而不會背離本發(fā)明的范圍和精神，并且本發(fā)明僅由以下權(quán)利要求所限定。
權(quán)利要求
1.一種具有可編程邏輯電路的可編程邏輯器件，包括第一操作電路；第二操作電路；路由驅(qū)動器電路，其耦合于所述第一操作電路的輸出信號；路由接收器電路，其耦合于所述第二操作電路的輸入；以及從所述驅(qū)動器電路延伸到所述接收器電路的互連導(dǎo)體，其中所述驅(qū)動器電路被配置成將路由信號驅(qū)動到所述互連導(dǎo)體上，并且其中所述路由信號的電壓擺動小于所述第一操作電路的輸出信號的電壓擺動。
2.如權(quán)利要求1所述的可編程邏輯器件，其中所述第一操作電路的輸出信號的電壓擺動由第一低信號和第一高信號所定義，其中所述路由信號的電壓擺動由第二低信號和第二高信號所定義，并且其中來自包括以下條件的組中的至少一個條件為真1)第二低信號高于第一低信號，以及2)第二高信號低于第一高信號。
3.如權(quán)利要求2所述的可編程邏輯器件，其中所述驅(qū)動器電路包括耦合于NMOS晶體管的PMOS晶體管。
4.如權(quán)利要求3所述的可編程邏輯器件，其中所述PMOS晶體管的基極和所述NMOS晶體管的基極耦合于所述第一操作電路的輸出信號。
5.如權(quán)利要求4所述的可編程邏輯器件，其中來自包括以下條件的組中的一個條件為真1)當所述第一操作電路的輸出信號由第一低信號所定義時，所述PMOS晶體管將第二低信號驅(qū)動到互連導(dǎo)體上作為路由信號，以及2)當所述第一操作電路的輸出信號由第一高信號所定義時，所述NMOS晶體管將第二高信號驅(qū)動到互連導(dǎo)體上作為路由信號。
6.如權(quán)利要求2所述的可編程邏輯器件，其中所述接收電路被配置成從所述互連導(dǎo)體接收路由信號以及向所述第二操作電路的輸入提供輸入信號，其中對所述第二操作電路的輸入信號的電壓擺動由第三低信號和第三高信號所定義，并且其中來自包括以下條件的組中的至少一個條件為真1)第二低信號高于第三低信號，以及2)第二高信號低于第三高信號。
7.如權(quán)利要求6所述的可編程邏輯器件，其中所述接收電路包括耦合于變換器的完全鎖存器。
8.如權(quán)利要求6所述的可編程邏輯器件，其中所述接收電路包括耦合于變換器的低泄漏輸入緩沖器。
9.如權(quán)利要求6所述的可編程邏輯器件，其中所述接收電路包括上拉電路。
10.一種數(shù)字處理系統(tǒng)，包括處理電路；耦合于所述處理電路的存儲器；以及耦合于所述處理電路和所述存儲器的如權(quán)利要求1所定義的可編程邏輯器件。
11.一種印制電路板，其上安裝有如權(quán)利要求1所定義的可編程邏輯器件。
12.如權(quán)利要求11所述的印制電路板，還包括安裝于所述印制電路板上并耦合于所述可編程邏輯器件的存儲器。
13.如權(quán)利要求12所述的印制電路板，還包括安裝于所述印制電路板上并耦合于所述可編程邏輯器件的處理電路。
14.一種減小可編程邏輯器件中的功率的方法，所述可編程邏輯器件包括第一操作電路、第二操作電路、耦合于所述第一操作電路的輸出信號的路由驅(qū)動器電路、耦合于所述第二操作電路的輸入的路由接收器電路，以及從所述驅(qū)動器電路延伸到所述接收器電路的互連導(dǎo)體，所述方法包括將來自所述路由驅(qū)動器電路的路由信號驅(qū)動到所述互連導(dǎo)體上，其中所述路由信號的電壓擺動小于所述第一操作電路的輸出信號的電壓擺動。
15.如權(quán)利要求14所述的方法，其中所述第一操作電路的輸出信號的電壓擺動由第一低信號和第一高信號所定義，其中所述路由信號的電壓擺動由第二低信號和第二高信號所定義，并且其中來自包括以下條件的組中的至少一個條件為真1)第二低信號高于第一低信號，以及2)第二高信號低于第一高信號。
16.如權(quán)利要求15所述的方法，其中所述驅(qū)動器電路包括耦合于NMOS晶體管的PMOS晶體管。
17.如權(quán)利要求16所述的方法，其中驅(qū)動所述路由信號包括向所述PMOS晶體管的基極和所述NMOS晶體管的基極提供所述第一操作電路的輸出信號。
18.如權(quán)利要求17所述的方法，其中來自包括以下條件的組中的一個條件為真1)當所述第一操作電路的輸出信號由第一低信號所定義時，驅(qū)動所述路由信號還包括所述PMOS晶體管將第二低信號驅(qū)動到互連導(dǎo)體上作為路由信號，以及2)當所述第一操作電路的輸出信號由第一高信號所定義時，驅(qū)動所述路由信號還包括所述NMOS晶體管將第二高信號驅(qū)動到互連導(dǎo)體上作為路由信號。
19.如權(quán)利要求15所述的方法，其中所述接收電路被配置成從所述互連導(dǎo)體接收路由信號以及向所述第二操作電路的輸入提供輸入信號，其中對所述第二操作電路的輸入信號的電壓擺動由第三低信號和第三高信號所定義，并且其中來自包括以下條件的組中的至少一個條件為真1)第二低信號高于第三低信號，以及2)第二高信號低于第三高信號。
20.如權(quán)利要求19所述的方法，其中所述接收電路包括耦合于變換器的完全鎖存器。
21.如權(quán)利要求19所述的方法，其中所述接收電路包括耦合于變換器的低泄漏輸入緩沖器。
22.如權(quán)利要求19所述的方法，其中所述接收電路包括上拉電路。
全文摘要
提供了減小電壓擺動的信號路徑電路，其降低了可編程邏輯器件的互連資源的內(nèi)部信令功率消耗。所述減小電壓擺動的信號路徑電路包括倒置的路由驅(qū)動器電路，用來限制驅(qū)動器電路的輸出信號的電壓范圍。
文檔編號H01L25/07GK1808905SQ20061000500
公開日2006年7月26日 申請日期2006年1月18日 優(yōu)先權(quán)日2005年1月19日
發(fā)明者克里斯多弗·雷恩, 維克拉姆·桑圖卡爾 申請人:阿爾特拉公司