專利名稱：三維封裝及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體器件的封裝，更具體地說，是涉及一種三維(3D)封裝和形成這種3D封裝的方法。
背景技術(shù)：
按照摩爾定律(Moor’s Law)，集成電路(IC)上每平方英寸的晶體管數(shù)量大約每18個(gè)月就翻一番，從而使得用相同的實(shí)際栽培(real estate)量提供更大的功能性成為可能。然而，由于印刷電路板(PCB)的布線容量沒有以相應(yīng)的速率增大，因此系統(tǒng)級(jí)的互連密度不容樂觀，從而限制了由于IC技術(shù)的改進(jìn)而得到的功能性的增大。
最終，開發(fā)了3D封裝，用來橋接IC與PCB之間的密度差。3D封裝包括將兩個(gè)或更多管芯(die)疊加在一個(gè)封裝內(nèi)，或者將完整封裝疊加并連接起來。3D封裝與現(xiàn)存封裝相比，使得尺寸明顯減小，這是因?yàn)榇朔庋b在每平方厘米的板空間和每立方厘米的應(yīng)用空間堆積了更多的硅功能。根據(jù)這些或許多其它優(yōu)點(diǎn)，3D封裝正在奪取更大的IC封裝市場(chǎng)份額。由此，期望有一種廉價(jià)的、形成具有改進(jìn)特征的3D封裝的方法。

發(fā)明內(nèi)容
據(jù)此，本發(fā)明的一個(gè)目的是，提供一種具有改進(jìn)特征的3D封裝和制造這種封裝的廉價(jià)方法。


本發(fā)明優(yōu)選實(shí)施例的以下詳細(xì)描述在結(jié)合附圖進(jìn)行閱讀時(shí)，將得到更好的理解。本發(fā)明借助于實(shí)例進(jìn)行闡述，并且不受附圖的限制，其中類似的附圖標(biāo)記表示類似的部件。
圖1-4是按照本發(fā)明的一個(gè)實(shí)施例形成多個(gè)疊加管芯組件的方法的放大截面圖；圖5是按照本發(fā)明一個(gè)實(shí)施例的引線框板邊緣的放大透視圖；圖6是按照本發(fā)明一個(gè)實(shí)施例的3D可疊加封裝的放大截面圖；圖7是圖6的3D可疊加封裝和按照本發(fā)明一個(gè)實(shí)施例的無源電子器件的透視圖；圖8是兩個(gè)并排放置的3D可疊加封裝和按照本發(fā)明進(jìn)一步實(shí)施例的無源電子器件的透視圖；圖9是按照本發(fā)明另一個(gè)實(shí)施例、與引線框電連接的IC管芯的放大截面圖；圖10是按照本發(fā)明另一個(gè)實(shí)施例的3D可疊加封裝的放大截面圖；以及圖11是圖10的3D可疊加封裝和按照本發(fā)明一個(gè)實(shí)施例的無源電子器件的透視圖。
具體實(shí)施例方式
以下結(jié)合附圖闡明的詳細(xì)描述意在對(duì)作為本發(fā)明目前優(yōu)選實(shí)施例的描述，并沒有代表可實(shí)踐本發(fā)明的唯一形式的意思。應(yīng)該理解，利用打算包含在本發(fā)明的精髓和范圍內(nèi)的不同實(shí)施例，可獲得相同或等同的功能。
為了實(shí)現(xiàn)上述及其它目的和優(yōu)點(diǎn)，本發(fā)明提供了三維封裝器件，該器件包括與第一引線框電連接的第一集成電路(IC)管芯，和與第二引線框電連接的第二IC管芯。第一引線框經(jīng)由至少一個(gè)柱凸點(diǎn)(stud bump)疊加到第二引線框上并與之電連接。所述至少一個(gè)柱凸點(diǎn)有選擇地形成在需要第一引線框與第二引線框之間電連接的地方。第一和第二引線框、第一和第二IC管芯以及所述至少一個(gè)柱凸點(diǎn)被模壓化合物(mold compound)所包封，從而形成可疊加的3D封裝器件。
本發(fā)明還提供了一種形成3D封裝器件的方法。該方法包括使第一IC管芯與第一引線框、第二IC管芯與第二引線框電連接的步驟。至少一個(gè)柱凸點(diǎn)有選擇地形成在第一引線框上，在該處需要第一引線框與第二引線框之間電連接。第一引線框經(jīng)由所述至少一個(gè)柱凸點(diǎn)與第二引線框電連接。然后，包封第一和第二引線框、第一和第二IC管芯以及所述至少一個(gè)柱凸點(diǎn)，從而形成可疊加的3D封裝器件。
本發(fā)明進(jìn)一步提供了一種形成多個(gè)3D封裝的方法，該方法包括使第一多個(gè)半導(dǎo)體IC管芯與第一引線框板的第一引線框的相應(yīng)管芯接收區(qū)域電連接，以及使第二多個(gè)半導(dǎo)體IC管芯與第二引線框板的第二引線框的相應(yīng)管芯接收區(qū)域電連接。多個(gè)柱凸點(diǎn)有選擇地形成在第一引線框板的第一引線框上，每個(gè)柱凸點(diǎn)有選擇地形成在需要相應(yīng)兩個(gè)第一引線框與第二引線框之間電連接的地方。第二引線框板疊加在第一引線框板上。第一和第二引線框板可以與定位栓對(duì)準(zhǔn)。第一和第二多個(gè)引線框的彼此相應(yīng)的兩個(gè)之間借助于柱凸點(diǎn)連接起來。實(shí)施模制操作，以包封第一和第二多個(gè)IC管芯、電連接和柱凸點(diǎn)。其后，實(shí)施單切操作，以便使相鄰疊加的第一和第二IC管芯分開，借此形成多個(gè)疊加管芯組件。
圖1-4圖示出按照本發(fā)明的一個(gè)實(shí)施例形成多個(gè)疊加管芯組件10的方法。
圖1表示出附著到第一引線框板18的第一引線框16的相應(yīng)管芯接收區(qū)域14上的第一多個(gè)半導(dǎo)體集成電路(IC)管芯12，圖2表示出附著到第二引線框板26的第二引線框24的相應(yīng)管芯接收區(qū)域22上的第二多個(gè)半導(dǎo)體集成電路(IC)管芯20。
IC管芯12和20可以是處理器，例如數(shù)字信號(hào)處理器(DSP)、特殊功能電路(諸如存儲(chǔ)器地址發(fā)生器)或執(zhí)行任何其它類型功能的電路。IC管芯12和20不限于特定技術(shù)例如CMOS，或派生于任何特定的晶片技術(shù)。而且，本發(fā)明能夠供給多種管芯尺寸，這正如本領(lǐng)域技術(shù)人員所理解的。一般的實(shí)例是，具有約10mm×10mm尺寸的微處理器或存儲(chǔ)芯片。雖然圖1和2每個(gè)僅表示出兩個(gè)(2)管芯，但是應(yīng)該理解，根據(jù)第一和第二引線框板18和26的尺寸、IC管芯12和20的尺寸以及所產(chǎn)生的疊加管芯組件10的所需功能性，更多或更少的管芯可以附著到第一和第二引線框板18和26上。在此具體實(shí)例中，IC管芯12和20經(jīng)由多個(gè)接合引線28電連接到引線框16和24的引線上。不過，應(yīng)該理解，本發(fā)明不限于引線接合型連接。在其它實(shí)施例中，IC管芯12和20諸如可以經(jīng)由倒裝片凸點(diǎn)(參見圖9和10)電連接到各自的引線框16和24的引線上。
如圖1和2所示，第一和第二引線框板18和26的每一個(gè)都包括各自的帶30和32，這些帶粘附到第一和第二多個(gè)引線框16和24的相應(yīng)第一側(cè)面34和36上。在此具體實(shí)例中，第一和第二多個(gè)引線框16和24是蝕刻的銅引線框，而帶30和32是管芯掩蔽帶。引線框板18和26可包括引線框矩陣，例如3×6矩陣，這正如本領(lǐng)域內(nèi)所公知的并且一般在商業(yè)上可獲得。然而，應(yīng)該理解，本發(fā)明不限于特定類型的引線框或帶，或制造引線框的材料。例如，第一和第二多個(gè)引線框16和24可以通過蝕刻或沖壓來形成。
第一和第二引線框16和24的厚度涉及第一和第二IC管芯12和20的相應(yīng)厚度和最終形成的封裝的厚度。具體地說，在圖1-4所示的實(shí)施例中，第一和第二引線框16和24的高度略大于相應(yīng)IC管芯12和20的厚度加上接合引線28制成的環(huán)高度。如果第一和第二多個(gè)IC管芯12和20經(jīng)由倒裝片凸點(diǎn)(參見圖9中的倒裝片凸點(diǎn)104，以下描述)與相應(yīng)的第一和第二多個(gè)引線框16和24耦合，那么第一和第二引線框16和24的厚度應(yīng)該至少等于相應(yīng)第一和第二IC管芯12和20的厚度+倒裝片凸點(diǎn)的高度+倒裝片凸點(diǎn)所在的第一和第二引線框16和24基底的高度。雖然圖9和10表示出在IC管芯頂部之外延伸的引線框，但是引線框與IC管芯的頂部共面。雖然圖1-4所示的第一和第二引線框16和24具有基本相同的尺寸，但是應(yīng)該理解，第一和第二多個(gè)引線框16和24根據(jù)相應(yīng)第一和第二多個(gè)IC管芯12和20的厚度，可以具有不同的尺寸。
現(xiàn)在參照?qǐng)D1，多個(gè)柱凸點(diǎn)38在第一引線框板18(如圖所示)的第一引線框16上形成。柱凸點(diǎn)38是用導(dǎo)電材料例如金形成的，并且可以用引線接合機(jī)來形成。每個(gè)柱凸點(diǎn)38有選擇地形成在需要第一引線框16與第二引線框24之間電連接的地方。通過有選擇地形成柱凸點(diǎn)38，能夠有選擇地限定部分第一和第二多個(gè)IC管芯12和20部分之間的電連接，借此為疊加管芯組件10提供較大的多面性。據(jù)此，在沒有柱凸點(diǎn)38的情況下，第一IC管芯12與第二IC管芯20的相應(yīng)部分之間沒有電連接。例如，中心引線框16僅具有一個(gè)在其上的柱凸點(diǎn)38。
在一個(gè)實(shí)施例中，在與第一IC管芯12和第一引線框16之間的電連接相同的通路(pass)中，利用線接合器形成柱凸點(diǎn)38。通過這樣做，形成柱凸點(diǎn)的額外工藝步驟得以消除，借此降低最終產(chǎn)品的制造成本。
圖3表示出疊加在第一引線框板18上的第二引線框板26。第二引線框板26是在疊加之前倒裝的，從而第二多個(gè)IC管芯20的頂部(接合引線28從此處延伸)正面對(duì)第一多個(gè)IC管芯12的頂部。第一和第二引線框板18和26與一個(gè)或多個(gè)定位栓對(duì)準(zhǔn)。如圖所示，第一和第二多個(gè)引線框18和24彼此相應(yīng)的二者之間借助于柱凸點(diǎn)38相連。雖然引線框板18和26在此具體實(shí)施例中是與彼此面對(duì)的相應(yīng)第一和第二多個(gè)IC管芯12和20疊加在一起的，但是應(yīng)該理解，本發(fā)明不限于這樣的設(shè)置。在其它實(shí)施例中，引線框板的疊加是為了使所有IC管芯面向同一方向(參見圖10)，或兩個(gè)方向的組合。
現(xiàn)在參照?qǐng)D4，用密封劑材料40包封第一和第二多個(gè)IC管芯12和20、電連接和柱凸點(diǎn)38。密封劑材料40可包括公知的商業(yè)上可獲得的模壓材料例如塑料或環(huán)氧樹脂。
實(shí)施模壓操作例如注模工藝，以便包封第一和第二多個(gè)IC管芯12和20、電連接和柱凸點(diǎn)38。適合這種模壓操作性能的引線框板50在圖5中示出。圖5是按照本發(fā)明一個(gè)實(shí)施例的引線框板50的邊緣52的放大透視圖。如圖所示，引線框板50的邊緣52包括半蝕刻部分54。引線框板50的半蝕刻部分54形成疊加的引線框板18與26之間的密封劑材料40的注射和流動(dòng)通道。蝕刻引線框的現(xiàn)存技術(shù)可用來制造具有半蝕刻邊緣52的引線框板50。
再參照?qǐng)D4，每個(gè)柱凸點(diǎn)38由于模制壓力而變形，從而在模制操作過程中在相應(yīng)的第一和第二引線框16和24之間形成接頭。如圖所示，將帶30和32從第一和第二多個(gè)引線框16和24上除去，以便暴露第一和第二多個(gè)引線框16和24的相應(yīng)第一側(cè)面34和36上的端子44和46。在第一和第二多個(gè)IC管芯12和20經(jīng)由接合引線28電連接到第一和第二多個(gè)引線框16和24上的這個(gè)具體實(shí)例中，第一和第二引線框16和24的脫開(detaping)也暴露出每個(gè)第一和第二多個(gè)IC管芯12和20的表面。
相鄰兩個(gè)疊加的第一和第二IC管芯12和20經(jīng)由單切操作(例如形成多個(gè)疊加模組件10的鋸劃方法)沿垂直線A-A、B-B和C-C分開。單切步驟優(yōu)選地在脫開之前實(shí)施。然而，單切步驟也可能在將帶30，32從引線框板18和26上除去之后實(shí)施。
現(xiàn)在參照?qǐng)D6，該圖表示出按照?qǐng)D1-4所示方法形成的3D可疊加封裝集成電路60的放大截面圖。封裝集成電路60包括與第一引線框64電連接的第一IC管芯62，和與第二引線框68電連接的第二IC管芯66。第一和第二IC管芯62和66經(jīng)由多個(gè)接合引線70與相應(yīng)的第一和第二引線框64和68電連接，而第一引線框64經(jīng)由至少一個(gè)柱凸點(diǎn)72與第二引線框68電連接，所述至少一個(gè)柱凸點(diǎn)有選擇地形成在需要第一引線框64與第二引線框68之間電連接的地方。第一和第二引線框64和68、第一和第二IC管芯62和66以及柱凸點(diǎn)72被模壓化合物74所包封，從而形成可疊加的封裝集成電路。在這個(gè)具體實(shí)例中，可疊加的封裝集成電路60具有約0.5毫米(mm)的總厚度或高度。然而，應(yīng)該理解，本發(fā)明不受可疊加的封裝集成電路的厚度的限制。而是，可疊加的封裝集成電路的厚度取決于引線框的厚度和被疊加的IC數(shù)目。在圖示的實(shí)施例中，IC管芯62和66每個(gè)具有約4密爾的厚度，第一和第二引線框64和68每個(gè)具有約8密爾的厚度，用于引線框內(nèi)連接的柱凸點(diǎn)72具有約5-6密爾的厚度，這導(dǎo)致總的封裝厚度為約21-22密爾。用于注模的模腔容許約20密爾的厚度，于是當(dāng)模具閉合時(shí)，柱凸點(diǎn)72由于模制壓力而變形，從而在第一和第二引線框16和68之間形成接頭，并且最終的封裝集成電路60具有約20密爾或0.5mm的總厚度。用來將集成電路62和66保持在引線框64和68的管芯接收區(qū)的模制掩蔽帶避免模制操作過程中的樹脂溢流。
現(xiàn)在參照?qǐng)D7，該圖表示出無源電子器件78例如電容器或電阻器與圖6的可疊加封裝集成電路60的電連接。如圖7所示，可疊加的封裝集成電路60是Quad Flat無引線型封裝，在六(6)側(cè)可疊加的封裝集成電路60的每一側(cè)上配有多個(gè)端子80。多個(gè)端子80在可疊加的封裝集成電路60的每一排上的配置，容易使成品小型化，因?yàn)樗试S更有效地使用板空間和應(yīng)用空間。此外，由于該特性在疊加之前進(jìn)行老化及電功能測(cè)試，因此在疊加之前鑒定出并棄掉有故障的可疊加封裝集成電路，借此提高成品的總產(chǎn)量。
本領(lǐng)域的技術(shù)人員應(yīng)該理解，本發(fā)明不局限于圖7所示的具體實(shí)例。在其它實(shí)施例中，可疊加的封裝集成電路60經(jīng)由可疊加的封裝集成電路60的任一側(cè)上的一個(gè)或多個(gè)端子80，可以與一個(gè)或多個(gè)電子元件例如無源器件、傳感器模塊、半導(dǎo)體封裝、IC管芯、這些元件組成的電路或組合電連接。例如，可疊加的封裝集成電路60的頂表面上的端子80通過兩個(gè)可疊加的封裝集成電路上的相應(yīng)端子之間形成的外部焊接頭連接，可以與第二可疊加的封裝集成電路電連接，而可疊加的封裝集成電路60的底表面安裝到PCB上。
本發(fā)明的另一個(gè)示范性實(shí)施例在圖8中示出。圖8表示出與帶有無源電子器件84的第二可疊加的封裝集成電路82電連接的圖6的可疊加封裝集成電路60。在這個(gè)具體實(shí)施例中，可疊加的封裝集成電路60和82通過可疊加的封裝集成電路60和82頂表面上的相應(yīng)端子80和86進(jìn)行橋接。
現(xiàn)在參照?qǐng)D9，該圖表示出有第一IC 102與其電連接的第一引線框100。第一IC 102經(jīng)由多個(gè)倒裝片凸點(diǎn)104與第一引線框100電連接。帶106例如模制掩蔽帶捆扎到第一引線框100的第一側(cè)面108上。在第一引線框100上形成多個(gè)柱凸點(diǎn)110，用于使第一引線框100與疊加在其上的另一個(gè)引線框相連。在倒裝片連接的一個(gè)示范性實(shí)施例中，如圖9所示，在此實(shí)施例中，第一IC具有約4密爾的厚度，第一引線框100具有約8密爾的厚度，用于引線框內(nèi)連接的柱凸點(diǎn)110具有約5-6密爾的厚度。在模制過程中，柱凸點(diǎn)110由于模具的閉合而發(fā)生變形。如果不使用模制掩蔽帶，則由于無需將集成電路102保持在引線框100的管芯接收區(qū)內(nèi)，因此可發(fā)生樹脂溢出，如果柱凸點(diǎn)太小的話。
現(xiàn)在參照?qǐng)D10，圖9的第一引線框100在其上疊加了多個(gè)連續(xù)的引線框112分別與相應(yīng)的IC管芯114電連接，每一個(gè)引線框100和112通過多個(gè)柱凸點(diǎn)110和116中的相應(yīng)一個(gè)與相鄰引線框電連接。如圖所示，柱凸點(diǎn)110和116中的每一個(gè)有選擇地形成在相鄰引線框之間需要電連接的地方。引線框100和112、IC管芯102和14以及柱凸點(diǎn)110和116用密封劑材料例如塑料或環(huán)氧樹脂包封，從而形成可疊加的封裝集成電路120。注意，引線框100和112不以類似于圖6中的引線框64和68的面對(duì)面關(guān)系進(jìn)行疊加。由此，圖9所示的結(jié)構(gòu)使得奇數(shù)個(gè)引線框彼此疊加更容易。
現(xiàn)在參照?qǐng)D11，該圖表示出圖10的彼此疊加的多個(gè)可疊加封裝集成電路120和無源電子器件122的透視圖。在該圖中，五(5)個(gè)IC疊加在一起?？莎B加的封裝集成電路120在其六(6)個(gè)側(cè)面的每一個(gè)上配有多個(gè)端子124。無源電子器件122經(jīng)由端子124與可疊加的封裝集成電路120之一電連接。在這個(gè)實(shí)施例中，無源器件122與封裝器件120的頂部相連。然而，正如所理解的，無源器件122可能利用其側(cè)面上的端子連接到封裝120的任一側(cè)面上。在其它實(shí)施例中，可疊加的封裝集成電路120經(jīng)由可疊加封裝集成電路120任一側(cè)面上的任一端子124，可以與一個(gè)或多個(gè)其它電子元件例如傳感器模塊、半導(dǎo)體封裝或電路電連接。
正如從以上論述明顯易見的，本發(fā)明提供了一種3D封裝和形成這種3D封裝的方法，它們比現(xiàn)存的產(chǎn)品和工藝具有益處。舉例來說，通過使柱凸點(diǎn)有選擇地形成在需要兩個(gè)相鄰管芯的選擇性部分之間電連接的地方，利用本發(fā)明能夠使3D封裝設(shè)計(jì)具有更大的多面性。利用本發(fā)明還可實(shí)現(xiàn)低制造成本，這是因?yàn)橹裹c(diǎn)形成在與引線框與管芯之間電連接相同的通路上，借此無需形成柱凸點(diǎn)的額外工藝步驟。此外，本發(fā)明通過在可疊加的封裝集成電路的每一側(cè)面上配置端子，使得成品的小型化容易并提高了產(chǎn)品的總產(chǎn)量。而且，由于本發(fā)明能夠利用目前的半導(dǎo)體組裝設(shè)備來實(shí)施，因此無需額外的基本投資。
由此，顯而易見的是，按照本發(fā)明，已經(jīng)提供了一種完全滿足以上提到的優(yōu)點(diǎn)的可疊加封裝和這種可疊加封裝的形成方法。雖然已經(jīng)參照本發(fā)明的具體實(shí)施例對(duì)本發(fā)明進(jìn)行了描述和圖示，但是并無意將本發(fā)明限定于這些圖示的實(shí)施例。本領(lǐng)域的技術(shù)人員應(yīng)該認(rèn)識(shí)到，在不脫離本發(fā)明精髓的前提下能夠做出修改和變型。例如，本發(fā)明允許疊加任何數(shù)目的管芯和封裝。正如更早提出的，本發(fā)明不限于管芯面對(duì)方向、所用的引線框類型或引線框和成品的尺寸。器件的結(jié)構(gòu)也不限于倒裝片和線接合應(yīng)用。應(yīng)該理解，本發(fā)明可以通過在同一電子器件中混合使用倒裝片和線接合技術(shù)，可利用疊加形式的多功能硅晶片來實(shí)施。而且，本發(fā)明不限于本文所述或圖示的那些類型的半導(dǎo)體管芯。因此，本發(fā)明意在包含所有這樣的變型和修改，正如落在所附權(quán)利要求書的范圍內(nèi)一樣。
權(quán)利要求
1.一種三維(3D)封裝，包括與第一引線框電連接的第一集成電路(IC)管芯；與第二引線框電連接的第二IC管芯，其中所述第一引線框疊加在所述第二引線框上；至少一個(gè)將所述第一引線框和所述第二引線框電連接的柱凸點(diǎn)，其中所述至少一個(gè)柱凸點(diǎn)有選擇地形成在需要所述第一引線框與所述第二引線框之間電連接的地方；以及包封所述第一和第二引線框、所述第一和第二IC管芯以及所述柱凸點(diǎn)的模壓化合物。
2.根據(jù)權(quán)利要求1所述的3D封裝，其特征在于，所述3D封裝是Quat Flat無引線型封裝。
3.根據(jù)權(quán)利要求1所述的3D封裝，其特征在于，在每個(gè)側(cè)面上還包括多個(gè)端子。
4.根據(jù)權(quán)利要求3所述的3D封裝，其特征在于，還包括與所述封裝的一個(gè)側(cè)面上的至少一個(gè)端子電連接的無源電子器件。
5.根據(jù)權(quán)利要求4所述的3D封裝，其特征在于，所述無源電子器件是電容器和電阻器之一。
6.根據(jù)權(quán)利要求4所述的3D封裝，其特征在于，所述無源電子器件將所述3D封裝與第二3D封裝電連接。
7.根據(jù)權(quán)利要求1所述的3D封裝，其特征在于，還包括與第三引線框電連接的第三IC管芯，其中所述第三引線框疊加在所述第二引線框上并利用多個(gè)柱凸點(diǎn)與其電連接，所述模壓化合物包封所述第一、第二和第三引線框、所述第一、第二和第三IC管芯以及所述柱凸點(diǎn)。
8.根據(jù)權(quán)利要求1所述的3D封裝，其特征在于，所述第一IC管芯經(jīng)引線接合與所述第一引線框電連接。
9.根據(jù)權(quán)利要求1所述的3D封裝，其特征在于，所述第一IC管芯利用多個(gè)第二柱凸點(diǎn)作為倒裝片與所述第一引線框電連接。
10.一種形成3D封裝的方法，所述方法包括使第一集成電路(IC)管芯與第一引線框電連接；使第二IC管芯與第二引線框電連接；在第一引線框上形成至少一個(gè)柱凸點(diǎn)，其中所述至少一個(gè)柱凸點(diǎn)有選擇地形成在需要所述第一引線框與所述第二引線框之間電連接的地方；經(jīng)由所述至少一個(gè)柱凸點(diǎn)使所述第一引線框與所述第二引線框電連接；以及包封所述第一和第二引線框、所述第一和第二IC管芯以及所述至少一個(gè)柱凸點(diǎn)，從而形成可疊加的封裝集成電路。
11.根據(jù)權(quán)利要求10所述的形成3D封裝的方法，其特征在于，所述第一IC管芯與所述第一引線框之間的電連接是通過引線接合形成的。
12.根據(jù)權(quán)利要求11所述的形成3D封裝的方法，其特征在于，所述至少一個(gè)柱凸點(diǎn)形成在與所述第一IC管芯和所述第一引線框之間的電連接相同的通路中。
13.根據(jù)權(quán)利要求10所述的形成3D封裝的方法，其特征在于，所述至少一個(gè)柱凸點(diǎn)由于模制壓力而發(fā)生變形，從而在所述第一引線框與所述第二引線框之間形成接合。
14.根據(jù)權(quán)利要求10所述的形成電子器件的方法，其特征在于，所述第一IC管芯與所述第一引線框之間的電連接是通過倒裝片接合形成的。
15.根據(jù)權(quán)利要求10所述的形成3D封裝的方法，其特征在于，還包括使無源電子器件與所述可疊加的封裝集成電路電連接。
16.一種形成多個(gè)3D封裝的方法，包括以下步驟使第一多個(gè)半導(dǎo)體集成電路(IC)管芯與第一引線框板的第一引線框的相應(yīng)管芯接收區(qū)域電連接；使第二多個(gè)半導(dǎo)體IC管芯與第二引線框板的第二引線框的相應(yīng)管芯接收區(qū)域電連接；在所述第一引線框板的所述第一引線框上形成多個(gè)柱凸點(diǎn)，其中每個(gè)柱凸點(diǎn)有選擇地形成在需要所述第一引線框與所述第二引線框之間電連接的地方；將所述第二引線框板疊加在所述第一引線框板上，其中所述第一和第二多個(gè)引線框的彼此相應(yīng)的兩個(gè)之間借助于所述柱凸點(diǎn)連接起來；實(shí)施模制操作，以包封所述第一和第二多個(gè)IC管芯、所述電連接和所述柱凸點(diǎn)；以及實(shí)施單切操作，以便使相鄰的疊加第一和第二IC管芯分開，借此形成多個(gè)可疊加的封裝。
17.根據(jù)權(quán)利要求16所述的形成多個(gè)3D封裝的方法，其特征在于，所述第一引線框板和所述第二引線框板之一的至少一個(gè)邊緣是半蝕刻的。
18.根據(jù)權(quán)利要求17所述的形成多個(gè)3D封裝的方法，其特征在于，通過注模工藝包封所述第一和第二多個(gè)IC管芯、所述電連接和所述柱凸點(diǎn)，其中模壓化合物是借助于所述第一和第二引線框的所述半蝕刻部分注射的。
19.根據(jù)權(quán)利要求16所述的形成多個(gè)3D封裝的方法，其特征在于，對(duì)所述第一和第二多個(gè)引線框的第一側(cè)面進(jìn)行捆扎。
20.根據(jù)權(quán)利要求19所述的形成多個(gè)3D封裝的方法，其特征在于，還包括在實(shí)施模制操作之后將所述第一和第二多個(gè)引線框脫開，以便使所述第一和第二多個(gè)引線框的所述第一側(cè)面上的端子暴露出來。
全文摘要
本發(fā)明涉及一種三維封裝及其形成方法。其中的電子器件(60)包括與第一引線框(64)電連接的第一集成電路(IC)管芯；和與第二引線框(68)電連接的第二IC管芯(66)。通過至少一個(gè)柱凸點(diǎn)(72)將第一引線框(64)與第二引線框(68)電連接，其中所述至少一個(gè)柱凸點(diǎn)有選擇地形成在需要第一引線框(64)與第二引線框(68)之間電連接的地方。用模壓化合物(74)包封第一和第二引線框(64)和(68)、第一和第二IC管芯(62)和(66)以及至少一個(gè)柱凸點(diǎn)(72)。
文檔編號(hào)H01L23/31GK1835228SQ200610004518
公開日2006年9月20日 申請(qǐng)日期2006年1月25日 優(yōu)先權(quán)日2005年3月16日
發(fā)明者蕭喜銘, 王飛瑩, 周安樂 申請(qǐng)人:飛思卡爾半導(dǎo)體公司