專利名稱：在集成電路中減少電磁耦合的制作方法
技術(shù)領(lǐng)域：
0001本文公開的實(shí)施例涉及用于減少半導(dǎo)體集成電路(IC)芯片設(shè)計(jì)中相鄰LC振蕩器電路間耦合的封裝策略和布局。
背景技術(shù)：
0002鎖相環(huán)通常是利用LC振蕩器設(shè)計(jì)的，其具有一定的基本頻率。LC振蕩器是諧振頻率電路，其包括電感器(L組件)和電容器(C組件)。在正交相位鎖相環(huán)(PLL)電路中，兩個(gè)分離的電感器被相互靠近放置，其中第一電感器提供同相振蕩，而第二電感器提供正交振蕩。這兩個(gè)電感器和其相應(yīng)的電容器一起提供了四個(gè)相位的時(shí)鐘，CLK0，CLK90，CLK180和CLK270，其中CLK0和CLK180是同相振蕩信號(hào)，CLK90和CLK270是正交振蕩信號(hào)。第一和第二電感器互相被放置成足夠靠近以使它們是自耦合的。
0003這些電路元件通常和其它電路元件放置在單個(gè)襯底上，以使它們可以集成到單個(gè)芯片上。在某些芯片設(shè)計(jì)中，可能提供有多個(gè)這樣的鎖相環(huán)電路。例如，這些電路可以表現(xiàn)為全路由預(yù)定子組件設(shè)計(jì)的形式(即所謂的宏單元電路布局或“宏(macro)”)，其可以直接從單元庫中獲取(或間接地，諸如HDL硬件描述語言軟件形式)，用來印刷到大規(guī)模專用集成電路(ASIC)的光刻掩模上。對(duì)鎖相環(huán)電路而言，提供穩(wěn)定的具有最小抖動(dòng)的時(shí)鐘信號(hào)是很重要的。

發(fā)明內(nèi)容
0004由于多個(gè)鎖相環(huán)電路是放置在同一個(gè)集成電路裝置上的，問題可能會(huì)出現(xiàn)在相鄰電感器之間的電磁耦合中。耦合不僅可能會(huì)出現(xiàn)在特定鎖相環(huán)內(nèi)的一對(duì)電感之間，還可能會(huì)出現(xiàn)在相鄰的鎖相環(huán)宏電路的電感器中。由于電感耦合的強(qiáng)度與耦合的電感器之間的距離有關(guān)，所以減少相鄰的鎖相環(huán)宏電路的電感器之間的耦合的一種方法是在這些宏之間設(shè)置更大的空間。然而，這樣的方案會(huì)造成電路尺寸相應(yīng)增加，從而限制了可以放置在單個(gè)芯片上的PLL的數(shù)量和/或增加了芯片模具的大小。
0005當(dāng)鎖相環(huán)電路使用反轉(zhuǎn)芯片封裝技術(shù)時(shí)，反轉(zhuǎn)芯片封裝技術(shù)的特性可以有助于減輕相鄰電路宏的電感器電路之間的電磁交叉耦合的問題。特別地，一般用于反轉(zhuǎn)芯片設(shè)計(jì)的接地塊可用來在相鄰的電路宏之間提供場(chǎng)隔離。
附圖的簡(jiǎn)要描述0006參考附圖，它們對(duì)示例性的實(shí)施例進(jìn)行了描述，其中0007

圖1(現(xiàn)有技術(shù))是鎖相環(huán)電路的示意圖；0008圖2(現(xiàn)有技術(shù))是圖1中電路的中間部分的鎖相環(huán)時(shí)鐘信號(hào)的時(shí)間圖；0009圖3是在每個(gè)鎖相環(huán)電路內(nèi)相鄰的第一和第二電感器的示例性的布局；0010圖4是相鄰的鎖相環(huán)電路宏上相鄰的電感器對(duì)的布局圖；0011圖5是說明相鄰的鎖相環(huán)電路宏中相鄰的電感器之間可能會(huì)出現(xiàn)的電感耦合的概念圖。
0012圖6說明了安裝在一個(gè)VSSA封裝上的硅襯底的兩個(gè)電感器，所示的兩個(gè)電感器通過接地塊至少部分隔離；和0013圖7是說明相鄰宏的布局圖，其中相鄰的宏被反轉(zhuǎn)，并且導(dǎo)電塊被定位成，使相鄰宏之間的電感器能很好地隔離。
具體實(shí)施例的詳細(xì)描述0014圖1是說明鎖相環(huán)電路100的電路圖。鎖相環(huán)電路100包括PLL核心102，壓控振蕩器(VCO)電路104位于PLL核心102中。PLL核心102接收差分參考時(shí)鐘信號(hào)REFCLKN和REFCLKP 106，并且它還接收確定除法因子的PLLX除法信號(hào)108，以關(guān)于參考時(shí)鐘信號(hào)106設(shè)置鎖相環(huán)電路的時(shí)鐘倍數(shù)的數(shù)目。在PLL核心102內(nèi)提供了附加電路110，目的是實(shí)現(xiàn)除以參考時(shí)鐘信號(hào)106，從而，VCO電路104接收經(jīng)過適當(dāng)除過的時(shí)鐘信號(hào)，使VCO電路104將鎖定在該時(shí)鐘信號(hào)上。
0015VCO電路104的輸出包括同相時(shí)鐘信號(hào)CLK0和CLK180，和正交相位或異相時(shí)鐘信號(hào)CLK90和CLK270。提供了PLL時(shí)鐘發(fā)送塊(PLLCLKTX)120用于外部生成PLL時(shí)鐘輸出，以及提供輸出信號(hào)反饋給PLL核心電路104的輸入。
0016PLL電路100的運(yùn)行通常能被本領(lǐng)域人員所理解。在此公開的特定實(shí)施方式和實(shí)施例可以有效地使用在任何應(yīng)用中，在這種應(yīng)用中期望在相鄰的電路之間，特別是在會(huì)發(fā)生電感耦合的電感電路之間實(shí)現(xiàn)電隔離。
0017圖2說明了時(shí)鐘信號(hào)的一個(gè)例子，這些時(shí)鐘信號(hào)是基于一給定的除法因子和參考時(shí)鐘REFCLK信號(hào)，在PLL電路100里面生成的。如圖3所示，在生成這些時(shí)鐘信號(hào)的電感電路之間有自耦合，這種情況由K表示，說明在相鄰的電感器下面畫出的兩個(gè)模型LC電路之間的耦合。在正交相位和同相鎖相環(huán)信號(hào)情況下，希望有自耦合的原因在于維持相鄰的電感電路之間的同相鎖定。例如，在圖3所示的電路中，第一電感器302和第二電感器304被分開100微米的距離D。這兩個(gè)電感302和304都位于示于圖1的VCO電路104內(nèi)。每個(gè)電感電路都能被建成具有一定電容，電阻和電感的兩端口裝置模型?？梢灾付ㄋ鼈冎g的自電導(dǎo)，以便維持取決于連接兩個(gè)電感器線圈的磁通量的磁耦合因子。
0018圖4說明了VCO電路104A，104B的兩個(gè)相鄰的部分，其中有幾對(duì)電感器。在第一組電感器302A和304A之間存在電感自耦合Ks，在第二對(duì)電感器302B和304B之間存在另一電感自耦合Ks。這是正常的也是期望的。但在第一電路304A的第二電感器和第二電路的第一電感器302B之間還存在寄生交叉感應(yīng)耦合Km。這會(huì)出現(xiàn)在相鄰的宏電路上有相鄰的PLL電路的情況下。這些相鄰電感器之間的交叉感應(yīng)可能引起時(shí)鐘抖動(dòng)，從而代替具有穩(wěn)定的時(shí)鐘頻率，時(shí)鐘頻率可以被相鄰電路的電感耦合改變，或被相鄰電路的電感器中出現(xiàn)的相應(yīng)振蕩改變。
0019圖5概念性地圖解說明了第一電感器502和第二電感器504之間的交叉感應(yīng)。由于第一電感器502內(nèi)的一個(gè)LC電路造成在某一頻率出現(xiàn)一定的諧振，該諧振能在電磁上與由于相鄰的電感器504內(nèi)的另一個(gè)LC電路造成在另一頻率出現(xiàn)的第二諧振交叉耦合，反之亦然。這種耦合可能會(huì)導(dǎo)致在相鄰的LC電路的振蕩中產(chǎn)生頻率抖動(dòng)。因此需要能夠在電磁上將不同的相鄰LC電路的相鄰的電感器隔離(對(duì)于給出的例子而言，即相鄰的PLL宏)。可以通過把它們放置得更遠(yuǎn)來實(shí)現(xiàn)，這可能需要相應(yīng)增加集成電路的模具大小?；蛘?，這也可以根據(jù)本發(fā)明的原理使用電磁屏蔽技術(shù)實(shí)現(xiàn)或至少部分地實(shí)現(xiàn)。
0020圖6示出了如何使用反轉(zhuǎn)芯片技術(shù)方法實(shí)現(xiàn)電磁隔離的一個(gè)例子。圖6示出了硅襯底602，第一和第二電感器502和504形成于其上。第一和第二電感器502和504構(gòu)成電磁發(fā)射半導(dǎo)體裝置的實(shí)施例。在一些實(shí)施例中，第一和第二電感器502和504可以是任何形狀的螺旋形電感器。在一些實(shí)施例中，第一和第二電感器502和504包括繞線導(dǎo)體，這些導(dǎo)體是每個(gè)LC振蕩器的電感元件，其能構(gòu)成電磁發(fā)射半導(dǎo)體裝置的實(shí)施例。在相鄰的電感器502和504之間是塊604，它用來將其上具有電路的襯底602和VSSA封裝板606(如，模擬接地板)隔離。塊604可以是導(dǎo)電元件，如焊料塊，它將襯底602電路的接地電路連接到VSSA封裝板606。塊在芯片表面上延伸的高度大于在電感器電路上延伸出的高度。多個(gè)塊可用來形成輻射屏蔽(類似于部分“法拉第籠”)，該輻射屏蔽至少部分地阻隔連接相鄰的電感器502和504的電磁能。
0021圖7提供了具有相鄰PLL電路宏702，704的電路700的透視圖。塊604提供了屏蔽效應(yīng)，這已經(jīng)關(guān)于圖6的橫截面圖進(jìn)行了討論。而且，在此實(shí)施例中，第一宏702具有如圖6所示的第一取向(如，沿面取向)，而第二宏704具有反轉(zhuǎn)取向，或與第一電路宏702的取向相對(duì)有180度。這樣，在相鄰電路宏702和704之間的電感器中給塊604提供了較大的體積或橫截面面積。
0022根據(jù)已知的制造技術(shù)，可以制造包括本文公開的原理的集成電路裝置，諸如那些關(guān)于反轉(zhuǎn)芯片形式，和除了反轉(zhuǎn)芯片半導(dǎo)體結(jié)構(gòu)和制造技術(shù)以外的技術(shù)。本文公開的原理也可以被改動(dòng)以用于任意大小或形狀的半導(dǎo)體封裝以及焊盤或?qū)щ娫奶娲耘渲蒙?。反轉(zhuǎn)芯片半導(dǎo)體裝置可以被制造在硅襯底602的表面上，或者替代性地，制造在砷化鎵(GaAs)或磷化銦(InP)的半導(dǎo)體晶片的表面上。
0023盡管這里所示的實(shí)施例是參考集成電路裝置上相鄰的PLL電路進(jìn)行描述的，但反轉(zhuǎn)芯片技術(shù)和其導(dǎo)電接地塊可被用來隔離相鄰的電路，而且那些電路相對(duì)的取向可用在任何期望最大化相鄰電路之間的電磁隔離的情況。
0024上述原理可應(yīng)用到以下具有襯底的集成電路上，該襯底具有表面；在襯底上形成的第一電磁發(fā)射半導(dǎo)體裝置；在襯底上形成的第二電磁發(fā)射半導(dǎo)體裝置；和位于襯底的表面上的多個(gè)元件，該元件是由用于至少部分屏蔽由于第一和第二電磁發(fā)射半導(dǎo)體裝置的電磁發(fā)射造成的交叉耦合的材料制成的。電磁發(fā)射半導(dǎo)體裝置是LC振蕩器。多個(gè)元件可以是諸如用來給集成電路上的電路和集成電路外的電路提供電連接的焊料塊。例如，集成電路可以是反轉(zhuǎn)芯片集成電路，元件可以是用來將反轉(zhuǎn)芯片集成電路安裝到印刷電路板或其它電路襯底上的焊料塊。
0025在第一和第二半導(dǎo)體裝置是用例如來自ASIC單元庫的類似宏電路子組件單元形成的有益的實(shí)施方式中，兩個(gè)宏可以是給出的沿面取向，該沿面取向是相對(duì)于襯底的平面旋轉(zhuǎn)180度。元件優(yōu)選為在表面上的高度大于第一和第二半導(dǎo)體裝置在表面上的相應(yīng)高度。該元件可以是導(dǎo)電元件，諸如用來將集成電路的接地電路和接地板連接在一起的焊料塊。
0026本發(fā)明相關(guān)領(lǐng)域的技術(shù)人員將會(huì)意識(shí)到，在不脫離本發(fā)明范圍的情況下，可以對(duì)已描述的實(shí)施例進(jìn)行修改，替換和增加。
權(quán)利要求
1.一種集成電路，包括具有表面的襯底；在所述襯底上形成的第一電磁發(fā)射半導(dǎo)體裝置；在所述襯底上形成的第二電磁發(fā)射半導(dǎo)體裝置；和位于所述襯底的所述表面上的多個(gè)元件，所述元件包括用于至少部分地對(duì)電磁發(fā)射造成的所述第一和第二電磁發(fā)射半導(dǎo)體裝置的交叉耦合進(jìn)行屏蔽的材料。
2.根據(jù)權(quán)利要求1所述的電路，其中所述電磁發(fā)射半導(dǎo)體裝置是LC振蕩器。
3.根據(jù)權(quán)利要求1或2所述的電路，其中所述多個(gè)元件是用于為所述集成電路上的電路與所述集成電路外的電路提供電連接的元件。
4.根據(jù)權(quán)利要求3所述的電路，其中所述元件是焊料塊。
5.根據(jù)權(quán)利要求4所述的電路，其中所述集成電路是反轉(zhuǎn)芯片集成電路，且其中所述多個(gè)元件是用來將所述反轉(zhuǎn)芯片集成電路安裝到印刷電路板或其它電路襯底上的焊料塊。
6.根據(jù)權(quán)利要求1-5中任一項(xiàng)所述的電路，其中所述第一半導(dǎo)體裝置是在所述襯底上具有第一沿面取向的宏電路子組件單元，所述第二半導(dǎo)體裝置是具有第二沿面取向的類似宏電路子組件單元，所述第二沿面取向相對(duì)所述第一沿面取向旋轉(zhuǎn)180度。
7.根據(jù)權(quán)利要求1-6所述的電路，其中所述元件在所述表面之上具有一高度，該高度大于所述第一和第二半導(dǎo)體裝置在所述表面之上的相應(yīng)高度。
8.一種制造集成電路的方法，包括在集成電路襯底上形成第一電磁發(fā)射半導(dǎo)體裝置；在所述集成電路襯底上形成第二電磁發(fā)射半導(dǎo)體裝置；將多個(gè)元件定位在所述集成電路襯底的所述表面上，所述元件包括用于至少部分地對(duì)電磁發(fā)射造成的所述第一和第二電磁發(fā)射半導(dǎo)體裝置的交叉耦合進(jìn)行屏蔽的材料。
9.根據(jù)權(quán)利要求8所述的方法，其中所述多個(gè)元件是導(dǎo)電性焊料塊，其被配置成將所述反轉(zhuǎn)芯片集成電路安裝到印刷電路板或其它外部電路上。
10.根據(jù)權(quán)利要求8或9所述的方法，其中所述第一半導(dǎo)體裝置是通過利用第一沿面取向?qū)⒑觌娐纷咏M件定位在所述襯底上形成的，并且所述第二半導(dǎo)體裝置是通過利用第二沿面取向?qū)㈩愃坪觌娐纷咏M件定位在所述襯底上形成的，所述第二沿面取向相對(duì)所述第一沿面取向旋轉(zhuǎn)180度。
11.根據(jù)上述權(quán)利要求中任一項(xiàng)所述的方法，其中所述第一半導(dǎo)體裝置包括第一鎖相環(huán)電路宏，其具有在所述集成襯底上形成的第一對(duì)電感器；所述第二半導(dǎo)體裝置包括第二鎖相環(huán)電路宏，其具有在所述襯底上形成的第二對(duì)電感器；和所述多個(gè)元件包括多個(gè)用來將所述集成電路的接地電路連接到接地板的導(dǎo)電元件，所述導(dǎo)電元件具有至少一高度，該高度至少大于所述第一和第二對(duì)電感器，且相鄰于并至少部分插入到所述第一和第二對(duì)電感器之間，從而所述至少部分插入的多個(gè)半導(dǎo)體至少部分地使所述第一和第二對(duì)電感器彼此電磁屏蔽。
全文摘要
本發(fā)明公開了具有多個(gè)電磁發(fā)射裝置(諸如LC振蕩器)的集成電路。這些裝置是在集成電路襯底上形成的，并且被給定了彼此不同的沿面取向。公開的特定集成電路封裝是“反轉(zhuǎn)芯片”封裝，其中焊料塊被提供在集成電路襯底上，用以將完成的集成電路反轉(zhuǎn)并安裝在印刷電路板或其它襯底上。焊料塊在集成電路和襯底之間提供了導(dǎo)電連接。發(fā)射裝置的取向和定位使得一個(gè)或多個(gè)焊料塊被插入在相鄰的發(fā)射裝置之間，作為它們之間的電磁屏蔽。
文檔編號(hào)H01L29/40GK101065846SQ200580040660
公開日2007年10月31日 申請(qǐng)日期2005年9月28日 優(yōu)先權(quán)日2004年9月28日
發(fā)明者S·拉馬斯瓦米, H·O·阿里, S·吳 申請(qǐng)人:德克薩斯儀器股份有限公司