專利名稱：：使用高k材料與柵極間編程的非易失性存儲單元的制作方法
技術領域：
：本發(fā)明涉及非易失性存儲器裝置。
背景技術：
：半導體存儲器裝置愈來愈普遍地用于各種電子裝置中。舉例而言，非易失性半導體存儲器可用在蜂窩式電話、數(shù)碼相機、個人數(shù)字助理、移動計算裝置、非移動計算裝置及其它裝置中。電可擦除可編程只讀存儲器(EEPROM)及快閃存儲器即是最受歡迎的非易失性半導體存儲器。典型的EEPROM及快閃存儲器利用具有一浮動柵極的存儲單元，所述浮動柵極設置于一半導體襯底中一通道區(qū)上。所述浮動柵極通過一介電區(qū)與通道區(qū)隔離開。舉例而言，所述通道區(qū)位于源極區(qū)與漏極區(qū)之間的一p-阱中。一控制柵極設置于浮動柵極上并與浮動柵極隔離開。存儲單元的閾電壓受浮動柵極上所保持的電荷量控制。換句話說，浮動柵極上的電荷電平?jīng)Q定在存儲單元接通以容許其源極與漏極之間導通之前必須施加至控制柵極的最小電壓值。某些EEPROM及快閃存儲器裝置具有一用于存儲兩個電荷范圍的浮動柵極，且因此可在兩種狀態(tài)之間編程/擦除所述存儲單元(例如二進制存儲單元)。多位或多狀態(tài)快閃存儲單元是通過在一裝置內識別多個不同閾電壓范圍來構建。每一不同的閾電壓范圍均對應于所述一組數(shù)據(jù)位的預定值。編程于存儲單元內的數(shù)據(jù)與存儲單元的閾電壓電平之間的具體關取決于對存儲單元采用的數(shù)據(jù)編碼方案。舉例而言，美國專利第6,222,762號及2003年6月13日提出申請的美國專利申請案第10/461,244號“TrackingCellsForAMemorySystem”即闡述多種用于多狀態(tài)快閃存儲單元的數(shù)據(jù)編碼方案，上述二者的全文均以引用方式并入本文中。為實現(xiàn)多狀態(tài)單元的正確數(shù)據(jù)存儲，所述多個閾電壓電平范圍之間應彼此間隔開充足的裕量，以便能夠以一清晰的方式來讀取、編程或擦除存儲單元的電平。當對典型的先前技術EEPROM或快閃存儲器裝置進行編程時，施加一編程電壓至控制柵極并將位線接地。來自通道的電子被注入所述浮動柵極。當電子積聚于浮動柵極中時，浮動柵極會變成帶負電荷且從控制柵極檢測出的存儲單元的閾電壓升高。通常，編程電壓Vpgm是作為一系列脈沖施加至控制柵極。所述脈沖的幅值隨每一連續(xù)脈沖增大一預定步長(例如0.2伏特)。在所述脈沖之間的周期內，實施驗證操作。換句話說，在每一編程脈沖之間讀取一組正被并行編程的單元中每一單元的編程電平，以確定所述編程電平是否等于或大于其正被編程至的每一個別單元的目標驗證電平。一種驗證所述編程的方法是在一特定比較點處測試導通。通過(舉例而言)將位線電壓從0升高至Vdd以停止那些經(jīng)驗證已充分編程的單元的編程過程來鎖閉所述單元。上述編程技術及本文所述的其它編程技術可與各種自引導技術結合使用，舉例而言，闡述于2003年3月5日提出申請且名稱為“SelfBoostingTechnique”的第10/379,608號美國專利申請案中的自引導技術，所述專利申請案的全文以引用方式并入本文中。此外，可使用一有效的驗證技術，例如闡述于2002年12月5日提出申請且名稱為“SmartVerifyforMulti-StateMemories”的美國專利申請案第10/314,055號中的驗證技術，所述專利申請案的全文以引用方式并入本文中。典型的先前技術存儲單元是通過將p-阱升高至一擦除電壓(例如20伏特)并將控制柵極接地來擦除的。源極及漏極浮動。電子從浮動柵極轉移至p-阱區(qū)，且閾電壓降低。目前存在一種制作愈來愈小的非易失性存儲器裝置的趨勢。隨著裝置的變小，預計存儲器系統(tǒng)的每位成本將降低。隨著通道尺寸的減小，為維持柵極對通道的影響，需增大通道與浮動柵極之間的電容耦合。一種實現(xiàn)此目的的方式是減小通道與浮動柵極之間介電區(qū)的有效厚度。較薄的有效柵極氧化物厚度將維持柵極至通道電容對其他寄生電容至通道(例如漏極、源極及襯底的寄生電容)的優(yōu)勢。否則，源極、漏極及/或襯底(即制作于一三重阱中的N-通道裝置的P-阱區(qū))區(qū)將對通道具有過大的影響。然而，如果通道介電區(qū)的厚度變得過小，則來自帶電浮動柵極的電場可能會導致電子從浮動柵極跨過通道介電區(qū)泄漏至通道、源極或漏極內。在某些情況下，如果介電區(qū)不夠厚，則會在不期望發(fā)生隧穿時發(fā)生直接隧穿。因此，需要縮減非易失性存儲器裝置的裝置尺寸而又不會遭受薄介電區(qū)的影響。
發(fā)明內容本發(fā)明概略來說涉及非易失性存儲器裝置，其中包括EEPROMS、快閃存儲器及其它類型的非易失性存儲器。所述非易失性存儲器裝置的一實施例包含一位于源極/漏極區(qū)之間的通道區(qū)、一浮動柵極、一控制柵極、一位于所述通道區(qū)與所述浮動柵極之間的第一介電區(qū)及一位于所述浮動柵極與所述控制柵極之間的第二介電區(qū)。所述第一介電區(qū)含有一高K材料(及可能的其它材料)。當操作上述非易失性存儲器裝置的一實施例時，通過經(jīng)由所述第二介電區(qū)(即柵極間介電區(qū))在所述浮動柵極與所述控制柵極之間轉移電荷來對所述非易失性存儲器裝置進行編程及/或擦除。在一例示性實施方案中，通過經(jīng)由所述第二介電區(qū)在所述浮動柵極與所述控制柵極之間隧穿來對所述非易失性存儲器裝置進行編程及/或擦除。在本發(fā)明的一實施例中，所述非易失性存儲器裝置是一快閃存儲器裝置(例如二進制快閃存儲器裝置或多狀態(tài)快閃存儲器裝置)。在其它實施例中，所述裝置是一不同類型的非易失性存儲器裝置。在一包括一用于操作所述非易失性存儲器裝置的控制電路的系統(tǒng)中，可使用一個或多個所述非易失性存儲器裝置。舉例而言，一控制電路可包括(個別地或以組合形式)一控制器、一狀態(tài)機、解碼器、驅動器、讀出放大器、其它邏輯、上述的子集及/或上述的組合。從下文結合圖式闡述本發(fā)明較佳實施例的說明中，將更清晰地獲知本發(fā)明的這些及其它目的及優(yōu)點。圖1是一根據(jù)本發(fā)明的快閃存儲單元的一實施例的兩維方塊圖；圖2是根據(jù)本發(fā)明一實施例的兩個NAND串的一對四字線長部分的三維圖；圖3是一根據(jù)本發(fā)明的快閃存儲單元的第二實施例的兩維方塊圖；圖4是一根據(jù)本發(fā)明的快閃存儲單元的第三實施例的兩維方塊圖；圖4A是一根據(jù)本發(fā)明的快閃存儲單元的第四實施例的兩維方塊圖；圖5繪示一施加至一所選字線的編程/驗證電壓信號；圖6-8繪示一根據(jù)本發(fā)明一實施例的非易失性存儲器裝置的閾電壓分布；圖9是一流程圖，其闡述一種用于制造圖1所示存儲單元的工藝的前端的一實施例；圖10A-F繪示圖1所示非易失性存儲器裝置處于圖9所述工藝的不同階段；圖11是一可用于實施本發(fā)明的存儲器系統(tǒng)的實例的方塊圖；圖12顯示一存儲器陣列的組織的實例；圖13是一流程圖，其闡述一種用于編程非易失性存儲器裝置的方法的實施例；圖14是一流程圖，其闡述一種用于讀取非易失性存儲器裝置的方法的實施例。具體實施例方式圖1是一本發(fā)明快閃存儲單元的一實施例的兩維方塊圖。盡管此處是論述快閃存儲單元，然而，根據(jù)本發(fā)明，也可使用其它類型的非易失性存儲器。圖1所示存儲單元包括一三重阱，所述三重阱包含一P襯底、一N-阱及一P-阱20。為簡化圖式，在圖1中未繪示P襯底及N-阱；然而，其繪示于下文所述的另一圖式中。在P-阱內有若干用作源極/漏極的N+擴散區(qū)24。將N+擴散區(qū)24標記為源極區(qū)還是漏極區(qū)在某種程度上是任意的；因此，可將N+擴散源極/漏極區(qū)24視為源極區(qū)、漏極區(qū)或二者。各N+擴散區(qū)24之間是通道16。通道16上是介電區(qū)域30。介電區(qū)域30上是浮動柵極32。在與讀取或旁路操作相關聯(lián)的低電壓操作狀態(tài)下，浮動柵極通過介電區(qū)域30與通道16電絕緣/隔離。浮動柵極32上是介電區(qū)域34。介電區(qū)域34上是控制柵極36的一多晶硅層。多晶硅層36上是一由氮化鎢(WN)制成的導電阻擋層138。阻擋層138上是一由鎢制成的低電阻率金屬柵極層40。WN層38用于減輕鎢相互擴散至控制柵極36的多晶硅層內，并也減輕硅相互擴散至鎢層40內。應注意，在一實施例中，控制柵極36是由層36、38及40組成，因為所述層組合形成一個電極。在其它實施例中，可使用一單個金屬層、或者多個金屬層而不使用一多晶硅控制柵極子層36。介電層30、浮動柵極32、介電層34、控制柵極36的多晶硅層、控制柵極的WN層38、及控制柵極的鎢金屬層40構成一堆疊。一存儲單元陣列將具有許多此種堆疊。當構建圖1所示存儲單元時，可使用各種尺寸及材料。在一實施例中，介電層30為14納米且包含一高K材料。在其它實施例中，介電層30可為8納米-15納米?？捎糜诮殡妼?0的高K材料的實例包括氧化鋁Al2O3、氧化鉿HfO2、硅酸鉿HfSiOx、氧化鋯、或所述材料的層壓板及/或合金。也可使用其它高K材料。在晶態(tài)硅通道與一多晶硅柵極之間使用高K介電材料通常會在所述高K材料自身上和下形成兩個界面層。所述界面層是由SiO2、或氧氮化硅(SiON)及可能從所述高K材料自身擴散出的一部分金屬原子構成。所述界面層通常是自然形成而非有意形成，且在許多應用中，所述界面層不希望有的，因為其介電常數(shù)往往明顯低于高K材料的介電常數(shù)。在本申請案中，由于高K介電層明顯厚于高級MOS邏輯晶體管的柵極介電層所用高K介電層，因而一厚1納米甚至更厚的界面層不僅是可容許的，且還是一頗受歡迎的特性。如果更低K界面層為通道電子提供更高的遷移率及/或因界面層可提供更高的能障(導帶偏移的底部)而提供更高的抗漏電性，則情況將尤其如此。更高的能障會減小因直接隧穿及福勒-諾德漢(FN)隧穿二者而使電子注入高K介電層的可能性。為阻止各種原子相互擴散跨越材料邊界及/或阻止界面氧化硅層進一步生長，還可在硅與高K材料的界面處沉積或生長氮化硅或其它相互擴散阻擋絕緣層及氧擴散阻擋絕緣層。為實現(xiàn)這些目的，在某些實施例中，可有意地生長及/或沉積氧化硅層及/或氮化硅層，以在所述高K介電層上及/或下形成所述界面層的一部分。浮動柵極32為20納米且通常由以簡并方式摻雜有n-型摻雜劑的多晶硅制成；然而，也可使用其它導電材料，例如金屬。介電層34為10納米且由SiO2制成；然而，也可使用其它介電材料?？刂茤艠O子層36為20納米且由多晶硅制成；然而，也可使用其它材料。WN導電擴散阻擋層38為4納米厚。鎢金屬控制柵極層40為40納米厚。也可采用上述裝置的其它尺寸。此外，也可使用其它適宜材料，例如使用硅化鈷代替W/WN。浮動柵極及控制柵極也可由一個或多個多晶硅、鎢、鈦、或其它金屬或半導體層構成。如上文所述，介電層30包含一高K材料?！案逰材料”是介電常數(shù)K大于二氧化硅的介電常數(shù)的介電材料。二氧化硅的介電常數(shù)K介于3.9至4.2范圍內。對于相同的實際厚度，高K材料每單位面積將提供比二氧化硅(用于典型的介電區(qū))更大的電容。在上文所述的發(fā)明背景中已指出，隨著通道尺寸變小，應減小通道與浮動柵極之間介電區(qū)的厚度。據(jù)悉，必須降低的是有效厚度，因為正是有效厚度決定了浮動柵極對通道的控制。有效厚度是由下式確定的其中實際厚度是介電區(qū)的物理厚度，實際K是介電區(qū)中所用材料的介電常數(shù)，二氧化硅K是SiO2的介電常數(shù)。高K材料將具有一低于其實際厚度的有效厚度。因此，高K材料可用于較小的通道尺寸。所述較小的有效厚度會容納所述較小的通道尺寸，從而允許柵極保持對通道的恰當影響。高K材料的較大實際厚度有助于防止上述泄漏。在一實施例中，通過跨越介電層34在浮動柵極32與控制柵極36之間轉移電荷來實施編程及擦除。此頗為有利，因為此時編程機理(例如隧穿)尚未承受強耦合的負擔。相反，在浮動柵極與通道之間設置強導引功能以滿足強通道耦合對按比例縮放通道的要求。因此，圖1所示存儲單元已互換介電層角色。即，設置于浮動柵極32與通道16之間的高K介電層及相關聯(lián)的導引功能及位于控制柵極36與浮動柵極32之間的未按比例縮小的隧穿氧化物(例如～＞85埃，旨在實現(xiàn)高可靠性、最小的泄漏電流)。因此，在某些實施例中，介電層34用作隧穿氧化物?？赏ㄟ^上述存儲單元的某些實施例實現(xiàn)的某些優(yōu)點包括能夠正確地按比例縮放所述裝置；可將與編程/擦除相關聯(lián)的磨損限制至柵極間區(qū)域(遠離通道)，此可提高壽命；通過使用更厚的介電層而降低編程/擦除電壓及/或提高可靠性；及不再需要過分地按比例縮放傳統(tǒng)NAND(或具有諸如NOR等其它架構的快閃存儲器)的隧穿氧化物。本發(fā)明存儲單元的設計者應留心GIDL及變低的控制柵極耦合比率(Qfg更小、通道噪聲放大率更強且單元間變化的表現(xiàn)更大)。在一實施例中，圖1所示存儲單元是一NAND型快閃存儲單元。在其它實施例中，可使用其它類型的快閃存儲單元。圖2是根據(jù)本發(fā)明一實施例的兩個NAND串80及82的三維圖。圖2繪示四個位于串80及82上的存儲單元；然而，可使用多于或少于四個存儲單元。舉例而言，典型的NAND串由16、32或64個NAND單元串聯(lián)組成。本發(fā)明也可使用其它尺寸的NAND串。每一存儲單元均具有一如上文根據(jù)圖1所述的堆疊。圖2進一步繪示了P-阱20下的N-阱22、沿NAND串的位線方向及垂直于NAND串的字線方向。圖2中未圖示位于N-阱下的P-型襯底。在一實施例中，由控制柵極形成字線。在另一實施例中，由控制柵極多晶硅層36、WN層38及鎢層40形成字線或控制柵極。在許多實施例中，一氮化硅層42位于鎢層40上，并用作一用于蝕刻所述多個柵極堆疊以形成個別字線的硬掩模。所述氮化物(或其它材料)硬掩模的另一用途是通過移動形成于所述堆疊側壁上的間隔層的變薄區(qū)域使其進一步遠離所述控制導電字線并放置所述間隔層的變薄區(qū)域使其面對駐留于最上部控制柵極子層上的氮化物硬掩模，提供所述間隔層的一加厚部分(參見圖3中所示間隔層的變薄)。圖3繪示一存儲單元的第二實施例。圖3所示存儲單元包括一三重阱，所述三重阱包含一P襯底、一N-阱及一P-阱120。為簡化圖式，在圖3中未繪示P襯底及N-阱。在P-阱120內有若干用作源極/漏極的N+擴散區(qū)124。各N+擴散區(qū)124之間是通道116。通道上是介電區(qū)域130。介電區(qū)域130上是浮動柵極132。浮動柵極132上是介電區(qū)域134。介電區(qū)域134上是控制柵極，所述控制柵極由多晶硅層136、由氮化鎢(WN)制成的導電阻擋層138及一由鎢制成的低電阻率層140構成。在由鎢制成的低電阻率層140上是一由(舉例而言)氮化硅制成的硬掩模42。P-阱120、N+擴散區(qū)124、介電層130、浮動柵極132、介電層134、控制柵極136、WN層138、鎢層140及硬掩模142與圖1所示者相同。介電層130、浮動柵極132、介電層134、多晶硅136、WN層138、鎢層140及硬掩模氮化硅(Si3N4)層142形成一堆疊。圖3所示存儲單元還沿所述堆疊的側面包含氧化物間隔層143。在一實施例中，氧化物間隔層143呈楔形，因而其在氮化硅(Si3N4)層142處比在介電層130處薄。在另一實施例中，包括氧化物間隔層143在內的整個堆疊呈梯形(朝頂部漸縮)，此幫助介電層130提供比介電層134更大的耦合，此將因所述堆疊的梯形形狀而形成一更小面積的電容器。此一實施例的一剖面繪示于圖4A中，并將于下文中予以論述。對于一固定的楔形角度，底部介電層130與頂部介電層134的面積比會隨浮動柵極132的厚度而增大。在某些實施例中，在相鄰堆疊的氧化物間隔層之間是外延生長的硅區(qū)144(例如位于N+擴散區(qū)124上)。使用此等外延生長的升高的源極/漏極區(qū)省卻了其下面的植入源極/漏極區(qū)，從而增加了裝置的有效通道長度以符合正確按比例縮放MOS裝置的要求。此會減小穿通并改良NAND裝置的次閾值擺幅。此處不應出現(xiàn)因偏置源極/漏極擴散區(qū)而引起的使標準NAND裝置的壽命特性降格的問題，因為隧穿及相關聯(lián)的電荷俘獲已從通道介電層移至柵極間介電層。外延生長的硅區(qū)144也會在浮動柵極與通道/源極/漏極之間提供額外電容，從而降低編程及擦除操作的高電壓要求。理想的情況是使浮動柵極以比控制柵極更容性的方式耦合至通道。在某些實施方式中，有一目標是使介電層134兩端的電壓降最大化并使介電層130兩端的電壓降變小。通過在介電層130中使用高K材料結合外延生長的硅區(qū)144，即會增大浮動柵極132與通道166之間的耦合。從外延生長的源極/漏極區(qū)得到的又一益處是其能夠通過將相鄰字線上的相鄰浮動柵極相互屏蔽而減小這些浮動柵極之間的電容耦合。此效應是一造成閾值感測裕量受損害的主要問題。此效應最先由Jae-DukLee等人公布于IEEE電子裝置通訊(IEEEElectronDeviceLetters)2002年5月刊(第23卷，第5號，第264頁)中一篇題為“EffectsofFloatingGateInterferenceonNANDFlashMemoryCellOperation”的文章中。也參見美國專利第5,867,429號及第5,930,167號，所述專利的全文以引用方式并入本文中。由ShinjiSatoh等人公布于1999IEDM技術文摘(TechnicalDigestof1999IEDM，第11部分，第2號，第275頁)中的題為“ANovelGate-OffsetNANDCell(GOC-NAND)TechnologySuitableforHigh-DensityandLow-Voltage-OperationFlashMemories”的文章論述了形成于GOC-NAND裝置的偏置區(qū)中的寄生單元的問題，所述寄生單元會因發(fā)生在駐留于所述寄生單元上的氧化層中的俘獲(trap-up)而影響循環(huán)壽命。盡管此是一困擾傳統(tǒng)GOC-NAND實施方案的嚴重問題，然而，本發(fā)明的柵極偏置實施例應不受此問題的影響，因為隧穿作用應局限于柵極間介電層。圖4繪示一本發(fā)明存儲單元的另一實施例。圖4所示存儲單元包括一三重阱，所述三重阱包含一P襯底、一N-阱及一P-阱220。為簡化圖式，在圖4中未繪示P襯底及N-阱。在P-阱220內是若干用作源極/漏極的N+擴散區(qū)224。在各N+擴散區(qū)224之間是通道216。通道上是通道介電層230。通道介電層230上是浮動柵極232。浮動柵極232上是柵極間介電層234。柵極間介電層234上是控制柵極，所述控制柵極由多晶硅層236、由氮化鎢(WN)制成的相互擴散阻擋層238及由鎢制成的低電阻率金屬層240構成。P-阱220、N+擴散區(qū)224、介電層230、浮動柵極232、介電層234、控制柵極236、WN層238及鎢層240與圖1所示者相同。高K通道介電層230、浮動柵極232、柵極間介電層234、下控制柵極236、WN阻擋層238及鎢層240形成一堆疊。圖4所示存儲單元還包含一1納米至8納米厚的沉積氧化層242，沉積氧化層242包圍所述堆疊的頂部及側面并覆蓋源極/漏極擴散區(qū)。沿所述堆疊的側面、鄰接并處于氧化層242外部的是間隔層244。所述間隔層可具有不同的高度。在一實施例中，間隔層244高至足以鄰接介電層230及浮動柵極232的一部分。在某些實施例中，所述間隔層自然地漸縮，以使間隔層244在浮動柵極232頂部附近的寬度窄于所述間隔層在介電層230底部附近的寬度。通常通過如下方式形成間隔層以各向同性方式沉積擬形成所述間隔層的材料，然后以各向異性方式蝕刻掉所述材料，從而在先存在步驟的側壁上僅留下自然漸縮的間隔層。間隔層244用于防止浮動柵極的底部因氧化而變圓。在一實施例中，所述間隔層是由氮化硅制成；然而，也可使用其它材料。圖4A顯示一具有以梯形形式形成的堆疊的實施例。圖4A所示存儲單元包括一三重阱，所述三重阱包含一P襯底、一N-阱及一P-阱220A。為簡化圖式，在圖4A中未繪示P襯底及N-阱。在P-阱220A內是若干用作源極/漏極的N+擴散區(qū)224A。在各N+擴散區(qū)224A之間是通道。通道上是通道介電層230A，其包含一高K材料。介電層230A上是浮動柵極232A。浮動柵極232A上是柵極間介電層234A。柵極間介電層234A的上是控制柵極，所述控制柵極由多晶硅層236A、由氮化鎢(WN)制成的相互擴散阻擋層238A、及由鎢制成的低電阻率金屬層240A構成。鎢層240A上是一硬掩模242A。介電層230A、浮動柵極232A、柵極間介電層234A、下控制柵極236A、WN阻擋層238A及鎢層240A形成一呈梯形形狀(朝頂部漸縮)的堆疊，此有助于介電層230A提供較控制柵極至浮動柵極的耦合更強的至浮動柵極的耦合。圖4A所示存儲單元也包含一1納米至8納米厚的沉積氧化層242A，所述沉積氧化層242A包圍所述堆疊的頂部及側面并部分地覆蓋源極/漏極擴散區(qū)。沿所述堆疊的側面、鄰接并處于氧化層242A外部的是間隔層244A。所述間隔層可具有不同的高度。在一實施例中，間隔層244A高至足以鄰接介電層230A及浮動柵極232A的一部分。所述間隔層自然地漸縮，以使間隔層244A在浮動柵極232A頂部附近的寬度窄于所述間隔層在介電層230A底部附近的寬度。在一實施例中，所述間隔層是由氮化硅制成，但也可使用其它材料。在所述間隔層224A之間是外延生長的硅區(qū)254A。位于外延生長的硅區(qū)144上、所述堆疊之間的是一SiO2填充層252A。位于SiO2填充層252A上且也處于所述堆疊之間的是一增強鰭250A。在一實施例中，增強鰭250A由一金屬(例如鎢)制成。增強鰭是增強板的變體。增強板是由通常包繞字線堆疊的金屬層制成，其為浮動柵極至浮動柵極的容性干擾影響提供隔離。所述增強板可制成覆蓋整個存儲器陣列的連接形式，或者可分解成不同的電極，由每一個別電極覆蓋一單一存儲器平面、覆蓋一單一擦除區(qū)塊、或覆蓋少數(shù)幾個擦除區(qū)塊。其它相關背景信息可見于美國專利5,877,980；美國專利6,093,605；美國專利6,246,607；美國專利5,990,514；美國專利6,044,017；美國專利5,936,887；Choi等人所著的“ANovelBoosterPlateTechnologyinHighDensityNANDFlashMemoriesforVoltageScaling-DownandZeroProgramDisturbance”，IEEESymposiumonVLSITechnologyDigestofTechnicalPapers)，1996，pp.238-239；Kim等人所著的“FastParallelProgrammingofMulti-LevelNANdFlashMemoryCellsUsingtheBooster-LineTechnology”，SymposiumonVLSITchnologyDigestofTechnicalPapers)，1997，pp.65-66；Choi等人所著的“ATriplePolysiliconStackedFlashMemoryCellWithWordlineSelf-BoostingProgramming”，IEEE，1997，pp.283-286；及Satoh等人所著的“ANovelChannelBoostCapacitance(CBC)CellTechnologyWithLowProgramDisturbanceSuitableforFastProgramming4GbitNANDFlashMemories”，IEEESymposiumonVLSITchnologyDigestofTechnicalPapers)，1998，PP.108-109；所有上述文獻均以引用方式并入本文中。圖4A所示裝置的一實施例將使用增強板而非增強鰭。增強鰭類似于增強板，只是其僅由放置于存儲器陣列內各堆疊之間的鰭組成，且所述鰭可在所述陣列的分路區(qū)域中相互電連接。分路區(qū)域(shuntarea)由存儲器陣列中沿位線方向延伸且以每數(shù)百個位線一次的頻率出現(xiàn)的斷點組成。一分路區(qū)域將兩個相鄰位線彼此分開。雖然增強板覆蓋所有字線的頂部，但增強鰭并不覆蓋字線頂部。一實施例將給每一擦除區(qū)塊分配一單個經(jīng)隔離的增強鰭或板。在某些實施例中，個別增強鰭或區(qū)塊由一NMOS裝置驅動以將其驅動至正電壓并由一PMOS裝置驅動以將其驅動至高負電壓。在某些實施例中，在讀取及驗證操作期間施加一(舉例而言)-5伏特的固定負電壓至增強鰭或板，其目的是將某些原本是負范圍的單元閾電壓帶入正范圍，由此使所述單元閾電壓變成可由僅能采取正電壓值的控制柵極測量。在某些其它實施例中，增強鰭或板將與選定用于讀取操作的字線具有相同電壓。所述實施例的優(yōu)點在于，用于讀取及驗證操作的控制柵極至浮動柵極的耦合比會因增強板或鰭至浮動柵極的耦合比而增大。當從控制柵極測量單元閾電壓時，因摻雜劑波動或幾何變化而引起的閾電壓變化的影響及因電荷俘獲或解俘獲于界面或更深俘獲位置內而引起的1/f噪聲或隨機電報信號(RTS)噪聲會以所述控制柵極耦合比的倒數(shù)放大。在此意義上，理想的是具有一高控制柵極耦合比。然而，理想的是具有低的控柵極耦合比，因為此容許以實質上更低的電壓實現(xiàn)柵極間編程及擦除操作。因此，對于編程及擦除操作而言，以與字線相反的方向或極性施加盡可能高的電壓可能較為有利。舉例而言，為進行編程，可在P-阱及通道處于或接近零伏特時施加15伏特至字線。浮動柵極可處于一介于3伏特至6伏特范圍的電壓，此取決于其上有多少電荷量。一接地的增強板或鰭將向下耦合所述浮動柵極，使其更易于編程。一額外優(yōu)點在于，一電壓低于浮動柵極的增強板或鰭將趨于抑制由邊緣支配的隧穿，由此提供更均勻的隧穿行為，而無需為修圓浮動柵極的隅角而利用高溫側壁氧化。在圖4所示實施例中，將浮動柵極232的頂邊緣及控制柵極236的底邊緣修圓，以在其中間實現(xiàn)更均勻的隧穿。應注意，圖1，3，4及4A所示實施例具有某些不同的特征。可將不同實施例的某些所述不同特征(以及其它特征)相組合，以形成屬于本發(fā)明范疇內的其它實施例。也應注意，圖1，3，4及4A所示存儲單元均每一存儲單元包括一個浮動柵極。在其它實施例中，可每一存儲單元使用多于一個浮動柵極。圖1-4A所示存儲單元是通過將電荷從浮動柵極轉移至控制柵極來進行編程。在一實施例中，電子將通過福勒-諾德漢隧穿從浮動柵極隧穿至控制柵極。在其它實施例中，也可使用其它機理。圖1-4A中所述存儲單元的編程及擦除特性將不同于先前技術NAND裝置。在先前技術裝置中，控制柵極試圖緊密耦合至浮動柵極并控制其相對于襯底的電位，從而在浮動柵極相對于襯底充分為負時使電子從浮動柵極隧穿至襯底(擦除；控制柵極保持在地電位，襯底升高至高電壓)，或者在浮動柵極相對于襯底充分為正時使電子從襯底隧穿至浮動柵極(編程；襯底保持在地電位，控制柵極升高至一可變高電壓)。由于襯底與許多存儲單元處于相同電位，因而可方便地將一高固定電壓施加至所述襯底，但無法方便地將一可變低電壓或負電壓施加至一連接多個控制柵極的共用字線、并由此選擇性地控制自這些不同單元移除電子的程度。因此，“擦除”狀態(tài)用于指從一單元集合中移除實質上“所有”電子，從而將其全部設定至一共用低閾值狀態(tài)(通常是一負值)。然后，在擦除多個單元后執(zhí)行一可變編程循環(huán)，所述可變編程循環(huán)可逐一單元地終止以將每一單元設定至一唯一狀態(tài)，同時繼續(xù)將同一字線上的其它單元編程至一不同狀態(tài)，如上文所述。在本發(fā)明裝置中，襯底經(jīng)由高介電常數(shù)材料而緊密耦合至浮動柵極，且控制柵極相對弱地耦合至浮動柵極，使得反轉擦除及編程的定義的極性頗為方便。換句話說，當襯底升高至一高電位時，浮動柵極也升高至一相對高的電位，且許多電子通過隧穿從一接地的控制柵極轉移至浮動柵極，由此使得自控制柵極看所述群單元具有一高閾值。編程或設定一可變閾值以代表數(shù)據(jù)狀態(tài)是通過如下方式來實現(xiàn)的通過以一受控方式升高控制柵極來選擇性地移除某些電子并逐一單元地終止電子移除。與先前技術裝置成鮮明對比，此會選擇性地降低自控制柵極檢測出的閾電壓。此將于下文中結合圖6-8予以更詳盡的闡述。在一實例中，漏極及p-阱將接收0伏特，同時控制柵極接收一組具有增大值的編程脈沖，例如圖5所示。在一實施例中，所述脈沖的值介于7伏特至15伏特范圍內。在其它實施例中，脈沖的范圍可有所不同。在編程一存儲單元期間，在所述脈沖之間的周期中實施驗證操作。換句話說，在每一編程脈沖之間讀取一組被并行編程的單元中每一單元的編程電平，以確定其是否等于或大于其正被編程至的驗證電平。一種驗證所述編程的方法是在一特定比較點處測試導通。舉例而言，在NAND單元中，通過將位線電壓從0預充電至Vdd(例如2.5伏特)以終止那些經(jīng)驗證已充分編程的單元的編程過程來鎖閉這些單元。在某些情形中，脈沖數(shù)量將受到限制(例如20個脈沖)，且如果最后脈沖未完全編程一既定存儲單元，則認為出現(xiàn)一錯誤。在某些實施方式中，在編程之前擦除(以區(qū)塊或以其它單位)存儲單元。一種驗證方法是在字線處施加一等于目標閾值的脈沖，并確定存儲單元是否接通。如果接通，則所述存儲單元已達到其目標閾電壓值。對于快閃存儲單元陣列，并行地驗證多個單元。對于多狀態(tài)快閃存儲單元的某些實施例，在每一個別編程脈沖之后，存儲單元均將經(jīng)歷一組驗證步驟來確定所述存儲單元處于哪一種狀態(tài)內。舉例而言，一能夠以八種狀態(tài)存儲數(shù)據(jù)的多狀態(tài)存儲單元可能需要針對七個比較點執(zhí)行驗證操作。因此，為在兩個連續(xù)編程脈沖之間執(zhí)行七次驗證操作，施加七個驗證脈沖。根據(jù)所述七次驗證操作，系統(tǒng)即可確定存儲單元的狀態(tài)。在每一編程脈沖后均執(zhí)行七次驗證操作會減慢編程過程。一種減輕驗證的時間負擔的方法是使用一更有效的驗證過程，例如揭示于2002年12月5日提出申請且名稱為“SmartVerifyforMulti-StateMemories”的美國專利申請案第10/314,055號中者，所述專利申請案的全文以引用方式并入本文中。參見圖5，其繪示一編程電壓信號。所述信號具有一組具有增大幅值的脈沖。在所述編程脈沖之間是驗證脈沖。圖5的信號假定一四狀態(tài)存儲單元；因此，其包括三個驗證脈沖。舉例而言，在編程脈沖280與282之間是三個驗證脈沖。圖中顯示第一驗證脈沖(或電壓電平)284為零伏特。第二驗證脈沖286跟隨第一驗證脈沖(或電壓電平)。第三驗證脈沖288則跟隨第二驗證脈沖286。在一根據(jù)圖1-4A的教示的兩狀態(tài)存儲單元的一實施例中，存儲單元在被擦除時可具有一較高閾電壓，而在被編程時可具有一較低閾電壓。舉例而言，在一具體實施例中，存儲單元在被擦除時具有一正閾電壓，而在被編程時具有一負閾電壓。就多狀態(tài)存儲單元而言，在一實施例中，最高閾電壓分布將代表擦除狀態(tài)，而較低閾電壓分布則代表編程狀態(tài)。圖6-8繪示閾電壓分布曲線圖。舉例而言，圖6顯示閾電壓分布302，其對應于所有被擦除存儲單元的閾電壓。在某些實施例中，閾電壓分布302太寬以致于不能可靠操作；因此，為將所述閾電壓分布縮窄至類似于圖7所示的閾電壓分布304，某些或所有被擦除存儲單元將接收某一編程。將寬擦除分布302壓縮成一較窄分布304被稱作軟編程。在標準NAND存儲器中，通過軟編程將寬擦除分布302充分收緊是在一大規(guī)模并行操作中實現(xiàn)的，在所述大規(guī)模并行操作中，將一個擦除區(qū)塊中的所有字線同時升高至一適當軟編程起始電壓持續(xù)一第一軟編程脈沖，所述軟編程脈沖以與正常編程相同的方式呈階梯狀。在每一軟編程脈沖之后，在所有字線接地的情況下執(zhí)行一單一驗證操作，通過施加VDD電壓至NAND串的源極并感測位線電壓使源極及漏極的角色反置。只要位線電壓升高至高于一例如1伏特的第一擦除驗證電壓(EV1)，那么軟編程操作將在所述位線上繼續(xù)進行。位線電壓的此種升高表明，對應NAND串上未有如何單元的閾電壓已升高至足以切斷所述串中的電流的值(典型值為-0.8伏特)。在軟編程驗證操作期間，當一個別位線電壓確實不再升高至EV1以上時，通過用于程序禁止的尋常增強技術將對應NAND串鎖閉在后續(xù)軟編程脈沖之外。使用一使用接地字線及一例如0.7伏特的第二感測跳開點EV2的最后驗證操作來確保僅一可容許數(shù)量的串包含一或多個閾電壓高于例如-0.5伏特的單元。施加相同讀取電壓至一NAND串中的所有字線導致獲得以下信息1)如果所述串是「接通(ON)」，那么所述串中所有單元的閾電壓均低于施加至所有字線的電壓，及2)如果所述串是「斷開(OFF)」，那么至少一個單元的閾電壓高于所施加字線電壓。由于在軟編程驗證操作期間，目標是在每一個串上找到第一個其閾電壓變得小于一指定值的單元，因而傳統(tǒng)NAND中所用大規(guī)模多字線驗證平行性對于本發(fā)明的某些實施例將不再奏效。一種用于軟編程的方法可如下所述。在驗證操作期間施加例如4伏特至每一字線，并在檢測到各個串「接通」時鎖閉所述串。僅當所述串中每一單元均已被編程至一低于4伏特的閾電壓時，才會檢測到各串「接通」。對于此種方法，希望使屬于同一串的每一組單元內閾電壓的分布夠緊，以便在編程最慢的單元的閾電壓變得低于4伏特時，編程最快的單元的閾電壓不會低于3伏特。對于數(shù)以百萬計的串均必須如此。執(zhí)行一必須逐一字線進行的最后驗證操作，以確保每一頁面僅一可接受數(shù)量的單元具有低于3伏特的閾電壓。所述最后操作將不具有與傳統(tǒng)NAND相同的平行性。在罕見的所述方法失敗的情況下，必須重新擦除所述區(qū)塊，并必須以與正常編程相同的方式每次一個地對字線實施軟編程。另一種提高軟編程速度的方法是使用一更粗略的軟編程步長，此將致使軟編程分布變寬。圖8顯示四個閾值分布304，306，308及310，其對應于多狀態(tài)存儲單元的四種狀態(tài)。如上文所述，在一實施例中，閾電壓分布304代表擦除狀態(tài)。閾電壓分布306，308及310代表編程狀態(tài)。編程于存儲單元內的數(shù)據(jù)與存儲單元的閾電壓范圍之間的具體關系取決于存儲單元所采用的數(shù)據(jù)編碼方案。舉例而言，美國專利第6,222,762號及2003年6月13日提出申請的美國專利申請案第10/461,244號，“TrackingCellsForAMemorySystem”即闡述多種用于多狀態(tài)快閃存儲單元的數(shù)據(jù)編碼方案，所述二者的全文均以引用方式并入本文中。應注意，在一實施例中，容許閾電壓分布310寬于其它閾電壓分布，因為閾電壓分布310是最密集編程狀態(tài)；因此，不太需要緊密的分布，因為系統(tǒng)將不再確定存儲單元是否比閾電壓分布310更密集地編程。由于使用一更寬的分布，因而可使用更少的脈沖(可能少至一個脈沖)來編程最終狀態(tài)。圖1-4所示存儲單元是通過將電荷自控制柵極轉移至浮動柵極來擦除的。舉例而言，電子通過福勒—諾德漢隧穿從控制柵極轉移至浮動柵極。在其它實施例中，也可使用其它機理。在一實施例中，通過施加15伏特(或另一適當電平)至p-阱使源極/漏極浮動并施加0伏特至控制柵極來實施擦除。圖9是一流程圖，其描述一種用于制造圖1所示存儲單元之工序前端的一實施例，其僅包含至形成側壁間隔層的工序步驟。所述流程不包含可選增強板或鰭；各堆疊間被蝕刻體積之間隙填充；或形成觸點、金屬化層、通路及鈍化。有多種用于制造本發(fā)明存儲器的方法，因此本發(fā)明的發(fā)明者涵蓋可使用除圖9所述方法外的各種其他方法。盡管一快閃存儲器芯片將由一包含各種低壓、中壓及高壓晶體管的外圍電路與核心存儲器陣列二者組成，然而圖9所示工藝步驟僅旨在概括地闡述一種用于制造核心存儲器陣列的可能的工藝秘訣。其中省卻了許多旨在制造外圍晶體管的光刻、蝕刻、植入、擴散及氧化步驟。應注意，在快閃存儲器芯片中，慣例一直是對低壓及某些中壓晶體管的柵極氧化層使用與浮動柵極與通道之間所用相同的浮動柵極氧化層，以省卻額外的工序步驟。因此，厚度通常大于8納米的傳統(tǒng)隧穿氧化層一直限制著低壓及某些中壓晶體管的效能、次閾值斜度及接通電流驅動。此已導致編程及讀取特性變慢。本發(fā)明的一優(yōu)點是提供一在電及有效性方面遠薄于傳統(tǒng)隧穿氧化層且實體上厚于傳統(tǒng)隧穿氧化層的外圍晶體管柵極氧化層。換句話說，所述外圍電路將受益于以高K材料取代傳統(tǒng)隧穿氧化層柵極，此符合半導體行業(yè)中轉向高K材料的大趨勢。圖9中的步驟402包括對三重阱實施植入及相關聯(lián)的退火。步驟402的結果繪示于圖10A中，所述圖繪示P襯底18、P-襯底18內的N-阱22及N-阱22內的P-阱20。圖中未繪示用于將各P-阱相互隔離的N-阱的側壁。此外，與圖10A相比，N-阱深度通常遠厚于P-阱深度。P襯底通常最厚，其由晶圓的大部分厚度組成。在步驟404中，于P-阱20頂部沉積所述高K材料?？墒褂冒ń饘儆袡C物CVD(MOCVD)在內的化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或另一種適當方法來沉積高K材料。此外(及視需要)，可于高K材料上、下沉積或于高K材料內納入其它材料，以形成介電層30。步驟404的結果繪示于圖10B中，所述圖顯示具有高K材料的介電層30。應注意，在下部介電層中使用高K材料的一優(yōu)點在于，其也可用于低壓外圍晶體管來提高效能。在步驟406中，使用CVD、PVD、ALD或另一種適當方法于介電層30上沉積浮動柵極。步驟402的結果繪示于圖10C中，所述圖顯示浮動柵極層32沉積于高K介電層30頂上。圖9中的步驟408包括通過使用(舉例而言)CVD沉積SiO2或Si3N4來沉積一硬掩模。在步驟410中，使用光刻法在將變成NAND鏈的材料上面形成光阻劑條帶。步驟412包括蝕刻穿透所有層，包括襯底的一部分。首先，通過使用各向異性等離子蝕刻(即反應性離子蝕刻，其中對于所遇到的每一平面層，物理蝕刻與化學蝕刻之間均恰當平衡)來蝕刻硬掩模。在將硬掩模層蝕刻成條帶后，即可剝離光阻劑并可使用硬掩模層作為掩模來蝕刻下伏層。此時，所述工藝包括蝕刻穿透浮動柵極材料、高K介電材料及蝕刻進襯底約1微米，以于各NAND串之間形成溝槽，其中所述溝槽的底部位于頂部P-阱20內。在步驟414中，使用CVD、快速ALD或如以下文章中所述的PSZSTI填充法給所述溝槽填充SiO2(或另一種適當材料)，直至硬掩模頂部由Jin-HwaHeo等人所著的“VoidFreeandLowStressShallowTrenchIsolationTechnologyusingP-SOGforsub0.1Device”，2002SymposiumonVLSITechnologyDigestofTechnicalPapers，Session14-1。PSZSTI填充是聚硅氮烷淺溝槽隔離填充。填充順序包括使用涂覆機旋涂及使用爐密化。Si-N鍵轉換成Si-O鍵會使收縮小于傳統(tǒng)SOG(涂布玻璃)。蒸汽氧化可有效地實現(xiàn)有效轉換。一種建議是將涂布玻璃(SOG)用于介電層，此種涂布玻璃稱作聚硅氮烷基SOG(SZ-SOG)，其因具有優(yōu)異之間隙填充和平面化性質及類似于熱氧化的薄膜性質而是一種用于整合層間介電層(ILD)應用的材料。在步驟416中，使用化學機械研磨(CMP)、或另一種適當方法將所述材料研磨平整，直至到達浮動柵極多晶硅。將浮動柵極研磨至20納米(在其它實施例中為10-100納米)。在步驟418中，生長或使用ALD、CVD、PVD、噴射氣相沉積(JVD)或另一種適當方法沉積多晶硅間隧穿介電層(即介電層34)。圖10D顯示多晶硅間介電區(qū)34位于浮動柵極32上，所述圖繪示經(jīng)過步驟418后的裝置?？捎糜诙嗑Ч栝g隧穿介電層的材料的實例包括(但不限于)SiO2、Si3N4、一種其摩爾份數(shù)隨深度而變化的合金、一種由氧化鋁及氧化硅制成的合金或納米層壓板、一種由氮化硅及氧化硅制成的合金或納米層壓板、一種由氧化硅及氧化鉿制成的合金或納米層壓板、一種由氧化鋁及氧化鉿制成的合金或納米層壓板或其它適當材料。在一實施例中，可以下列文獻中所揭示的方式形成多晶硅間隧穿氧化層AlexanderKorotkov及KonstantinLikharev所著的“ResonamtFowler-NordheimTunnelingthroughLayeredTunnelBarriersanditsPossibleApplications”，1999IEEE，0-7803-5413-3/99(在下文中稱作「LikharevI」)；Konstantin及Likharev所著的“RidingtheCrestofaNewWaveinMemory，NOVORAMAnewConceptforFast，Bit-AddressableNonvolatileMemoryBasedonCrestedBarriers”，CircuitsandDevices，July2000年，p17(在下文中稱作「LikharevII」)；或者2000年9月19日授予的名稱為“Memorydevicehavingacrestedtunnelbarrier”的美國專利6,121,654，所有所述文獻的全文均以引用方式并入本文中。通過改變諸如(HfO2)x(Al2O3)1-x等二元氧化物的穆爾份數(shù)，可在隧穿介電層的中等深度區(qū)附近將導帶能量圖的氧化層底部修圓，而非形成如同美國專利6,121,654的圖3a中的一銳角三角形，所述美國專利的全文以引用方式并入本文中?？墒褂迷訉映练e(ALD)來沉積混合的多種電介質(例如(HfO2)x(Al2O3)1-x)(參見由H.Y.Yu等人所著的“Energygapandbandalignmentfor-(HfO2)x(Al2O3)1-xon-100-Si”，AppliedPhysicsLettersVolume81，Number28，July2002(在下文中稱作「Yu」)，所述電介質的穆爾份數(shù)x隨進入氧化層的深度而緩慢變化，藉以形成不僅有利于更低電壓下的隧穿且也會提高停留時間及減輕擾動問題的頂部阻擋層(參見LikharevI及LikharevII)。也可將氧化鉿及氧化硅、或氧化鋁及氧化硅配對以形成頂部導帶邊緣?？赡軙懈喾N由兩種或更多種材料組成的ALD沉積材料系統(tǒng)，其導帶邊緣能階可以一線性或非線性方式隨變化的深度而改變，以使隧穿介電層的導帶設計最佳化。在每一單個沉積循環(huán)之后或在每數(shù)個沉積循環(huán)之后轉換ALD沉積隧穿阻擋層的化學組成可形成穆爾份數(shù)的逐漸變化，此可有助于構造一不會遭受因在隧穿介電層中具有材料界面而引起的問題(例如所述界面處的俘獲)的隧穿介電層。以恰當持續(xù)時間及溫度實施退火可進一步平滑穆爾份數(shù)的變化。為獲得一頂部阻擋層，穆爾份數(shù)x須在界面附近較小并在阻擋層的中間處逐漸達到峰值。在圖9中的步驟440(其是一任選步驟)中，將多晶硅間隧穿氧化層退火以密化所述氧化層，而不因高溫而破壞高K材料。應注意，Al2O3將在約800攝氏度下結晶，HfO2將在約500攝氏度下結晶，HfSiOx將在約1100攝氏度下結晶，且HfSiON將在約1300攝氏度下結晶。一般而言，更長時間地暴露至高溫將會使結晶溫度降低。某些最可靠的隧穿氧化層是生長的氧氮化硅、生長的氧化硅及通過在低至400攝氏度溫度下高密度氪等離子中生成氧游離基而低溫生長的氧化層。在步驟444中，于所述多晶硅間隧穿氧化層上沉積控制柵極的一個或多個層。在一實施例中，在步驟444期間沉積的材料包括多晶硅(例如層36)，而在其它實施例中，所述層可以是一具有恰當功函數(shù)、熱穩(wěn)定性及蝕刻特性的金屬層。在某些實施例中，控制柵極是由多晶硅層36、氮化鎢層38及鎢層40構成，所有所述層均在步驟444中沉積而成。所沉積氮化鎢層38及鎢層40是用于降低控制柵極薄片電阻并形成更低電阻率的字線?？墒褂肅VD、ALD、PVD或其它適當工藝以一毯覆層形式沉積所述材料。顯示位于多晶硅間隧穿氧化層34上的多晶硅控制柵極36、WN層38及鎢金屬層40的圖10E繪示步驟44后的裝置。在步驟446中，使用(舉例而言)CVD在鎢層頂上沉積一Si3N4硬掩模。在步驟448中，使用光刻法形成垂直于NAND鏈的垂直條帶圖案，以蝕刻多柵極堆疊并形成相互隔離的字線(即控制柵極)。在步驟450中，使用等離子蝕刻、離子磨碎、純粹是物理蝕刻的離子蝕刻或另一種適當工藝來實施蝕刻，以蝕刻各個層并形成各單獨字線。在一實施例中，實施所述蝕刻直至到達高K材料。所述工藝試圖留下盡可能多的高K材料，但竭力完全蝕刻穿透浮動柵極材料。在另一實施例中，所述工藝將一直蝕刻至襯底。顯示所述堆疊的圖10F繪示步驟450后的裝置。應注意，p-阱、n-阱及P襯底的尺寸未必是按比例繪制。在步驟452中，實施側壁氧化、側壁氧化物沉積、或所述二者的組合。為實現(xiàn)側壁氧化，將裝置置于一高溫及具有某一分數(shù)百分比的周圍氧氣的爐中，以使暴露表面氧化，從而提供一保護層。側壁氧化也可用于修圓浮動柵極及控制柵極的邊緣。高溫(例如高于1000攝氏度)氧化物生長的一替代方法是高密度氪等離子中的低溫(例如400攝氏度)氧化物生長。關于側壁氧化的更多信息，可見由Ohmi，Kotani，Hirayama及Morimoto所著的“NewParadigmofSiliconTechnology”，ProceedingsoftheIEEE會刊，Vol.89，Number3，March2001；由日本Tohoku大學電子工程系Hirayama，Sekine，Saito及Ohmi所著的“Low-TemperatureGrowthofHighSiliconOxideFilmsbyOxygenRadicalGeneratedinHighDensityKryptonPlasma”，1999IEEE；及由日本Tohoku大學Seikine，Saito，Hirayama及Ohmi所著的“HighlyReliableUltrathinSiliconOxideFilmFormationatLowTemperaturebyOxygenRadicalGeneratedinHigh-DensityKryptonPlasma”，2001IEEE；所有上述三個文獻的全文均以引用方式并入本文中。另一種沉積低溫隧穿氧化層的方法可與氧化硅或氧氮化硅的原子層沉積結合使用氪等離子。為實現(xiàn)均勻隧穿，可使用一處理步驟使柵極間隧穿介電層在場線可能更集中的邊緣處厚于中心附近處。氧化可能是一種實現(xiàn)此目的的適宜方法。在步驟454中，實施一植入工序來通過砷植入形成N+源極/漏極區(qū)。在一實施例中，還使用一鹵素植入。在步驟456中，實施一退火工序。在一實施例中，實施一低溫退火工序來防止損壞高K材料。在某些實施例中，可使用一具有一高熱預算(例如能夠耐受高溫而不會降格)的高K材料。在步驟458中，所述工序包括以各向同性方式沉積并以各向異性方式蝕刻側壁材料，以形成側壁間隔層。上述結構及工序有許多種替代結構及工序，所述替代結構及工序歸屬于本發(fā)明的精神內。紋理化柵極(粗糙)柵極間隧穿也可行，以及富含硅的氧化物及分級能帶介電層。如同在現(xiàn)有NAND實施例中，一種替代方法是使用PMOS裝置制造存儲單元，其中與現(xiàn)有NMOS實施方案相比，對不同操作使用相反的極性偏壓狀態(tài)。與具有相對高控制柵極耦合比的現(xiàn)有NAND裝置相比，低控制柵極耦合比將降低為使自控制柵極測量的閾值偏移1伏特所需的浮動柵極電荷量。與現(xiàn)有NAND相比，此做法的益處是編程/擦除電壓電平變低。另一選擇為，可使用所述優(yōu)點來增大介電層厚度，從而保持與現(xiàn)今所用相同的編程/擦除電壓但提高總體單元可靠性。此做法的負面后果是單元噪聲的影響及電子電荷增益或損耗會被放大所述控制柵極耦合比的倒數(shù)。此表現(xiàn)為控制柵極耦合比的值愈小，閾電壓偏移量即愈大。就此而言，理想的是不具有太小的控制柵極耦合比。極小的控制柵極耦合比也將限制浮動柵極上可讀取的過量電荷量的范圍。一實施例將具有一容忍高溫的通道介電層，例如硅化鉿或氧化鋁。一相對薄的多晶硅浮動柵極、一適當?shù)臇艠O間介電層及一由氮化鎢覆蓋隨后再由鎢覆蓋的多晶硅組成的字線構成一無需使用鑲嵌工序的實施例。然而，如果欲避免已沉積非晶硅浮動柵極的多晶化，則可能必須采用一可能會包含鑲嵌工序的低熱預算工藝。非晶硅浮動柵極可提供一生長或沉積于其上的質量更佳的隧穿氧化物。有人已提議將氮化硅作為快閃存儲器的隧穿材料。在沉積所述堆疊柵極或所述堆疊的某些層之前，可使用一鑲嵌工序來植入并退火存儲器陣列的源極/漏極結。某些材料(諸如氧化鉿)往往會在中等高的處理溫度下結晶，此可能會在晶粒邊界處引起泄漏電流。為避免結晶化，可采用一在沉積高K介電層后避免此種高溫暴露的鑲嵌工序。圖11是一可用于構建本發(fā)明的快閃存儲器系統(tǒng)的一實施例的方塊圖。存儲單元陣列502是由列控制電路504、行控制電路506、c-源極控制電路510及p-阱控制電路508控制。列控制電路504連接至存儲單元陣列502的位線以讀取存儲于存儲單元中的數(shù)據(jù)、確定編程操作期間存儲單元的狀態(tài)、及控制位線的電位電平以促進編程或抑制編程。行控制電路506連接至字線以選擇所述字線中的一個以施加讀取電壓、施加編程電壓及施加擦除電壓。C-源極控制電路510控制一連接至所述存儲單元的共用源極線(在圖12中標記為″C-源極″)。P-阱控制電路508控制擦除操作期間的p-阱電壓，以(舉例而言)在一選擇用于擦除操作的區(qū)塊中各字線接地的同時施加正電壓至P-阱。存儲于存儲單元中的數(shù)據(jù)是由列控制電路504讀出并經(jīng)由數(shù)據(jù)輸入/輸出緩沖器512輸出至外部I/O線。欲存儲于存儲單元中的編程數(shù)據(jù)則經(jīng)由所述外部I/O線輸入至數(shù)據(jù)輸入/輸出緩沖器512，并傳送至列控制電路504。所述外部I/O線連接至控制器518。用于控制快閃存儲器裝置的命令數(shù)據(jù)是輸入至控制器518。所述命令數(shù)據(jù)通知快閃存儲器已請求了何種操作。所述輸入命令被傳送至狀態(tài)機516，由狀態(tài)機516來控制列控制電路504、行控制電路506、c-源極控制電路510、p-阱控制電路508及數(shù)據(jù)輸入/輸出緩沖器512。狀態(tài)機516也可輸出快閃存儲器的狀態(tài)數(shù)據(jù)，例如READY/BUSY(準備就緒/忙)或PASS/FAIL(通過/失敗)?？刂破?18連接或可連接至一主機系統(tǒng)，例如個人計算機、數(shù)碼相機、個人數(shù)字助理等?？刂破?18與所述主機進行通信，以從所述主機接收命令、從所述主機接收數(shù)據(jù)、提供數(shù)據(jù)至所述主機及提供狀態(tài)信息至所述主機?？刂破?18將來自主機的命令轉換成與狀態(tài)機516通信的控制電路514可解譯及執(zhí)行的命令信號?？刂破?18通常包緩沖存儲器以含用于正寫入至或讀取自存儲器陣列的使用者數(shù)據(jù)。一個例示性存儲器系統(tǒng)包含一個集成電路，所述集成電路包括控制器518及一個或多個分別包含一存儲器陣列及相關聯(lián)控制電路、輸入/輸出電路及狀態(tài)機電路的集成電路芯片。目前的趨勢是將一系統(tǒng)的存儲器陣列及控制電路一同集成于一或多個集成電路芯片上。存儲器系統(tǒng)可作為主機系統(tǒng)的一部分嵌入或者可包含于一以可拆卸方式插入主機系統(tǒng)內的記憶卡(或其它封裝)中。此一可拆卸式卡可包括整個存儲器系統(tǒng)(例如包括控制器)或僅包括所述存儲器芯片及相關聯(lián)外圍電路(其中控制器嵌入主機中)。因此，可將控制器嵌入主機中或包含于一可拆卸式存儲器系統(tǒng)內。在某些實施方案中，可組合圖11中的某些組件。在不同設計中，可將圖11中除存儲單元陣列502以外的所有或某些組件視為多個控制電路或一個控制電路。在本發(fā)明的一實施例中，使用NAND型快閃存儲單元。所述NAND單元是布置成兩個選擇柵極之間具有多個串聯(lián)晶體管。所述串聯(lián)晶體管及所述選擇柵極稱作一NAND串。本文的論述并不限于一NAND串或NAND鏈中存儲單元的任一特定數(shù)量。此外，本發(fā)明并不限于NAND快閃存儲單元。在其它實施例中，也可使用除NAND單元以外的快閃存儲單元(例如NOR單元或其它單元)來實施本發(fā)明。在又一些實施例中，也可使用除快閃存儲單元以外的非易失性存儲單元來實施本發(fā)明。在下列美國專利/專利申請案中提供有NAND型快閃存儲器及其操作的相關實例，所有這些美國專利/專利申請案的全文均以引用方式并入本文中美國專利第5,570,315號；美國專利第5,774,397號；美國專利第6,046,935號；美國專利第5,386,422號；美國專利第6,456,528號及美國專利申請案第09/893,277號(公開號US2003/0002348)。關于編程NAND快閃存儲器(包括自增強技術)的信息，可見2003年3月5日提出申請且名稱為“SelfBoostingTechnique”的美國專利申請案10/379,608；及2003年7月29日提出申請且名稱為“DetectingOverProgrammedMemory”的美國專利申請案10/629,068，所述兩個申請案的全文均以引用方式并入本文中。本發(fā)明也可使用其它類型的快閃存儲器裝置。舉例而言，下列專利即闡述NOR型快閃存儲器，所述專利的全文以引用方式并入本文中美國專利第5,095,344號；第5,172,338號；第5,890,192號；及第6,151,248號?？扉W存儲器類型的另一實例見于美國專利第6,151,248號中，其全文以引用方式并入本文中。圖12繪示一使用NAND存儲單元的存儲單元陣列502的組織的實例。存儲單元陣列502劃分成1,024個區(qū)塊。存儲于每一區(qū)塊中的數(shù)據(jù)同時被擦除。在一實施例中，區(qū)塊是同時被擦除的最小單元單位。在本實例中，在每一區(qū)塊中有8,512個列，其劃分成偶數(shù)列及奇數(shù)列。位線也劃分成偶數(shù)位線(BLe)及奇數(shù)位線(BLo)。圖12顯示四個存儲單元串聯(lián)連接形成一NAND串。盡管圖中顯示在每一NAND串中包含四個單元，然而，也可使用多于或少于四個存儲單元。NAND串的一端經(jīng)由一第一選擇晶體管SGD連接至對應位線，而另一端經(jīng)由一第二選擇晶體管SGS連接至c-源極。在讀取及編程操作期間，同時選擇4,256個存儲單元。所選存儲單元具有相同的字線及相同種類的位線(例如偶數(shù)位線或奇數(shù)位線)。因此，可同時讀取或編程532個數(shù)據(jù)字節(jié)。在一實施例中，所述同時被讀取或編程的532個數(shù)據(jù)字節(jié)形成一邏輯頁面。因此，一個區(qū)塊可存儲至少八個邏輯頁面(四個字線，每一字線均具有奇數(shù)及偶數(shù)頁面)。當每一存儲單元存儲兩個數(shù)據(jù)位時(例如一多電平單元)，一個區(qū)塊存儲16個邏輯頁面。本發(fā)明也可使用其它尺寸的區(qū)塊及頁面。此外，也可使用除圖11及12中所示外的其他架構來實施本發(fā)明。在讀取及驗證操作中，選擇柵極(SGD及SGS)及未選字線(例如WL0，WL1及WL3)被升高至一讀取通過電壓(例如4.5伏特)，以使晶體管作為通過柵極操作。所選字線(例如WL2)連接至一電壓，所述電壓的電平是針對每一讀取及驗證操作來規(guī)定，以便確定所關心的存儲單元的閾電壓是否已達到此電平。舉例而言，在一針對兩電平存儲單元的讀取操作中，可將所選字線WL2接地，以檢測閾電壓是否高于0伏特。在一針對兩電平存儲單元的驗證操作中，將所選字線WL2連接至2.4伏特(舉例而言)，以驗證閾電壓是否已達到至少2.4伏特。對于一多狀態(tài)存儲單元而言，一區(qū)分存儲單元是處于一對應于閾值分布306的狀態(tài)或處于一對應于閾值分布308的狀態(tài)的讀取操作可包括在字線上設置一等于閾值分布306與閾值分布308之間的比較點的電壓(例如閾值分布306與閾值分布308的中點)。源極及p-阱處于零伏特。所選位線(BLe)被預充電至一(例如)0.7伏特的電平。如果閾電壓高于字線上的讀取或驗證電平，則所關心位線(BLe)的電位電平會因存儲單元未導通而保持高電平。另一方面，如果閾電壓低于讀取或驗證電平，則所關心位線(BLe)的電位電平會因存儲單元導通而在感測積分時間結束時降至一(例如)0.3伏特的低電平。因此，存儲單元的狀態(tài)是由一連接至所述位線的讀出放大器來檢測。上述擦除、讀取及驗證操作是根據(jù)此項技術中習知的技術來實施。因此，所屬領域的技術人員可改變所闡述細節(jié)中的許多細節(jié)。也可使用此項技術中習知的其它讀取及驗證技術。圖13是一流程圖，其闡述一個用于對陣列502中一或多個存儲單元進行編程的實施例。在圖13的步驟650中，所述操作開始于從主機接收一數(shù)據(jù)加載命令并將所述數(shù)據(jù)加載命令置于狀態(tài)機中。在步驟652中，從主機接收地址數(shù)據(jù)并將其存儲于狀態(tài)機中，藉以選擇擬用于寫入操作的頁面。在步驟654中，接收并存儲擬寫入的數(shù)據(jù)。在步驟656中，從主機接收一編程命令并將所述編程命令存儲于狀態(tài)機中，在一實施例中，在將所述編程命令存儲于狀態(tài)機中之后，所述狀態(tài)機自動開始后續(xù)步驟的操作。在步驟658中，設定編程電壓Vpgm的初始值(例如7-12伏特；然而，也可使用其它值)。此外，將編程計數(shù)器(PC)初始化至0。在步驟660中，施加下一編程脈沖至存儲單元的控制柵極(字線)。在步驟662中，驗證所述存儲單元以確定其閾電壓是否已達到目標電平。如果在步驟664中所述驗證過程通過(因閾電壓已達到目標電平)，則所述存儲單元的編程過程即成功結束(步驟666)。而如果所述驗證過程未通過(步驟664)，則確定所述編程計數(shù)器是否小于20(步驟668)。如果所述編程計數(shù)器不小于20，則所述編程過程即已失敗(步驟670)。而如果所述編程計數(shù)器小于20，則在步驟672中以步長值(例如0.2伏特，0.4伏特，或另一適當值)增加編程電壓，并使編程計數(shù)器遞增計數(shù)。在步驟672之后，所述過程尋環(huán)回步驟660。圖14是一流程圖，其闡述一用于讀取陣列502中一存儲單元的方法的實施例。在步驟702中，從主機接收一讀取命令并將其存儲于狀態(tài)機中。在步驟704中，接收并存儲一地址。圖14所示方法假定一具有一擦除狀態(tài)及三個編程狀態(tài)的四狀態(tài)存儲單元。因此，在一實施例中，為讀取存儲于所述存儲單元中的數(shù)據(jù)，實施三次讀取操作。如果所述存儲器具有八種狀態(tài)，則實施七次讀取操作；如果所述存儲器具有十六種狀態(tài)，則實施十五次讀取操作，依此類推。在步驟706中，實施第一讀取操作。將一等于狀態(tài)0(例如圖8中的閾電壓分布304)與狀態(tài)1(例如圖8中的閾電壓分布306)之間一閾電壓的第一讀取比較點(例如Vr1)施加至所選字線，且每一位線上的讀出放大器均做出一二元判決所選字線與對應位線交叉點上的單元是接通還是斷開。如果檢測到所述單元接通，則其被讀取為是處于狀態(tài)0，反之，所述單元處于狀態(tài)1，2，或3。換句話說，如果所述存儲單元的閾電壓大于第一讀取比較點，則認為所述存儲單元處于擦除狀態(tài)0。在步驟708中，實施第二讀取操作。將一等于狀態(tài)2(例如圖8中的閾電壓分布308)與狀態(tài)1之間一閾電壓的第二讀取比較點(例如Vr2)施加至所選字線，且每一位線上的讀出放大器均做出一二元判決所選字線與對應位線交叉點上的單元是接通還是斷開?！笖嚅_」位線表明對應存儲單元處于狀態(tài)0或狀態(tài)1。而「接通」位線表明對應存儲單元處于狀態(tài)2或狀態(tài)3(例如圖8中的閾電壓分布310)。在步驟710中，實施第三讀取操作。將一等于狀態(tài)3與狀態(tài)2之間一閾電壓的第三讀取比較點(例如0伏特)施加至所選字線，且每一位線上的讀出放大器均做出一二元判決所選字線與對應位線交叉點處的單元是接通還是斷開?！笖嚅_」位線將表明對應單元處于狀態(tài)0，狀態(tài)1或狀態(tài)2。而「接通」位線將表明對應存儲單元處于狀態(tài)3。將上述三個順序性步驟中所獲得的信息存儲于鎖存器中。然后，使用一解碼器來組合三次讀取操作的結果，以獲知每一單元的狀態(tài)。舉例而言，狀態(tài)1將是以下三個讀取結果的結果在步驟706中為接通，在步驟708中為斷開，在步驟710中為斷開。上述讀取操作順序可顛倒，此對應于圖5所示的驗證波形順序。應注意，本發(fā)明也可使用其它讀取方法。出于舉例說明及闡述目的，上文已對本發(fā)明進行了詳細說明。其并非意欲作為窮盡性說明或將本發(fā)明限定為所揭示的確切形式。根據(jù)上文的教示也可做出許多修改及改變。所述實施例的選擇旨在最佳地解釋本發(fā)明的原理及其實際應用，以使其它所屬領域的技術人員能夠以各種實施例及使用適合于所構想特定應用的各種修改來最佳地利用本發(fā)明。本發(fā)明的范圍意欲由隨附權利要求書來界定。權利要求1.一種非易失性存儲裝置，其包括源極/漏極區(qū)；一位于所述源極/漏極區(qū)之間的通道區(qū)；一浮動柵極；一控制柵極；一位于所述通道區(qū)與所述浮動柵極之間的第一介電區(qū)，所述第一介電區(qū)包含一高K材料；及一位于所述浮動柵極與所述控制柵極之間的第二介電區(qū)，其中電荷經(jīng)由所述第二介電區(qū)在所述浮動柵極與所述控制柵極之間轉移。2.如權利要求1所述的非易失性存儲裝置，其中所述第二介電區(qū)包含隧穿氧化物。3.如權利要求1所述的非易失性存儲裝置，其中所述第二介電區(qū)包含氧化硅。4.如權利要求1所述的非易失性存儲裝置，其中所述控制柵極包含一多晶硅層、一氮化鎢阻擋層及一鎢金屬層。5.如權利要求1所述的非易失性存儲裝置，其中所述控制柵極包含一低電阻率層。6.如權利要求1所述的非易失性存儲裝置，其中所述第一介電區(qū)、所述浮動柵極、所述第二介電區(qū)及所述控制柵極形成一堆疊；及所述非易失性存儲裝置進一步包括一位于所述堆疊的一側處的第一間隔物及一位于所述堆疊的一第二側處的第二間隔物。7.如權利要求6所述的非易失性存儲裝置，其進一步包括一環(huán)繞所述堆疊的氧化物區(qū)。8.如權利要求1所述的非易失性存儲裝置，其中所述第一介電區(qū)、所述浮動柵極、所述第二介電區(qū)及所述控制柵極形成一堆疊；及所述非易失性存儲裝置進一步包括一位于所述堆疊的一側處的第一氧化物間隔物及一位于所述堆疊的一第二側處的第二氧化物間隔物。9.如權利要求8所述的非易失性存儲裝置，其進一步包括一鄰近所述第一氧化物間隔物的第一外延生長硅區(qū)；及一鄰近所述第二氧化物間隔物的第二外延生長硅區(qū)。10.如權利要求1所述的非易失性存儲裝置，其中所述高K材料包含Al2O3。11.如權利要求1所述的非易失性存儲裝置，其中所述高K材料包含HfSiOx或HfSiON。12.如權利要求1所述的非易失性存儲裝置，其中所述高K材料包含如下材料中的任何一種硅化鉿、氧化鉿、氧氮化鉿硅、氧化鋁、氧化鋯、上述所列材料的納米層壓板或適宜合金。13.如權利要求1所述的非易失性存儲裝置，其中電荷在所述浮動柵極與所述控制柵極之間的所述轉移包括福勒一諾德漢隧穿。14.如權利要求1所述的非易失性存儲裝置，其中電荷在所述浮動柵極與所述控制柵極之間的所述轉移包括通過將電子從所述浮動柵極轉移至所述控制柵極來編程所述非易失性存儲元件。15.如權利要求1所述的非易失性存儲裝置，其中電荷在所述浮動柵極與所述控制柵極之間的所述轉移包括通過將電子從所述控制柵極轉移至所述浮動柵極來擦除所述非易失性存儲元件。16.如權利要求1所述的非易失性存儲裝置，其中所述浮動柵極具有修圓的邊緣。17.如權利要求1所述的非易失性存儲裝置，其中所述非易失性存儲裝置是一快閃存儲器裝置。18.如權利要求1所述的非易失性存儲裝置，其中所述非易失性存儲裝置是一多狀態(tài)快閃存儲器裝置。19.如權利要求1所述的非易失性存儲裝置，其中所述非易失性存儲裝置是一NAND快閃存儲器裝置。20.一種非易失性存儲裝置，其包括源極/漏極區(qū)；一位于所述源極/漏極區(qū)之間的通道區(qū)；一浮動柵極；一控制柵極；一位于所述通道區(qū)與所述浮動柵極之間的第一介電區(qū)，所述第一介電區(qū)包含一高K材料；及一位于所述浮動柵極與所述控制柵極之間的第二介電區(qū)，所述第二介電區(qū)提供所述浮動柵極與所述控制柵極之間的隧穿，以編程所述非易失性存儲裝置。21.如權利要求20所述的非易失性存儲裝置，其中所述第二介電區(qū)包含隧穿氧化物。22.如權利要求20所述的非易失性存儲裝置，其中所述第一介電區(qū)、所述浮動柵極、所述第二介電區(qū)及所述控制柵極形成一堆疊；及所述非易失性存儲裝置進一步包括一位于所述堆疊的一側處的第一間隔物及一位于所述堆疊的一第二側處的第二間隔物。23.如權利要求22所述的非易失性存儲裝置，其進一步包括一環(huán)繞所述堆疊的氧化物區(qū)。24.如權利要求22所述的非易失性存儲裝置，其進一步包括一鄰近所述第一間隔物的第一外延生長硅區(qū)；及一鄰近所述第二間隔層的第二外延生長硅區(qū)。25.如權利要求20所述的非易失性存儲裝置，其中所述隧穿包括通過將電子從所述浮動柵極轉移至所述控制柵極來編程所述非易失性存儲裝置，及通過將電子從所述控制柵極轉移至所述浮動柵極來擦除所述非易失性存儲裝置。26.如權利要求20所述的非易失性存儲裝置，其中所述非易失性存儲裝置是一快閃存儲器裝置。27.如權利要求20所述的非易失性存儲裝置，其中所述非易失性存儲裝置是一多狀態(tài)快閃存儲器裝置。28.如權利要求20所述的非易失性存儲裝置，其中所述非易失性存儲裝置是一NAND快閃存儲器裝置。29.一種非易失性存儲裝置，其包括源極/漏極區(qū)；一位于所述源極/漏極區(qū)之間的通道區(qū)；一浮動柵極；一控制柵極；用于將所述浮動柵極與所述通道區(qū)局部電隔離的構件；及用于在所述浮動柵極與所述控制柵極之間提供一介電區(qū)并用于在所述浮動柵極與所述控制柵極之間轉移電子的構件。30.一種非易失性存儲系統(tǒng)，其包括一組非易失性存儲元件，每一所述非易失性存儲元件均包括一通道、一浮動柵極及一控制柵極，所述浮動柵極通過一包含一高K材料的第一介電區(qū)與所述通道隔離開，所述浮動柵極則通過一第二介電區(qū)與所述控制柵極隔離開；及一用于編程及讀取所述非易失性存儲元件的控制電路，所述控制電路使電荷經(jīng)由所述第二介電區(qū)在所述浮動柵極與所述控制柵極之間轉移。31.如權利要求30所述的非易失性存儲裝置，其中所述第二介電區(qū)包含隧穿氧化物。32.如權利要求30所述的非易失性存儲裝置，其中所述非易失性存儲元件包括堆疊，其中每一非易失性存儲器元件的所述第一介電區(qū)、所述浮動柵極、所述第二介電區(qū)及所述控制柵極為每一各自非易失性存儲元件形成一堆疊；及所述非易失性存儲裝置進一步包括位于所述堆疊的側面上的間隔物。33.如權利要求32所述的非易失性存儲裝置，其進一步包括環(huán)繞所述堆疊的至少某些部分的氧化物區(qū)。34.如權利要求32所述的非易失性存儲裝置，其進一步包括各間隔物之間的外延生長硅區(qū)。35.如權利要求30所述的非易失性存儲裝置，其中所述控制電路通過如下方式促成一特定非易失性存儲元件的編程將電子從所述特定非易失性存儲元件的一浮動柵極轉移至所述特定非易失性存儲元件的一控制柵極；及所述控制電路通過如下方式促成所述特定非易失性存儲元件的擦除將電子從所述特定非易失性存儲元件的所述控制柵極轉移至所述特定非易失性存儲元件的所述浮動柵極。36.如權利要求30所述的非易失性存儲裝置，其中所述非易失性存儲裝置是快閃存儲器裝置。37.如權利要求30所述的非易失性存儲裝置，其中所述非易失性存儲裝置是多狀態(tài)快閃存儲器裝置。38.如權利要求30所述的非易失性存儲裝置，其中所述非易失性存儲裝置是NAND快閃存儲器裝置。39.一種使用一非易失性存儲裝置的方法，其包括使用一高K材料將一浮動柵極與一通道至少部分地隔離，所述通道位于源極/漏極區(qū)之間，所述浮動柵極與一控制柵極隔離；及通過在所述浮動柵極與所述控制柵極之間轉移電荷來編程所述非易失性存儲裝置。40.如權利要求39所述的方法，其進一步包括通過確定存儲于所述浮動柵極上的電荷的一指示來讀取所述非易失性存儲裝置。41.如權利要求39所述的方法，其中所述編程包括將電子從所述浮動柵極轉移至所述控制柵極。42.如權利要求39所述的方法，其中所述編程包括將電子從所述浮動柵極隧穿至所述控制柵極。43.如權利要求39所述的方法，其進一步包括通過在所述浮動柵極與所述控制柵極之間轉移電荷來擦除所述非易失性存儲裝置。44.如權利要求39所述的方法，其進一步包括通過將電子從所述控制柵極轉移至所述浮動柵極來擦除所述非易失性存儲裝置。45.一種制造一非易失性存儲裝置的方法，其包括在一半導體的一擬用作一通道區(qū)的區(qū)域上沉積一高K材料；在所述高K材料上沉積一浮動柵極；在所述浮動柵極上添加一介電區(qū)；及在所述介電材料上添加一控制柵極，通過經(jīng)由所述介電區(qū)在所述浮動柵極與所述控制柵極之間轉移電荷來編程所述非易失性存儲裝置。46.如權利要求45所述的方法，其中所述介電區(qū)包含隧穿氧化物。47.如權利要求45所述的方法，其中所述添加一控制柵極的步驟包括沉積一多晶硅層；及在所述多晶硅層上沉積一低電阻率層。48.如權利要求45所述的方法，其中所述添加一控制柵極的步驟包括在所述下部控制柵極上沉積一氮化鎢阻擋層；及在所述氮化鎢層上沉積一鎢層。49.如權利要求45所述的方法，其進一步包括添加一外延生長硅區(qū)。50.如權利要求45所述的方法，其中所述沉積一高K材料、沉積一浮動柵極、沉積一第二介電區(qū)及沉積一控制柵極的步驟包括實施化學氣相沉積、物理氣相沉積或原子層沉積中的任一種。51.如權利要求45所述的方法，其進一步包括實施側壁氧化，所述側壁氧化致使所述浮動柵極及所述控制柵極的邊緣修圓。全文摘要本發(fā)明揭示一種非易失性存儲器裝置，其具有一位于源極/漏極區(qū)之間的通道區(qū)、一浮動柵極、一控制柵極、一位于所述通道區(qū)與所述浮動柵極之間的第一介電區(qū)、一位于所述浮動柵極與所述控制柵極之間的第二介電區(qū)。所述第一介電區(qū)包含一高K材料。所述非易失性存儲器裝置是通過經(jīng)由所述第二介電區(qū)在所述浮動柵極與所述控制柵極之間轉移電荷來編程及/或擦除的。文檔編號H01L29/423GK1938786SQ200580006505公開日2007年3月28日申請日期2005年1月10日優(yōu)先權日2004年1月21日發(fā)明者尼瑪·穆赫萊斯,杰弗里·W·盧策申請人:桑迪士克股份有限公司