專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及一種半導(dǎo)體器件及制造該半導(dǎo)體器件的方法，更具體地涉及一種由于施加應(yīng)力而具有高工作速度的半導(dǎo)體器件及制造該半導(dǎo)體器件的方法。
背景技術(shù)：
為了增加半導(dǎo)體器件的工作速度并擴(kuò)充其功能，以越來越小的尺寸制造半導(dǎo)體器件，并且迄今為止，制造出包括具有柵極長度小于100nm的晶體管的大規(guī)模集成電路(LSI)。當(dāng)依據(jù)定標(biāo)法則使晶體管越來越小型化時，半導(dǎo)體器件的工作速度相應(yīng)增加。但是，當(dāng)柵極長度變得非常短時，閾值電壓降低，也就是，所謂的“短溝道”效應(yīng)出現(xiàn)。已經(jīng)提出多種減少短溝道效應(yīng)的方法，但是這些方法的效果越來越受到限制。
另一方面，由于在硅中空穴的遷移率低于電子的遷移率，因此在相關(guān)技術(shù)中增加其中空穴用作載流子的p溝道MOS(金屬-氧化物-硅)晶體管的工作速度就成為至關(guān)重要的問題。
p溝道MOS晶體管是CMOS(互補金屬氧化物半導(dǎo)體)反相電路的元件，其是邏輯電路的基本元件。因此，如果p溝道MOS晶體管不能以高速運行，則CMOS反相電路的速度就不會增加，或者，LSI的速度也不會增加。
通過對硅襯底的溝道區(qū)施加壓應(yīng)力(compressive stress)以提高空穴遷移率是一種公知的方法。
圖1是受到壓應(yīng)力的p溝道MOS晶體管100的橫截面圖。
如圖1所示，在硅襯底101上設(shè)置柵極103，其間具有柵極絕緣膜102。在柵極103的側(cè)壁上，設(shè)置側(cè)壁絕緣膜104A和104B以覆蓋硅襯底101的表面。
在硅襯底101中，在柵極103的下方形成溝道區(qū)。另外，在硅襯底101中，在柵極103的兩側(cè)上形成其中注入p型雜質(zhì)元素的源極延伸區(qū)101A和漏極延伸區(qū)101B。此外，在源極延伸區(qū)101A和漏極延伸區(qū)101B的外側(cè)形成其中注入p型雜質(zhì)元素的源極區(qū)101S和漏極區(qū)101D?？昭◤脑礃O區(qū)101S移動，經(jīng)過源極延伸區(qū)101A、溝道區(qū)和漏極延伸區(qū)101B，最后到達(dá)漏極區(qū)101D。通過在溝道區(qū)中對柵極103施加的柵極電壓來控制空穴的電流強(qiáng)度。
此外，在p溝道MOS晶體管100中，在硅襯底101中的側(cè)壁絕緣膜104A和104B的外側(cè)區(qū)域中形成SiGe混合晶體層105A和105B。通過外延生長在硅襯底101中形成SiGe混合晶體層105A和105B。因為SiGe混合晶體層105A和105B的晶格常數(shù)大于硅襯底101的晶格常數(shù)，所以在SiGe混合晶體層105A和105B中產(chǎn)生水平方向上的壓應(yīng)力，如圖1中箭頭“a”所示。由于該壓應(yīng)力，SiGe混合晶體層105A和105B的晶格在垂直方向上伸長，如圖1中箭頭“b”所示，也就是說，會出現(xiàn)晶格變形。
由于這種變形在由SiGe混合晶體層105A和105B夾在中間的硅襯底101的溝道區(qū)中，隨著SiGe混合晶體層105A和105B的晶格的伸長，硅襯底101的晶格在垂直方向上伸長，如圖1中箭頭“c”所示。結(jié)果，在硅襯底101的溝道區(qū)中，產(chǎn)生水平方向上的單軸壓應(yīng)力，如圖1中箭頭“d”所示。
在圖1所示的p溝道MOS晶體管100中，由于溝道區(qū)中的單軸壓應(yīng)力，溝道區(qū)中的硅晶體的對稱性被局部調(diào)整。隨著溝道區(qū)中對稱性的變化，重空穴價帶和輕重空穴價帶的簡并(degeneracy)就被去除。結(jié)果，溝道區(qū)中增大了空穴遷移率，并且晶體管的工作速度提高。特別地，由于溝道區(qū)中局部引起的壓應(yīng)力而導(dǎo)致的空穴遷移率的增大以及晶體管工作速度的增加在柵極長度小于100nm的晶體管中效果顯著。
例如，此技術(shù)的詳細(xì)內(nèi)容可參考美國專利No.6621131(下文中稱為“參考文獻(xiàn)1”)。

發(fā)明內(nèi)容
因此，本發(fā)明的總的目的是解決相關(guān)技術(shù)的一個或者多個問題。
本發(fā)明的更具體的目的是提供一種能夠抑制短溝道效應(yīng)并且提高載流子遷移率的半導(dǎo)體器件及制造該半導(dǎo)體器件的方法。
根據(jù)本發(fā)明的第一方案，提供一種半導(dǎo)體器件，其包括硅襯底，其具有溝道區(qū)；柵極，其對應(yīng)于溝道區(qū)形成在硅襯底上，在該硅襯底與柵極之間具有柵極絕緣膜；第一側(cè)壁絕緣膜，其形成在柵極的側(cè)壁上；第二側(cè)壁絕緣膜，其形成在第一側(cè)壁絕緣膜的側(cè)面上；源極延伸區(qū)和漏極延伸區(qū)，其由具有預(yù)定導(dǎo)電性的擴(kuò)散區(qū)形成，所述擴(kuò)散區(qū)形成在柵極兩側(cè)上的硅襯底中，以將溝道區(qū)夾在其中；源極區(qū)和漏極區(qū)，其由具有預(yù)定導(dǎo)電性的擴(kuò)散區(qū)形成，所述擴(kuò)散區(qū)形成在第二側(cè)壁絕緣膜外部的硅襯底中，并且分別與源極延伸區(qū)和漏極延伸區(qū)接觸；以及半導(dǎo)體混合晶體層，其形成在第二側(cè)壁絕緣膜外部的硅襯底中，并且在硅襯底上外延生長；其中在預(yù)定導(dǎo)電性是p型時，該半導(dǎo)體混合晶體層由SiGe混合晶體形成，或者在預(yù)定導(dǎo)電性是n型時，該半導(dǎo)體混合晶體層由SiC混合晶體形成，該半導(dǎo)體混合晶體層包含具有預(yù)定導(dǎo)電性的雜質(zhì)，該半導(dǎo)體混合晶體層生長到與硅襯底和柵極絕緣膜之間的界面不同的高度，以及該半導(dǎo)體混合晶體層具有位于第二側(cè)壁絕緣膜的底面與硅襯底的表面之間的延伸部，所述延伸部與源極延伸區(qū)和漏極延伸區(qū)的一部分接觸。
根據(jù)本發(fā)明，因為具有預(yù)定導(dǎo)電性的半導(dǎo)體混合晶體層在溝道區(qū)的側(cè)面外延生長，所以在溝道區(qū)中產(chǎn)生單軸應(yīng)力，并且這樣大大提高了穿過溝道區(qū)的載流子的遷移率。
此外，因為半導(dǎo)體混合晶體層具有延伸部，其位于第二側(cè)壁絕緣膜的底面與硅襯底的表面之間，并且與源極延伸區(qū)和漏極延伸區(qū)的其中之一的一部分接觸，所以根據(jù)本發(fā)明的發(fā)明人的研究，半導(dǎo)體混合晶體層的延伸部會在緊接在半導(dǎo)體混合晶體層下方的硅襯底中的襯平面內(nèi)產(chǎn)生與單軸應(yīng)力相反的應(yīng)力，并且直接產(chǎn)生與溝道區(qū)中硅晶體上的單軸應(yīng)力方向相同的應(yīng)力。因為該應(yīng)力與單軸應(yīng)力方向相同，所以易于增大溝道區(qū)中的應(yīng)力，由此進(jìn)一步增大載流子的遷移率。
例如，當(dāng)半導(dǎo)體器件是p溝道MOS晶體管時，半導(dǎo)體混合晶體層由SiGe混合晶體形成，并且從溝道區(qū)兩側(cè)上的SiGe混合晶體層沿著空穴的移動方向?qū)系绤^(qū)施加壓應(yīng)力。因為SiGe混合晶體層的延伸部與在源極區(qū)和漏極區(qū)的附近的源極延伸區(qū)或者漏極延伸區(qū)的一部分接觸，所以SiGe混合晶體層的延伸部對源極延伸區(qū)或者漏極延伸區(qū)施加拉應(yīng)力。在這種情況下，因為源極區(qū)和漏極區(qū)的側(cè)面由SiGe混合晶體層固定，所以SiGe混合晶體層的延伸部引起與延伸部接觸的源極延伸區(qū)和漏極延伸區(qū)的伸長變形，并且這種伸長變形會在未與SiGe混合晶體層接觸的溝道區(qū)中的硅晶體中產(chǎn)生反向應(yīng)力。結(jié)果，在由源極區(qū)和漏極區(qū)中的SiGe混合晶體層產(chǎn)生變形的同時，能夠有效地對溝道區(qū)施加壓應(yīng)力。這樣進(jìn)一步增大載流子的遷移率。
另一方面，當(dāng)半導(dǎo)體器件是n溝道MOS晶體管時，該半導(dǎo)體混合晶體層由SiC混合晶體層形成，并且在溝道區(qū)中沿電子移動方向產(chǎn)生拉應(yīng)力。在這種情況下，由于SiC混合晶體層的延伸部，所以對靠近溝道區(qū)的源極延伸區(qū)和漏極延伸區(qū)施加了壓應(yīng)力，并且能夠有效地對溝道區(qū)施加拉應(yīng)力，由此進(jìn)一步增大溝道區(qū)中電子的遷移率。
此外，因為半導(dǎo)體混合晶體層包含導(dǎo)電雜質(zhì)，并且與源極延伸區(qū)和漏極延伸區(qū)的其中之一的一部分接觸，所以能夠大大地減小寄生電阻，從而能夠提高半導(dǎo)體器件的驅(qū)動電流。
根據(jù)本發(fā)明的另一方案，提供一種制造半導(dǎo)體器件的方法，該半導(dǎo)體器件包括在溝道區(qū)兩側(cè)上的半導(dǎo)體混合晶體層，其用于在溝道區(qū)中產(chǎn)生應(yīng)力，該方法包括下列步驟在硅襯底上形成柵極絕緣膜；對應(yīng)于溝道區(qū)在硅襯底上形成柵極，在該硅襯底與柵極之間具有柵極絕緣膜；在柵極的各側(cè)上的硅襯底中形成第一擴(kuò)散區(qū)，并且其具有預(yù)定導(dǎo)電性；在柵極絕緣膜和柵極的側(cè)壁上形成第一側(cè)壁絕緣膜，該第一側(cè)壁絕緣膜的一部分在硅襯底上延伸；在第一側(cè)壁絕緣膜的側(cè)面上形成第二側(cè)壁絕緣膜；在第二側(cè)壁絕緣膜外部的硅襯底中形成第二擴(kuò)散區(qū)，并且其具有預(yù)定導(dǎo)電性，所述第二擴(kuò)散區(qū)形成源極區(qū)和漏極區(qū)；通過蝕刻在對應(yīng)于源極區(qū)和漏極區(qū)的硅襯底中形成溝槽，以使所述溝槽的側(cè)面和底面被第二擴(kuò)散區(qū)連續(xù)覆蓋，所述溝槽具有由小平面限定的側(cè)面；去除一部分第一側(cè)壁絕緣膜；通過外延生長來生長半導(dǎo)體混合晶體層，以填充溝槽，所述半導(dǎo)體混合晶體層生長到與硅襯底和柵極絕緣膜之間的界面不同的高度，其中在去除步驟中，第二側(cè)壁絕緣膜的底面與硅襯底的表面之間的一部分第一側(cè)壁絕緣膜被去除，以形成空隙，以及在生長半導(dǎo)體混合晶體層的步驟中，所述半導(dǎo)體混合晶體層填充該空隙。
根據(jù)本發(fā)明，形成溝槽，并且在第二側(cè)壁絕緣膜的底面與硅襯底的表面之間的一部分第一側(cè)壁絕緣膜被去除之后，形成空隙，將半導(dǎo)體混合晶體層外延生長到填充溝槽和空隙。
半導(dǎo)體混合晶體層從空隙中的硅襯底的表面開始生長，半導(dǎo)體混合晶體層填充空隙，并且沿第二側(cè)壁絕緣膜生長。因此，在利用HF的處理中，半導(dǎo)體混合晶體層和第二側(cè)壁絕緣膜緊密接觸，并且空隙被填充。這就防止HF進(jìn)入半導(dǎo)體混合晶體層與第二側(cè)壁絕緣膜之間的空隙，并且防止第一側(cè)壁絕緣膜直接被露出。結(jié)果，能夠防止第一側(cè)壁絕緣膜被部分去除以露出硅襯底，并且在形成硅化物層的步驟中，能夠防止硅化物層像長釘一樣損壞硅襯底。
參照附圖從給出的優(yōu)選實施例的下述詳細(xì)說明中，本發(fā)明的這些以及其它目的、特征和優(yōu)點將更加明顯。


圖1是受到壓應(yīng)力的p溝道MOS晶體管100的橫截面圖。
圖2是參考文獻(xiàn)2中公開的MOS晶體管的橫截面圖。
圖3是示出根據(jù)本發(fā)明第一實施例的半導(dǎo)體器件實例的橫截面圖。
圖4A至圖4C是示出圖3中半導(dǎo)體器件10的一些部分的橫截面圖，用于示出制造根據(jù)本發(fā)明本實施例的半導(dǎo)體器件10的方法。
圖5A和圖5B是接著圖4C示出圖3中半導(dǎo)體器件10的一些部分的橫截面圖，用于示出制造本發(fā)明本實施例的半導(dǎo)體器件10的方法。
圖6是示出根據(jù)本發(fā)明第二實施例的半導(dǎo)體器件30的實例的橫截面圖。
圖7A和圖7B是示出圖6中半導(dǎo)體器件30的一些部分的橫截面圖，用于示出制造根據(jù)本發(fā)明第二實施例的半導(dǎo)體器件30的方法。
圖8是示出根據(jù)本發(fā)明第三實施例的半導(dǎo)體器件40的實例的橫截面圖。
圖9A至圖9C是示出圖8中半導(dǎo)體器件40的一些部分的橫截面圖，用于示出制造根據(jù)本發(fā)明第三實施例的半導(dǎo)體器件40的方法。
圖10是示出根據(jù)本發(fā)明第四實施例的半導(dǎo)體器件50的實例的橫截面圖。
圖11A至圖11C是示出圖10中半導(dǎo)體器件50的一些部分的橫截面圖，用于示出制造根據(jù)本發(fā)明第四實施例的半導(dǎo)體器件50的方法。
圖12A至圖12C是接著圖11C示出圖10中半導(dǎo)體器件50的一些部分的橫截面圖，用于示出制造本發(fā)明本實施例的半導(dǎo)體器件50的方法。
圖13是接著圖12C示出半導(dǎo)體器件50的一部分的橫截面圖，用于示出制造本發(fā)明本實施例的半導(dǎo)體器件50的方法。
圖14是示出根據(jù)本發(fā)明第五實施例的半導(dǎo)體器件60的實例的橫截面圖。
圖15是示出根據(jù)本發(fā)明第六實施例的半導(dǎo)體器件65的實例的橫截面圖。
圖16是示出根據(jù)本發(fā)明第七實施例的半導(dǎo)體器件70的實例的橫截面圖。
圖17是示出根據(jù)本發(fā)明第八實施例的半導(dǎo)體器件的實例的橫截面圖。
圖18是示出根據(jù)本發(fā)明第九實施例的半導(dǎo)體器件的實例的橫截面圖。
圖19是示出根據(jù)本發(fā)明第十實施例的半導(dǎo)體器件的實例的橫截面圖。
圖20是示出根據(jù)本發(fā)明第十一實施例的半導(dǎo)體器件的實例的橫截面圖。
圖21是示出根據(jù)本發(fā)明第十二實施例的半導(dǎo)體器件的實例的橫截面圖。
具體實施例方式
下面參考

本發(fā)明的優(yōu)選實施例。
本發(fā)明的發(fā)明人發(fā)現(xiàn)了下述迄今為止未公開過的新技術(shù)主題。
已知的是，在晶體管的溝道區(qū)中產(chǎn)生的壓應(yīng)力增大時，溝道區(qū)中的空穴遷移率就會增大，并且晶體管的驅(qū)動電流增加。然而，在圖1所示的p溝道MOS晶體管100中，當(dāng)SiGe混合晶體層105A與105B之間的間距很大時，在硅襯底101的溝道區(qū)中心處的垂直伸長量就變得很小，這樣，在溝道區(qū)中就不會產(chǎn)生足夠大的壓應(yīng)力。為了增大壓應(yīng)力，減小SiGe混合晶體層105A與105B之間的間距是有效的方式。
但是，在具有非常短的柵極長度的晶體管中，在溝道區(qū)的兩側(cè)上的源極延伸區(qū)101A和漏極延伸區(qū)101B，以及在源極延伸區(qū)101A和漏極延伸區(qū)101B的內(nèi)側(cè)上形成的袋區(qū)(未示出)具有抑制短溝道效應(yīng)的作用。因為在將雜質(zhì)注入源極延伸區(qū)101A、漏極延伸區(qū)101B以及袋區(qū)中之后，形成SiGe混合晶體層105A和105B，所以需要在這些雜質(zhì)區(qū)的附近形成溝槽。由此，在試圖減小SiGe混合晶體層105A與105B之間的間距的情況下，當(dāng)形成溝槽時，雜質(zhì)分布(profile)被擾亂，閾值電壓的跌落(roll-off)特性會退化，并且漏電流會增大，即，出現(xiàn)短溝道效應(yīng)。
換句話說，當(dāng)試圖通過縮小SiGe混合晶體層105A與105B之間的間距以增大壓應(yīng)力并且由此增大驅(qū)動電流時，應(yīng)當(dāng)考慮與抑制短溝道效應(yīng)之間的平衡。
例如，S.E.Thompson等人在“IEEE Transaction on Electrons Devices，卷51，11號，2004年11月，1790-1797頁”中討論了這個問題(下文中稱為“參考文獻(xiàn)2”)。
圖2是參考文獻(xiàn)2中公開的MOS晶體管的橫截面圖。
該MOS晶體管是圖1中MOS晶體管100的變型，因此，利用相同的附圖標(biāo)記表示與圖1中相同的那些元件，并且省略重復(fù)的描述。
如圖2中所示，SiGe混合晶體層105A和105B再次外延生長，以填充硅襯底101中形成的溝槽105Aa和105Ba，直到圖2中由虛線所指示的高度L。如圖2中所示，高度L高于硅襯底101與柵極絕緣膜102之間的界面。
在圖2中，在SiGe混合晶體層105A和105B上形成硅化物層106；實際上，在90nm或者小于90nm的半導(dǎo)體器件中使用鎳硅化物層。當(dāng)形成鎳硅化物層時，利用HF(氫氟酸)進(jìn)行預(yù)處理，以去除SiGe混合晶體層105A和105B的表面上原有的氧化膜。在該處理中，如果由于SiGe混合晶體層105A和105B的小平面使得SiGe混合晶體層105A和105B與側(cè)壁絕緣膜104A和104B的外表面之間存在空隙，則由二氧化硅膜構(gòu)成的柵極絕緣膜102、或者側(cè)壁絕緣膜104A和104B就被HF溶解，并且硅襯底101的一部分表面最終被暴露。如果在這種條件下形成硅化物層106，則硅化物層106就像長釘一樣可能會破壞源極延伸區(qū)101A和漏極延伸區(qū)101B與n型硅襯底101之間形成的pn結(jié)，并且延伸到硅襯底101的n阱區(qū)中，導(dǎo)致很強(qiáng)的結(jié)漏。
如隨后的實施例中所述，本發(fā)明提供一種解決這些問題的半導(dǎo)體器件及制造該半導(dǎo)體器件的方法。
第一實施例圖3是示出根據(jù)本發(fā)明第一實施例的半導(dǎo)體器件實例的橫截面圖。
圖3中所示的半導(dǎo)體器件10是p溝道MOS晶體管，其中在具有作為主平面的(100)晶面的單晶體硅襯底11上形成通過元件分隔區(qū)12劃界的器件區(qū)11A。對應(yīng)于作為n型半導(dǎo)體區(qū)的器件區(qū)11A，在硅襯底11中形成n型Si阱11n。
在包括n型器件區(qū)11A的硅襯底11上，對應(yīng)于硅襯底中的溝道區(qū)，在硅襯底上形成柵極絕緣膜13。例如，柵極絕緣膜13可由熱氧化膜、氮化硅膜、氮氧化硅膜等形成。在該實例中，假定柵極絕緣膜13由具有1.2nm厚的氮氧化硅膜形成。
在柵極絕緣膜13上，柵極14由包含硼(B)或者其它p型雜質(zhì)的多晶硅膜形成。
在柵極絕緣膜13和柵極14的疊層結(jié)構(gòu)的側(cè)壁上，例如通過CVD由二氧化硅膜形成第一側(cè)壁絕緣膜16A和16B。第一側(cè)壁絕緣膜16A和16B覆蓋除柵極絕緣膜13覆蓋之外的硅襯底的部分，并且覆蓋柵極絕緣膜13和柵極14的疊層結(jié)構(gòu)的側(cè)壁。
在第一側(cè)壁絕緣膜16A和16B的側(cè)面上例如由氮化硅膜形成第二側(cè)壁絕緣膜18A和18B。
在硅襯底11中，分別在第二側(cè)壁絕緣膜18A和18B的外側(cè)形成溝槽111A和111B。在溝槽111A和111B中外延生長包含p型雜質(zhì)的SiGe混合晶體層19A和19B以分別填充溝槽111A和111B。在硅襯底11上外延生長的SiGe混合晶體層19A和19B的晶格常數(shù)大于硅襯底11的晶格常數(shù)，并且如參照圖1所述的，單軸壓應(yīng)力施加在硅襯底11中緊接在柵極14之下的溝道區(qū)上。第二側(cè)壁絕緣膜18A和18B覆蓋SiGe混合晶體層19A和19B的一部分，并且覆蓋第一側(cè)壁絕緣膜16A和16B的側(cè)面。
在圖3所示的p溝道MOS晶體管10中，在柵極絕緣膜13的兩側(cè)上的器件區(qū)11A中形成n型袋注入?yún)^(qū)11pc。例如，n型袋注入?yún)^(qū)11pc由傾斜注入的Sb或者其它n型雜質(zhì)形成。此外，形成源極延伸區(qū)11EA和漏極延伸區(qū)11EB以部分覆蓋n型袋注入?yún)^(qū)11pc。
源極延伸區(qū)11EA和漏極延伸區(qū)11EB是p型，并且分別接觸p型擴(kuò)散區(qū)11Sp和11Dp(其分別形成p溝道MOS晶體管10的源極區(qū)11S和漏極區(qū)11D)。p型擴(kuò)散區(qū)11Sp和11Dp分別包圍SiGe混合晶體層19A和19B(其為源極區(qū)11S和漏極區(qū)11D的一部分)。由于這種結(jié)構(gòu)，所以具有小帶隙的p型SiGe混合晶體層19A和19B不直接接觸n型阱11n，這樣減小了在Si和SiGe之間界面處的pn結(jié)中的漏電流。
在SiGe混合晶體層19A和19B上分別形成硅化物層20A和20B，并且在柵極14上形成硅化物層20C。因為硅化物層20A、20B和20C是金屬與SiGe混合晶體層19A和19B之間的實際反應(yīng)產(chǎn)物，所以硅化物層20A、20B和20C包含金屬氫化鍺硅化物和金屬硅化物。下面為了簡便說明，就簡單描述為硅化物層20A、20B和20C由“硅化物”形成。
雖然未示出，但是在SiGe混合晶體層19A和19B上形成包含p型雜質(zhì)的硅層，并且在硅層上可能形成硅化物層，即，將硅層的表面轉(zhuǎn)成硅化物。相比上述直接消耗SiGe混合晶體層19A和19B的硅化物層，這種不含Ge的硅化物層的熱阻更高。
在圖3所示的p溝道MOS晶體管10中，每個SiGe混合晶體層19A和19B具有側(cè)面19b和底面19c，其將SiGe混合晶體層19A和19B劃界。側(cè)面19b或者底面19c是平坦的小平面。底面19c是平行于硅襯底11的主平面的(100)平面，并且側(cè)面19b幾乎垂直于底面19c。這樣，彼此相對的SiGe混合晶體層19A的側(cè)面19b和SiGe混合晶體層19B的側(cè)面19b幾乎垂直于硅襯底11的主平面，并且這種結(jié)構(gòu)能有效地限制溝道區(qū)中的單軸壓應(yīng)力。
由于Ge的濃度大于20原子百分比，所以優(yōu)選地，SiGe混合晶體層19A和19B中的Ge的濃度在從20原子百分比至40原子百分比的范圍內(nèi)，這樣能夠在溝道區(qū)上施加強(qiáng)的壓應(yīng)力，并且在硅襯底11與SiGe混合晶體層19A和19B之間的界面上可防止錯位缺陷。
根據(jù)本發(fā)明的試驗結(jié)果，在半導(dǎo)體器件的器件區(qū)11A中，發(fā)現(xiàn)即使構(gòu)成在有限面積的區(qū)域中形成的SiGe混合晶體層19A和19B的半導(dǎo)體層的厚度生長到大于所謂的臨界膜厚，有時生長的半導(dǎo)體層的質(zhì)量也沒有降低。這不同于二維連續(xù)外延生長的模型。此外，還發(fā)現(xiàn)即使Ge的濃度增長到大于臨界濃度，并且認(rèn)為這種臨界濃度可能導(dǎo)致錯位缺陷，可有時該生長的半導(dǎo)體層的質(zhì)量也沒有降低。此外，還發(fā)現(xiàn)在生長溫度降低時有效臨界膜厚增大，并且在本發(fā)明中，利用局部低溫選擇性地生長的SiGe混合晶體層19A和19B的薄膜，能夠有效地使溝道變形。從這個試驗中，發(fā)現(xiàn)當(dāng)SiGe混合晶體層19A和19B中的Ge的濃度小于或者等于40原子百分比時，SiGe混合晶體層19A和19B能夠外延生長。
已經(jīng)知道，在具有高Ge濃度的SiGe混合晶體層19A和19B中，硼的溶解度增大，并且雜質(zhì)的濃度可高到1×1022cm-3。在SiGe混合晶體層19A和19B中的雜質(zhì)濃度被設(shè)定在從1×1019cm-3到1×1021cm-3的范圍內(nèi)。這樣，就能夠減小SiGe混合晶體層19A和19B的電阻。
SiGe混合晶體層19A和19B具有延伸部19Aa和19Ba，其形成在第二側(cè)壁絕緣膜18A和18B的底面之下的第一側(cè)壁絕緣膜16A和16B各自的側(cè)邊上，并且覆蓋硅襯底11的表面。延伸部19Aa和19Ba分別與源極延伸區(qū)11EA和漏極延伸區(qū)11EB接觸。如下所述，由于延伸部19Aa和19Ba，SiGe混合晶體層19A和19B是包含高活性p型雜質(zhì)的低電阻CVD膜，所以能夠大大減小寄生電阻。結(jié)果，不會出現(xiàn)短溝道效應(yīng)，并且提高了p溝道MOS晶體管10的電流驅(qū)動能力。
延伸部19Aa和19Ba在緊接在延伸部19Aa和19Ba之下的硅襯底11上外延生長。在本發(fā)明中進(jìn)行的試驗中，通過利用會聚電子衍射和對應(yīng)的高次衍射電子束進(jìn)行的變形分析，本發(fā)明的發(fā)明人發(fā)現(xiàn)在緊接在SiGe混合晶體層19A和19B下方的硅襯底11上施加有柵極長度方向上的拉應(yīng)力。因此，推斷很可能是延伸部19Aa和19Ba導(dǎo)致了緊接在延伸部19Aa和19Ba下方的硅襯底11中柵極長度方向上的拉應(yīng)力。在這種情況下，因為側(cè)面19b由SiGe混合晶體層19A和19B固定，所以相信SiGe混合晶體層19A和19B的延伸部會導(dǎo)致源極延伸區(qū)11EA和漏極延伸區(qū)11EB中的伸長變形，并且這種伸長變形會產(chǎn)生相對于溝道區(qū)中硅晶體的應(yīng)力。結(jié)果，在圖3所示的p溝道MOS晶體管10中，由于與源極延伸區(qū)11EA和漏極延伸區(qū)11EB接觸的延伸部19Aa和19Ba，所以能夠進(jìn)一步增大空穴遷移率。
形成延伸部19Aa和19Ba以填充第二側(cè)壁絕緣膜18A和18B與硅襯底11的表面之間的空隙。此外，由于延伸部19Aa和19Ba，所以SiGe混合晶體層19A和19B從延伸部19Aa和19Ba開始在第二側(cè)壁絕緣膜18A和18B的外表面上連續(xù)生長。因此，SiGe混合晶體層19A和19B與第二側(cè)壁絕緣膜18A和18B緊密接觸，并且SiGe混合晶體層19A和19B的延伸部19Aa和19Ba覆蓋第一側(cè)壁絕緣膜16A和16B的端部。從而，在形成硅化物膜的步驟中的HF處理過程中，第一側(cè)壁絕緣膜16A和16B不會被腐蝕，并且能夠防止在硅襯底11中形成長釘狀的硅化物。特別地，當(dāng)使用鎳形成硅化物層時，相比在Si上的硅化物反應(yīng)，很難在SiGe上產(chǎn)生鎳的硅化物反應(yīng)。但是，由于延伸部19Aa和19Ba，所以能夠有效防止鎳擴(kuò)散到源極延伸區(qū)11EA和漏極延伸區(qū)11EB。由此，能夠防止硅化物層20A和20B與n阱11n直接接觸，并且減小漏電流。
優(yōu)選地，延伸部19Aa和19Ba與溝道區(qū)和緊接在溝道區(qū)上方的柵極絕緣膜13有一定距離。下面說明其原因。當(dāng)SiGe混合晶體層19A和19B的延伸部19Aa和19Ba在溝道區(qū)和緊接在溝道區(qū)上方的柵極絕緣膜13附近時，在隨后處理的熱處理中，SiGe混合晶體層19A和19B中的Ge原子擴(kuò)散到溝道區(qū)中，并且可能會引起溝道電流的傳播。此外，SiGe混合晶體層19A和19B中的Ge原子可能擴(kuò)散到柵極絕緣膜13，由此降低柵極絕緣膜13的可靠性?？紤]到寄生電阻或者應(yīng)力的大小、在HF處理過程中對第一側(cè)壁絕緣膜16A和16B的保護(hù)以及由于Ge原子的擴(kuò)散導(dǎo)致的器件性能降低，適當(dāng)?shù)卮_定延伸部19Aa和19Ba的縱向長度，以及延伸部19Aa和19Ba與柵極絕緣膜13之間的距離。
SiGe混合晶體層19A和19B生長至比硅襯底和柵極絕緣膜13之間的界面高5nm至40nm。由此，能夠有效地引致壓應(yīng)力。
當(dāng)硅化物層20A和20B由鎳硅化物形成時，由于通常鎳硅化物層會引起對溝道的拉應(yīng)力，所以這種拉應(yīng)力易于抵消壓應(yīng)力。但是，因為硅化物層20A和20B形成在SiGe混合晶體層19A和19B上，并且處于比硅襯底和柵極絕緣膜13之間的界面高得多的位置，所以在硅化物層20A和20B中產(chǎn)生的拉應(yīng)力不會抵消在溝道區(qū)中產(chǎn)生的壓應(yīng)力。
優(yōu)選地，柵極14接近沿方向<110>在硅襯底11上延伸，但是柵極14也可接近沿方向<100>延伸。
在圖3所示的p溝道MOS晶體管10中，在硅襯底11是所謂的(100)襯底，并且硅襯底11上的柵極長度方向是沿著<110>方向或者<100>方向時，特別是在<110>方向上時，由于對溝道區(qū)施加的壓應(yīng)力使得空穴遷移率的增強(qiáng)尤為顯著。這里，<100>方向包括[100]方向和菱形結(jié)構(gòu)中等效于[100]方向的方向。對于<110>方向是同理。
下面參照圖4A至圖4C以及圖5A和圖5B說明制造圖3中的半導(dǎo)體器件10的方法。
圖4A至圖4C是示出圖3中半導(dǎo)體器件10的一些部分的橫截面圖，用于示出制造根據(jù)本發(fā)明本實施例的半導(dǎo)體器件10的方法。
在圖4A所示的步驟中，在p型硅襯底11上，通過STI型的元件分隔區(qū)12將器件區(qū)11A劃界；將n型雜質(zhì)注入器件區(qū)11A，由此相應(yīng)于器件區(qū)11A形成n型Si阱11n。
下一步，在圖4B所示的步驟中，在硅襯底11上，對應(yīng)于器件區(qū)11A，由SiON膜和多晶硅膜的圖案結(jié)構(gòu)形成柵極絕緣膜13和柵極14，其均勻地形成在硅襯底11上。
然后，利用柵極14作為掩模，將Sb或者其它n型雜質(zhì)傾斜注入到器件區(qū)11A中，由此形成圖3中所示的袋區(qū)11pc。在圖4B和隨后的附圖中，未示出袋區(qū)11pc。
然后，利用柵極14作為掩模，將硼(B)或者其它p型雜質(zhì)注入到器件區(qū)11A中，由此形成源極延伸區(qū)11EA和漏極延伸區(qū)11EB。
然后，在柵極14上形成第一側(cè)壁絕緣膜16A和16B和第二側(cè)壁絕緣膜18A和18B。此外，注入硼(B)或者其它p型雜質(zhì)，并且在硅襯底11的器件區(qū)11A中，在第二側(cè)壁絕緣膜18A和18B的外側(cè)形成p型擴(kuò)散區(qū)11Sp和11Dp。
下一步，在圖4C所示的步驟中，在硅襯底11中，通過干蝕刻，將第二側(cè)壁絕緣膜18A和18B外側(cè)的一部分器件區(qū)11A蝕刻成10至60nm深。由于該蝕刻工藝，在器件區(qū)11A中形成溝槽111A和111B，其通過與硅襯底11的主平面幾乎垂直的側(cè)面19b以及與硅襯底11的主平面幾乎平行的側(cè)面19c劃界。
圖5A和圖5B是接著圖4C示出圖3中半導(dǎo)體器件10的一些部分的橫截面圖，用于示出制造本發(fā)明本實施例的半導(dǎo)體器件10的方法。
在圖5A所示的步驟中，通過各向同性蝕刻去除由二氧化硅膜形成的第一側(cè)壁絕緣膜16A和16B的一部分，并且在第二側(cè)壁絕緣膜18A和18B的底面的下方，露出硅襯底11的表面，由此形成空隙16A1和16B1，它們就像是沿柵極寬度方向的裂縫。
這里，在各向同性蝕刻中，使用HF的水溶液(例如，HF的濃度為5體積百分比)或者HF蒸汽。這里，只要能夠通過各向同性蝕刻選擇性地蝕刻第一側(cè)壁絕緣膜16A和16B，就不會限制各向同性蝕刻的條件。在各向同性蝕刻的過程中，也蝕刻柵極14上的第一側(cè)壁絕緣膜16A和16B，由此形成開口16A2和16B2。
優(yōu)選地，通過各向同性蝕刻形成空隙16A1和16B1，從而通過空隙16A1和16B1露出硅襯底11的大部分表面，在所述大部分表面上形成源極延伸區(qū)11EA和漏極延伸區(qū)11EB，并且空隙16A1和16B1不會到達(dá)柵極絕緣膜13。
例如，在圖5A中，每個第一側(cè)壁絕緣膜16A和16B可形成為L形，并且覆蓋柵極絕緣膜13和柵極14的側(cè)面。
在各向同性蝕刻中，通過蝕刻時間或者HF的濃度確定第一側(cè)壁絕緣膜16A和16B將被去除的量，并且以不露出柵極絕緣膜13和柵極14的側(cè)面的方式進(jìn)行各向同性蝕刻。
在各向同性蝕刻中，還去除溝槽111A和111B上的原有氧化膜。
下一步，在圖5B所示的步驟中，將其上形成有圖5A中的結(jié)構(gòu)的襯底置于低壓CVD裝置中，其填充有氫氣、氮氣、或者氬氣、氦氣或者其它惰性氣體，并且保持在5至1330Pa的氣壓。
然后，在氫氣氛中將溫度提高到400至550℃之后，將氣壓保持在5至1330Pa的范圍內(nèi)5分鐘，以在氫氣氛中執(zhí)行襯底的烘焙。
然后，在400至550℃的襯底溫度下，并且利用在5至1330Pa范圍內(nèi)的氫氣、氮氣、或者氬氣、氦氣或者其它惰性氣體的分氣壓，在1至40分鐘的時段內(nèi)提供下列氣體，即，具有從1至10Pa范圍內(nèi)的分氣壓的硅烷(SiH4)氣體(作為硅的氣相材料)、具有從0.1至10Pa范圍內(nèi)的分氣壓的氫化鍺(GeH4)氣體(作為Ge的氣相材料)、具有從1×10-5至1×10-3Pa范圍內(nèi)的分氣壓的乙硼烷(B2H6)氣體(作為摻雜氣體)、以及具有從1至10Pa范圍內(nèi)的分氣壓的HCl(氯化氫)氣體(作為提高選擇性的前體)。由此，在溝槽111A和111B中外延生長p型SiGe混合晶體層19A和19B。
此時，SiGe混合晶體層19A和19B的延伸部19Aa和19Ba形成在第二側(cè)壁絕緣膜18A和18B的底面之下的空隙16A1和16B1中。此外，SiGe混合晶體層19A和19B在與第二側(cè)壁絕緣膜18A和18B的側(cè)面緊密接觸的同時向上生長。
下一步，在圖5B所示的步驟之后，SiGe混合晶體層19A和19B的表面被轉(zhuǎn)化成硅化物層。特別地，通過使用HF處理圖5B中的結(jié)構(gòu)的表面，從而去除表面上原有的氧化膜。然后，例如通過濺射形成鎳膜以覆蓋圖5B中的結(jié)構(gòu)。接著，使用RTP(快速熱處理)裝置進(jìn)行熱處理(在400至500℃)，以使源極區(qū)19A、漏極區(qū)19B、以及在柵極14上例如形成具有20nm厚的鎳硅化物層(包括氫化鍺-硅化物)的SiGe混合晶體層19C發(fā)生反應(yīng)。
然后，未反應(yīng)的鎳膜通過使用氨和過氧化氫的混合物進(jìn)行濕蝕刻來蝕刻(第一處理)，并且通過使用硫磺酸和過氧化氫的混合物進(jìn)行濕蝕刻來進(jìn)一步蝕刻(第二處理)，這樣去除未反應(yīng)的鎳膜。在需要時，可以省略一個或者多個濕蝕刻步驟。然后，如果需要，使用RTP裝置在400至500℃進(jìn)行熱處理。
這里，代替鎳硅化物膜，可以形成Co、Ta、Ti、或者PT硅化物膜。
這樣，制造出圖3中的p溝道MOS晶體管10。
在本實施例的方法中，因為通過利用p型雜質(zhì)作為摻雜劑的CVD形成SiGe混合晶體層19A和19B，所以即使不進(jìn)行熱處理，雜質(zhì)的激活率也幾乎為100％。這個比率高于通過離子注入注入的雜質(zhì)的激活率。因此，SiGe混合晶體層19A和19B具有低電阻，并且延伸部19Aa和19Ba分別與源極延伸區(qū)11EA和漏極延伸區(qū)11EB接觸，從而可大大減少寄生電阻，并且提高了p溝道MOS晶體管10的電流驅(qū)動能力。
在形成硅化物膜以通過使用HF進(jìn)行處理從而去除SiGe混合晶體層19A和19B上的原有氧化膜的步驟中，能夠防止SiGe混合晶體層19A和19B的延伸部19Aa和19Ba與第一側(cè)壁絕緣膜16A和16B接觸，因此第一側(cè)壁絕緣膜16A和16B不會被腐蝕，并且硅襯底11的表面不會露出。此外，當(dāng)硅化物層由鎳硅化物形成時，相比在Si上鎳的硅化物反應(yīng)，很難在SiGe上發(fā)生鎳的硅化物反應(yīng)。由此，能夠防止長釘狀的硅化物形成在n阱11n中。
在圖5B所示的步驟中，代替上述處理，在SiGe混合晶體層19A和19B生長的初始階段，可將氫化鍺(GeH4)氣體(作為Ge的氣相材料)的分氣壓設(shè)定得相對較低，并且隨著SiGe混合晶體層19A和19B的生長，可逐步增加氫化鍺(GeH4)氣體的分氣壓。借此，能夠防止硅襯底11與SiGe混合晶體層19A和19B之間的界面中的錯位，并且有效地形成SiGe混合晶體層19A和19B內(nèi)部的水平壓縮變形。
在圖5B所示的步驟之后，在形成硅化物膜的步驟之前，主要包含Si的p型半導(dǎo)體層可被沉積在SiGe混合晶體層19A和19B上。通過使主要包含Si的p型半導(dǎo)體層轉(zhuǎn)化為硅化物，能夠防止熱阻的惡化或者形態(tài)結(jié)構(gòu)(morphogy)的退化，而這在SiGe混合晶體層19A和19B中Ge的濃度很高時的硅化物轉(zhuǎn)化工藝中容易出現(xiàn)。
特別地，在溫度等于或者低于SiGe混合晶體層19A和19B的溫度下，一起提供具有從1至10Pa范圍內(nèi)的分氣壓的硅烷(SiH4)氣體、具有從1×10-4至1×10-2Pa范圍內(nèi)的分氣壓的乙硼烷(B2H6)氣體、以及具有從1至10Pa范圍內(nèi)的分氣壓的HCl(氯化氫)氣體，并且在SiGe混合晶體層19A和19B上形成小于20nm厚的p型半導(dǎo)體層。
因為考慮到隨后的硅化物轉(zhuǎn)化步驟而提供p型半導(dǎo)體層，所以優(yōu)選地，p型半導(dǎo)體層是能夠容易被轉(zhuǎn)化成硅化物的p型硅層，但是p型半導(dǎo)體層可以包含Ge，其濃度低于SiGe混合晶體層19A和19B中Ge的濃度。當(dāng)p型半導(dǎo)體層包含Ge時，在p型半導(dǎo)體層生長中，可以提供具有從0至0.4Pa分氣壓的GeHe4氣體。
如上所述，在圖3中的p溝道MOS晶體管10中，因為在溝道區(qū)的側(cè)面上外延生長p型SiGe混合晶體層19A和19B，所以對溝道區(qū)施加了單軸壓應(yīng)力。由于彼此相對的SiGe混合晶體層19A的側(cè)面19a和SiGe混合晶體層19B的側(cè)面19b幾乎垂直于硅襯底11的主平面，所以能夠有效地產(chǎn)生溝道區(qū)中的壓應(yīng)力。
此外，因為SiGe混合晶體層19A和19B具有與源極延伸區(qū)11EA和漏極延伸區(qū)11EB接觸的延伸部19Aa和19Ba，所以可以預(yù)見延伸部19Aa和19Ba能夠減小延伸電阻，并且延伸部19Aa和19Ba對緊接在延伸部19Aa和19Ba下方的硅襯底施加?xùn)艠O長度方向上的拉應(yīng)力。為此，期望對溝道區(qū)間接施加壓應(yīng)力，這樣進(jìn)一步加強(qiáng)了施加在溝道區(qū)上的壓應(yīng)力。結(jié)果，能夠提高p溝道MOS晶體管10的電流驅(qū)動能力。
第二實施例圖6是示出根據(jù)本發(fā)明第二實施例的半導(dǎo)體器件30的實例的橫截面圖。
在隨后的說明中，相同的附圖標(biāo)記表示與上述實施例中所述的相同的那些元件，并且省略重復(fù)的說明。
圖6中所示的半導(dǎo)體器件30是p溝道MOS晶體管。除了硅襯底11中溝槽111A和111B的側(cè)面19d是由沿Si(111)平面的小平面形成的之外，p溝道MOS晶體管30基本與第一實施例的p溝道MOS晶體管10相同。
在p溝道MOS晶體管30中，硅襯底11中的每個溝槽111A和111B均包括與硅襯底11的主平面幾乎平行的底面19c以及側(cè)面19d，該側(cè)面19d由沿相對于底面19c成56°角的Si(111)平面的小平面形成。
P型SiGe混合晶體層19A和19B在溝槽111A和111B中外延生長，以分別填充溝槽111A和111B。
與第一實施例相同，SiGe混合晶體層19A和19B具有延伸部19Aa和19Ba，其覆蓋硅襯底11中形成源極延伸區(qū)11EA和漏極延伸區(qū)11EB的部分的表面。SiGe混合晶體層19A和19B沿第二側(cè)壁絕緣膜18A和18B的外表面向上生長。
P溝道MOS晶體管30具有與第一實施例中的p溝道MOS晶體管10相同的效能；另外，在p溝道MOS晶體管30中，因為沿Si(111)平面的小平面沿著源極區(qū)11S和漏極區(qū)11D中的雜質(zhì)濃度分布形成，并且在干擾雜質(zhì)濃度分布的同時，源極延伸區(qū)11EA和漏極延伸區(qū)11EB、SiGe混合晶體層19A和19B在溝道區(qū)附近形成。因此，能夠更有效地產(chǎn)生溝道區(qū)中的壓應(yīng)力。
下面，將參照圖7A和圖7B說明制造圖6中半導(dǎo)體器件30的方法。
圖7A和圖7B是示出圖6中半導(dǎo)體器件30的一些部分的橫截面圖，用于示出制造根據(jù)本發(fā)明第二實施例的半導(dǎo)體器件30的方法。
在圖7A所示的步驟中，進(jìn)行第一實施例中圖4A至圖4C和圖5A中所示的工藝。
在至此制造的結(jié)構(gòu)中，每個溝槽111A和111B均包括底面19c和與底面19c幾乎垂直的側(cè)面19b；空隙16A1和16B1形成在第二側(cè)壁絕緣膜18A和18B的底面的下方以及硅襯底11的表面上；并且開口16A2和16B2形成在柵極14的上部旁邊。
此外，在圖7A所示的步驟中，垂直側(cè)面19b被蝕刻以在相對硅襯底11的主平面成56°角的Si(111)平面中形成小平面。在該蝕刻工藝中，使用有機(jī)堿蝕刻劑(例如，四甲基氫氧化銨，如TMAH、膽堿)或者氫氧化銨進(jìn)行濕蝕刻。可選地，通過在800℃的氫和HCl氣氛中的熱處理來進(jìn)行蝕刻工藝。
這樣形成所述小平面，即，使得側(cè)面19d的上端未到達(dá)柵極絕緣膜13。為此，將側(cè)面19d形成為從溝槽111A和111B的底面19c與垂直側(cè)面19b的相交線19e起以相對于底面19c成56°角向上傾斜地延伸。因此，在圖4C中的步驟中，適當(dāng)?shù)剡x擇形成垂直側(cè)面19b的位置。
側(cè)面19d處于被源極區(qū)11S和漏極區(qū)11D、以及源極延伸區(qū)11EA和漏極延伸區(qū)11EB所包圍的位置，以使側(cè)面19d不會穿透n阱11n。
下一步，在圖7B所示的步驟中，以與圖5B中所示的方式相同的方式形成SiGe混合晶體層19A和19B。然后，如上書進(jìn)行硅化物轉(zhuǎn)化步驟。借此，制造出圖6中的p溝道MOS晶體管30。
在本實施例的方法中，SiGe混合晶體層19A和19B填充溝槽111A和111B；形成延伸部19Aa和19Ba；并且向上生長的SiGe混合晶體層19A和19B與第二側(cè)壁絕緣膜18A和18B的外表面緊密接觸。因此，能夠防止在硅化物轉(zhuǎn)化步驟中的HF處理期間露出硅襯底11的表面，并且能夠防止在硅化物轉(zhuǎn)化步驟中長釘狀的硅化物形成在n阱11n中。此外，當(dāng)通過使用鎳形成硅化物層時，相比在Si上鎳的硅化物反應(yīng)，很難在SiGe上發(fā)生鎳的硅化物反應(yīng)，因此，能夠有效地防止在n阱11n中形成長釘狀的硅化物。
第三實施例圖8是示出根據(jù)本發(fā)明第三實施例的半導(dǎo)體器件40的實例的橫截面圖。
在隨后的說明中，相同的附圖標(biāo)記表示與上述實施例中所述的相同的那些元件，并且省略重復(fù)的說明。
圖8中所示的半導(dǎo)體器件40是p溝道MOS晶體管。除了硅襯底11中溝槽111A和111B的側(cè)面19d和側(cè)面19f是由沿不同取向的Si(111)平面的小平面形成的之外，p溝道MOS晶體管40基本與第一實施例的p溝道MOS晶體管10相同。
在p溝道MOS晶體管40中，硅襯底11中的每個溝槽111A和111B均包括底面19c、側(cè)面19d以及側(cè)面19f，其中底面19c與硅襯底11的主平面幾乎平行；側(cè)面19d由相對于底面19c成56°角的Si(111)平面中的小平面形成，并且向內(nèi)延伸；而側(cè)面19f由相對于底面19c成124°角的Si(111)平面中的小平面形成。側(cè)面19f從硅襯底11的表面，即硅襯底11與柵極絕緣膜13之間的界面起向內(nèi)延伸。
側(cè)面19d與側(cè)面19f相交，由此形成朝向內(nèi)的楔形。
P型SiGe混合晶體層19A和19B在溝槽111A和111B中外延生長，以分別填充溝槽111A和111B。與第一實施例相同，SiGe混合晶體層19A和19B具有延伸部19Aa和19Ba，其覆蓋硅襯底11中形成源極延伸區(qū)11EA和漏極延伸區(qū)11EB的部分的表面。SiGe混合晶體層19A和19B與第二側(cè)壁絕緣膜18A和18B的底面接觸，并且沿第二側(cè)壁絕緣膜18A和18B的外表面向上生長。
在SiGe混合晶體層19A和19B中，楔的前端19g，即側(cè)面19d與側(cè)面19f的相交線，形成在相對于第二側(cè)壁絕緣膜18A或18B的外表面的內(nèi)部位置，并且SiGe混合晶體層19A和19B在緊接在柵極14下方的溝道區(qū)附近。但是，楔的前端19g被形成為不從源極區(qū)11S和漏極區(qū)11D穿透進(jìn)入n阱11n的內(nèi)部，這樣SiGe混合晶體層19A與19B之間間距小于前述實施例中的間距。
P溝道MOS晶體管40具有與第一實施例中的p溝道MOS晶體管10相同的效能；另外，在p溝道MOS晶體管40中，相比p溝道MOS晶體管10和30，能夠在溝道區(qū)中產(chǎn)生更強(qiáng)的壓應(yīng)力。因此，能夠進(jìn)一步增大空穴遷移率，并且提高p溝道MOS晶體管40的電流驅(qū)動能力。
下面，將參照圖9A至圖9C說明制造圖8中半導(dǎo)體器件40的方法。
圖9A至圖9C是示出圖8中半導(dǎo)體器件40的一些部分的橫截面圖，用于示出制造根據(jù)本發(fā)明第三實施例的半導(dǎo)體器件40的方法。
在圖9A所示的步驟中，進(jìn)行第一實施例中圖4A至圖4C中所示的工藝。
在至此制造的結(jié)構(gòu)中，在第二側(cè)壁絕緣膜18A和18B外部的器件區(qū)中，每個溝槽111A和111B均包括底面19c和與底面19c幾乎垂直的側(cè)面19b。在此階段，限定溝槽111A和111B的側(cè)面19b與底面19c之間的相交線，并且限定第一側(cè)壁絕緣膜16A和16B的端部19h的位置。因為這些位置限定在下一步驟中形成的兩個不同Si(111)平面中的小平面的起始位置，所以這樣形成側(cè)面19b和側(cè)面19c，使得在下一步驟中能夠形成期望的側(cè)面。
應(yīng)當(dāng)注意，不需使側(cè)面19b與底面19c垂直，因此，可以靈活限定Si(111)平面中小平面的起始位置。
此外，在圖9A所示的步驟中，蝕刻垂直側(cè)面19b，以形成由兩個小平面形成的側(cè)面19d和側(cè)面19f。與圖7A中的步驟相同，在該蝕刻工藝中，使用有機(jī)堿蝕刻劑(例如，四甲基氫氧化銨，如TMAH、膽堿)或者氫氧化銨進(jìn)行濕蝕刻?？蛇x地，通過在800℃下的氫和HCl氣氛中的熱處理來進(jìn)行蝕刻工藝。
結(jié)果，側(cè)面19d和側(cè)面19f均由Si(111)平面中的小平面形成，但是側(cè)面19d由相對于硅襯底11的主平面成56°角的Si(111)平面中的小平面形成，而側(cè)面19f由相對于硅襯底11的主平面成124°角的Si(111)平面中的小平面形成。
由于側(cè)面19d是由Si(111)平面中的小平面形成的，所以一旦限定了底面19c與垂直側(cè)面19b(參見圖4C)的相交線19e的位置，就能夠控制側(cè)面19d的形成。另一方面，由于側(cè)面19f也是由Si(111)平面中的小平面形成的，所以一旦限定了第一側(cè)壁絕緣膜16A和16B的端部19h的位置，就能夠控制側(cè)面19f的形成。
因此，由于能夠控制楔的前端19g即側(cè)面19d與側(cè)面19f的相交線的形成，所以能夠防止楔的前端19g從源極區(qū)11S和漏極區(qū)11D穿透進(jìn)入n阱11n的內(nèi)部，并且防止干擾雜質(zhì)分布。
下一步，在圖9B所示的步驟中，以與圖5B中所示的方式相同的方式，通過各向同性蝕刻去除第一側(cè)壁絕緣膜16A和16B的某些部分。
下一步，在圖9C所示的步驟中，以與圖5B中所示的方式相同的方式形成SiGe混合晶體層19A和19B。SiGe混合晶體層19A和19B分別填充溝槽111A和111B，并且同時，以與第一實施例中的方式相同的方式，接近填滿第二側(cè)壁絕緣膜18A和18B的底面與硅襯底11的表面之間的空隙16A1和16B1，并且沿第二側(cè)壁絕緣膜18A和18B的外表面生長。
然后，以與上述方式相同的方式形成硅化物層20A至20C。借此，制造出圖8中的p溝道MOS晶體管40。
在本實施例的方法中，因為形成包括底面19c和垂直側(cè)面19b的溝槽111A和111B以限定蝕刻的起始位置，并且進(jìn)行蝕刻從而選擇性地露出Si(111)平面，由此能夠控制朝向內(nèi)的突出楔的側(cè)面的形成。因此，能夠在增大壓應(yīng)力的同時，防止短溝道效應(yīng)；由此能夠增大溝道區(qū)中的空穴遷移率，并且提高p溝道MOS晶體管40的電流驅(qū)動能力。
第四實施例圖10是示出根據(jù)本發(fā)明第四實施例的半導(dǎo)體器件50的實例的橫截面圖。
在隨后的說明中，相同的附圖標(biāo)記表示與上述實施例中所述的相同的那些元件，并且省略重復(fù)的說明。
圖10中所示的半導(dǎo)體器件50是p溝道MOS晶體管。除了元件分隔區(qū)的結(jié)構(gòu)不同之外，p溝道MOS晶體管50基本與第一實施例的p溝道MOS晶體管10相同。
在p溝道MOS晶體管50中，元件分隔區(qū)52包括在元件分隔凹槽112的表面上形成的抗HF膜52C、覆蓋抗HF膜52C并且填充元件分割凹槽112的CVD氧化膜52B、以及覆蓋CVD氧化膜52B的抗HF膜55。
抗HF膜52C和55可以是SiN膜、SiOCN膜、或者SiCN膜。特別地，優(yōu)選使用SiOCN膜或者SiCN膜，因為它們在抗HF性上更強(qiáng)。
在元件分隔區(qū)52中，因為抗HF膜52C和55覆蓋整個CVD氧化膜52B(該CVD氧化膜52B用于去除原有氧化膜)，所以可防止在為了去除硅襯底11上的原有氧化膜而反復(fù)執(zhí)行的HF處理時導(dǎo)致的元件分隔區(qū)的削減(subduction)。
在如上述實施例中制造半導(dǎo)體器件的方法中，通過HF處理蝕刻第一側(cè)壁絕緣膜16A和16B的某些部分，并且在該工藝中，可能過度進(jìn)行HF處理。在本實施例中，即使過度進(jìn)行了HF處理，在p溝道MOS晶體管50中也可防止元件分隔區(qū)52的腐蝕。因此，能夠防止源極或者漏極的硅化物層到達(dá)硅襯底11中的n阱11n，并且防止結(jié)漏。
下面，將參照圖11A至圖11C、圖12A至圖12C、以及圖13說明制造圖10中半導(dǎo)體器件50的方法。
圖11A至圖11C是示出圖10中半導(dǎo)體器件50的一部分的橫截面圖，用于示出制造根據(jù)本發(fā)明第四實施例的半導(dǎo)體器件50的方法。
這里，假定抗HF膜52C和55是SiOCN膜或者SiCN膜。
在圖11A所示的步驟中，在硅襯底11上，形成10nm厚的犧牲氧化膜53，然后，通過在775℃的襯底溫度下的熱CVD，在犧牲氧化膜53上形成105nm厚的SiN膜。
將SiN膜54圖案化。利用獲得的SiN圖案54作為掩模，在硅襯底11中形成元件分割凹槽112，以將器件區(qū)11A劃界。
下一步，在圖11B所示的步驟中，在元件分隔凹槽112的側(cè)面和底面上形成3nm厚的熱氧化膜52A。
然后，作為抗HF膜52C，通過利用BTBAS(二叔丁基氨基硅烷)作為原材料的LPCVD(低壓CVD)，形成20nm厚的SiOCN膜或者SiCN膜，以覆蓋位于元件分隔凹槽112的側(cè)面和底面上的熱氧化膜52A。
二叔丁基氨基硅烷的化學(xué)式如下。
SiH2[NH(C4H9)]2 在LPCVD中，發(fā)生由下述化學(xué)反應(yīng)式所表示的反應(yīng)。
或者并且形成由SiOxCyNz表示的SiOCN膜。如此獲得的SiOCN膜包含濃度超過摻雜劑濃度的C。舉例說來，按照如此獲得的SiOCN膜的分析結(jié)果，發(fā)現(xiàn)所獲得的SiOCN膜中Si、O、N和C的比率為2∶2∶2∶1。
如果使用氨取代上述反應(yīng)中的O2或N2O，則發(fā)生下列反應(yīng)
并且形成由SiCxNy表示的SiCN膜。
此外，在圖11B所示的步驟中，通過高密度等離子體CVD，在抗HF膜52C上沉積CVD氧化膜52B，以填充元件分隔凹槽112。然后，通過CMP(化學(xué)機(jī)械拋光)拋光并去除SiN圖案54上沉積的CVD氧化膜52B，由此，CVD氧化膜52B的高度與SiN圖案54的高度相等。
下一步，在圖11C所示的步驟中，對CVD氧化膜52B進(jìn)行HF處理，也就是，通過使用HF的濕蝕刻而蝕刻CVD氧化膜52B，結(jié)果，CVD氧化膜52B降低了80nm至120nm。
圖12A至圖12C是接著圖11C示出圖10中半導(dǎo)體器件50的一些部分的橫截面圖，用于示出制造本發(fā)明本實施例的半導(dǎo)體器件50的方法。
下一步，在圖12A所示的步驟中，在圖11C所示的結(jié)構(gòu)上，通過利用BTBAS(二叔丁基氨基硅烷)作為原材料的LPCVD沉積作為抗HF膜55的SiOCN膜或者SiCN膜。
將抗HF膜55沉積到其與硅襯底11的表面等高的厚度。
下一步，在圖12B所示的步驟中，通過高密度等離子體CVD，在圖12A所示的結(jié)構(gòu)上沉積二氧化硅膜。然后，通過CMP拋光并去除二氧化硅膜，由此，在對應(yīng)于元件分隔凹槽112的抗HF膜55上形成二氧化硅膜圖案56。
下一步，在圖12C所示的步驟中，利用二氧化硅膜圖案56作為掩模，通過熱磷酸鹽處理溶解并去除抗HF膜55和抗HF膜55下方的SiN圖案54。然后，通過使用HF的濕蝕刻，去除二氧化硅膜圖案56。這里，因為SiOCN膜或者SiCN膜在熱磷酸鹽中可溶解，并且其具有與SiN相似或者比SiN稍慢的蝕刻速度，因此，在熱磷酸鹽處理中，即使去除SiN圖案，在此之前，也不會在元件分隔凹槽112中去除抗HF膜52C和55，這樣一點也不會露出CVD氧化膜52B。此外，在熱磷酸鹽處理之后，可以突出一部分抗HF膜55，以形成凸起55a。在這種情況下，可以通過CMP使抗HF膜55變平坦。借此，形成元件分隔區(qū)52，其中CVD氧化膜52B整體上被抗HF膜52C和55覆蓋。
圖13是接著圖12C示出半導(dǎo)體器件50的一部分的橫截面圖，用于示出制造本發(fā)明本實施例的半導(dǎo)體器件50的方法。
在圖13所示的步驟中，在圖12C中的器件區(qū)11A中，進(jìn)行第一實施例中圖4A至圖4C以及圖5A中所示的工藝。也就是，將n型雜質(zhì)注入器件區(qū)11A中(圖4A)形成柵極絕緣膜13、柵極14、源極延伸區(qū)11EA、漏極延伸區(qū)11EB、第一側(cè)壁絕緣膜16A和16B、第二側(cè)壁絕緣膜18A和18B(圖4B)在器件區(qū)11A中形成溝槽111A和111B(圖4C)以及通過各向同性蝕刻去除第一側(cè)壁絕緣膜16A和16B的由二氧化硅膜形成的某些部分，并且通過露出硅襯底11在第二側(cè)壁絕緣膜18A和18B的底面下方的表面形成空隙16A1和16B1。
在圖13中的步驟之后，形成如圖5B所示的硅化物層。
借此，制造出圖10中的p溝道MOS晶體管50。
在本實施例的方法中，在圖13所示的步驟中，由于去除了第一側(cè)壁絕緣膜16A和16B的某些部分，所以即使過度進(jìn)行了HF處理，由于整個元件分隔區(qū)52被抗HF膜52C和55覆蓋，也可防止被HF溶解。因此，可防止元件分隔區(qū)52的腐蝕，并且能夠防止結(jié)漏。
第五實施例圖14是示出根據(jù)本發(fā)明第五實施例的半導(dǎo)體器件60的實例的橫截面圖。
圖14中所示的作為p溝道MOS晶體管的半導(dǎo)體器件60，除了用圖13中的元件分隔區(qū)52替換元件分隔區(qū)12之外，基本與第二實施例的圖6中的p溝道MOS晶體管30相同。因此，p溝道MOS晶體管60具有與第四實施例的圖10中的p溝道MOS晶體管50相同的效能。
第六實施例圖15是示出根據(jù)本發(fā)明第六實施例的半導(dǎo)體器件65的實例的橫截面圖。
圖15中所示的作為p溝道MOS晶體管的半導(dǎo)體器件65，除了用圖13中的元件分隔區(qū)52替換元件分隔區(qū)12之外，基本與第三實施例的圖8中的p溝道MOS晶體管40相同。因此，p溝道MOS晶體管65具有與第四實施例的圖10中的p溝道MOS晶體管50相同的效能。
第七實施例圖16是示出根據(jù)本發(fā)明第七實施例的半導(dǎo)體器件70的實例的橫截面圖。
在隨后的說明中，相同的附圖標(biāo)記指定與上述實施例中所述的那些相同的元件，并且省略重復(fù)的說明。
圖16中所示的半導(dǎo)體器件70是n溝道MOS晶體管。在n溝道MOS晶體管中，替代第二實施例的圖3中p溝道MOS晶體管30中的SiGe混合晶體層19A和19B，采用SiC混合晶體層71A和71B來產(chǎn)生溝道區(qū)中的拉應(yīng)力。
另外，引入到n溝道MOS晶體管70中的雜質(zhì)具有的導(dǎo)電性與引入到圖3中的p溝道MOS晶體管10中的雜質(zhì)的導(dǎo)電性相反，即，SiC混合晶體層71A和71B包含n型雜質(zhì)。此外，在n溝道MOS晶體管70中，將p型雜質(zhì)注入器件區(qū)11A、袋區(qū)11pc、以及Si阱區(qū)，而將n型雜質(zhì)注入源極延伸區(qū)11EA和漏極延伸區(qū)11EB、源極區(qū)11Sn和漏極區(qū)11Dn。除了上述幾點外，n溝道MOS晶體管70與第二實施例的圖3中的p溝道MOS晶體管30基本相同。
在硅襯底11中，在第二側(cè)壁絕緣膜18A和18B的外部分別形成溝槽111A和111B。包含n型雜質(zhì)的SiC混合晶體層71A和71B在溝槽111A和111B中外延生長，以分別填充溝槽111A和111B。在硅襯底11上外延生長的SiC混合晶體層71A和71B具有的晶格常數(shù)小于硅襯底11，如上述參照圖1所述的，產(chǎn)生與箭頭“a”、“b”、“c”、“d”相反的應(yīng)力。結(jié)果，對硅襯底11中緊接在柵極14下方的溝道區(qū)施加單軸拉應(yīng)力。由于該拉應(yīng)力，在溝道區(qū)中的電子遷移率增大，并且提高了n溝道MOS晶體管70的電流驅(qū)動能力。
與圖3中SiGe混合晶體層19A和19B相同，SiC混合晶體層71A和71B具有延伸部71Aa和71Ba，其形成在第二側(cè)壁絕緣膜18A和18B的底面下方的、第一側(cè)壁絕緣膜16A和16B的各側(cè)上，并且覆蓋硅襯底11的表面。延伸部71Aa和71Ba分別與源極延伸區(qū)11EA和漏極延伸區(qū)11EB接觸。如下述，因為SiC混合晶體層71A和71B是包含高活性的n型雜質(zhì)的低電阻CVD膜，因此延伸部71Aa和71Ba的存在能夠極大地減小寄生電阻。結(jié)果，不會出現(xiàn)短溝道效應(yīng)，并且提高了n溝道MOS晶體管70的電流驅(qū)動能力。
此外，期望延伸部71Aa和71Ba引致緊接在延伸部71Aa和71Ba下方的硅襯底11中柵極長度方向上的壓應(yīng)力。在這種情況下，因為側(cè)面19b由SiC混合晶體層71A和71B固定，所以確信SiC混合晶體層71A和71B的延伸部71Aa和71Ba導(dǎo)致了源極延伸區(qū)11EA和漏極延伸區(qū)11EB中的壓縮變形，并且這種壓縮變形產(chǎn)生溝道區(qū)中硅晶體中的相對拉應(yīng)力。結(jié)果，在圖16所示的n溝道MOS晶體管70中，由于與源極延伸區(qū)11EA和漏極延伸區(qū)11EB接觸的延伸部71Aa和71Ba，所以能夠進(jìn)一步增大電子遷移率。
由于SiC混合晶體層71A和71B的良好結(jié)晶性質(zhì)，優(yōu)選地，C的原子濃度在SiC混合晶體層71A和71B中為0.1原子百分比至2.0原子百分比。例如，SiC混合晶體層71A和71B中的n型雜質(zhì)是P(磷)或者As(砷)，并且n型雜質(zhì)的濃度為從1×1019cm-3到1×1020cm-3。
例如，通過使用低壓CVD裝置能夠形成SiC混合晶體層71A和71B。其方法如下。
進(jìn)行第一實施例中圖4A至圖4C以及圖5A中所示的工藝。將其上形成有溝槽111A和111B的襯底置于低壓CVD裝置中，其填充有氫氣、氮氣、氬氣、氦氣或者其它惰性氣體，并且保持在5至1330Pa的氣壓。
然后，在氫氣氛中將溫度提高到400至550℃之后，將氣壓保持在5至1330Pa的范圍內(nèi)5分鐘，以在氫氣氛中執(zhí)行襯底的烘焙。
然后，在400至550℃的襯底溫度下，并且利用在5至1330Pa范圍內(nèi)的氫氣、氮氣、氬氣、氦氣或者其它惰性氣體的分氣壓，在1至40分鐘的時段內(nèi)提供下列氣體，即，具有從1至10Pa范圍內(nèi)的分氣壓的硅烷(SiH4)氣體(作為硅的氣相材料)、具有從0.01至1Pa范圍內(nèi)的分氣壓的一甲硅烷(SiH3CH3)氣體(作為C的氣相材料)、具有從1×10-5至1×10-2Pa范圍內(nèi)的分氣壓的磷化氫(PH3)氣體(作為摻雜氣體)、以及具有從1至10Pa范圍內(nèi)的分氣壓的HCl(氯化氫)氣體(作為提高選擇性的前體)。
由此，在溝槽111A和111B中外延生長n型SiC混合晶體層71A和71B。借此，SiC混合晶體層71A和71B也在第二側(cè)壁絕緣膜18A和18B的底面下方的空隙中生長，并且形成SiC混合晶體層71A和71B的延伸部71Aa和71Ba。此外，SiC混合晶體層71A和71B在與第二側(cè)壁絕緣膜18A和18B的側(cè)面緊密接觸的同時向上生長。
在本實施例的n溝道MOS晶體管70中，硅襯底11中溝槽111A和111B(這些溝槽填充有SiC混合晶體層71A和71B)的側(cè)面的形狀與上述p溝道MOS晶體管的形狀相同。
第八實施例圖17是示出根據(jù)本發(fā)明第八實施例的半導(dǎo)體器件的實例的橫截面圖。
在本實施例中，相同的附圖標(biāo)記指定與上述實施例中所述的那些相同的元件，并且省略重復(fù)的說明。
圖17中所示的半導(dǎo)體器件75是n溝道MOS晶體管。在n溝道MOS晶體管75中，SiC混合晶體層71A和71B的側(cè)面19d與第二實施例中圖6中的那些相同。
在n溝道MOS晶體管75中，除了應(yīng)力與第二實施例中的應(yīng)力相反之外，能夠獲得相同的效果，并且進(jìn)一步提高了n溝道MOS晶體管75的電流驅(qū)動能力。
第九實施例圖18是示出根據(jù)本發(fā)明第九實施例的半導(dǎo)體器件的實例的橫截面圖。
在本實施例中，相同的附圖標(biāo)記指定與上述實施例中所述的那些相同的元件，并且省略重復(fù)的說明。
圖18中所示的半導(dǎo)體器件80是n溝道MOS晶體管。在n溝道MOS晶體管80中，SiC混合晶體層71A和71B的側(cè)面19d、19f與第三實施例中圖8中的那些相同。
在n溝道MOS晶體管80中，除了應(yīng)力與第三實施例中的應(yīng)力相反之外，能夠獲得相同的效果，并且進(jìn)一步提高了n溝道MOS晶體管80的電流驅(qū)動能力。
第十實施例圖19是示出根據(jù)本發(fā)明第十實施例的半導(dǎo)體器件的實例的橫截面圖。
在本實施例中，相同的附圖標(biāo)記指定與上述實施例中所述的那些相同的元件，并且省略重復(fù)的說明。
圖19中所示的半導(dǎo)體器件85是n溝道MOS晶體管，其是通過將圖10中所示的元件分隔區(qū)52并入第七實施例的n溝道MOS晶體管而獲得的。
在n溝道MOS晶體管85的元件分隔區(qū)52中，因為抗HF膜52C和55覆蓋了用于去除原有氧化膜的整個CVD氧化膜52B，所以可防止在為去除一部分第一側(cè)壁絕緣膜16A和16B或者為去除硅襯底11上的原有氧化膜而執(zhí)行的HF處理時導(dǎo)致的元件分隔區(qū)52的腐蝕。結(jié)果，能夠防止源極或者漏極的硅化物層到達(dá)硅襯底11中的n阱11n，并且防止結(jié)漏。
第十一實施例圖20是示出根據(jù)本發(fā)明第十一實施例的半導(dǎo)體器件的實例的橫截面圖。
在本實施例中，相同的附圖標(biāo)記指定與上述實施例中所述的那些相同的元件，并且省略重復(fù)的說明。
圖20中所示的半導(dǎo)體器件90是n溝道MOS晶體管，其是通過將圖10中所示的元件分隔區(qū)52并入第八實施例的n溝道MOS晶體管而獲得的。
n溝道MOS晶體管90具有與n溝道MOS晶體管85相同的效能。
第十二實施例圖21是示出根據(jù)本發(fā)明第十二實施例的半導(dǎo)體器件的實例的橫截面圖。
圖21中所示的半導(dǎo)體器件95是n溝道MOS晶體管，其是通過將圖10中所示的元件分隔區(qū)52并入第九實施例的n溝道MOS晶體管而獲得的。
n溝道MOS晶體管95具有與n溝道MOS晶體管85相同的效能。
為了舉例說明的目的，上述參照選擇的具體實施例對本發(fā)明進(jìn)行了說明，但是很明顯本發(fā)明并不限于這些實施例，本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的基本概念和范圍的條件下，可以進(jìn)行大量改型。
權(quán)利要求
1.一種半導(dǎo)體器件，包括硅襯底，其具有溝道區(qū)；柵極，其對應(yīng)于該溝道區(qū)形成在該硅襯底上，在該硅襯底與該柵極之間具有柵極絕緣膜；第一側(cè)壁絕緣膜，其形成在該柵極的側(cè)壁上；第二側(cè)壁絕緣膜，其形成在該第一側(cè)壁絕緣膜的側(cè)面上；源極延伸區(qū)和漏極延伸區(qū)，其由具有預(yù)定導(dǎo)電性的擴(kuò)散區(qū)形成，所述擴(kuò)散區(qū)形成在該柵極兩側(cè)上的硅襯底中，以將該溝道區(qū)夾在其中；源極區(qū)和漏極區(qū)，其由所述具有預(yù)定導(dǎo)電性的擴(kuò)散區(qū)形成，所述擴(kuò)散區(qū)形成在該第二側(cè)壁絕緣膜外部的硅襯底中，并且分別與該源極延伸區(qū)和該漏極延伸區(qū)接觸；以及半導(dǎo)體混合晶體層，其形成在該第二側(cè)壁絕緣膜外部的硅襯底中，并且在該硅襯底上外延生長；其中在該預(yù)定導(dǎo)電性是p型時，該半導(dǎo)體混合晶體層由SiGe混合晶體形成，或者在該預(yù)定導(dǎo)電性是n型時，該半導(dǎo)體混合晶體層由SiC混合晶體形成，該半導(dǎo)體混合晶體層包含具有該預(yù)定導(dǎo)電性的雜質(zhì)，該半導(dǎo)體混合晶體層生長到與該硅襯底和該柵極絕緣膜之間的界面不同的高度，以及該半導(dǎo)體混合晶體層具有延伸部，其位于該第二側(cè)壁絕緣膜的底面與該硅襯底的表面之間，所述延伸部與該源極延伸區(qū)和該漏極延伸區(qū)的其中之一的一部分接觸。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中該硅襯底具有作為主平面的(100)平面；以及該柵極在該硅襯底上以近似<110>方向或者近似<100>方向延伸。
3.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中該半導(dǎo)體混合晶體層被形成為與該第二側(cè)壁絕緣膜的外表面接觸。
4.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中該半導(dǎo)體混合晶體層的側(cè)面包括相對于該硅襯底的主平面成預(yù)定角的小平面。
5.根據(jù)權(quán)利要求4的半導(dǎo)體器件，其中所述小平面包括在與該硅襯底的主平面垂直的方向上延伸的小平面。
6.根據(jù)權(quán)利要求4的半導(dǎo)體器件，其中所述小平面被形成為使兩個半導(dǎo)體混合晶體層的側(cè)面之間的距離在預(yù)定方向上減小。
7.根據(jù)權(quán)利要求4的半導(dǎo)體器件，其中所述小平面包括上小平面和下小平面，所述下小平面被形成為使兩個半導(dǎo)體混合晶體層的側(cè)面之間的距離在預(yù)定方向上減??；以及所述上小平面被形成為使兩個半導(dǎo)體混合晶體層的側(cè)面之間的距離在預(yù)定方向上增大。
8.根據(jù)權(quán)利要求4的半導(dǎo)體器件，其中所述小平面是由平坦的平面形成。
9.根據(jù)權(quán)利要求8的半導(dǎo)體器件，其中所述小平面是由晶面形成。
10.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中該第一側(cè)壁絕緣膜和該第二側(cè)壁絕緣膜由具有不同蝕刻選擇性的絕緣材料形成。
11.根據(jù)權(quán)利要求1的半導(dǎo)體器件，還包括元件分隔區(qū)，其形成在該硅襯底上用于將元件區(qū)劃界；其中該元件分隔區(qū)包含覆蓋整個元件分隔區(qū)的抗氫氟酸膜。
12.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中該半導(dǎo)體器件是p溝道晶體管，其中該預(yù)定導(dǎo)電性是p型，并且該半導(dǎo)體混合晶體層由包含p型雜質(zhì)的SiGe混合晶體層形成，以及該SiGe混合晶體層中Ge的濃度低于40原子百分比。
13.根據(jù)權(quán)利要求12的半導(dǎo)體器件，其中該SiGe混合晶體層包含B雜質(zhì)，以及該SiGe混合晶體層中B的濃度是從1×1019cm-3至1×1021cm-3的范圍。
14.一種制造半導(dǎo)體器件的方法，該半導(dǎo)體器件包括在溝道區(qū)兩側(cè)上的用于在該溝道區(qū)中產(chǎn)生應(yīng)力的半導(dǎo)體混合晶體層，該方法包括下列步驟在該硅襯底上形成柵極絕緣膜；對應(yīng)于該溝道區(qū)在該硅襯底上形成柵極，在該硅襯底與該柵極之間具有該柵極絕緣膜；在該柵極的各側(cè)上的硅襯底中形成第一擴(kuò)散區(qū)，并且其具有預(yù)定導(dǎo)電性；在該柵極絕緣膜和該柵極的側(cè)壁上形成第一側(cè)壁絕緣膜，該第一側(cè)壁絕緣膜的一部分在該硅襯底上延伸；在該第一側(cè)壁絕緣膜的側(cè)面上形成第二側(cè)壁絕緣膜；在該第二側(cè)壁絕緣膜外部的硅襯底中形成第二擴(kuò)散區(qū)，并且其具有預(yù)定導(dǎo)電性，所述第二擴(kuò)散區(qū)形成源極區(qū)和漏極區(qū)；通過蝕刻在對應(yīng)于該源極區(qū)和該漏極區(qū)的硅襯底中形成溝槽，以使所述溝槽的側(cè)面和底面被該第二擴(kuò)散區(qū)連續(xù)覆蓋，所述溝槽具有由小平面限定的側(cè)面；去除該第一側(cè)壁絕緣膜的一部分；通過外延生長來生長該半導(dǎo)體混合晶體層，以填充所述溝槽，所述半導(dǎo)體混合晶體層生長到與該硅襯底和該柵極絕緣膜之間的界面不同的高度，其中在所述去除步驟中，該第二側(cè)壁絕緣膜的底面與該硅襯底的表面之間的一部分第一側(cè)壁絕緣膜被去除，以形成空隙，以及在所述生長半導(dǎo)體混合晶體層的步驟中，所述半導(dǎo)體混合晶體層填充該空隙。
15.根據(jù)權(quán)利要求14的方法，其中該第一側(cè)壁絕緣膜和該第二側(cè)壁絕緣膜由具有不同蝕刻選擇性的絕緣材料形成，以及在所述去除步驟中，使用使得該第一側(cè)壁絕緣膜中的蝕刻速度能夠大于該第二側(cè)壁絕緣膜中的蝕刻速度的蝕刻溶液。
16.根據(jù)權(quán)利要求14的方法，其中在所述形成溝槽的步驟中，通過干蝕刻形成所述小平面，以使所述溝槽的側(cè)面與該硅襯底的主平面垂直。
17.根據(jù)權(quán)利要求14的方法，其中在所述形成溝槽的步驟中，具有與該硅襯底的主平面垂直的小平面的側(cè)面被蝕刻，以形成沿不同Si(111)平面的多個小平面。
18.根據(jù)權(quán)利要求14的方法，其中在所述去除步驟和所述生長步驟之間，具有與該硅襯底的主平面垂直的小平面的側(cè)面被蝕刻，以形成沿Si(111)平面的小平面。
19.根據(jù)權(quán)利要求14的方法，其中所述生長步驟是通過利用具有該預(yù)定導(dǎo)電性的摻雜氣體的低壓化學(xué)氣相沉積而進(jìn)行的，其中將所述摻雜氣體添加到Si氣體原材料以及Ge或C氣體原材料中。
全文摘要
本發(fā)明公開一種半導(dǎo)體器件及其制造方法，其能夠抑制短溝道效應(yīng)，并且提高載流子遷移率。在該方法中，對應(yīng)于源極區(qū)和漏極區(qū)在硅襯底中形成溝槽。當(dāng)外延生長p型半導(dǎo)體混合晶體層以填充溝槽時，溝槽的表面被小平面劃界，并且在第二側(cè)壁絕緣膜的底面與硅襯底的表面之間形成半導(dǎo)體混合晶體層的延伸部，并且所述延伸部與源極延伸區(qū)和漏極延伸區(qū)接觸。
文檔編號H01L21/336GK1885556SQ200510108860
公開日2006年12月27日 申請日期2005年10月9日 優(yōu)先權(quán)日2005年6月22日
發(fā)明者島宗洋介, 大田裕之, 畑田明良, 片上朗, 田村直義 申請人:富士通株式會社