專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器件，特別涉及一種具有功耗減少和速度增加的存儲單元陣列部分的半導(dǎo)體存儲器件。
背景技術(shù)：
的說明近年來，半導(dǎo)體集成電路的較精細(xì)的工藝規(guī)則帶來了諸如備用狀態(tài)下的晶體管漏電流(例如，OFF漏電流或柵極漏電流)增加等問題。而且，諸如SRAM、DRAM和ROM等半導(dǎo)體存儲器件的容量正在快速增加。結(jié)果，包含在半導(dǎo)體集成電路的半導(dǎo)體存儲器件中的存儲單元陣列的功耗占整個半導(dǎo)體集成電路的總功耗的大部分。因此，為了減少半導(dǎo)體集成電路的功耗，減少包含在半導(dǎo)體存儲器件中的存儲單元陣列的功耗是有效的。
用于減少包含在半導(dǎo)體存儲器件中的存儲單元陣列的功耗的常規(guī)技術(shù)例如在日本特許公開專利公報(bào)No.7-211079中公開了。在日本特許公開專利公報(bào)No.7-211079中公開的半導(dǎo)體存儲器件中，將反向偏置電壓施加在形成存儲單元的N型MOS晶體管的襯底電極上，由此減少了在備用狀態(tài)下由于亞閾值電流產(chǎn)生的漏電流。因此，減少了半導(dǎo)體存儲器件的功耗。
另一常規(guī)方法在日本特許公開專利公報(bào)No.10-112188中公開了。

圖17示出在日本特許公開專利公報(bào)No.10-112188中公開的半導(dǎo)體存儲器件的結(jié)構(gòu)。圖17中所示的半導(dǎo)體存儲器件包括存儲單元陣列17，該存儲單元陣列17包括m行乘以n列的完整CMOS型存儲單元7。存儲單元7包括負(fù)載P型MOSFET(以下稱為“負(fù)載PMOS”)1和2、驅(qū)動N型MOSFET(以下稱為“驅(qū)動NMOS”)3和4以及轉(zhuǎn)移N型MOSFET(以下稱為“轉(zhuǎn)移NMOS”)5和6。
負(fù)載PMOS 1和2的源極電極、負(fù)載PMOS 1的襯底電極15和負(fù)載PMOS 2的襯底電極16都連接到電源端子8(電源電壓VDD)。負(fù)載PMOS 1和2的漏極電極分別連接到存儲單元的存儲節(jié)點(diǎn)20和21。驅(qū)動NMOS 3的襯底電極13和驅(qū)動NMOS 4的襯底電極14都連接到地端子9(地電位VSS)。驅(qū)動NMOS 3和4的源極電極都連接到源極線23，其漏極電極分別連接到存儲節(jié)點(diǎn)20和21。
轉(zhuǎn)移NMOS 5的襯底電極11和轉(zhuǎn)移NMOS 6的襯底電極12都連接到地端子9。轉(zhuǎn)移NMOS 5和6的柵極電極都連接到字線22，其漏極電極分別連接到位線18和19，并且其源極電極分別連接到存儲節(jié)點(diǎn)20和21。存儲節(jié)點(diǎn)20連接到負(fù)載PMOS 2和驅(qū)動NMOS 4的柵極電極上，并且存儲節(jié)點(diǎn)21連接到負(fù)載PMOS 1和驅(qū)動NMOS 3的柵極電極上。這樣，存儲單元7中的負(fù)載PMOS 1和2以及驅(qū)動NMOS 3和4一起形成鎖存電路。
開關(guān)電路33經(jīng)過源極線23連接到存儲單元7。而開關(guān)電路33的結(jié)構(gòu)不將詳細(xì)說明，并且將簡要說明其操作。在有效狀態(tài)下開關(guān)電路33將地電位VSS施加在連接到存儲單元7的源極線23上，并且在無效狀態(tài)下，開關(guān)電路33將電源電壓VDD和地電位VSS之間的中間電位(在日本特許公開專利公報(bào)No.10-112188的實(shí)施例中，該中間電位設(shè)置為0.5V)施加在連接到存儲單元7的源極線23上。
當(dāng)存儲單元7無效時，開關(guān)電路33將連接到存儲單元7的源極線23的電位增加到該中間電位。結(jié)果，驅(qū)動NMOS 3和4的閾值電壓由于襯底偏置效應(yīng)而增加，由此減少了由于來自存儲單元7的亞閾值電流而產(chǎn)生的漏電流。如上所述，在日本特許公開專利公報(bào)No.10-112188中公開的半導(dǎo)體存儲器件中，每個存儲單元的驅(qū)動NMOS的源極電位由開關(guān)電路控制，因此減少了功耗。
然而，上述常規(guī)半導(dǎo)體存儲器件具有以下問題。在日本特許公開專利公報(bào)No.7-211079和No.10-112188中公開的半導(dǎo)體存儲器件中的任何一個，通過利用襯底偏置效應(yīng)增加晶體管的閾值電壓來減小來自存儲單元的漏電流。因此，利用這些器件，晶體管的閾值電壓增加，由此使晶體管在低電源電壓下的工作特性惡化。在日本特許公開專利公報(bào)No.7-211079中公開的半導(dǎo)體存儲器件具有以下問題必須提供用于提供反向偏置電壓的控制電路，由此增加了電路面積。在日本特許公開專利公報(bào)No.10-112188中公開的半導(dǎo)體存儲器件也具有如下問題必須提供用于向源極線提供電壓的開關(guān)電路，因此增加了電路面積。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是為了有效地抑制存儲單元中的漏電流，以便提供一種在低電源電壓下具有所希望的工作特性的低功耗、高速半導(dǎo)體存儲器件。
本發(fā)明的半導(dǎo)體存儲器件包括多條字線；多條位線；多條電源線；連接到字線、位線和電源線的多個存儲單元；以及存儲單元電源電壓控制電路，它用于經(jīng)過電源線向連接到有效字線的存儲單元提供預(yù)定電源電壓，并用于經(jīng)過電源線向連接到無效字線的存儲單元提供比預(yù)定電源電壓低且大于或等于使存儲單元可以保持?jǐn)?shù)據(jù)的最低可能電平的電壓。
在優(yōu)選實(shí)施例中，存儲單元電源電壓控制電路包括第一到第三晶體管；第一晶體管連接到給其施加預(yù)定電源電壓的電源端子和第二晶體管；第二晶體管以二極管型柵極連接方式連接在第一晶體管和第三晶體管之間；第三晶體管連接到第二晶體管和接地端子之間；以及根據(jù)外部尋址信號控制第一和第三晶體管。
在優(yōu)選實(shí)施例中，第二晶體管的閾值電壓的絕對值大于或等于存儲單元中包含的所有晶體管當(dāng)中的最大閾值電壓。
在優(yōu)選實(shí)施例中，當(dāng)尋址信號表現(xiàn)為有效狀態(tài)時，存儲單元電源電壓控制電路輸出預(yù)定電源電壓，當(dāng)尋址信號表現(xiàn)為無效狀態(tài)時，它輸出第二晶體管的閾值電壓。
在優(yōu)選實(shí)施例中，在字線變?yōu)橛行е?，存儲單元電源電壓控制電路向存儲單元提供預(yù)定電源電壓。
在優(yōu)選實(shí)施例中，存儲單元電源電壓控制電路向連接到多條字線的多個存儲單元提供相同的電源電壓。
在優(yōu)選實(shí)施例中，電源線在包括存儲單元的存儲單元陣列中的襯底電位提供區(qū)域中延伸；存儲單元電源電壓控制電路設(shè)置在與襯底電位提供區(qū)域相鄰并與字線驅(qū)動器電路區(qū)域相鄰的區(qū)域中。
在優(yōu)選實(shí)施例中，本發(fā)明的半導(dǎo)體存儲器件還包括存儲單元電源電壓補(bǔ)償電路，該補(bǔ)償電路用于防止提供給存儲單元的電源電壓變得低于使存儲單元可以保持?jǐn)?shù)據(jù)的最低可能電平。
在優(yōu)選實(shí)施例中，存儲單元電源電壓補(bǔ)償電路包括連接到給其施加預(yù)定電源電壓的電源端子和電源線的電荷輸送元件。
在優(yōu)選實(shí)施例中，第一晶體管用作存儲單元電源電壓補(bǔ)償電路。
在優(yōu)選實(shí)施例中，存儲單元電源電壓補(bǔ)償電路包括比較器電路，用于將經(jīng)過電源線提供給存儲單元的電源電壓與電源電壓的參考電壓進(jìn)行比較；和開關(guān)元件，用于根據(jù)從比較器電路輸出的信號將給其施加預(yù)定電源電壓的電源端子與電源線電連接和短路在一起，其中提供給存儲單元的電源電壓保持大于或等于參考電壓。
在優(yōu)選實(shí)施例中，當(dāng)外部尋址信號表現(xiàn)為有效狀態(tài)時，比較器電路和開關(guān)元件停止工作。
在優(yōu)選實(shí)施例中，本發(fā)明的半導(dǎo)體存儲器件還包括用于承載控制信號的位線預(yù)充電控制信號線，所述控制信號用于控制是否對位線預(yù)充電；連接到位線和位線預(yù)充電控制信號線的位線預(yù)充電電路，用于根據(jù)控制信號給位線預(yù)充電；和用于根據(jù)外部信號向位線預(yù)充電控制信號線輸出控制信號的位線預(yù)充電控制電路，其中當(dāng)字線從有效狀態(tài)轉(zhuǎn)變?yōu)闊o效狀態(tài)時，位線預(yù)充電控制電路將儲存在連接到該字線的存儲單元的電源線中的電荷輸送給位線預(yù)充電控制信號線。
在優(yōu)選實(shí)施例中，本發(fā)明的半導(dǎo)體存儲器件還包括冗余塊，其中冗余塊包括可用作存儲單元替代品的冗余存儲單元，以及開關(guān)元件，用于控制提供給冗余存儲單元的電源電壓為從存儲單元電源電壓控制電路提供的電源電壓或地電位；并且該開關(guān)元件輸出冗余塊中的地電位，該冗余塊包括不用作存儲單元替代品的冗余存儲單元。
在優(yōu)選實(shí)施例中，本發(fā)明的半導(dǎo)體存儲器件還包括可用作存儲單元替代品的冗余存儲單元；以及開關(guān)元件，用于控制提供給存儲單元的電源電壓為從存儲單元電源電壓控制電路提供的電源電壓或地電位；其中開關(guān)元件輸出被冗余存儲單元代替的存儲單元中的地電位。
本發(fā)明的這些和其它目的、特征、方案和優(yōu)點(diǎn)將從下面結(jié)合附圖對本發(fā)明進(jìn)行的詳細(xì)說明中更加顯而易見。
附圖簡述圖1示出根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體存儲器件的結(jié)構(gòu)；圖2示出設(shè)置在根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體存儲器件中的存儲單元的結(jié)構(gòu)；圖3示出設(shè)置在根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體存儲器件中的存儲單元電源電壓控制電路的結(jié)構(gòu)；圖4示出設(shè)置在根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體存儲器件中的字線驅(qū)動器電路的結(jié)構(gòu)；圖5示出根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體存儲器件的結(jié)構(gòu)；圖6示出根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體存儲器件的布圖；
圖7示出根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體存儲器件的結(jié)構(gòu)；圖8示出根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體存儲器件的結(jié)構(gòu)；圖9示出設(shè)置在根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體存儲器件中的存儲單元電源電壓補(bǔ)償電路和存儲單元保持參考電壓產(chǎn)生電路的結(jié)構(gòu)；圖10示出設(shè)置在根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體存儲器件中的存儲單元電源電壓補(bǔ)償電路和存儲單元保持參考電壓產(chǎn)生電路的另一結(jié)構(gòu)；圖11示出根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體存儲器件的結(jié)構(gòu)；圖12示出設(shè)置在根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體存儲器件中的存儲單元電源電壓控制電路的結(jié)構(gòu)；圖13示出設(shè)置在根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體存儲器件中的位線預(yù)充電電路的結(jié)構(gòu)；圖14示出設(shè)置在根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體存儲器件中的位線預(yù)充電控制電路的結(jié)構(gòu)；圖15是示出根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體存儲器件工作的時序圖；圖16示出根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體存儲器件的結(jié)構(gòu)；以及圖17示出常規(guī)半導(dǎo)體存儲器件的結(jié)構(gòu)。
優(yōu)選實(shí)施例第一實(shí)施例圖1示出根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體存儲器件的結(jié)構(gòu)。圖1所示的半導(dǎo)體存儲器件包括存儲單元100、字線驅(qū)動器電路101、存儲單元電源電壓控制電路102、字線WL1和WL2、位線BL1、BL2、/BL1和/BL2以及電源線VL1和VL2。每個存儲單元100連接到字線WL1(或WL2)、位線BL1和/BL1(或BL2和/BL2)以及電源線VL1(或VL2)。
現(xiàn)在參照圖2，將說明存儲單元100的結(jié)構(gòu)。圖2所示的存儲單元100包括P型MOS晶體管QP1和QP2以及N型MOS晶體管QN1至QN4。P型MOS晶體管QP1和QP2的源極電極都連接到電源線VL。P型MOS晶體管QP1和QP2的漏極電極分別連接到存儲單元的存儲節(jié)點(diǎn)N1和N2。P型MOS晶體管QP1和QP2的源極電極經(jīng)過電源線VL從存儲單元電源電壓控制電路102接收存儲單元電源電壓VDDM。
N型MOS晶體管QN3和QN4的源極電極接地。N型MOS晶體管QN3和QN4的漏極電極分別連接到存儲節(jié)點(diǎn)N1和N2。
N型MOS晶體管QN1和QN2的的源極電極分別連接到存儲節(jié)點(diǎn)N1和N2。N型MOS晶體管QN1和QN2的柵極電極都連接到字線WL。N型MOS晶體管QN1的漏極電極連接到位線BL，并且N型MOS晶體管QN2的漏極電極連接到位線/BL。N型MOS晶體管QN1和QN2的的柵極電極經(jīng)過字線WL從字線驅(qū)動器電路101接收尋址信號AD。
存儲節(jié)點(diǎn)N1連接到P型MOS晶體管QP2和N型MOS晶體管QN4的柵極電極，并且存儲節(jié)點(diǎn)N2連接到P型MOS晶體管QP1和N型MOS晶體管QN3的柵極電極。這樣，存儲單元100中的P型MOS晶體管QP1和QP2以及N型MOS晶體管QN3和QN4一起形成鎖存電路。
該鎖存電路儲存和保持?jǐn)?shù)據(jù)。當(dāng)字線處于H電平時，存儲單元100讀出或?qū)懭霐?shù)據(jù)。讀數(shù)據(jù)意味著將儲存在鎖存電路中的數(shù)據(jù)輸出到位線BL和/BL，而寫數(shù)據(jù)意味著在鎖存電路中接收和儲存經(jīng)過位線BL和/BL轉(zhuǎn)移來的互補(bǔ)數(shù)據(jù)。當(dāng)字線處于L電平時，存儲單元100不讀出或?qū)懭霐?shù)據(jù)，并保持儲存在鎖存電路中的數(shù)據(jù)。
現(xiàn)在參照圖3，說明存儲單元電源電壓控制電路102的結(jié)構(gòu)。圖3所示的存儲單元電源電壓控制電路102包括反相器INV1、P型MOS晶體管QP3和QP4以及N型MOS晶體管QN5。存儲單元電源電壓控制電路102是用于根據(jù)連接到存儲單元的字線的狀態(tài)(有效或無效)控制提供給存儲單元的電源電壓的電路。
P型MOS晶體管QP3的源極電極連接到電源端子VDD，其漏極電極連接到電源線VL和P型MOS晶體管QP4的源極電極，并且其柵極電極連接到反相器INV1的輸出端。P型MOS晶體管QP4按照二極管型柵極連接方式連接在P型MOS晶體管QP3和N型MOS晶體管QN5之間。具體地說，P型MOS晶體管QP4的柵極電極和漏極電極連接到N型MOS晶體管QN5的漏極電極，P型MOS晶體管QP4的源極電極連接到P型MOS晶體管QP3的漏極電極和電源線VL。N型MOS晶體管QN5的柵極電極連接到反相器INV1的輸出，其源極電極接地。
現(xiàn)在參照圖3，說明存儲單元電源電壓控制電路102的工作。當(dāng)H電平尋址信號AD輸入到反相器INV1時，P型MOS晶體管QP3的柵極電極和N型MOS晶體管QN5的柵極電極將處于L電平。結(jié)果，P型MOS晶體管QP3導(dǎo)通并且N型MOS晶體管QN5截止，由此從存儲單元電源電壓控制電路102輸出電源電壓VDD，作為存儲單元電源電壓VDDM。
當(dāng)L電平尋址信號AD輸入到反相器INV1時，P型MOS晶體管QP3的柵極電極和N型MOS晶體管QN5的柵極電極將處于H電平。結(jié)果，P型MOS晶體管QP3截止，并且N型MOS晶體管QN5導(dǎo)通。然后，電源線VL的電位將等于按照二極管型連接方式進(jìn)行連接的P型MOS晶體管QP4的閾值電壓(以下稱為“VTP”)的絕對值，并且PMOS晶體管QP4的閾值電壓VTP(＜VDD)的絕對值將從存儲單元電源電壓控制電路102作為存儲單元電源電壓VDDM輸出。
現(xiàn)在將說明圖1所示的本實(shí)施例的半導(dǎo)體存儲器件的工作。參照圖1，例如，如果H電平尋址信號AD1輸入到字線WL1，則字線WL1將是有效的，因此連接到字線WL1的存儲單元100將是有效的。然后，提供給連接到字線WL1的存儲單元的存儲單元電源電壓VDDM1是上述的電源電壓VDD。然后，如果L電平尋址信號AD2輸入到字線WL2，字線WL2將是無效的，因此連接到字線WL2的存儲單元100將是無效的。然后，提供給連接到字線WL2的存儲單元的存儲單元電源電壓VDDM2等于VTP。
在常規(guī)半導(dǎo)體存儲器件中，存儲單元電源電壓是電源電壓VDD，而與字線是有效還是無效無關(guān)。相反，在本實(shí)施例的半導(dǎo)體存儲器件中，用于連接到無效字線的存儲單元(例如，連接到字線WL2的存儲單元)的存儲單元電源電壓減小到VTP。在本實(shí)施例的半導(dǎo)體存儲器件中，提供給連接到無效字線的存儲單元的存儲單元電源電壓減少了，以便減少來自存儲單元的漏電流。
然而，如果過度地減小存儲單元電源電壓，則儲存在存儲單元中的數(shù)據(jù)將損失。因此，必須保持存儲單元電源電壓保持在使存儲單元能適當(dāng)?shù)乇３謨Υ嬖谄渲械臄?shù)據(jù)的電平上。利用本實(shí)施例的半導(dǎo)體存儲器件，通過將存儲單元電源電壓VDDM從電源電壓VDD減小到VTP，減小漏電流同時適當(dāng)?shù)乇３謨Υ嬖诖鎯卧械臄?shù)據(jù)是可能的，如將在下面參照圖2所述的那樣。
圖2所示的存儲單元100包括由P型MOS晶體管QP1和QP2以及N型MOS晶體管QN3和QN4形成的鎖存電路。鎖存電路儲存數(shù)據(jù)。該數(shù)據(jù)可以適當(dāng)?shù)乇４?，只要鎖存電路適當(dāng)?shù)毓ぷ鳌Ｖ灰狿型MOS晶體管QP1和QP2之一導(dǎo)通同時N型MOS晶體管QN3和QN4之一導(dǎo)通，鎖存電路就可以適當(dāng)?shù)毓ぷ鳌Ｒ虼?，提供給這些MOS晶體管的電壓可以減小到使鎖存電路可以適當(dāng)工作的最低可能電壓(以下稱為“存儲單元保持電壓”)。
在包含在存儲單元100中的兩個P型MOS晶體管QP1和QP2是相同尺寸并且包含在其中的兩個N型MOS晶體管QN3和QN4是相同尺寸的情況下，P型MOS晶體管QP1和QP2的閾值電壓VTP或者N型MOS晶體管QN3和QN4的閾值電壓(以下稱為“VTN”)中較高一個的絕對值是存儲單元保持電壓。只要將VTP和VTN的較高一個提供給存儲單元100作為存儲單元電源電壓VDDM，由這些晶體管形成的鎖存電路就可以適當(dāng)?shù)毓ぷ鳌＠帽緦?shí)施例的半導(dǎo)體存儲器件，假設(shè)VTP的絕對值大于VTN。因此，本實(shí)施例的半導(dǎo)體存儲器件利用等于VTP的存儲單元電源電壓VDDM可以適當(dāng)?shù)乇４鎯Υ嬖谄渲械臄?shù)據(jù)。
漏電流根據(jù)提供給存儲單元的存儲單元電源電壓增加/減小。因此，本實(shí)施例的半導(dǎo)體存儲器件可以通過將存儲單元電源電壓從其正常值(電源電壓VDD)減小到VTP來減小漏電流。
利用130nm工藝的半導(dǎo)體存儲器件所做的實(shí)驗(yàn)表明在N型MOS晶體管的閾值電壓為0.30V和P型MOS晶體管的閾值電壓VTP為0.32V的情況下，如果存儲單元電源電壓至少為大約0.30V，則可以適當(dāng)?shù)乇４鎯Υ嬖诖鎯卧械臄?shù)據(jù)。
如上所述，在本實(shí)施例的半導(dǎo)體存儲器件中，提供給連接到無效字線的存儲單元的存儲單元電源電壓減小到晶體管的閾值電壓VTP，由此減小了作為存儲單元的漏電流消耗的功率量。由此，可以減少半導(dǎo)體存儲器件的功耗。本實(shí)施例的半導(dǎo)體存儲器件在更低的電源電壓下具有所希望的工作特性，因?yàn)榫w管的閾值電壓沒有因?yàn)橐r底偏置效應(yīng)而增加，如在常規(guī)半導(dǎo)體存儲器件中那樣。
漏電流還影響半導(dǎo)體存儲器件的工作速度。特別是，流出存儲單元的漏電流和流進(jìn)存儲單元的漏電流影響從/向存儲單元進(jìn)行的讀/寫工作。因此，通過減少從存儲單元流到位線的漏電流和從位線流到存儲單元的漏電流，可以增加半導(dǎo)體存儲器件的工作速度。
例如，當(dāng)從圖2的存儲單元100讀取H電平數(shù)據(jù)時(其中H電平儲存在節(jié)點(diǎn)N1而L電平被儲存在節(jié)點(diǎn)N2)，來自連接到與存儲單元100相同的位線并且在其中儲存L電平數(shù)據(jù)(其中L電平儲存在節(jié)點(diǎn)N1，H電平儲存在節(jié)點(diǎn)N2)的另一存儲單元的漏電流可以影響從存儲單元100進(jìn)行的讀操作，從而使讀操作的速度下降。同樣，當(dāng)對存儲單元100寫H電平時，來自連接到與存儲單元100相同的位線并在其中儲存L電平數(shù)據(jù)的另一存儲單元的漏電流可以影響對存儲單元100進(jìn)行的寫操作，從而使寫操作速度下降。
在本實(shí)施例的半導(dǎo)體存儲器件中，提供給連接到無效字線的存儲單元的存儲單元電源電壓被減小到晶體管的閾值電壓VTP，由此減少了從無效存儲單元流出到位線的漏電流。因此，可以抑制漏電流對從/向存儲單元進(jìn)行的讀/寫操作的影響。由此，利用本實(shí)施例的半導(dǎo)體存儲器件，可以增加讀/寫速度。
為了使半導(dǎo)體存儲器件能以高速進(jìn)行讀/寫操作，在存儲單元100變?yōu)橛行е?，必須將存儲單元電源電壓VDDM從存儲器保持電壓VTP轉(zhuǎn)變?yōu)殡娫措妷篤DD。在本實(shí)施例的半導(dǎo)體存儲器件中，通過使用字線驅(qū)動器電路101而使外部尋址信號AD延遲，由此在存儲單元100變?yōu)橛行е?，將存儲單元電源電壓VDDM從存儲器保持電壓VTP轉(zhuǎn)變?yōu)殡娫措妷篤DD。現(xiàn)在參照圖4，將說明尋址信號AD如何延遲。
圖4示出字線驅(qū)動器電路101和存儲單元電源電壓控制電路102的結(jié)構(gòu)。字線驅(qū)動器電路101包括反相器INV2至INV5。如圖4所示，在存儲單元電源電壓控制電路102中，從輸入到輸出的門的數(shù)量為兩個，而在字線驅(qū)動器電路101中，從輸入到輸出的門的數(shù)量為四個。因此，如果尋址信號AD同時輸入到字線驅(qū)動器電路101和存儲單元電源電壓控制電路102，則從字線驅(qū)動器電路101輸出的信號相對于從存儲單元電源電壓控制電路102輸出的信號是延遲的，這是由于門的數(shù)量差異造成的。
如上所述，在本實(shí)施例的半導(dǎo)體存儲器件中，通過使用字線驅(qū)動器電路101使尋址信號AD延遲，從而保證了在存儲單元電源電壓轉(zhuǎn)變?yōu)殡娫措妷篤DD之后使存儲單元有效。由此，可以增加從/向存儲單元進(jìn)行的讀/寫操作的速度。
在近年來發(fā)展的半導(dǎo)體存儲器件中，包含在存儲單元陣列中的晶體管的閾值電壓的絕對值可以設(shè)置為比包含在該存儲單元陣列以外的外圍電路中的晶體管的閾值電壓高。這是為了減小晶體管漏電流，隨著工藝規(guī)則越精細(xì)，該漏電流增加，由此抑制了半導(dǎo)體存儲器件的功耗。特別是，在具有大容量存儲單元陣列的半導(dǎo)體存儲器件中，存儲單元陣列的功耗占整個半導(dǎo)體存儲器件的總功耗的大部分。因此，通過將包含在存儲單元陣列中的晶體管的閾值電壓的絕對值設(shè)置為比包含在外圍電路中的晶體管的閾值電壓高，可以減小半導(dǎo)體存儲器件的功耗。
在本實(shí)施例的半導(dǎo)體存儲器件中，通過存儲單元電源電壓控制電路控制存儲單元保持電壓等于包含在存儲單元中的晶體管的閾值電壓VTP的絕對值。在圖3所示的存儲單元電源電壓控制電路102中，由按照二極管型柵極連接方式連接的P型MOS晶體管QP4控制存儲單元保持電壓。因此，即使當(dāng)包含在存儲單元陣列中的晶體管具有不同于包含在該存儲單元陣列以外的外圍電路中的晶體管的特性時，如果P型MOS晶體管QP4的特性與存包含在儲單元陣列中的晶體管的特性相匹配，則存儲單元電源電壓控制電路可以總是將最佳存儲單元保持電壓提供給存儲單元陣列。
注意到，如果VTN大于VTP的絕對值，則存儲單元保持電壓將是VTN。在這種情況下，包含在存儲單元電源電壓控制電路102中的P型MOS晶體管QP4可以用具有VTN閾值電壓的N型MOS晶體管來代替。
第二實(shí)施例圖5示出根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體存儲器件的結(jié)構(gòu)。圖5所示的半導(dǎo)體存儲器件包括存儲單元陣列105A和存儲單元陣列105B。存儲單元陣列105A包括存儲單元100、字線驅(qū)動器電路101、存儲單元電源電壓控制電路102、OR電路OR1、字線WL1和WL2和電源線VLA。存儲單元陣列105B的元件與存儲單元陣列105A的元件相同，除了字線WL3和WL4和電源線VLB之外，因此存儲單元陣列105B的結(jié)構(gòu)在圖5中未詳細(xì)示出。存儲單元100、字線驅(qū)動器電路101和存儲單元電源電壓控制電路102就是上述第一實(shí)施例中的電路，因此下面不再進(jìn)一步說明。
包含在在圖5所示本實(shí)施例的半導(dǎo)體存儲器件中的存儲單元陣列105A和圖1所示第一實(shí)施例的半導(dǎo)體存儲器件之間有如下兩個差別。在存儲單元陣列105A中，在存儲單元電源電壓控制電路102之前提供接收尋址信號AD1和AD2作為其輸入的OR電路OR1。而且，在存儲單元陣列105A中，從存儲單元電源電壓控制電路102向連接到字線WL1和WL2的所有存儲單元100提供相同的存儲單元電源電壓VDDMA。包含在圖5所示本實(shí)施例的半導(dǎo)體存儲器件中的存儲單元陣列105B同樣不同于圖1所示第一實(shí)施例的半導(dǎo)體存儲器件。
下面說明具有這種結(jié)構(gòu)的本實(shí)施例的半導(dǎo)體存儲器件的工作。首先，包含在存儲單元陣列105A中的OR電路OR1輸出尋址信號AD1和AD2的邏輯和。根據(jù)從OR電路OR1輸出的信號控制存儲單元電源電壓VDDMA。例如，如果尋址信號AD1和AD2之一處于H電平，則OR電路OR1輸出H電平信號，由此從存儲單元電源電壓控制電路102輸出的存儲單元電源電壓VDDMA將等于電源電壓VDD。如果尋址信號AD1和AD2都處于L電平，則OR電路OR1輸出L電平信號，由此從存儲單元電源電壓控制電路102輸出的存儲單元電源電壓VDDMA將等于存儲器保持電壓VTP。
圖6示出在實(shí)際半導(dǎo)體存儲器件中具有這種結(jié)構(gòu)的存儲單元陣列105A(或105B)的典型布圖。半導(dǎo)體存儲器件的存儲單元陣列通常包括用于向包含在以規(guī)則間隔設(shè)置的存儲單元中的P型MOS晶體管和N型MOS晶體管提供襯底電位的區(qū)域(以下將其稱為“襯底電位提供區(qū)”)。在圖6中，為了每m行存儲單元100提供襯底電位提供區(qū)103。而且，存儲單元陣列通常包括其中不存在電路的空白區(qū)域104。空白區(qū)域104與襯底電位提供區(qū)103相鄰，并且置于由字線驅(qū)動器電路101占據(jù)的字線驅(qū)動器電路區(qū)之間。
圖5所示的OR電路OR1和存儲單元電源電壓控制電路102可以設(shè)置在空白區(qū)域104中，而圖5所示的電源線VLA(或VLB)可以設(shè)置在襯底電位提供區(qū)103中。因此，可以設(shè)置OR電路OR1和存儲單元電源電壓控制電路102，而不增加半導(dǎo)體存儲器件的總面積。
如上所述，本實(shí)施例的半導(dǎo)體存儲器件包括用于獲得從多個字線提供的尋址信號的邏輯和的OR電路，并利用一個存儲單元電源電壓控制電路來控制連接到不同字線的存儲單元。由此，可以實(shí)現(xiàn)與第一實(shí)施例的半導(dǎo)體存儲器件相似的效果，同時抑制了半導(dǎo)體存儲器件的面積增加。
第三實(shí)施例參照圖7，根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體存儲器件是通過給第一實(shí)施例的半導(dǎo)體存儲器件添加存儲單元電源電壓補(bǔ)償電路106來獲得的。因此，下面將說明存儲單元電源電壓補(bǔ)償電路106的結(jié)構(gòu)和工作。
存儲單元電源電壓補(bǔ)償電路106包括P型MOS晶體管QP5。P型MOS晶體管QP5的源極電極連接到電源端子VDD，其漏極電極連接到用于提供存儲單元電源電壓VDDM1(或VDDM2)的電源線VL1(或VL2)，并且其柵極電極接地。存儲單元電源電壓補(bǔ)償電路106向電源線VL1(或VL2)提供來自P型MOS晶體管QP5的電荷，而與字線WL1(或WL2)的狀態(tài)無關(guān)?，F(xiàn)在參照圖7，說明連接到電源線VL1的存儲單元電源電壓補(bǔ)償電路106的工作。
首先，假設(shè)輸入H電平尋址信號AD1以便激勵字線WL1的情況。然后，存儲單元電源電壓VDDM1等于電源電壓VDD，因此將電源電壓VDD提供給連接到字線WL1的存儲單元100。還將電源電壓VDD施加在P型MOS晶體管QP5的漏極電極上。因此，在P型MOS晶體管QP5的源極和漏極之間不存在電位差，由此沒有電流流過P型MOS晶體管QP5。在這種情況下，沒有電荷從存儲單元電源電壓補(bǔ)償電路106提供給電源線VL1。
接下來，假設(shè)尋址信號AD1轉(zhuǎn)變?yōu)長電平從而使字線WL1無效的情況。然后，存儲單元電源電壓VDDM1等于存儲單元保持電壓VTP，因此將存儲單元保持電壓VTP提供給連接到字線WL1的存儲單元100。而且，還將存儲單元保持電壓VTP施加在P型MOS晶體管QP5的漏極電極上。由于存儲單元保持電壓VTP低于電源電壓VDD，所以在P型MOS晶體管QP5的源極和漏極之間存在電位差，由此電流流過P型MOS晶體管QP5。這樣，存儲單元電源電壓補(bǔ)償電路106向電源線VL1提供電荷。
如在上面第一實(shí)施例中所述的那樣，存儲單元100具有漏電流。因此，在提供給存儲單元100的存儲單元電源電壓VDDM1中產(chǎn)生壓降。因此，提供存儲單元電源電壓補(bǔ)償電路106，從而使從存儲單元電源電壓補(bǔ)償電路106向電源線VL1提供的電荷量等于由于連接到電源線WL1的所有存儲單元100的漏電流而損失的電荷量。這樣，提供給連接到無效字線WL1的存儲單元100的存儲單元電源電壓VDDM1保持在存儲單元保持電壓VTP。
如上所述，在本實(shí)施例的半導(dǎo)體存儲器件中，由存儲單元電源電壓補(bǔ)償電路106補(bǔ)償了由于存儲單元100的漏電流而損失的電荷量。因此，可以向連接到無效字線的存儲單元100提供穩(wěn)定的存儲單元保持電壓。
本實(shí)施例中，當(dāng)P型MOS晶體管用作存儲單元電源電壓補(bǔ)償電路106的元件時，可使用N型MOS晶體管、電阻元件等來代替P型MOS晶體管，只要該元件能補(bǔ)償由于漏電流而損失的電荷量即可。
在本實(shí)施例中，當(dāng)由存儲單元電源電壓補(bǔ)償電路106補(bǔ)償因漏電流而損失的電荷量時，包含在存儲單元電源電壓控制電路102中的P型MOS晶體管QP3也具有向存儲單元100提供電荷的功能。因此，可以考慮P型MOS晶體管QP3的電荷提供能力來設(shè)計(jì)存儲單元電源電壓補(bǔ)償電路106。這樣，可以減小要由存儲單元電源電壓補(bǔ)償電路106補(bǔ)償?shù)碾姾闪?。特別是，如果P型MOS晶體管QP3具有用于補(bǔ)償因存儲單元的漏電流而損失的電荷量的足夠電荷提供能力，則存儲單元電源電壓補(bǔ)償電路106可以省略。如果可以省略存儲單元電源電壓補(bǔ)償電路106，則可以減小電路面積。
第四實(shí)施例參照圖8，通過向第一實(shí)施例的半導(dǎo)體存儲器件添加存儲單元電源電壓補(bǔ)償電路107和存儲單元保持參考電壓產(chǎn)生電路109獲得根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體存儲器件。因此，下面將說明存儲單元電源電壓補(bǔ)償電路107和存儲單元保持參考電壓產(chǎn)生電路109的結(jié)構(gòu)和操作。
參照圖8，存儲單元電源電壓補(bǔ)償電路107的一端連接到電源線VL1(或VL2)，而另一端連接到存儲單元保持參考電壓產(chǎn)生電路109的輸出端。
圖9示出存儲單元電源電壓補(bǔ)償電路107(以下稱為“存儲單元電源電壓補(bǔ)償電路107A”)和存儲單元保持參考電壓產(chǎn)生電路109的結(jié)構(gòu)。圖9所示的存儲單元電源電壓補(bǔ)償電路107A包括P型MOS晶體管QP6至QP8以及N型MOS晶體管QN5和QN6。
P型MOS晶體管QP6和QP7的源極電極都連接到電源端子VDD，其漏極電極分別連接到N型MOS晶體管QN5和QN6的漏極電極。P型MOS晶體管QP6和QP7的柵極電極都連接到P型MOS晶體管QP7的漏極電極。N型MOS晶體管QN5和QN6的源極電極都接地，其柵極電極分別連接到存儲單元保持參考電壓產(chǎn)生電路109的輸出和電源線VL。
P型MOS晶體管QP6和QP7以及N型MOS晶體管QN5和QN6一起形成差分放大器電路108A。差分放大器電路108A的輸出連接到P型MOS晶體管QP8的柵極電極。P型MOS晶體管QP8的源極電極連接到電源端子VDD，其漏極電極連接到電源線VL。
存儲單元保持參考電壓產(chǎn)生電路109連接到存儲單元電源電壓補(bǔ)償電路107A。存儲單元保持參考電壓產(chǎn)生電路109包括以二極管型柵極連接方式連接的P型MOS晶體管QP9和電阻元件R1。從存儲單元保持參考電壓產(chǎn)生電路109的輸出端(即，P型MOS晶體管QP9和電阻器R1之間的連接點(diǎn))輸出存儲器保持參考電壓VREF。由于P型MOS晶體管QP9具有與包含在存儲單元中的P型MOS晶體管相同的特性，因此從存儲單元保持參考電壓產(chǎn)生電路109輸出的存儲器保持參考電壓VREF等于存儲器保持電壓VTP。
現(xiàn)在參照圖9，將說明存儲單元電源電壓補(bǔ)償電路107A的操作。當(dāng)將存儲單元電源電壓VDDM提供給存儲單元電源電壓補(bǔ)償電路107A時，差分放大器電路108A將存儲單元電源電壓VDDM與存儲單元保持參考電壓VREF進(jìn)行比較，并將比較結(jié)果放大，從而將放大的比較結(jié)果輸出到P型MOS晶體管QP8的柵極電極。如果存儲單元電源電壓VDDM低于存儲單元保持參考電壓VREF，則差分放大器電路108A向P型MOS晶體管QP8的柵極電極輸出L電平信號。如果存儲單元電源電壓VDDM高于存儲單元保持參考電壓VREF，則差分放大器電路108A向P型MOS晶體管QP8的柵極電極輸出H電平信號。
如果將L電平信號從差分放大器電路108A輸入到P型MOS晶體管QP8的柵極電極，則P型MOS晶體管QP8導(dǎo)通，并且將電荷從電源端子VDD提供給電源線VL。因此，存儲單元電源電壓VDDM增加。如果將H電平信號從差分放大器電路108A輸入到P型MOS晶體管QP8的柵極電極，則P型MOS晶體管QP8截止，并且存儲單元電源電壓VDDM保持不受影響。
如果存儲單元電源電壓VDDM低于存儲單元保持參考電壓VREF，則差分放大器電路108A將存儲單元電源電壓VDDM增加到等于存儲單元保持參考電壓VREF。當(dāng)存儲單元電源電壓VDDM增加到等于存儲單元保持參考電壓VREF時，P型MOS晶體管QP8截止，并且存儲單元電源電壓VDDM停止增加。這樣，當(dāng)存儲單元電源電壓VDDM下降時，存儲單元電源電壓補(bǔ)償電路107A通過差分放大器電路108A和P型MOS晶體管QP8的功能而使存儲單元電源電壓VDDM增加。特別是，當(dāng)存儲單元電源電壓VDDM等于存儲單元保持電壓VTP時，存儲單元電源電壓補(bǔ)償電路107A將存儲單元電源電壓保持在存儲單元保持參考電壓VREF附近。
如在第三實(shí)施例中已經(jīng)所述的那樣，提供給連接到無效字線的存儲單元的存儲單元電源電壓VDDM在有些情況下可能由于漏電流而從存儲單元保持電壓VTP下降。然而，本實(shí)施例的半導(dǎo)體存儲器件包括存儲單元電源電壓補(bǔ)償電路107A，從而補(bǔ)償由于來自無效存儲單元的漏電流產(chǎn)生的存儲單元電源電壓VDDM的下降。這樣，可以向存儲單元提供穩(wěn)定的存儲單元電源電壓VDDM。
圖10示出存儲單元電源電壓補(bǔ)償電路107(以下稱為“存儲單元電源電壓補(bǔ)償電路107B”)的另一種結(jié)構(gòu)。圖10所示的存儲單元電源電壓補(bǔ)償電路107B是通過向存儲單元電源電壓補(bǔ)償電路107A添加由字線WL控制的P型MOS晶體管QP10而獲得的。P型MOS晶體管QP10的源極電極連接到電源端子VDD，其漏極電極連接到P型MOS晶體管QP6至QP8，并且其柵極電極連接到字線WL。除此之外，其結(jié)構(gòu)與存儲單元電源電壓補(bǔ)償電路107A的結(jié)構(gòu)相同。
下面說明具有這種結(jié)構(gòu)的存儲單元電源電壓補(bǔ)償電路107B的操作。如果將L電平信號從字線WL輸入到P型MOS晶體管QP10，則P型MOS晶體管QP10導(dǎo)通，并且存儲單元電源電壓補(bǔ)償電路107B進(jìn)行與存儲單元電源電壓補(bǔ)償電路107A相同的操作。
如果將H電平信號從字線WL輸入到P型MOS晶體管QP10，則P型MOS晶體管QP10截止，并且差分放大器電路108B和P型MOS晶體管QP8將不是有效的。這樣，只有在存儲單元無效時，存儲單元電源電壓補(bǔ)償電路107B才是有效的。
如上所述，圖10所示的包括存儲單元電源電壓補(bǔ)償電路107B的半導(dǎo)體存儲器件利用P型MOS晶體管QP10控制差分放大器電路108B的操作，以便只有在存儲單元無效時(這種情況下，必須使存儲單元電源電壓補(bǔ)償電路107B有效)才能使差分放大器電路108B有效。這樣，可以使存儲單元電源電壓補(bǔ)償電路107B消耗的功率最小。
第五實(shí)施例圖11示出根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體存儲器件的結(jié)構(gòu)。圖11所示的半導(dǎo)體存儲器件包括存儲單元100、字線驅(qū)動器電路101、存儲單元電源電壓控制電路202、位線預(yù)充電電路300、位線預(yù)充電控制電路301、字線WL1和WL2、位線BL1、BL2、/BL1和/BL2、電源線VL1和VL2、位線預(yù)充電控制信號線/IPCG、以及存儲單元電荷供應(yīng)線VS。存儲單元100和字線驅(qū)動器電路101與第一實(shí)施例的相同，因此下面不再進(jìn)一步說明。
位線預(yù)充電電路300連接到位線BL1和/BL1(或者BL2和/BL2)以及位線預(yù)充電控制信號線/IPCG。位線預(yù)充電控制電路301連接到位線預(yù)充電控制信號線/IPCG和存儲單元電荷供應(yīng)線VS。外部位線預(yù)充電信號/PCG輸入到位線預(yù)充電控制電路301。本實(shí)施例的半導(dǎo)體存儲器件，包括位線預(yù)充電電路300和位線預(yù)充電控制電路301，控制位線BL1、BL2、/BL1和/BL2處于H電平或處于高阻抗?fàn)顟B(tài)。
現(xiàn)在參照圖12，說明存儲單元電源電壓控制電路202的結(jié)構(gòu)。存儲單元電源電壓控制電路202和圖3所示的存儲單元電源電壓控制電路102之間的差別如下。包含在存儲單元電源電壓控制電路202中的N型MOS晶體管QN5的源極電極經(jīng)過存儲單元電荷供應(yīng)線VS連接到位線預(yù)充電控制電路301。除此之外，其結(jié)構(gòu)與存儲單元電源電壓控制電路102的結(jié)構(gòu)相同，因此下面不再進(jìn)一步說明。而且，與存儲單元電源電壓控制電路102相同，存儲單元電源電壓控制電路202根據(jù)連接到存儲單元的字線的狀態(tài)(有效或無效)控制提供給存儲單元的電源電壓。
現(xiàn)在參照圖13，將說明位線預(yù)充電電路300的結(jié)構(gòu)。位線預(yù)充電電路300包括P型MOS晶體管QP11至QP13和反相器INV6。反相器INV6的輸入端連接到位線預(yù)充電控制信號線/IPCG。反相器INV6的輸出端連接到P型MOS晶體管QP11至QP13的柵極電極。
P型MOS晶體管QP11和QP12的源極電極都連接到電源端子VDD。P型MOS晶體管QP11和QP12的漏極電極分別連接到位線BL和/BL。P型MOS晶體管QP13的源極電極和漏極電極分別連接到位線BL和/BL。
下面說明具有這種結(jié)構(gòu)的位線預(yù)充電電路300的操作。如果將H電平信號從位線預(yù)充電控制信號線/IPCG輸入到反相器INV6，則P型MOS晶體管QP11至QP13的柵極電極轉(zhuǎn)變?yōu)長電平。結(jié)果，P型MOS晶體管QP11至QP13導(dǎo)通，并且將位線BL和/BL預(yù)充電到H電平。
如果將L電平信號從位線預(yù)充電控制信號線/IPCG輸入到反相器INV6，則P型MOS晶體管QP11至QP13的柵極電極轉(zhuǎn)變?yōu)镠電平。結(jié)果，P型MOS晶體管QP11至QP13截止，并且使位線BL和/BL處于高阻抗?fàn)顟B(tài)。
通常情況下，如果所有字線都無效，則將設(shè)置在半導(dǎo)體存儲器件中的位線預(yù)充電電路控制為有效，以便將位線預(yù)充電到H電平。如果任何一個字線有效，則將位線預(yù)充電電路控制為無效，并且位線保持不受影響。因此，由位線預(yù)充電控制電路301控制的位線預(yù)充電電路300執(zhí)行相似的操作，如下所述。
現(xiàn)在參照圖14，將首先說明位線預(yù)充電控制電路301的結(jié)構(gòu)。位線預(yù)充電控制電路301包括N型MOS晶體管QN7至QN10、P型MOS晶體管QP14和QP15、反相器INV7至INV10以及NAND電路NAND1和NAND2。
N型MOS晶體管QN7的漏極電極連接到存儲單元電荷供應(yīng)線VS，并且其源極電極接地。N型MOS晶體管QN7的柵極電極連接到NAND電路NAND1的輸出端。下面將連接N型MOS晶體管QN7的柵極電極與NAND電路NAND1的輸出端的節(jié)點(diǎn)稱為“節(jié)點(diǎn)/VSEN”。N型MOS晶體管QN7根據(jù)從NAND電路NAND1輸出的信號而將存儲單元電荷供應(yīng)線VS連接到地或與地?cái)嚅_。
N型MOS晶體管QN8的漏極電極連接到存儲單元電荷供應(yīng)線VS，并且其源極電極連接到位線預(yù)充電控制信號線/IPCG。N型MOS晶體管QN8的柵極電極連接到反相器INV10的輸出端。下面將連接N型MOS晶體管QN8的柵極與反相器INV10的輸出端的節(jié)點(diǎn)稱為“節(jié)點(diǎn)VSEN”。N型MOS晶體管QN8根據(jù)從反相器INV10輸出的信號而將存儲單元電荷供應(yīng)線VS連接到位線預(yù)充電控制信號線/IPCG或使其與位線預(yù)充電控制信號線/IPCG斷開。
N型MOS晶體管QN9和QN10以及P型MOS晶體管QP14和QP15一起形成時鐘反相器。下面將說明時鐘反相器的結(jié)構(gòu)。
N型MOS晶體管QN9的源極電極連接到N型MOS晶體管QN10的漏極電極，并且其漏極電極連接到位線預(yù)充電控制信號線/IPCG。N型MOS晶體管QN9的柵極電極連接到NAND電路NAND2的輸出端。N型MOS晶體管QN10的源極電極接地，并且柵極電極經(jīng)過節(jié)點(diǎn)/VSEN連接到NAND電路NAND1的輸出端。
P型MOS晶體管QP14的源極電極連接到電源端子VDD，并且其漏極電極連接到P型MOS晶體管QP15的源極電極。P型MOS晶體管QP14的柵極電極經(jīng)過節(jié)點(diǎn)VSEN連接到反相器INV10的輸出端。P型MOS晶體管QP15的漏極電極連接到位線預(yù)充電控制信號線/IPCG上，并且其柵極電極連接到NAND電路NAND2的輸出端。
具有這種結(jié)構(gòu)的時鐘反相器根據(jù)從NAND電路NAND2輸出的信號、從NAND電路NAND1輸出的信號以及從反相器INV10輸出的信號而將位線預(yù)充電控制信號線/IPCG控制在H電平、L電平或處于高阻抗?fàn)顟B(tài)。
下面將說明反相器INV7至INV9和NAND電路NAND1和NAND2。反相器INV7至INV9串聯(lián)連接。位線預(yù)充電信號/PCG輸入到反相器INV7。NAND電路NAND1的一個輸入端連接到反相器INV9的輸出端。下面將連接反相器INV9與NAND電路NAND1的節(jié)點(diǎn)稱為“節(jié)點(diǎn)B”。反相器INV7至INV9將經(jīng)過節(jié)點(diǎn)B輸入到NAND電路NAND1的信號延遲。位線預(yù)充電信號/PCG輸入到NAND電路NAND1的另一輸入端。
位線預(yù)充電信號/PCG輸入到NAND電路NAND2的一個輸入端。NAND電路NAND2的另一輸入端連接到反相器INV8的輸出端。下面將連接NAND電路NAND2與反相器INV8的節(jié)點(diǎn)稱為“節(jié)點(diǎn)A”。
下面將說明具有這種結(jié)構(gòu)的位線預(yù)充電控制電路301的操作。如果將H電平位線預(yù)充電信號/PCG輸入到位線預(yù)充電控制電路301，則NAND電路NAND1經(jīng)過節(jié)點(diǎn)B接收H電平位線預(yù)充電信號/PCG和L電平信號。這樣，NAND電路NAND1將H電平信號輸出到N型MOS晶體管QN7的柵極電極和反相器INV10。結(jié)果，N型MOS晶體管QN7導(dǎo)通，由此圖12所示的N型MOS晶體管QN5的源極電極經(jīng)過存儲單元電荷供應(yīng)線VS接地。由于反相器INV10將L電平信號輸出到N型MOS晶體管QN8的柵極電極，因此N型MOS晶體管QN8截止。
NAND電路NAND2經(jīng)過節(jié)點(diǎn)A接收H電平位線預(yù)充電信號/PCG和H電平信號。這樣，NAND電路NAND2將L電平信號輸出到時鐘反相器。由于L電平信號從反相器INV10輸出到節(jié)點(diǎn)VSEN，因此P型MOS晶體管QP14導(dǎo)通。由于L電平信號從NAND電路NAND2輸出到P型MOS晶體管QP15，因此P型MOS晶體管QP15導(dǎo)通。這樣，將H電平信號從時鐘反相器提供給位線預(yù)充電控制信號線/IPCG。
如果將L電平位線預(yù)充電信號/PCG輸入到位線預(yù)充電控制電路301，則NAND電路NAND1和NAND2都輸出H電平信號。結(jié)果，N型MOS晶體管QN9和QN10都導(dǎo)通，并且位線預(yù)充電控制信號線/IPCG接地。而且在這種情況下，N型MOS晶體管QN7導(dǎo)通，由此N型MOS晶體管QN5的源極電極經(jīng)過存儲單元電荷供應(yīng)線VS接地。
如上所述，如果位線預(yù)充電信號/PCG處于H電平，則位線預(yù)充電控制電路301控制提供給位線預(yù)充電控制信號線/IPCG的信號處于H電平，并且如果位線預(yù)充電信號/PCG處于L電平，則位線預(yù)充電控制電路301控制提供給位線預(yù)充電控制信號線/PCG的信號處于L電平。
如上所述，如果將H電平信號提供給位線預(yù)充電控制信號線/IPCG，則位線預(yù)充電電路300對位線BL和/BL進(jìn)行預(yù)充電。如果將L電平信號提供給位線預(yù)充電控制信號線/IPCG，則位線預(yù)充電電路300不對位線BL和/BL做任何操作。因此，位線BL和/BL將處于高阻抗?fàn)顟B(tài)。
當(dāng)所有字線都無效時，則H電平位線預(yù)充電信號/PCG輸入到位線預(yù)充電控制電路301，由此本實(shí)施例的半導(dǎo)體存儲器件使連接到位線預(yù)充電控制信號線/IPCG的所有位線預(yù)充電電路300，由此對所有位線BL1、BL2、/BL1和/BL2進(jìn)行預(yù)充電。
當(dāng)任何一個字線都有效時，L電平位線預(yù)充電信號/PCG輸入到位線預(yù)充電控制電路301，由此本實(shí)施例的半導(dǎo)體存儲器件使連接到位線預(yù)充電控制信號線/IPCG的所有位線預(yù)充電電路300無效，由此使所有位線BL1、BL2、/BL1和/BL2處于高阻抗?fàn)顟B(tài)。
如上所述，本實(shí)施例的半導(dǎo)體存儲器件包括位線預(yù)充電控制電路301，由此位線預(yù)充電電路300按照與普通位線預(yù)充電電路相似的方式進(jìn)行操作。
輸入到位線預(yù)充電控制電路301的位線預(yù)充電信號/PCG是處于H電平還是處于L電平，圖12所示的N型MOS晶體管QN5的源極電極經(jīng)過存儲單元電荷供應(yīng)線VS接地，由此存儲單元電源電壓控制電路202按照與第一實(shí)施例的存儲單元電源電壓控制電路102相似的方式進(jìn)行操作。因此，與第一實(shí)施例的半導(dǎo)體存儲器件一樣，本實(shí)施例的半導(dǎo)體存儲器件提供諸如減少半導(dǎo)體存儲器件的功耗或增加其操作速度等效果。
除了上述效果之外，本實(shí)施例的半導(dǎo)體存儲器件還向位線預(yù)充電控制信號線/IPCG提供儲存在電源線VL1(或VL2)中的電荷，由此再利用該電荷，從而進(jìn)一步減少了半導(dǎo)體存儲器件的功耗。這種效果將在下面參照圖14進(jìn)行說明。
例如，參照圖11，考慮尋址信號AD1從H電平轉(zhuǎn)變?yōu)長電平以及字線WL1從有效狀態(tài)轉(zhuǎn)變?yōu)闊o效狀態(tài)的情況。當(dāng)字線WL1轉(zhuǎn)變?yōu)闊o效狀態(tài)時，連接到字線WL1的所有存儲單元100轉(zhuǎn)變?yōu)闊o效狀態(tài)。在這種情況下，在第一實(shí)施例的半導(dǎo)體存儲器件中，當(dāng)通過圖1所示的存儲單元電源電壓控制電路202的控制將存儲單元電源電壓VDDM1從電源電壓VDD轉(zhuǎn)變?yōu)閂TP時，儲存在電源線VL1中的電荷從N型MOS晶體管QN5的源極電極放電到地端子。
相反，在本實(shí)施例的半導(dǎo)體存儲器件中，當(dāng)字線WL1轉(zhuǎn)變?yōu)闊o效狀態(tài)和位線預(yù)充電信號/PCG從L電平轉(zhuǎn)變?yōu)镠電平時，在由設(shè)置在位線預(yù)充電控制電路301中的反相器INV7至INV9產(chǎn)生的延遲期間，NAND電路NAND1的兩個輸入端將處于H電平。因此，在這個時間階段，從NAND電路NAND1輸出L電平信號，由此N型MOS晶體管QN7截止，和N型MOS晶體管QN8導(dǎo)通。
當(dāng)N型MOS晶體管QN7截止和N型MOS晶體管QN8導(dǎo)通時，包含在存儲單元電源電壓控制電路202中的N型MOS晶體管QN5和位線預(yù)充電控制信號線/IPCG彼此電連接。結(jié)果，當(dāng)存儲單元電源電壓VDDM1從電源電壓VDD轉(zhuǎn)變?yōu)閂TP時，儲存在電源線VL1中的電荷經(jīng)過存儲單元電荷供應(yīng)線VS提供給位線預(yù)充電控制信號線/IPCG。
由于節(jié)點(diǎn)VSEN處于H電平并且節(jié)點(diǎn)/VSEN處于L電平，因此時鐘反相器的輸出處于高阻抗?fàn)顟B(tài)，并且時鐘反相器不會影響位線預(yù)充電控制信號線/IPCG。
圖15以時序圖方式示出如上所述的操作。圖15示出當(dāng)字線WL從H電平轉(zhuǎn)變?yōu)長電平并且位線預(yù)充電信號/PCG從L電平轉(zhuǎn)變?yōu)镠電平時，在輸入位線預(yù)充電信號/PCG之后直到提供給節(jié)點(diǎn)B的信號轉(zhuǎn)變?yōu)長電平的時間段t期間(即，由反相器INV7至INV9引起的延遲期間)，電荷從電源線VL1提供給位線預(yù)充電控制信號線/IPCG并且位線預(yù)充電控制信號線/IPCG的電位由于提供的電荷而逐漸增加。
如上所述，在本實(shí)施例的半導(dǎo)體存儲器件中，當(dāng)字線從有效狀態(tài)轉(zhuǎn)變?yōu)闊o效狀態(tài)時，儲存在電源線VL中的電荷提供給位線預(yù)充電控制信號線/IPCG，由此再利用該電荷。這進(jìn)一步減少了半導(dǎo)體存儲器件的功耗。
第六實(shí)施例圖16示出根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體存儲器件的結(jié)構(gòu)。圖16所示的半導(dǎo)體存儲器件包括存儲單元陣列110和存儲單元陣列111。存儲單元陣列110包括存儲單元100、字線驅(qū)動器電路101、存儲單元電源電壓控制電路102、字線WL1和WL2、電源線VL1和VL2、N型MOS晶體管QN11、AND電路AND1和反相器INV11。存儲單元陣列111與存儲單元陣列110相似，除了字線WLR和電源線VLR之外。存儲單元100、字線驅(qū)動器電路101和存儲單元電源電壓控制電路102就如在第一實(shí)施例中所述的那樣，并且下面將不再進(jìn)行進(jìn)一步說明。
通常情況下，半導(dǎo)體存儲器件除了規(guī)則存儲單元陣列之外還包括備用存儲單元陣列，以便提高生產(chǎn)量。在測試半導(dǎo)體存儲器件期間，如果在規(guī)則存儲單元陣列中存在有缺陷的存儲單元，則用備用存儲單元代替有缺陷的存儲單元，從而使半導(dǎo)體存儲器件作為整體是無缺陷的。這就是所謂的“冗余方案”。本實(shí)施例的半導(dǎo)體存儲器件包括作為用于規(guī)則存儲單元陣列110的冗余存儲單元陣列的存儲單元陣列111(以下將稱為“冗余塊”)。
下面將說明冗余塊的結(jié)構(gòu)。冗余塊接收外部尋址信號ADR和外部冗余尋址信號RADR。冗余尋址信號分支成兩個，一個輸入到AND電路AND1，另一個輸入到反相器INV11。冗余塊由尋址信號ADR和冗余尋址信號RADR控制?，F(xiàn)在參照圖16，將說明冗余塊的操作。
首先，說明不使用冗余元件的情況。在不使用冗余元件的情況下，輸入到冗余塊的尋址信號ADR和冗余尋址信號RADR都設(shè)置為L電平。由于輸入到AND電路AND1的信號都處于L電平，因此AND電路AND1輸出L電平信號。輸出的L電平信號輸入到字線WLR，由此使包含在冗余塊中的存儲單元100無效。因此，連接到字線WLR的存儲單元100將不影響位線BL1、BL2、/BL1和/BL2。
冗余尋址信號RADR的另一分支通過反相器INV11轉(zhuǎn)換為H電平，并且所轉(zhuǎn)換的信號輸入到N型MOS晶體管QN11的柵極電極。由于其柵極電極接收到H電平信號，所以N型MOS晶體管QN11導(dǎo)通。因此，電源線VLR接地，并且存儲單元電源電壓VDDMR將處于地電平。
在不使用冗余元件的情況下，輸入到規(guī)則存儲單元陣列的冗余尋址信號RAD1設(shè)置為H電平。因此，包含在規(guī)則存儲單元陣列中的AND電路AND1輸出與尋址信號AD1相同的信號。來自AND電路AND1的輸出信號輸入到字線驅(qū)動器電路101和存儲單元電源電壓控制電路102。
包含在規(guī)則存儲單元中的N型MOS晶體管QN11的柵極電極接收冗余尋址信號RAD1，該尋址信號RAD1已經(jīng)通過反相器INV11轉(zhuǎn)換成L電平。因此，N型MOS晶體管截止，并且從存儲單元電源電壓控制電路102輸出的存儲單元電源電壓VDDM1施加在電源線VL1上。
如上所述，在不使用冗余元件的情況下，冗余塊不影響規(guī)則存儲單元陣列110，并且規(guī)則存儲單元陣列進(jìn)行其正常操作。在本實(shí)施例的半導(dǎo)體存儲器件中，用于包含在冗余塊中的無效存儲單元100的存儲單元電源電壓VDDMR由N型MOS晶體管QN11控制在地電平，由此減少了來自存儲單元100的漏電流和抑制了半導(dǎo)體存儲器件的功耗。
下面說明使用冗余元件的情況。例如，這里假設(shè)連接到字線WL1的存儲單元100之一是有缺陷的，并且根據(jù)冗余方案，將連接到字線WL1的存儲單元100被連接到字線WLR的冗余塊中的存儲單元100所代替。換言之，假設(shè)存儲單元陣列112被存儲單元陣列111所代替的情況。
在這種情況下，將冗余尋址信號RAD1設(shè)置為L電平并且冗余尋址信號RAD2和RADR處于H電平。而且，選擇冗余尋址信號ADR，代替尋址信號AD1。尋址信號AD1設(shè)置為L電平。
輸入到存儲單元陣列112的冗余尋址信號RAD1和尋址信號AD1都處于L電平，由此連接到字線WL1的存儲單元100將是無效的。因此，連接到字線WL1的存儲單元100將不影響位線BL1、BL2、/BL1和/BL2。由于H電平信號從反相器INV11輸入到N型MOS晶體管QN11的柵極，因此電源線VL1接地，并且存儲單元電源電壓VDDM1將處于地電平。
由于冗余尋址信號RADR處于H電平，因此包含在冗余塊中的AND電路AND1輸出與尋址信號ADR相同的信號。從AND電路AND1輸出的信號輸入到字線WLR和存儲單元電源電壓控制電路102。N型MOS晶體管QN11的柵極電極接收已經(jīng)通過反相器INV11轉(zhuǎn)換成L電平的信號。因此，N型MOS晶體管截止，并且從存儲單元電源電壓控制電路102輸出的存儲單元電源電壓VDDMR施加在電源線VLR上。
如上所述，在使用冗余元件的情況下，冗余塊代替規(guī)則存儲單元陣列工作。在本實(shí)施例的半導(dǎo)體存儲器件中，有缺陷的存儲單元陣列的存儲單元是無效的，并且用于這些存儲單元的存儲單元電源電壓通過N型MOS晶體管QN11而處于地電平。因此，可以減少來自存儲單元的漏電流并抑制半導(dǎo)體存儲器件的功耗。
在本實(shí)施例的半導(dǎo)體存儲器件中使用的冗余方案可以很容易地用于第一到第五實(shí)施例的半導(dǎo)體存儲器件，并且在其它實(shí)施例中可以獲得與上述相同的效果。
為了清楚起見，示出本發(fā)明的半導(dǎo)體存儲器件只具有有限數(shù)量的以下這些器件存儲單元100、字線驅(qū)動器電路101、存儲單元電源電壓控制電路102或202、OR電路OR1、存儲單元電源電壓補(bǔ)償電路106或107、存儲單元保持參考電壓產(chǎn)生電路109、位線預(yù)充電電路300、位線預(yù)充電控制電路301、反相器INV11、AND電路AND1、N型MOS晶體管QN11等，如圖1、5、7、8、11和16所示。然而，這些部件中的每一個可以有更多數(shù)量。應(yīng)該理解的是，這種半導(dǎo)體存儲器件將產(chǎn)生與上述本發(fā)明的半導(dǎo)體存儲器件相同的效果。
盡管已經(jīng)詳細(xì)說明了本發(fā)明，但是前面的說明在各方面都是示意性的而非限制性的。應(yīng)該理解在不脫離本發(fā)明范圍的情況下可以設(shè)計(jì)出大量其它修改和改變形式。
權(quán)利要求
1.一種具有電源電壓控制功能的半導(dǎo)體存儲器件，包括多條字線；多條位線；多條電源線；連接到所述字線、所述位線和所述電源線的多個存儲單元；以及存儲單元電源電壓控制電路，用于經(jīng)過電源線將預(yù)定電源電壓提供給連接到有效的所述字線的所述存儲單元，并用于經(jīng)過電源線將電壓提供給連接到無效字線的存儲單元，該電壓比所述預(yù)定電源電壓低且大于或等于使所述存儲單元可以保持?jǐn)?shù)據(jù)的最低可能電平。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中所述存儲單元電源電壓控制電路包括第一到第三晶體管；所述第一晶體管連接到向其施加所述預(yù)定電源電壓的電源端子和所述第二晶體管；所述第二晶體管以二極管型柵極連接方式連接在所述第一晶體管和所述第三晶體管之間；所述第三晶體管連接到所述第二晶體管和地端子；以及根據(jù)外部尋址信號控制所述第一和第三晶體管。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器件，其中所述第二晶體管的閾值電壓的絕對值大于或等于包含在所述存儲單元中的所有晶體管當(dāng)中的最大閾值電壓。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲器件，其中當(dāng)所述尋址信號表現(xiàn)為有效狀態(tài)時，所述存儲單元電源電壓控制電路輸出所述預(yù)定電源電壓，而當(dāng)所述尋址信號表現(xiàn)為無效狀態(tài)時，它輸出所述第二晶體管的閾值電壓。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中在所述字線變?yōu)橛行е?，所述存儲單元電源電壓控制電路將所述預(yù)定電源電壓提供給所述存儲單元。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中所述存儲單元電源電壓控制電路將相同的電源電壓提供給連接到多條所述字線的多個所述存儲單元。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中所述電源線在包括所述存儲單元的存儲單元陣列中的襯底電位提供區(qū)域中延伸；所述存儲單元電源電壓控制電路設(shè)置在與所述襯底電位提供區(qū)域相鄰并與字線驅(qū)動器電路區(qū)域相鄰的區(qū)域中。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，還包括存儲單元電源電壓補(bǔ)償電路，該補(bǔ)償電路用于防止提供給所述存儲單元的所述電源電壓變得低于使所述存儲單元可以保持?jǐn)?shù)據(jù)的所述最低可能電平。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲器件，其中所述存儲單元電源電壓補(bǔ)償電路包括連接到向其施加所述預(yù)定電源電壓的電源端子和所述電源線的電荷供應(yīng)元件。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲器件，其中所述存儲單元電源電壓控制電路包括第一到第三晶體管；所述第一晶體管連接到向其施加所述預(yù)定電源電壓的電源端子和所述第二晶體管；所述第二晶體管以二極管型柵極連接方式連接在所述第一晶體管和所述第三晶體管之間；所述第三晶體管連接到所述第二晶體管和地端子；根據(jù)外部尋址信號控制所述第一和第三晶體管；以及所述第一晶體管用作所述存儲單元電源電壓補(bǔ)償電路。
11.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲器件，其中所述存儲單元電源電壓補(bǔ)償電路包括比較器電路，用于將經(jīng)過所述電源線提供給所述存儲單元的電源電壓與所述電源電壓的參考電壓進(jìn)行比較；以及開關(guān)元件，用于根據(jù)從所述比較器電路輸出的信號使向其施加所述預(yù)定電源電壓的電源端子與所述電源線電連接和短路在一起，其中提供給所述存儲單元的所述電源電壓保持大于或等于所述參考電壓。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲器件，其中當(dāng)外部尋址信號表現(xiàn)為有效狀態(tài)時，所述比較器電路和所述開關(guān)元件停止工作。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，還包括用于承載控制信號的位線預(yù)充電控制信號線，所述控制信號用于控制是否對所述位線進(jìn)行預(yù)充電；連接到所述位線和所述位線預(yù)充電控制信號線的位線預(yù)充電電路，用于根據(jù)所述控制信號對所述位線進(jìn)行預(yù)充電；以及位線預(yù)充電控制電路，用于根據(jù)外部信號將所述控制信號輸出到所述位線預(yù)充電控制信號線，其中當(dāng)所述字線從有效狀態(tài)轉(zhuǎn)變?yōu)闊o效狀態(tài)時，所述位線預(yù)充電控制電路將儲存在連接到該字線的所述存儲單元的所述電源線中的電荷提供給所述位線預(yù)充電控制信號線。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，還包括冗余塊，其中冗余塊包括可用作所述存儲單元替代品的冗余存儲單元，以及開關(guān)元件，用于控制提供給所述冗余存儲單元的電源電壓為從所述存儲單元電源電壓控制電路提供的電源電壓或地電位；并且所述開關(guān)元件輸出包括不用作所述存儲單元替代品的冗余存儲單元的冗余塊中的地電位。
15.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，還包括可用作所述存儲單元替代品的冗余存儲單元；以及開關(guān)元件，用于控制提供給所述存儲單元的電源電壓為從所述存儲單元電源電壓控制電路提供的電源電壓或地電位，其中所述開關(guān)元件輸出被所述冗余存儲單元所代替的存儲單元中的地電位。
全文摘要
當(dāng)存儲單元無效時，存儲單元電源電壓控制電路使提供給存儲單元的電源電壓減小到存儲單元保持電壓，由此減小了在存儲單元中流動的漏電流。通過減小漏電流，可以減小半導(dǎo)體存儲器件的功耗和增加其工作速度。而且，存儲單元中的晶體管的閾值電壓保持很低，由此提高了半導(dǎo)體存儲器件在低電源電壓下的工作特性。
文檔編號H01L27/105GK1747062SQ20051008828
公開日2006年3月15日 申請日期2005年8月3日 優(yōu)先權(quán)日2004年8月4日
發(fā)明者山上由展 申請人:松下電器產(chǎn)業(yè)株式會社