專利名稱：具有將可控硅用作保護元件的靜電保護電路的半導體裝置的制作方法
參照的關(guān)聯(lián)申請本專利申請根據(jù)來自2004年3月25日登記的日本專利申請NO.2004-089619的優(yōu)先權(quán)，參考本文中合為一體的全部內(nèi)容提出。(CROSS-REFERENCE TORELATED APPLICATIONSThis application is based upon and claims thebenefit of priority from the prior Japanese Patent Application NO.2004-089619filed March 25，2004，the entire contents of which are incorporated hereinby reference.)發(fā)明領(lǐng)域本發(fā)明涉及具有防止浪涌等所產(chǎn)生的過大電流流入用的靜電保護電路的半導體裝置，更詳細地說，是涉及具有將可控硅(SCR)用作保護元件的靜電保護電路的半導體裝置。
背景技術(shù)：
在IC和LSI的半導體裝置中，為保護內(nèi)部電路不致受到浪涌等產(chǎn)生的過大電流的破壞，設(shè)置了靜電保護電路(也稱為“ESD保護電路”)。
對于靜電保護電路，已經(jīng)有各種構(gòu)造提出，用二極管和MOS晶體管等保護內(nèi)部電路的方法被廣泛采用。然而，隨著半導體的高集成化及低電壓化，已逐漸變得無法用二極管和MOS晶體管等對電路進行充分保護。因此，在例如日本國專利公開2003-318265及國際專利申請?zhí)乇?003-526200中，提出了將可控硅用于保護元件的靜電保護電路?？煽毓杩蛇M行高速的開關(guān)動作，通以大電流后不易受到破壞，因此采用可控硅的靜電保護電路性能好，具有保護能力強的優(yōu)異特性。
使用上述可控硅的靜電保護電路，由可控硅、多個二極管以及電阻等構(gòu)成。可控硅的陽極連接于施加電源電壓的端子(電源端子)，其陰極連接于施加接地電位的端子(接地端子)。上述多個二極管，其陰極和陽極分別被依次連接，并且連接在上述電源端子和可控硅的柵極之間。這些二極管作為可控硅的觸發(fā)電路工作。另外，在上述可控硅的柵極和接地端子之間，連接與上述多個二極管一起設(shè)定可控硅的觸發(fā)電壓用的電阻。
上述那樣的構(gòu)成中，若電源端子和接地端子之間的電壓因浪涌等原因產(chǎn)生大的波動，則使電流從電源端子通過多個二極管和電阻流向接地端子。因此，在可控硅的柵極上產(chǎn)生電壓，根據(jù)該電壓(觸發(fā)電壓)對可控硅的柵極供給觸發(fā)電流。其結(jié)果是，可控硅被觸發(fā)，使電源端子和接地端子間短路，從而避免浪涌，保護內(nèi)部電路。上述觸發(fā)電壓由多個二極管的正向電壓VF之和與電阻的電阻值決定。
可是，由于近年的半導體裝置進一步高集成化和低電壓化，構(gòu)成內(nèi)部電路的MOS晶體管被微細化，柵極氧化膜薄膜化而很容易受到破壞。為了保護這樣的微小化的MOS晶體管的安全，有必要在受到浪涌電壓時降低可控硅導通的觸發(fā)電壓，進一步降低柵極氧化膜的耐壓。
MOS晶體管的柵極氧化膜厚時，施加于電源端子和接地端子之間的電壓超過電源電壓的最大值，而且可控硅在低于柵極氧化膜的耐壓的電壓范圍導通。因此，可以有效地保護保護內(nèi)部電路不致受到過大電流的破壞。然而，MOS晶體管的柵極氧化膜薄時，電源電壓的最大值和柵極氧化膜的耐壓之間的差因柵極氧化膜的耐壓降低而變小。因此，可控硅導通的電壓可能超過柵極氧化膜的耐壓。即在靜電保護電路執(zhí)行保護動作之前，構(gòu)成內(nèi)部電路的MOS晶體管的柵極氧化膜受到破壞。
為了以使用可控硅的上述那樣的靜電保護電路實現(xiàn)低觸發(fā)電壓，必須減少作為觸發(fā)電路起作用的二極管的級數(shù)。然而，若減少二極管的級數(shù)，則在常規(guī)動作時從電源端子通過二極管及電阻流向接地端子的漏電流增加，從而導致消耗電流增加。

發(fā)明內(nèi)容
本發(fā)明的形態(tài)之一提供一種半導體裝置，具備陽極連接于第1端子，陰極連接于第2端子的可控硅；形成對所述第1端子施加浪涌電壓時觸發(fā)所述可控硅的結(jié)構(gòu)的觸發(fā)電路；設(shè)置在所述可控硅的柵極和所述第2端子之間，形成在常規(guī)動作時切斷從所述觸發(fā)電路流向所述第2端子的電流，在施加浪涌電壓時設(shè)定與觸發(fā)電路一起觸發(fā)所述可控硅用的觸發(fā)電壓的結(jié)構(gòu)的浪涌檢測/泄漏減少電路。
又，本發(fā)明的形態(tài)中之一提供一種半導體裝置，具備陽極連接于第1端子，陰極連接于第2端子的可控硅；形成對所述第1端子施加浪涌電壓時觸發(fā)所述可控硅的結(jié)構(gòu)的觸發(fā)電路；設(shè)置在所述可控硅的柵極和所述第2端子之間，形成在常規(guī)動作時電阻值變大，施加浪涌電壓時電阻值變小的結(jié)構(gòu)的可變電阻電路。
又，本發(fā)明的形態(tài)之一提供一種半導體裝置，具備陽極連接于第1端子，陰極連接于第2端子的可控硅；陽極連接于所述第1端子的第1二極管；陽極連接yu所述第1二極管的陰極，陰極連接于所述可控硅的柵極的第2二極管；所述可控硅的柵極上連接電流通路的一端，電流通路的另一端連接于第2端子上，柵極連接于所述可控硅的柵極的MOS晶體管。


圖1說明本發(fā)明的實施方式的半導體裝置，是示出靜電保護電路的概略構(gòu)成的電路圖。
圖2說明本發(fā)明的第1實施方式的半導體裝置，是示出靜電保護電路的具體構(gòu)成例的電路圖。
圖3是示出圖2所示的靜電保護電路中的常規(guī)動作時和施加浪涌電壓時的MOS晶體管的漏極與源極間的電壓和漏極與源極間的電流之間的相互關(guān)系的特性圖。
圖4是圖2所示的靜電保護電路的可控硅的電壓電流特性圖。
圖5是圖2所示的靜電保護電路的其他配置例。
圖6是示出圖2和圖5所示的靜電保護電路中的觸發(fā)電路的其他構(gòu)成例的電路圖。
圖7說明本發(fā)明的第2實施方式的半導體裝置，是示出靜電保護電路的具體構(gòu)成例的電路圖。
圖8是示出圖7所示的靜電保護電路中的觸發(fā)電路的其他構(gòu)成例的電路圖。
圖9說明本發(fā)明的第3實施方式的半導體裝置，是示出靜電保護電路的具體構(gòu)成例的電路圖。
圖10是示出圖9所示的靜電保護電路的其他配置例的電路圖。
圖11是示出圖9和圖10所示的靜電保護電路中的觸發(fā)電路的其他構(gòu)成例的電路圖。
圖12說明本發(fā)明的第4實施方式的半導體裝置，是示出靜電保護電路的具體構(gòu)成例的電路圖。
圖13是示出圖12所示的靜電保護電路的其他配置例的電路圖。
圖14是示出圖12和圖13所示的靜電保護電路中的觸發(fā)電路的其他構(gòu)成例的電路圖。
圖15說明本發(fā)明的第5實施方式的半導體裝置，是示出靜電保護電路的具體構(gòu)成例的電路圖。
圖16是示出圖15所示的靜電保護電路的其他配置例的電路圖。
圖17是示出圖15和圖16所示的靜電保護電路中的觸發(fā)電路的其他構(gòu)成例的電路圖。
圖18說明本發(fā)明的第6實施方式的半導體裝置，是示出靜電保護電路的具體構(gòu)成例的電路圖。
圖19是示出圖18所示的靜電保護電路的其他配置例的電路圖。
圖20是示出圖18和圖19所示的靜電保護電路中的觸發(fā)電路的其他構(gòu)成例的電路圖。
圖21是示出本發(fā)明的第1、第3～第6實施方式的半導體裝置中的靜電保護電路的第1變形例的電路圖。
圖22是示出圖21所示的靜電保護電路的其他構(gòu)成例的電路圖。
具體實施例方式
圖1說明本發(fā)明的實施方式的半導體裝置，是示出靜電保護電路的概略構(gòu)成的電路圖。該電路的構(gòu)成包括可控硅21、觸發(fā)電路22以及浪涌檢測/泄漏減少電路23等?？煽毓?1的陽極(構(gòu)成可控硅21的PNP型雙極晶體管21a的發(fā)射極)連接于第1端子24，陰極(構(gòu)成可控硅21的NPN型雙極晶體管21b的發(fā)射極)連接于第2端子25。將上述觸發(fā)電路22設(shè)置在上述可控硅21的陽極和柵極(PNP型雙極晶體管21a的集電極和NPN型雙極晶體管21b的基極之間的連接點)之間。該觸發(fā)電路22檢測施加于第1端子24的浪涌(ESD浪涌)電壓，生成觸發(fā)可控硅21用的觸發(fā)電流。另外，將上述浪涌檢測/泄漏減少電路23設(shè)置在上述可控硅21的柵極和第2端子25之間。該浪涌檢測/泄漏減少電路23檢測浪涌電壓，設(shè)定在施加浪涌電壓時與上述觸發(fā)電路22一起觸發(fā)上述可控硅21用的觸發(fā)電壓，切斷或減少常規(guī)動作時從上述觸發(fā)電路22流向第2端子25的漏電流。換而言之，使該電路23形成在常規(guī)動作時電阻值變大，在保護動作時電阻值變小的結(jié)構(gòu)。
采用這樣的結(jié)構(gòu)，以二極管形成觸發(fā)電路，即使是為了實現(xiàn)低觸發(fā)電壓而減少二極管的級數(shù)，也能夠利用上述浪涌檢測/泄漏減少電路23，在常規(guī)動作時切斷或減少從上述觸發(fā)電路22流往第2端子25的漏電流。
具體地說，在例如設(shè)計標準為0.13μm，電源電壓為1.5V，構(gòu)成內(nèi)部電路的MOS晶體管的柵極氧化膜的厚度為3nm的LS1中，可以將觸發(fā)電路需要3級二極管的減少到2級。
在已有的靜電保護電路中，假設(shè)以上述條件獲得3.5V左右的觸發(fā)電壓，可控硅的柵極和端子25之間設(shè)置的電阻的電阻值為1KΩ，則如果由2級二極管構(gòu)成觸發(fā)電路，就有10-5安培的漏電流通過(高溫時)。與此相反，在圖1所示的電路中，按相同條件形成的電路只有10-7安培的漏電流通過(高溫時)。
因此，可以降低常規(guī)動作時的漏電流，減少消耗電流，而不損害使用可控硅的靜電保護電路中的高性能且具有高保護能力的優(yōu)點。
下面利用第1～第6實施方式和第1～第4變形例更詳細地說明用于實現(xiàn)上述那樣的保護動作的具體的構(gòu)成的例子及其動作。
第1實施方式圖2說明本發(fā)明的第1實施方式的半導體裝置，是示出靜電保護電路的具體構(gòu)成例的電路圖。圖2所示的電路由n個二極管26-1～26-n形成觸發(fā)電路22，由N道型MOS晶體管27構(gòu)成浪涌檢測/泄漏減少電路23。另外，將該靜電保護電路設(shè)置在電源端子之間，對第1端子24施加電源電壓VDD，對第2端子25施加電源電壓(接地電壓)VSS，以該情況為例示出。
即可控硅21的陽極連接于電源端子24，陰極連接于電源端子25。作為觸發(fā)電路工作的二極管26-1～26-n，其陰極和陽極分別被依次連接，二極管26-1的陽極連接于端子24，二極管26-n的陰極連接于可控硅21的柵極。此外，MOS晶體管27的漏極和柵極連接于上述可控硅21的柵極，源極和后柵極(rear gate)連接于電源端子25。該MOS晶體管27替代已有的靜電保護電路中的連接在可控硅的柵極和接地端子之間的電阻(固定電阻)，作為常規(guī)動作時和施加ESD時電阻值有變化的可變電阻(或者可變電阻電路)進行工作。
上述那樣的構(gòu)成中，如圖3所示，常規(guī)動作時，MOS晶體管27的漏極-源極間的電壓Vds小，因此該MOS晶體管27處于截至狀態(tài)，漏極-源極之間的幾乎不通過電流Ids。因此，可以減少常規(guī)動作時的漏電流。與此相比，在施加浪涌電壓時，從電源端子24通過二極管26-1～26-n對可控硅21的柵極供給觸發(fā)電流。這時，MOS晶體管27的柵極電位上升(漏極-源極之間的電壓Vds也上升)，該MOS晶體管27的處于導通狀態(tài)，漏極-源極之間有大電流Ids通過。上述可控硅21的觸發(fā)電壓由二極管26-1～26-n的正向電壓VF之和與MOS晶體管27的導通電阻設(shè)定，一旦可控硅21被觸發(fā)，電源端子24、25之間就發(fā)生短路，電源端子24上施加的浪涌電壓被導入電源端子(接地電位)25，從而使內(nèi)部電路受到保護。
圖4是圖2所示的靜電保護電路中的可控硅的電壓電流特性圖。若替代已有的靜電保護電路中的電阻使用MOS晶體管27，則施加浪涌電壓時的觸發(fā)電流通路(path)的阻抗降低，因此可控硅21的保持(hold)電流Ih上升。作為保護元件的可控硅21在常規(guī)動作時不要動作，因此，通常設(shè)定為Ih＞ILU(閂鎖(latch up)規(guī)定電流)。這里，ILU為閂鎖(latch up)規(guī)定電流。閂鎖規(guī)定電流是指在將電源電壓提供給靜電保護電路的狀態(tài)下，使電流注入靜電保護電路時，至少在ILU以內(nèi)，在靜電保護電路內(nèi)部不產(chǎn)生閂鎖(latch up)現(xiàn)象(即電源線和接地線被靜電保護電路的寄生電容所短路的現(xiàn)象)。
圖2所示的電路構(gòu)成中，通過調(diào)整MOS晶體管27的導通電阻，可以調(diào)整觸發(fā)電流的電流量。因此，可以調(diào)諧靜電保護電路，從而能夠最恰當?shù)乇Ｗo使用該靜電保護電路的IC和LSI。根據(jù)圖4的虛線所示的特性，若使例如觸發(fā)電流增大，則可控硅21導通的電流It1與保持電流Ih一起上升，如實線所示(但是，可控硅21的導通電壓Vt1與保持電壓Vh都幾乎沒有變化)。因此，常規(guī)動作時的可控硅21的誤動作發(fā)生時、即因噪音等，電源和信號發(fā)生瞬間變化時，可以提高對閂鎖(latch up)等誤動作的安全系數(shù)。
因此，如果采用這樣的構(gòu)成，即使減少作為觸發(fā)電路起作用的二極管26-1～26-n的級數(shù)，降低觸發(fā)電壓，也可以在常規(guī)動作時使MOS晶體管27處于截至狀態(tài)，從而切斷觸發(fā)電流的路徑，而且，通過設(shè)定Ih＞ILU(閂鎖規(guī)定電流)，可以確保防止常規(guī)動作時的誤動作的安全系數(shù)。當然，在施加浪涌電壓時，MOS晶體管27處于導通狀態(tài)，與已有的靜電保護電路中的電阻(固定電阻)一樣工作，因此保護能力不會降低。
再者，在上述第1實施方式中，已經(jīng)舉例說明了第1、第2電源端子24、25為電源端子的情況，但即使如圖5所示，設(shè)置在I/O端子28和電源端子25之間也可以進行同樣的保護動作。
又，圖2和圖5中已經(jīng)舉例說明了由二極管26-1～26-n構(gòu)成觸發(fā)電路22的情況，但即使如圖6所示由共同連接漏極和柵極的(二極管連接的)多個N道型MOS晶體管35-1～35-n(二極管鏈)構(gòu)成，也可以得到同樣的作用效果。
當然也可以替代N道型MOS晶體管35-1～35-n，采用二極管連接的P道型MOS晶體管。
進而，根據(jù)IC和LSI的電源電壓、柵極氧化膜等條件，也可以由1個二極管和1個MOS晶體管構(gòu)成觸發(fā)電路22。
第2實施方式圖7說明本發(fā)明第2實施方式的半導體裝置，這是示出靜電保護電路的具體構(gòu)成例的電路圖。該圖7所示的靜電保護電路中，將圖2所示的電路中的可控硅21連接在I/O端子28和電源端子25之間，同時由P道型MOS晶體管29構(gòu)成浪涌檢測/泄漏減少電路23。即可控硅21的陽極連接于I/O端子28，其陰極連接于電源端子25。作為觸發(fā)電路工作的二極管26-1～26-n，其陰極和陽極分別被依次連接，二極管26-1的陽極連接于I/O端子28，二極管26-n的陰極連接可控硅21的柵極。又，MOS晶體管29的源極連接于上述可控硅21的柵極，漏極連接于電源端子25，柵極和后柵極(rear gate)連接電源端子24。
上述構(gòu)成中，常規(guī)動作時將電源電壓VDD施加在MOS晶體管29的柵極上，因此該MOS晶體管29處于截至狀態(tài)。與此對應(yīng)，若對I/O端子28上施加浪涌電壓，就從I/O端子28通過二極管26-1～26-n向可控硅21的柵極供給觸發(fā)電流。而且，若可控硅21的柵極因電源電壓VDD導致MOS晶體管29的閾值電壓部分增大，則該MOS晶體管29處于導通狀態(tài)。上述可控硅21的觸發(fā)電壓由二極管26-1～26-n的正向電壓VF之和與MOS晶體管29的導通電阻設(shè)定。若對可控硅21供給觸發(fā)電流進行觸發(fā)，則施加在I/O端子28上的浪涌電壓被導入電源端子(接地電位)25，從而保護內(nèi)部電路。
因此，如果采用該構(gòu)成，即使減少作為觸發(fā)電路工作的二極管26-1～26-n的級數(shù)以降低觸發(fā)電壓，常規(guī)動作時MOS晶體管29也處于截至狀態(tài)，從而能夠切斷漏電流的路徑。當然，在施加浪涌電壓時，MOS晶體管27處于導通狀態(tài)，與已有的靜電保護電路中的電阻一樣工作，因此保護能力不會降低。
再者，圖7中雖然已經(jīng)舉例說明了由二極管26-1～26-n構(gòu)成觸發(fā)電路22的情況，但即使如圖8所示由共同連接漏極和柵極的(二極管連接的)多個N道型MOS晶體管35-1～35-n構(gòu)成也可以得到同樣的作用效果。
當然也可以替代N道型MOS晶體管35-1～35-n，采用二極管連接的P道型MOS晶體管。
進而，根據(jù)IC和LSI的電源電壓、柵極氧化膜厚度等條件，也可以由1個二極管和1個MOS晶體管構(gòu)成觸發(fā)電路22。
第3實施方式圖9說明依照本發(fā)明的第3實施方式的半導體裝置，這是示出靜電保護電路的具體構(gòu)成例的電路圖。圖9所示的電路中，由N道型MOS晶體管27、電容器30以及電阻31構(gòu)成浪涌檢測/泄漏減少電路23。即可控硅21的陽極連接于電源端子24，其陰極連接于電源端子25。作為觸發(fā)電路工作的二極管26-1～26-n，其陰極和陽極分別被依次連接，二極管26-1的陽極連接于電源端子24，二極管26-n的陰極連接于可控硅21的柵極。又，MOS晶體管27的漏極連接于上述可控硅21的柵極，其源極和后柵極(rear gate)連接于電源端子25。上述電容器30的一個電極連接于電源端子24，另一個電極連接于上述MOS晶體管27的柵極。上述電阻31的一端連接于MOS晶體管27的柵極，另一端連接于電源端子25。
上述構(gòu)成中，常規(guī)動作時MOS晶體管27處于截至狀態(tài)，漏電流幾乎不通過。與此對應(yīng)，若施加浪涌電壓，則使觸發(fā)電流由電源端子24通過二極管26-1～26-n端子提供給可控硅21的柵極。接著，MOS晶體管27的柵極電位因電容器30產(chǎn)生的位移電流而上升，該MOS晶體管27處于導通狀態(tài)。因此觸發(fā)可控硅21，將施加在電源端子24上的浪涌電壓導入電源端子(接地電位)25，從而保護內(nèi)部電路。
因此，如果采用該構(gòu)成，即使減少作為觸發(fā)電路工作的二極管26-1～26-n的級數(shù)以降低觸發(fā)電壓，常規(guī)動作時MOS晶體管27也處于截至狀態(tài)，從而可以切斷漏電流的路徑。另外，在施加浪涌電壓時，MOS晶體管27處于導通狀態(tài)，與已有的靜電保護電路中的電阻一樣工作，因此保護能力不會降低。
再者，上述第3實施方式中，雖然已經(jīng)舉例說明將靜電保護電路設(shè)置在電源端子24、25之間的情況，但即使如圖10所示設(shè)置在I/O端子28和電源端子25之間也可以進行同樣的保護動作。
但是，在這種情況下，由電容器20和電阻31組成的時間常數(shù)電路連接于I/O端子28，在常規(guī)動作時數(shù)據(jù)的輸入輸出將延遲。在切斷漏電流的意義上有大的效果，因此根據(jù)所需要的保護特性，最好是分別使用上述第1、第2實施方式的電路。
圖9和圖10中雖然已經(jīng)舉例說明了由二極管26-1～26-n構(gòu)成觸發(fā)電路22的情況，但即使如圖11所示由共同連接漏極和柵極的(二極管連接的)多個N道型MOS晶體管35-1～35-n構(gòu)成也可以得到同樣的作用效果。
當然也可以替代N道型MOS晶體管35-1～35-n，采用二極管連接的P道型MOS晶體管。
進而，根據(jù)IC和LSI的電源電壓、柵極氧化膜等條件，也可以由1個二極管和1個MOS晶體管構(gòu)成觸發(fā)電路22。
第4實施方式圖12說明本發(fā)明的第4實施方式的半導體裝置，這是表示靜電保護電路的具體構(gòu)成例的電路圖。圖12所示的電路中，由P道型MOS晶體管29、電容器30以及電阻31構(gòu)成浪涌檢測/泄漏減少電路23。即可控硅21的陽極連接于電源端子24，其陰極連接于電源端子25。作為觸發(fā)電路工作的二極管26-1～26-n，其陰極和陽極分別被依次連接，二極管26-1的陽極連接于電源端子24，二極管26-n的陰極連接于可控硅21的柵極。又，MOS晶體管29的源極連接于上述可控硅21的柵極，其漏極連接于電源端子25。上述電阻31的一端連接于電源端子24，另一端連接于上述MOS晶體管29的柵極。上述電容器30的一個電極連接于上述MOS晶體管29的柵極，另一個電極連接電源端子25。上述構(gòu)成中，常規(guī)動作時MOS晶體管29處于截至狀態(tài)，漏電流幾乎不通過。與此對應(yīng)，若施加浪涌電壓，則使觸發(fā)電流由電源端子24通過二極管26-1～26-n端子供給可控硅21的柵極。接著，MOS晶體管29的源極電位上升，高于柵極電位，該MOS晶體管29處于導通狀態(tài)。因此，可控硅21被觸發(fā)，將施加在電源端子24上的浪涌電壓導入電源端子(接地電位)25，從而保護內(nèi)部電路。
因此，如果采用該構(gòu)成，即使減少作為觸發(fā)電路工作的二極管26-1～26-n的級數(shù)以降低觸發(fā)電壓，常規(guī)動作時MOS晶體管29也處于截至狀態(tài)，可切斷漏電流的路徑。另外，在施加浪涌電壓時，MOS晶體管29處于導通狀態(tài)，與已有的靜電保護電路中的電阻一樣工作，因此保護能力不會降低。
再者，上述第4實施方式中雖然已經(jīng)舉例說明將靜電保護電路設(shè)置在電源端子24、25之間的情況，但即使如圖13所示設(shè)置在I/O端子28和電源端子25之間也可以進行同樣的保護動作。這時，和第3實施方式相同，由電容器30和電阻31組成的時間常數(shù)電路連接于I/O端子28，在常規(guī)動作時數(shù)據(jù)的輸入輸出將延遲，因此最好是根據(jù)所需要的保護特性，分別使用電路。
圖12和圖13中雖然已經(jīng)舉例說明了由二極管26-1～26-n構(gòu)成觸發(fā)電路22的情況，但即使如圖14所示，由共同連接漏極和柵極的(二極管連接的)多個N道型MOS晶體管35-1～35-n構(gòu)成也可以得到同樣的作用效果。
當然也可以替代N道型MOS晶體管35-1～35-n，采用二極管連接的P道型MOS晶體管。
進而，也可以根據(jù)IC和LSI的電源電壓、柵極氧化膜等條件，由1個二極管和1個MOS晶體管構(gòu)成觸發(fā)電路22。
第5實施方式圖15說明本發(fā)明的第5實施方式的半導體裝置，這是示出靜電保護電路的具體構(gòu)成例的電路圖。圖15所示的電路中，由PNP型雙極晶體管32、電容器30以及電阻31構(gòu)成浪涌檢測/泄漏減少電路23。即可控硅21的陽極連接電源端子24，其陰極連接電源端子25。作為觸發(fā)電路工作的二極管26-1～26-n，其陰極和陽極分別被依次連接，二極管26-1的陽極連接電源端子24，二極管26-n的陰極連接可控硅21的柵極。又，雙極晶體管32的發(fā)射極連接上述可控硅21的柵極，其集電極連接電源端子25。上述電阻31的一端連接電源端子24，另一端連接雙極晶體管32的基極。上述電容器30的一個電極連接上述雙極晶體管32的基極，另一個電極連接電源端子25。
上述構(gòu)成中，常規(guī)動作時雙極晶體管32處于截至狀態(tài)，漏電流幾乎不通過。與此相對，若施加浪涌電壓，則使觸發(fā)電流由電源端子24通過二極管26-1～26-n提供給可控硅21的柵極。接著，若雙極晶體管32的發(fā)射極電位比基極電位高VBE高，則該雙極晶體管32處于導通狀態(tài)。因此，可控硅21被觸發(fā)，將施加在電源端子24上的浪涌電壓導入電源端子(接地電位)25，從而保護內(nèi)部電路。
因此，如果采用該構(gòu)成，即使減少作為觸發(fā)電路工作的二極管26-1～26-n的級數(shù)，降低觸發(fā)電壓，常規(guī)動作時雙極晶體管32也處于截至狀態(tài)，從而能夠切斷漏電流的路徑。另外，在施加浪涌電壓時，雙極晶體管32處于導通狀態(tài)，與已有的靜電保護電路中的電阻一樣工作，因此保護能力不會降低。
再者，上述第5實施方式中，雖然已經(jīng)舉例說明將靜電保護電路設(shè)置在電源端子24、25之間的情況，但即使如圖16所示，設(shè)置在I/O端子28和電源端子25之間也可以進行同樣的保護動作。這時，和第3、4實施方式相同，由電容器30和電阻31組成的時間常數(shù)電路連接于I/O端子，在常規(guī)動作時數(shù)據(jù)的輸入輸出將延遲，因此最好是根據(jù)所需要的保護特性分別使用電路。
圖15和圖16中雖然已經(jīng)舉例說明了由二極管26-1～26-n構(gòu)成觸發(fā)電路22的情況，但即使如圖17所示，由共同連接漏極和柵極的(二極管連接的)多個N道型MOS晶體管35-1～35-n構(gòu)成也可以得到同樣的作用效果。
當然也可以替代N道型MOS晶體管35-1～35-n，采用二極管連接的P道型MOS晶體管。
進而，也可以根據(jù)IC和LSI的電源電壓、柵極氧化膜等條件，由1個二極管和1個MOS晶體管構(gòu)成觸發(fā)電路22。
第6實施方式圖18說明本發(fā)明的第6實施方式的半導體裝置，是示出靜電保護電路的具體構(gòu)成例的電路圖。圖18所示的電路中，由NPN型雙極晶體管33、電容器30以及電阻31構(gòu)成浪涌檢測/泄漏減少電路23。即可控硅21的陽極連接電源端子24，其陰極連接電源端子25。作為觸發(fā)電路工作的二極管26-1～26-n，其陰極和陽極分別被依次連接，二極管26-1的陽極連接電源端子24，二極管26-n的陰極連接可控硅21的柵極。又，雙極晶體管32的集電極連接上述可控硅21的柵極，其發(fā)射極連接電源端子25。上述電容器30的一個電極連接上述電源端子24，另一個電極連接雙極晶體管33的基極。上述電阻31的一端連接上述雙極晶體管33的基極，另一端極連接電源端子25。
上述構(gòu)成中，常規(guī)動作時雙極晶體管33處于截至狀態(tài)，漏電流幾乎不通過。與此相對，若施加浪涌電壓，則使觸發(fā)電流由電源端子24通過二極管26-1～26-n供給可控硅21的柵極。接著，利用電容器30所產(chǎn)生的位移電流將基極電流提供給雙極晶體管33，從而使雙極晶體管32處于導通狀態(tài)。因此，可控硅21被觸發(fā)，將施加在電源端子24上的浪涌電壓導入電源端子(接地電位)25，從而保護內(nèi)部電路。
因此，如果采用該構(gòu)成，即使減少作為觸發(fā)電路工作的二極管26-1～26-n的級數(shù)，降低觸發(fā)電壓，常規(guī)動作時雙極晶體管33也處于截至狀態(tài)，從而可以切斷漏電流的路徑。另外，在施加浪涌電壓時，雙極晶體管33處于導通狀態(tài)，與已有的靜電保護電路中的電阻一樣工作，因此保護能力不會降低。
再者，上述第6實施方式中，雖然已經(jīng)舉例說明將靜電保護電路設(shè)置在電源端子24、25之間的情況，但即使如圖19所示，設(shè)置在I/O端子28和電源端子25之間，也可以進行同樣的保護動作。這時，和第3～第5實施方式相同，由電容器30和電阻31組成的時間常數(shù)電路連接于I/O端子28，在常規(guī)動作時數(shù)據(jù)的輸入輸出將延遲，因此最好是根據(jù)所需要的保護特性分別使用電路。
圖18和圖19中雖然已經(jīng)舉例說明了由二極管26-1～26-n構(gòu)成觸發(fā)電路22的情況，但即使如圖20所示，由共同連接漏極和柵極的(二極管連接的)多個N道型MOS晶體管35-1～35-n構(gòu)成也可以得到同樣的作用效果。
當然也可以替代N道型MOS晶體管35-1～35-n，采用二極管連接的P道型MOS晶體管。
進而，也可以根據(jù)IC和LSI的電源電壓、柵極氧化膜等條件，由1個二極管和1個MOS晶體管構(gòu)成觸發(fā)電路22。
第1變形例上述第1、第3～第6實施方式中已經(jīng)舉例說明了將可控硅21的陽極連接到電源端子24的情況，但即使如圖21所示，將二極管34設(shè)置在可控硅21的陽極和電源端子24之間也可以。通過設(shè)置二極管34，可以根據(jù)使用的電源系統(tǒng)調(diào)整可控硅21的快速返回(snapping-back)特性。
又，也可以與將可控硅21的陽極連接到I/O端子28的構(gòu)成情況一樣，將二極管34設(shè)置在可控硅21的陽極和I/O端子28之間，像例如第2實施方式和第1、第3～第6實施方式中的變形那樣。
還 ，在圖21中雖然設(shè)置1個二極管34，但是也可以根據(jù)快速返回特性的調(diào)整量設(shè)置多級二極管。
又如圖22所示，即使設(shè)置共同連接漏極和柵極的(二極管連接的)N道型MOS晶體管36也可以得到同樣的作用效果。當然也可以替代N道型MOS晶體管36，采用二極管連接的P道型MOS晶體管。
進而，也可以根據(jù)快速返回的調(diào)整量設(shè)置多級上述N道型MOS晶體管或者P道型MOS晶體管。
第2變形例上述第1～第6實施方式中，將觸發(fā)電路中的二極管26-1的陽極連接到電源端子24(可控硅21的陽極)，但如果能夠在施加浪涌電壓時生成觸發(fā)電流并且提供給可控硅21的柵極，也可以將其連接到其他端子或電路。
第3變形例上述第1～第6實施方式中已經(jīng)說明了由二極管26-1～26-n或者二極管連接的MOS晶體管35-1～35-n構(gòu)成的觸發(fā)電路的情況，但如果是僅在施加浪涌電壓時生成觸發(fā)電壓的電路、或者是施加浪涌電壓時能夠提供可控硅21導通所需要的充足的電流的電路，也可以適用于其他構(gòu)成的觸發(fā)電路。
第4變形例上述第3～第6實施方式中已經(jīng)說明了由電容器30和電阻31構(gòu)成浪涌檢測/泄漏減少電路23中的對浪涌進行檢測的電路部的情況，但如果能夠在浪涌進入時使開關(guān)元件(MOS晶體管27、29和雙極晶體管32、33)導通，在常規(guī)動作時使其斷開，則也可以用其他構(gòu)成的電路。作為該浪涌檢測/泄漏減少電路23，也可以使用常規(guī)動作時電阻值足夠高而在被施加浪涌電壓時電阻值低的可變電阻或者可變電阻電路。
如上所述，根據(jù)本發(fā)明的實施方式之一，能夠得到具備可以降低常規(guī)動作時的漏電流的靜電保護電路的半導體裝置。
本發(fā)明附加的優(yōu)點和更正對于本行業(yè)人員來說已非常清楚，因此，本發(fā)明其廣泛的實施方式不受此文中展現(xiàn)的具體實施例和代表例的限制。因此，可以進行不同的變更而無需脫離本發(fā)明的精神或一般發(fā)明范圍的構(gòu)想諸如附屬的權(quán)利要求及其他同等要求的定義。
權(quán)利要求
1.一種半導體裝置，其特征在于，包含陽極連接于第1端子，陰極連接于第2端子的可控硅；形成在對所述第1端子施加浪涌電壓時觸發(fā)所述可控硅的結(jié)構(gòu)的觸發(fā)電路；以及設(shè)置在所述可控硅的柵極和所述第2端子之間，形成在常規(guī)動作時切斷從所述觸發(fā)電路流向所述第2端子的電流，在施加浪涌電壓時設(shè)定與所述觸發(fā)電路一起觸發(fā)所述可控硅用的觸發(fā)電壓的結(jié)構(gòu)的浪涌檢測/泄漏減少電路。
2.如權(quán)利要求1所述的半導體裝置，其特征在于，所述觸發(fā)電路包含串聯(lián)連接于所述第1端子和所述可控硅的柵極之間的多個二極管。
3.如權(quán)利要求1所述的半導體裝置，其特征在于，所述觸發(fā)電路具有連接柵極和漏極的多個MOS晶體管，所述多個MOS晶體管的電流通路串聯(lián)連接于所述第1端子和所述可控硅的柵極之間。
4.如權(quán)利要求1所述的半導體裝置，其特征在于，所述浪涌檢測/泄漏減少電路包含電流通路的一端連接于所述可控硅的柵極，其另一端連接于所述第2端子，柵極連接于所述可控硅的柵極的第1導電型MOS晶體管。
5.如權(quán)利要求1所述的半導體裝置，其特征在于，所述浪涌檢測/泄漏減少電路包含電流通路的一端連接于所述可控硅的柵極，其另一端連接于所述第2端子，柵極連接于第3端子的第2導電型MOS晶體管。
6.如權(quán)利要求1所述的半導體裝置，其特征在于，所述浪涌檢測/泄漏減少電路包含發(fā)射極連接于所述可控硅的柵極，集電極連接于所述第2端子的第1極性的雙極晶體管；連接在所述雙極晶體管的基極和所述第1端子之間的電阻；以及連接在所述雙極晶體管的基極和所述第2端子之間的電容器。
7.如權(quán)利要求1所述的半導體裝置，其特征在于，所述浪涌檢測/泄漏減少電路包含集電極連接于所述可控硅的柵極，發(fā)射極連接于所述第2端子的第2極性的雙極晶體管、連接在所述雙極晶體管的基極和所述第1端子之間的電容器、以及連接在所述雙極晶體管的基極和所述第2端子之間的電阻。
8.如權(quán)利要求1所述的半導體裝置，其特征在于，所述浪涌檢測/泄漏減少電路包含連接在所述可控硅的柵極和所述第2端子之間的開關(guān)元件、以及根據(jù)所述第1端子和所述第2端子之間的電壓對所述開關(guān)元件實施導通/截止控制的時間常數(shù)電路。
9.如權(quán)利要求8所述的半導體裝置，其特征在于，所述開關(guān)元件是晶體管，所述時間常數(shù)電路具備串聯(lián)連接于所述第1端子和所述第2端子之間的電容器和電阻，以所述電容器和所述電阻的連接點的電位控制所述晶體管的導通/截止。
10.一種半導體裝置，其特征在于，包含陽極連接于第1端子，陰極連接于第2端子的可控硅；形成在對所述第1端子施加浪涌電壓時觸發(fā)所述可控硅的結(jié)構(gòu)的觸發(fā)電路；以及設(shè)置在所述可控硅的柵極和所述第2端子之間，形成在常規(guī)動作時電阻值變大，施加浪涌電壓時電阻值變小的結(jié)構(gòu)的可變電阻電路。
11.如權(quán)利要求10所述的半導體裝置，其特征在于，所述觸發(fā)電路包含串聯(lián)連接于所述第1端子和所述可控硅的柵極之間的多個二極管。
12.如權(quán)利要求10所述的半導體裝置，其特征在于，所述觸發(fā)電路具有連接柵極和漏極的多個MOS晶體管；所述多個MOS晶體管的電流通路串聯(lián)連接于所述第1端子和所述可控硅的柵極之間。
13.如權(quán)利要求10所述的半導體裝置，其特征在于，所述可變電阻電路包含電流通路的一端連接于所述可控硅的柵極，另一端連接所述第2端子，柵極連接于所述可控硅的柵極的第1導電型MOS晶體管。
14.如權(quán)利要求10所述的半導體裝置，其特征在于，所述可變電阻電路包含電流通路的一端連接于所述可控硅的柵極，另一端連接于所述第2端子，柵極連接于第3端子的第2導電型MOS晶體管。
15.如權(quán)利要求10所述的半導體裝置，其特征在于，所述可變電阻電路包含發(fā)射極連接于所述可控硅的柵極，集電極連接于所述第2端子的第1極性的雙極晶體管；連接在所述雙極晶體管的基極和所述第1端子之間的電阻；以及連接在所述雙極晶體管的基極和所述第2端子之間的電容器。
16.如權(quán)利要求10所述的半導體裝置，其特征在于，所述可變電阻電路包含集電極連接于所述可控硅的柵極，發(fā)射極連接于所述第2端子的第2極性的雙極晶體管；連接在所述雙極晶體管的基極和所述第1端子之間的電容器；以及連接在雙極晶體管的基極和所述第2端子之間的電阻。
17.如權(quán)利要求10所述的半導體裝置，其特征在于，所述可變電阻電路包含連接于所述可控硅的柵極和所述第2端子之間的開關(guān)元件；以及根據(jù)所述第1端子和所述第2端子之間的電壓對所述開關(guān)元件實施導通/截止控制的時間常數(shù)電路。
18.如權(quán)利要求17所述的半導體裝置，其特征在于，所述開關(guān)元件是晶體管，所述時間常數(shù)電路具備串聯(lián)連接于所述第1端子和所述第2端子之間的電容器和電阻，以所述電容器和所述電阻的連接點的電位控制所述晶體管的導通/截止。
19.一種半導體裝置，其特征在于，包含陽極連接于第1端子，陰極連接于第2端子的可控硅；設(shè)置在所述第1端子和所述可控硅的柵極之間的至少1個二極管；以及電流通路的一端連接于所述可控硅的柵極，電流通路的另一端連接于第2端子，柵極連接于所述可控硅的柵極的MOS晶體管。
20.如權(quán)利要求19所述的半導體裝置，其特征在于，所述第1端子、第2端子是電源端子，所述MOS晶體管的后柵極(rear gate)連接于所述第2端子。
全文摘要
本發(fā)明涉及具備將可控硅用作保護元件的靜電保護電路的半導體裝置。該半導體裝置具備可控硅、觸發(fā)電路以及浪涌檢測/泄漏減少電路。上述可控硅的陽極連接于第1端子，陰極連接于第2端子。使上述觸發(fā)電路形成對上述第1端子施加浪涌電壓時觸發(fā)上述可控硅的結(jié)構(gòu)。使浪涌檢測/泄漏減少電路形成設(shè)置在可控硅的柵極和上述第2端子之間，在常規(guī)動作時切斷從上述觸發(fā)電路流向上述第2端子的電流，在施加浪涌電壓時設(shè)定與上述觸發(fā)電路一起觸發(fā)所述可控硅用的觸發(fā)電壓的結(jié)構(gòu)。
文檔編號H01L21/822GK1674275SQ20051006015
公開日2005年9月28日 申請日期2005年3月25日 優(yōu)先權(quán)日2004年3月25日
發(fā)明者佐藤項一 申請人:株式會社東芝