專利名稱：用于嵌入式eeprom中的一次可編程存儲器器件的結(jié)構(gòu)與方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及采用多個非易失性存儲器單元結(jié)構(gòu)的組合的集成電路。更具體地說，本發(fā)明涉及用于嵌入式EEPROM陣列中的一次可編程(OTP)存儲器集成電路的制造方法和高集成度的電路。僅僅作為示例，本發(fā)明已經(jīng)應(yīng)用于嵌入式EEPROM陣列中的一次可編程可擦除可編程只讀存儲器(OTP EPROM)。但是應(yīng)當(dāng)認(rèn)識到，本發(fā)明具有更廣闊的應(yīng)用范圍。
背景技術(shù)：
集成電路已經(jīng)從單個硅晶片上制備的少數(shù)互連器件發(fā)展成為數(shù)以百萬計(jì)的器件。當(dāng)前集成電路提供的性能和復(fù)雜度遠(yuǎn)遠(yuǎn)超出了最初的預(yù)想。為了在復(fù)雜度和電路密度(即，在給定的芯片面積上能夠封裝的器件數(shù)目)方面獲得進(jìn)步，最小器件的特征尺寸(又被稱為器件“幾何圖形”)伴隨每一代集成電路的發(fā)展而變得更小。
日益增加的電路密度不僅提高了集成電路的性能和復(fù)雜度，也降低了消費(fèi)者的成本。集成電路或芯片制造設(shè)備可能要花費(fèi)數(shù)億甚至數(shù)十億美元。每個制造設(shè)備具有一定的晶圓產(chǎn)量。每個晶圓上具有一定數(shù)量的集成電路。因此，通過將集成電路的個體器件制備得更小并且在單個芯片上集成更多的功能，可以在每個晶圓上制備更多器件，這增加了制造設(shè)備的產(chǎn)出。把器件制備得更小以及在單個芯片上集成器件功能非常有挑戰(zhàn)性，因?yàn)榧善骷圃熘惺褂玫拿康拦に嚩加幸粋€極限。換句話說，一個給定的工藝通常只能低到某一特征尺寸以及用于某個器件結(jié)構(gòu)，之后要么需要改變工藝要么需要改變器件布圖設(shè)計(jì)。
作為數(shù)字系統(tǒng)的示例，已經(jīng)提出了多種類型的存儲器器件。這樣的存儲器器件包括但不限于只讀存儲器(通稱為ROM器件)。可以在存儲器單元陣列部分上的代碼存儲中使用只讀存儲器(ROM)器件(例如掩模ROM)。僅僅作為示例，現(xiàn)有的掩模ROM通常包括用來在制造過程中輸入代碼的程序光掩模組。盡管這種掩模ROM已經(jīng)很成功，但是現(xiàn)有的掩模ROM具有某些限制。換句話說，這種現(xiàn)有的掩模ROM通常需要很長的編碼交付周期且具有不變性。結(jié)果是產(chǎn)生更高的制造成本。
因此，需要一種用于制造包括存儲器器件的半導(dǎo)體器件的改進(jìn)且節(jié)約成本的方法。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供了用于制造半導(dǎo)體器件的集成電路加工技術(shù)。更具體地說，本發(fā)明提供了一種用于制造嵌入式EEPROM陣列中的一次可編程(OTP)EPROM的方法以及具有精簡尺寸的相應(yīng)器件。但是應(yīng)當(dāng)認(rèn)識到，本發(fā)明具有更廣闊的應(yīng)用范圍。
在一個具體實(shí)施例中，本發(fā)明提供了一種用于在嵌入式EEPROM陣列中形成OTP柵極結(jié)構(gòu)的方法。該方法包括提供具有表面區(qū)的襯底。表面區(qū)具有第一單元區(qū)和第二單元區(qū)。該方法包括在表面區(qū)上形成第一厚度的柵極電介質(zhì)層。在第二單元區(qū)的一部分中形成隧道氧化物窗。隧道氧化物窗由小于第一厚度的第二厚度表征。在第一單元區(qū)中的柵極電介質(zhì)上形成與OTP柵極結(jié)構(gòu)有關(guān)的第一OTP柵極。同時，在第二單元區(qū)中的柵極電介質(zhì)層上形成與EEPROM柵極結(jié)構(gòu)有關(guān)的EEPROM浮動?xùn)艠O和選擇柵極。EEPROM浮動?xùn)艠O形成在包括隧道氧化物窗的所述部分第二單元區(qū)上。第一OTP柵極、EEPROM浮動?xùn)艠O和選擇柵極是使用第一多晶硅層形成的。
該方法還包括使用圖案化的掩模來遮掩包括EEPROM浮動?xùn)艠O和選擇柵極的第二單元區(qū)，并暴露與OTP柵極結(jié)構(gòu)有關(guān)的第一單元區(qū)。圖案化的掩模優(yōu)選由光致抗蝕劑材料制成，也可以使用諸如硬掩?；蜓趸杌虻杌蚱渌牧现惖膱D案化掩模。在第二單元區(qū)被遮掩的同時，在第一單元區(qū)中襯底的一部分上形成OTP源極區(qū)和OTP漏極區(qū)。OTP源極區(qū)和OTP漏極區(qū)是使用注入工藝形成的。該方法包括在第一OTP柵極、EEPROM浮動?xùn)艠O和選擇柵極上形成絕緣層。絕緣層包括諸如ONO之類的電介質(zhì)材料，也可以使用其它電介質(zhì)材料。
該方法還包括使用第二多晶硅層在絕緣層上形成OTP控制柵極并且OTP控制柵被耦合到第一OTP柵極，在絕緣層上形成EEPROM控制柵極并且EEPROM控制柵極被耦合到EEPROM浮動?xùn)艠O，以及在選擇柵極上的絕緣層上形成可去除的第二選擇柵極。可去除的第二柵極被去除。在OTP柵極結(jié)構(gòu)、EEPROM柵極結(jié)構(gòu)和EEPROM選擇柵極上形成電介質(zhì)層。
在另一個實(shí)施例中，本發(fā)明提供了一種在嵌入式EEPROM陣列集成電路中的OTP EPROM的結(jié)構(gòu)。該結(jié)構(gòu)具有包括表面區(qū)的結(jié)構(gòu)。表面區(qū)具有第一單元區(qū)和第二單元區(qū)。該結(jié)構(gòu)還具有在襯底表面區(qū)上的第一厚度的柵極電介質(zhì)層。
該結(jié)構(gòu)具有在第一單元區(qū)中的電介質(zhì)層上的第一OTP EPROM柵極。EEPROM浮動?xùn)艠O和選擇柵極形成在第二單元區(qū)中的電介質(zhì)層上。EEPROM浮動?xùn)艠O在包括隧道氧化物窗的部分第二單元區(qū)之上。隧道氧化物具有小于第一厚度的第二厚度。絕緣層在第一OTP EPROM柵極、EEPROM浮動?xùn)艠O和選擇柵極之上。該結(jié)構(gòu)還具有在絕緣層之上且被耦合到EEPROM浮動?xùn)艠O的控制柵極，以及在絕緣層之上且被耦合到第一OTP柵極的控制柵極。所得的OTP EPROM的尺寸大約為EEPROM尺寸的15-30％。
通過本發(fā)明，實(shí)現(xiàn)了許多優(yōu)于傳統(tǒng)EEPROM和掩模ROM的優(yōu)點(diǎn)。例如，通過使用0.18μm技術(shù)，所得的OTP EPROM具有約0.8-1.2μm2或更小的簡化單元尺寸，并且EEPROM具有約3-6μm2或更小的單元尺寸。本發(fā)明還提供了嵌入式OTP器件的下述優(yōu)點(diǎn)其消除了掩模ROM所需要的編碼過程中的長交付時間。此外，該方法提供的工藝與傳統(tǒng)工藝技術(shù)相兼容，不用對傳統(tǒng)設(shè)備和工藝進(jìn)行實(shí)質(zhì)的修改。根據(jù)實(shí)施例，可以實(shí)現(xiàn)這些優(yōu)點(diǎn)中的一個或多個。在本說明書特別是下文中，將詳細(xì)描述這些以及其它優(yōu)點(diǎn)。
參考隨后的詳細(xì)說明和附圖，可以更全面地理解本發(fā)明的各種其它目的、特征和優(yōu)點(diǎn)。


本發(fā)明的特征與優(yōu)點(diǎn)將通過下面的附圖來說明。
圖1-9圖示的簡化示圖提供了根據(jù)本發(fā)明實(shí)施例形成OTP EPROM和嵌入式EEPROM陣列的方法；圖10是根據(jù)本發(fā)明實(shí)施例的OTP EPROM柵極結(jié)構(gòu)和嵌入式EEPROM柵極結(jié)構(gòu)的簡化俯視圖；圖11是根據(jù)本發(fā)明實(shí)施例的OTP EPROM和嵌入式EEPROM陣列的簡化布圖；圖12示出了根據(jù)本發(fā)明實(shí)施例的90μs熱載流子注入(HCI)的簡化程序閾值電壓分布；圖13示出了在250攝氏度下經(jīng)過24小時熱處理之后的簡化保持特性；以及圖14示出了不同VD和VCG的簡化程序特性。
具體實(shí)施例方式
本發(fā)明提供了用于嵌入式EEPROM陣列中的一次可編程(OTP)存儲器器件的制造方法。更具體地說，本發(fā)明提供了一種在嵌入式EEPROM陣列中制造OTP EPROM器件結(jié)構(gòu)的方法和相應(yīng)器件。但是應(yīng)當(dāng)認(rèn)識到，本發(fā)明具有更廣闊的應(yīng)用范圍。
一種根據(jù)本發(fā)明在嵌入式EEPROM陣列中制造OTP EPROM器件的方法可以簡要描述如下1.提供具有表面區(qū)的半導(dǎo)體襯底；2.提供第一單元區(qū)和第二單元區(qū)；3.在襯底的表面區(qū)上形成第一厚度的柵極電介質(zhì)層；4.在部分第二單元區(qū)中形成第二厚度的隧道氧化物窗；5.利用第一多晶硅層，在第一單元區(qū)中的柵極電介質(zhì)層上形成與OTP EPROM柵極結(jié)構(gòu)有關(guān)的第一OTP EPROM柵極，在第二單元區(qū)中的柵極電介質(zhì)層上形成與EEPROM有關(guān)的浮動?xùn)艠O和選擇柵極，與EEPROM有關(guān)的浮動?xùn)艠O在包括隧道氧化物窗的所述部分第二單元區(qū)上；6.利用光致抗蝕劑材料遮掩與EEPROM有關(guān)的第二單元區(qū)并暴露第一單元區(qū)。在第二單元區(qū)被遮掩的同時，在第一單元區(qū)中的襯底中形成用于OTP EPROM柵極結(jié)構(gòu)的源極區(qū)和漏極區(qū)；7.在第一OTP EPROM柵極、EEPROM浮動?xùn)艠O和EEPROM選擇柵極上形成絕緣層，所述絕緣層是諸如ONO的電介質(zhì)材料，也可以使用其它電介質(zhì)材料；8.利用第二多晶硅層，在所述絕緣層上形成OTP EPROM控制柵極、EEPROM控制柵極和可去除的第二選擇柵極；9.去除可去除的第二選擇柵極；10.在OTP EPROM柵極結(jié)構(gòu)、EEPROM柵極結(jié)構(gòu)和EEPROM選擇柵極上形成電介質(zhì)層；以及11.執(zhí)行其它必須的步驟，例如沉積并平坦化中間電介質(zhì)層(ILD)、沉積并圖案化金屬層等等。
上述步驟序列提供了根據(jù)本發(fā)明實(shí)施例形成集成電路存儲器器件的方法。如圖所示，該方法使用包括下述方法在內(nèi)的步驟組合形成一次可編程存儲器器件和EEPROM器件。在優(yōu)選實(shí)施例中，該方法使用類似的工藝序列來形成一次可編程EPROM器件和EEPROM器件陣列。還可以提供其它的替換形式，其中在不脫離權(quán)利要求范圍的條件下可以添加步驟，刪除一個或多個步驟，或者以不同序列提供一個或多個步驟?？梢栽诒菊f明書尤其是在下文中找到本方法的其它細(xì)節(jié)。
圖1-9圖示的簡化示圖提供了根據(jù)本發(fā)明實(shí)施例在嵌入式EEPROM陣列中形成一次可編程存儲器(OTP)器件EPROM的方法。該示圖僅僅是示例，其不應(yīng)當(dāng)不適當(dāng)?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域普通技術(shù)人員將認(rèn)識到其它的變化、修改和替換形式。
如圖1所示，該方法開始于提供具有表面區(qū)的襯底100。表面區(qū)具有用于一次可編程(e-OTP)存儲器器件的第一單元區(qū)和用于嵌入式EEPROM(e-EEPROM)集成電路的第二單元區(qū)。襯底通常是p型硅晶圓。也可以使用諸如絕緣體上硅(SOI)或外延硅之類的其它適當(dāng)襯底。此外，根據(jù)應(yīng)用還可以使用具有不同雜質(zhì)的硅晶圓。
還示出了第二單元區(qū)中用于嵌入式EEPROM的源極區(qū)101和漏極區(qū)102。源極區(qū)和漏極區(qū)是通過注入n型雜質(zhì)形成的，例如以15keV到100keV的能量注入砷。注入的角度通常是垂直注入。也可以使用其它的注入?yún)?shù)。
該方法還包括在具有第一和第二單元區(qū)的表面區(qū)上形成第一厚度的柵極電介質(zhì)層103。根據(jù)應(yīng)用，柵極電介質(zhì)通常是致密的二氧化硅，例如熱氧化物或氮氧化硅或氮化硅。作為示例，由二氧化硅構(gòu)成的柵極電介質(zhì)的厚度在70埃到120埃之間。根據(jù)實(shí)施例，還可以有其它變化形式。
該方法包括在襯底的部分第一單元區(qū)和部分第二單元區(qū)中形成淺注入104。所述部分第二單元區(qū)包括嵌入式EEPROM的選擇柵極。圖案化的掩模105形成在第二單元區(qū)的其它部分上。淺注入用作對閾值電壓進(jìn)行調(diào)節(jié)。
圖中示出了與嵌入式EEPROM有關(guān)的溝道氧化物窗區(qū)109。溝道氧化物窗用于使用Fowler Nordheim隧穿原理對嵌入式EEPROM編程。該方法包括使用光掩模106對柵極電介質(zhì)層圖案化。溝道氧化物窗由第二厚度表征。第二厚度小于柵極電介質(zhì)的第一厚度。優(yōu)選地使用相移掩模。所得的溝道氧化物窗寬度在約0.20微米到約0.55微米之間。
仍舊如圖1所示，在柵極電介質(zhì)層上形成第一多晶硅層。第一多晶硅通常在沉積期間使用摻雜劑進(jìn)行原位摻雜，所述摻雜劑例如是劑量在1019-1021原子/cm3的磷。根據(jù)應(yīng)用，還可以使用諸如硼、砷或銻的其它摻雜劑材料。第一多晶硅還可以在沉積之后被摻雜。該方法還包括對第一多晶硅層圖案化以形成嵌入式EEPROM的浮動?xùn)艠O108和選擇柵極110、以及OTP EPROM的第一柵極107。在0.25或0.18微米技術(shù)下，浮動?xùn)艠O108的寬度在約0.6至約0.8微米之間，長度在約0.35至0.60微米之間。當(dāng)然，本領(lǐng)域普通技術(shù)人員將認(rèn)識到浮動?xùn)艠O的長度與寬度在更高級技術(shù)下可以被進(jìn)一步縮小。
圖2圖示了根據(jù)本發(fā)明實(shí)施例在第一單元區(qū)中形成與OTP EPROM有關(guān)的源極區(qū)111和漏極區(qū)112的步驟。該方法包括利用掩模層113遮掩與嵌入式EEPROM有關(guān)的第二單元區(qū)，同時與OTP EPROM有關(guān)的第一單元區(qū)被暴露。優(yōu)選地光致抗蝕劑被用作掩模材料。也可以使用諸如硬掩?；蜓趸杌虻杌蚱浣M合之類的其它材料。與OTP EPROM有關(guān)的源極區(qū)111和漏極區(qū)112是使用注入形成的。僅僅作為示例，OTP EPROM的源極區(qū)和漏極區(qū)是通過注入n型雜質(zhì)形成的，所述n型雜質(zhì)例如是砷。所述注入的能量在10-60keV之間，并且劑量在1×1015-5×1015原子/cm3之間。或者，還可以根據(jù)應(yīng)用使用其它適當(dāng)?shù)淖⑷雲(yún)?shù)。圖2中使用的標(biāo)號與其它附圖中使用的一些標(biāo)號相同。
在一個具體實(shí)施例中，該方法還包括利用p型雜質(zhì)(例如硼)注入OTP EPROM的溝道區(qū)。溝道區(qū)被限定在OTP EPROM的源極區(qū)和漏極區(qū)之間。溝道區(qū)注入提供了適于對OTP EPROM進(jìn)行編程的閾值電壓。或者，OTP EPROM溝道注入還可以在形成第一柵極107之前進(jìn)行。
圖3示出了在第一多晶硅層上形成絕緣層114。絕緣層優(yōu)選為氧化物-氮化物-氧化物結(jié)構(gòu)，通常稱作ONO。也可以使用其它的絕緣材料。圖3中使用的參考標(biāo)號與其它附圖中使用的一些標(biāo)號相同。
參考圖4，該方法包括使用第二多晶硅層在絕緣層上形成與嵌入式EEPROM有關(guān)的控制柵極117和可去除選擇柵極116、以及與OTPEPROM有關(guān)的控制柵極115。第二多晶硅在沉積之后通常摻雜諸如磷的摻雜劑，劑量在1019-1021原子/cm3之間。根據(jù)應(yīng)用，也可以使用諸如硼或砷或銻的其它摻雜劑材料。第二多晶硅還可以在沉積期間被原位摻雜。在某些實(shí)施例中，第二多晶硅還可以包含WSix罩。圖4中使用的參考標(biāo)號與其它附圖中使用的一些標(biāo)號相同。
參考圖5，通過在嵌入式EEPROM控制柵極和OTP EPROM控制柵極上施加圖案化的掩模118來選擇性刻蝕第二多晶硅層，可去除選擇柵極被去除。圖案化掩模優(yōu)選為光致抗蝕劑材料。也可以使用諸如硬掩?；蜓趸杌虻璧钠渌鼒D案化材料。圖5中使用的參考標(biāo)號與其它附圖中使用的一些標(biāo)號相同。
如圖6所示，該方法繼續(xù)注入選擇柵極雙擴(kuò)散漏極區(qū)119。光掩模120被形成在OTP EPROM單元結(jié)構(gòu)和嵌入式EEPROM單元結(jié)構(gòu)的一部分上，同時選擇柵極漏極區(qū)119被暴露。注入是使用不只一種雜質(zhì)進(jìn)行的。在一個具體實(shí)施例中，使用了兩種雜質(zhì)(磷和砷)。磷注入的劑量通常在1×1014-1×1015原子/cm3之間，且砷注入的劑量通常約5×1015原子/cm3。注入通常是以偏離垂直方向55度到65度角的方向進(jìn)行的。根據(jù)應(yīng)用也可以使用其它的注入?yún)?shù)。圖6中使用的參考標(biāo)號與其它附圖中使用的一些標(biāo)號相同。
如圖7所示，在OTP EPROM柵極結(jié)構(gòu)、嵌入式EEPROM柵極結(jié)構(gòu)和選擇柵極的豎直壁上形成隔離層121。隔離層材料通常是通過分解TEOS(四乙基原硅酸鹽)沉積的氧化硅。也可以使用其它形式的沉積方法，例如使用適當(dāng)前驅(qū)的化學(xué)氣相沉積(CVD)。也可以使用其它材料，例如氮化硅或氧化硅與氮化硅的組合。圖7中使用的參考標(biāo)號與其它附圖中使用的一些標(biāo)號相同。
圖8圖示了多個接觸區(qū)的形成。該方法包括注入OTP EPROM源極/漏極區(qū)、嵌入式EEPROM源極/漏極區(qū)、以及選擇柵極源極/漏極區(qū)。相應(yīng)的柵極和隔離層被用作掩模，進(jìn)而產(chǎn)生兩區(qū)漏極結(jié)構(gòu)。兩區(qū)漏極結(jié)構(gòu)包括與選擇柵極有關(guān)的輕摻雜的漏極(LDD)122以及較重?fù)诫s的漏極123。OTPEPROM源極/漏極結(jié)構(gòu)還包括輕摻雜漏極(LDD)125和較重?fù)诫s的漏極124。注入是利用適當(dāng)?shù)碾s質(zhì)(例如砷或磷)來進(jìn)行的。注入的劑量通常在1.5×1014-1.5×1016原子/cm3之間。注入能量通常在60-100keV之間。注入通常是垂直角度進(jìn)行的。根據(jù)應(yīng)用也可以使用其它的注入?yún)?shù)。圖8中使用的參考標(biāo)號與其它附圖中使用的一些標(biāo)號相同。
參考圖9，該方法還包括在OTP EPROM柵極結(jié)構(gòu)、嵌入式EEPROM柵極結(jié)構(gòu)和選擇柵極上形成電介質(zhì)層126。電介質(zhì)層包括摻雜了硼和磷的氧化硅。僅僅最為示例，可以使用通過分解四乙基原硅酸鹽形成的且摻雜了硼和磷(BP-TEOS)的氧化硅。也可以使用其它適當(dāng)?shù)碾娊橘|(zhì)材料，例如通過高密度等離子工藝形成的摻磷氧化硅。使用化學(xué)機(jī)械拋光(CMP)工藝對電介質(zhì)層平坦化?；蛘?，也可以使用回流與刻蝕工藝的組合來對電介質(zhì)層平坦化。該方法包括通過圖案化與刻蝕工藝在電介質(zhì)層中形成接觸區(qū)。金屬層被形成在接觸區(qū)127和電介質(zhì)層128上。圖9中使用的參考標(biāo)號與其它附圖中使用的一些標(biāo)號相同。
該過程隨后以傳統(tǒng)工藝步驟(諸如中間電介質(zhì)層(ILD)沉積與平坦化、以及金屬化等)結(jié)束。
圖10示出了OTP EPROM柵極結(jié)構(gòu)和嵌入式EEPROM柵極結(jié)構(gòu)的簡化俯視圖。如圖所示，OTP EPROM具有在第一柵極107之上的控制柵極115。示出了接觸區(qū)127。還示出了在與EEPROM有關(guān)的浮動?xùn)艠O108上的控制柵極117和選擇柵極110。圖10中使用的參考標(biāo)號與其它附圖中使用的一些標(biāo)號相同。
圖11是根據(jù)本發(fā)明實(shí)施例的簡化單元陣列結(jié)構(gòu)。該示圖示出了被選字線和未選字線配置。還示出了源線和位線。
圖12示出了熱載流子注入(HCI)程序的簡化程序閾值電壓分布。水平軸示出了以伏特為單位的控制柵極電壓(VCG)。豎直軸示出了VCG的累積概率。圖12中示出的HCI程序是在控制柵極電壓(VCG)9.5伏、漏極電壓(VD)4.6伏以及脈寬90μs下進(jìn)行的。如圖12所示，HCI程序之后的閾值電壓示出了大于4.5伏的一致VCG。
圖13示出了在250℃下熱處理24小時后的簡化保持特性。圖形示出了豎直軸上的VCG累積概率與水平軸上的VCG(伏特)之間的關(guān)系曲線。沒有觀察到任何明顯的閾值電壓(Vth)降低。
圖14示出了在不同VD與VCG對的測試條件下的簡化程序特性。豎直軸表示在編程之后在漏極電流0.1μA(VT PRM@0.1μA)下測量的閾值電壓。水平軸表示以秒為單位的脈寬。如圖14所示，以不同脈寬使用若干VD與VCG對來選擇用來獲得圖12的程序。對于HCI編程來說，最低的Vd與VCG對被選擇用來獲得大于4.5伏特的VT_PRM。
還應(yīng)當(dāng)理解，這里所描述的示例和實(shí)施例只是為了說明的目的，本領(lǐng)域的普通技術(shù)人員可以根據(jù)上述實(shí)施例對本發(fā)明進(jìn)行各種修改和變化。這些修改和變化都在本申請的精神和范圍內(nèi)，并且也在權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1.一種用于具有精簡單元尺寸的嵌入式EEPROM陣列中的一次可編程存儲器結(jié)構(gòu)的集成電路結(jié)構(gòu)，所述結(jié)構(gòu)包括具有表面區(qū)的襯底；第一單元區(qū)和第二單元區(qū)；在襯底的表面區(qū)之上的第一厚度的柵極電介質(zhì)層；在第一單元區(qū)中的柵極電介質(zhì)之上的第一一次可編程柵極；在部分第二單元區(qū)中的隧道氧化物窗，隧道氧化物窗所具有的第二厚度小于柵極電介質(zhì)的第一厚度；在第二單元區(qū)中的柵極電介質(zhì)層上的EEPROM浮動?xùn)艠O和選擇柵極，EEPROM浮動?xùn)艠O覆蓋包括隧道氧化物窗口的部分柵極電介質(zhì)層；在第一一次可編程柵極、EEPROM浮動?xùn)艠O和選擇柵極上的絕緣層；在絕緣層上的一次可編程控制柵極，一次可編程控制柵極耦合到第一一次可編程柵極；以及在絕緣層上的EEPROM控制柵極，EEPROM控制柵極耦合到EEPROM浮動?xùn)艠O；其中第一單元區(qū)上的第一一次可編程柵極、絕緣層和一次可編程控制柵極提供用于嵌入式EEPROM陣列的一次可編程存儲器結(jié)構(gòu)的一次可編程柵極結(jié)構(gòu)；以及其中一次可編程存儲器結(jié)構(gòu)提供一次可編程可擦除可編程只讀存儲器器件。
2.如權(quán)利要求1所述的結(jié)構(gòu)，其中襯底是半導(dǎo)體晶圓。
3.如權(quán)利要求1所述的結(jié)構(gòu)，其中柵極電介質(zhì)層包括氧化硅。
4.如權(quán)利要求1所述的結(jié)構(gòu)，其中柵極電介質(zhì)層的厚度在70-150埃之間。
5.如權(quán)利要求1所述的結(jié)構(gòu)，其中隧道氧化物窗由約0.20至0.55微米的寬度表征。
6.如權(quán)利要求1所述的結(jié)構(gòu)，其中第一一次可編程柵極、EEPROM浮動?xùn)艠O和選擇柵極由第一多晶硅層組成。
7.如權(quán)利要求1所述的結(jié)構(gòu)，其中以1019-1021原子/cm3劑量的磷原位摻雜第一多晶硅層。
8.如權(quán)利要求1所述的結(jié)構(gòu)，其中絕緣層包括ONO層。
9.如權(quán)利要求1所述的結(jié)構(gòu)，其中一次可編程控制柵極、EEPROM控制柵極由第二多晶硅層組成。
10.如權(quán)利要求1所述的結(jié)構(gòu)，其中以1019-1021原子/cm3劑量的磷原位摻雜第二多晶硅層。
11.如權(quán)利要求1所述的結(jié)構(gòu)，其中一次可編程存儲器結(jié)構(gòu)具有0.8-1.2μm2或更小的單元尺寸，并且EEPROM具有3-6μm2或更小的單元尺寸。
12.一種用于在嵌入式EEPROM陣列中制備一次可編程EPROM器件結(jié)構(gòu)的方法，包括提供具有表面區(qū)的襯底；在襯底的表面區(qū)內(nèi)形成第一單元區(qū)和第二單元區(qū)；在襯底的表面區(qū)上形成第一厚度的柵極電介質(zhì)層；在第二單元區(qū)中的部分柵極電介質(zhì)中形成隧道氧化物窗，隧道氧化物窗具有小于第一厚度的第二厚度；利用第一多晶硅層，在第一單元區(qū)中的柵極電介質(zhì)上形成第一一次可編程EPROM柵極，在第二單元區(qū)中的柵極電介質(zhì)上形成EEPROM浮動?xùn)艠O和選擇柵極；在與EEPROM有關(guān)的第二單元區(qū)上形成圖案化掩模，并且暴露與一次可編程EPROM有關(guān)的第一單元區(qū)；在第一單元區(qū)中襯底的一部分上形成一次可編程EPROM源極區(qū)和一次可編程EPROM漏極區(qū)；在第一一次可編程EPROM柵極、EEPROM浮動?xùn)艠O和選擇柵極上形成絕緣層；使用第二多晶硅層，在絕緣層上形成一次可編程EPROM控制柵極、EEPROM控制柵極以及可去除的第二選擇柵極；去除可去除的第二選擇柵極；在一次可編程EPROM柵極結(jié)構(gòu)、EEPROM柵極結(jié)構(gòu)和選擇柵極上形成電介質(zhì)層；平坦化所述電介質(zhì)層；在所述電介質(zhì)層中形成接觸區(qū)；在所述電介質(zhì)層和接觸區(qū)上形成金屬層；其中通過在暴露與一次可編程EPROM有關(guān)的第一單元區(qū)的同時遮掩與EEPROM有關(guān)的第二單元區(qū)，形成一次可編程EPROM源極區(qū)和一次可編程EPROM漏極區(qū)。
13.如權(quán)利要求12所述的方法，其中襯底是半導(dǎo)體晶圓。
14.如權(quán)利要求12所述的方法，其中柵極電介質(zhì)的厚度在70-100埃之間。
15.如權(quán)利要求12所述的方法，其中通過使用砷以范圍在10-60keV的能量、范圍在1×1015-5×1015原子/cm3的劑量進(jìn)行注入，形成一次可編程源極區(qū)和一次可編程漏極區(qū)。
16.如權(quán)利要求12所述的方法，其中圖案化掩模是光致抗蝕劑材料。
17.如權(quán)利要求12所述的方法，其中以1019-1021原子/cm3劑量的磷原位摻雜第一多晶硅層。
18.如權(quán)利要求12所述的方法，其中絕緣層包括ONO層。
19.如權(quán)利要求12所述的方法，以1019-1021原子/cm3劑量的磷原位摻雜第二多晶硅層。
20.如權(quán)利要求12所述的方法，其中所述電介質(zhì)層包括通過分解四乙基原硅酸鹽并摻雜硼和磷而形成的摻硼與磷的氧化物。
21.如權(quán)利要求12所述的方法，其中通過圖案化與刻蝕工藝來形成接觸區(qū)。
22.如權(quán)利要求12所述的方法，其中使用化學(xué)機(jī)械拋光來平坦化所述電介質(zhì)層。
全文摘要
一種用于嵌入式EEPROM集成電路結(jié)構(gòu)中的OTP EPROM的結(jié)構(gòu)與制造方法。該結(jié)構(gòu)具有包括表面區(qū)的襯底。該結(jié)構(gòu)具有在表面區(qū)之上的柵極電介質(zhì)。該結(jié)構(gòu)還具有在第一單元區(qū)中的柵極電介質(zhì)層上的第一OTP EPROM柵極以及在第二單元區(qū)中的柵極電介質(zhì)層上的EEPROM浮動?xùn)艠O和選擇柵極。絕緣層在第一OTP EPROM柵極、EEPROM浮動?xùn)艠O和選擇柵極之上。OTP EPROM控制柵極在絕緣層之上且耦合到第一OTP EPROM柵極。EEPROM控制柵極在絕緣層之上且耦合到EEPROM浮動?xùn)艠O。
文檔編號H01L21/8247GK1941381SQ20051003030
公開日2007年4月4日 申請日期2005年9月28日 優(yōu)先權(quán)日2005年9月28日
發(fā)明者詹奕鵬, 黃聲河, 劉晶 申請人:中芯國際集成電路制造(上海)有限公司