專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及一種半導體器件及其制造方法，更具體的是涉及一種半導體器件及其制造方法，其中可減小存儲單元與晶體管之間的臺階。
背景技術：
在NAND閃存裝置的制造工藝中，采用了SAFG(自對準浮動柵，Self-Aligned Floating Gate)方法。這種SAFG方法是一種技術，其中在半導體襯底上依次形成隧道氧化膜和多晶硅層；去除元件隔離區(qū)中的多晶硅層和隧道氧化膜；在字線方向上蝕刻該半導體襯底，以在該元件隔離區(qū)中形成溝槽；以及用絕緣材料來掩埋所述溝槽，以在對該多晶硅層構成圖案的同時形成元件隔離膜。
使用SAFG方法的制造方法會有下列問題。
第一，該SAFG方法在該字線方向是有利的，然而不利的是因為使用現(xiàn)有反應離子蝕刻(RIE)模式，所以很難在位線方向上縮小該器件。也就是，在同時蝕刻具有高臺階的堆疊結構(其由多晶硅1/ONO/多晶硅2/WSi/氮化物/氮氧化物等組成)的工藝中，如果設計規(guī)格很小，則很難使用現(xiàn)有技術來蝕刻該堆疊結構。
第二，為了在外圍區(qū)域中形成晶體管，在去除自對準浮動柵及隧道氧化膜之后，必須再次執(zhí)行用于形成柵極氧化膜的氧化工藝。
第三，形成控制柵的多晶硅層、使用硬掩模通過蝕刻工藝蝕刻該控制柵的多晶硅層并且隨后通過自對準蝕刻模式的方式形成浮動柵的下多晶硅層的工藝具有可使該浮動柵對準的優(yōu)點。然而，此工藝的缺點在于因為同時蝕刻數(shù)層，所以會因副產(chǎn)物而產(chǎn)生殘留物，以及會限制在后清洗工藝中化學制品的選擇。
第四，如果通過現(xiàn)有反應離子蝕刻(RIE)方法來蝕刻該浮動柵的多晶硅層，則當由于高臺階而增加蝕刻厚度時，就難以設定目標蝕刻厚度或蝕刻終止時間。因此，在該半導體襯底中會產(chǎn)生蝕刻損壞。并且，因為柵極線之間的間隙變深，所以難以用絕緣材料掩埋于所述柵極線之間。
第五，如果在RIE模式中執(zhí)行該自對準蝕刻工藝，為了使用間隔氮化膜來保護所述柵極線并形成金屬接點(SAC工藝)，需要在氧化物與氮化物間具有高選擇比的蝕刻技術。
第六，如果采用SAC工藝，則因為該間隔氮化膜會減少該金屬接點的底部的面積，所以難以將電阻降低至目標值。
第七，由于在該外圍區(qū)域中形成的存儲單元及晶體管的結構以及兩者間的高度差，而在該外圍電路區(qū)域中形成相對較厚的層間絕緣膜。因此，在形成接觸孔的工藝中，在該外圍電路區(qū)域中保留該層間絕緣膜。因此，會有無法形成該接觸孔的問題。

發(fā)明內(nèi)容
因此，鑒于上述問題而提出本發(fā)明，本發(fā)明的目的在于提供一種半導體器件及其制造方法，其中采用具有良好電性特性和應力特性的金屬材料作為阻擋金屬層，最小化形成于單元區(qū)域中的存儲單元和形成于外圍電路區(qū)域中的晶體管之間的臺階，并最小化該存儲單元中的柵極高度，由此可有助于后續(xù)工藝，可形成高的柵極并從而改善該器件的電性特性。
為了達成上述目的，根據(jù)本發(fā)明的實施例，提供一種半導體器件，包括層間絕緣膜，其形成于整個表面上及具有形成于其中的鑲嵌圖案(damascenepattern)；金屬層，其形成于該鑲嵌圖案中；以及阻擋金屬層，其形成于該金屬層與該層間絕緣膜之間，其中該阻擋金屬層系由WN或TiSiN構成。
在以上說明中，TiSiN中氮氣的含量比優(yōu)選為25％-35％。
根據(jù)本發(fā)明的另一實施例，提供一種半導體器件，包括元件隔離膜，其形成于半導體襯底的元件隔離區(qū)域中，其中該元件隔離膜的頂部高于該半導體襯底突出；柵絕緣膜，其形成于所述元件隔離膜的突出部之間的半導體襯底上；圓柱結構的第一多晶硅層，其形成于所述元件隔離膜的突出部之間的柵絕緣膜上；第二多晶硅層，其形成于該圓柱結構的第一多晶硅層的內(nèi)壁上，其中該第二多晶硅層形成于該浮動柵的凹部上；金屬層，其形成于該第二多晶硅層中；以及源/漏極，其形成于第一多晶硅層的邊緣處的半導體襯底上。
在以上說明中，該半導體器件可進一步包括介電膜，其形成于該第一多晶硅層與該第二多晶硅層之間。此時，該介電層可形成于該第二多晶硅層的整個外壁上。
根據(jù)本發(fā)明的實施例，提供一種半導體器件的制造方法，包括下列步驟使用絕緣材料在半導體襯底的元件隔離區(qū)域中形成頂部突出的元件隔離膜，并且同時形成在有源區(qū)域上以開口形狀確定浮動柵區(qū)域的絕緣膜圖案；在該浮動柵區(qū)域的半導體襯底上形成柵絕緣膜和第一多晶硅層的堆疊結構，該堆疊結構由該絕緣膜圖案和該元件隔離膜的突出部隔離；在包括該第一多晶硅層的整個表面上形成其中確定字線區(qū)域的犧牲絕緣膜；依次在包括該犧牲絕緣膜的整個表面上形成介電膜、第二多晶硅層和金屬層；允許該介電膜、該第二多晶硅層和該金屬層僅保留于該犧牲絕緣膜之間的空間中；去除該犧牲絕緣膜和該絕緣膜圖案；以及在該第一多晶硅層的邊緣處在半導體襯底上形成源/漏極。
在以上說明中，形成該元件隔離膜及該絕緣膜圖案的步驟包括下列步驟在該半導體襯底上形成襯墊氧化膜和襯墊氮化膜；在位線方向上蝕刻該元件隔離區(qū)域的襯墊氮化膜和襯墊氧化膜；在該元件隔離區(qū)域的半導體襯底中形成溝槽；在字線方向上蝕刻該襯墊氮化膜和該襯墊氧化膜，以便該襯墊氮化膜僅保留于將要形成浮動柵的區(qū)域中；使用絕緣材料來掩埋所述襯墊氮化膜和所述溝槽之間的空間，從而形成該元件隔離膜和該絕緣膜圖案；以及去除該襯墊氮化膜和該襯墊氧化膜，以暴露將要形成該浮動柵的區(qū)域。
同時，該方法可進一步包括下列步驟在形成所述溝槽之后，執(zhí)行氧化工藝，以減輕在所述溝槽的側壁及底部上產(chǎn)生的蝕刻損壞。
該方法可進一步包括下列步驟在去除該襯墊氮化膜和該襯墊氧化膜之后，在從該半導體襯底向上突出的部分上蝕刻該元件隔離膜和該絕緣膜圖案，以使將要形成該浮動柵的區(qū)域變寬。此時，可通過濕法蝕刻工藝蝕刻該元件隔離膜和該絕緣膜圖案的突出部分。
該方法可進一步包括下列步驟在形成該犧牲絕緣膜之前，在包括該第一多晶硅層的整個表面上形成蝕刻終止膜。在此情況中，以與該犧牲絕緣膜相同的圖案蝕刻該蝕刻終止膜。
該方法可進一步包括下列步驟在形成該介電膜之前，通過使用該犧牲絕緣膜作為蝕刻掩模的蝕刻工藝蝕刻該第一多晶硅層，從而形成具有圓柱結構的第一多晶硅層。
該金屬層可使用鎢來形成。同時，該方法可進一步包括下列步驟在形成該金屬層之前，在包括該第二多晶硅層的整個表面上形成阻擋金屬層。該阻擋金屬層可使用WN或TiSiN形成。此時，TiSiN中氮氣的含量比優(yōu)選的地設定為25％-35％。此外，優(yōu)選地在相同腔室中連續(xù)形成該阻擋金屬層和該金屬層。
根據(jù)本發(fā)明的另一實施例，提供一種半導體器件的制造方法，包括下列步驟使用絕緣材料在半導體襯底的元件隔離區(qū)域中形成頂部突出的元件隔離膜，并且同時形成在單元區(qū)域上以開口形狀確定浮動柵區(qū)域并且在外圍電路區(qū)域以開口形狀確定柵極區(qū)域的絕緣膜圖案；在該浮動柵區(qū)域與柵極區(qū)域的半導體襯底上形成柵絕緣膜和第一多晶硅層的堆疊結構，該堆疊結構由該絕緣膜圖案和該元件隔離膜的突出部隔離；在包括該第一多晶硅層的整個表面上形成確定字線區(qū)域和該柵極區(qū)域的犧牲絕緣膜，在包括該犧牲絕緣膜的該單元區(qū)域上形成介電膜；依次在包括該犧牲絕緣膜的整個表面上形成第二多晶硅層和金屬層；允許該介電膜、該第二多晶硅層和該金屬層僅保留于該犧牲絕緣膜之間的空間中；去除該犧牲絕緣膜和該絕緣膜圖案；以及在該第一多晶硅層的邊緣處的半導體襯底上形成源/漏極。
在以上說明中，形成該元件隔離膜和該絕緣膜圖案的步驟包括下列步驟在該半導體襯底上形成襯墊氧化膜和襯墊氮化膜；蝕刻該元件隔離區(qū)域的襯墊氮化膜和襯墊氧化膜；在該元件隔離區(qū)域的半導體襯底中形成溝槽；去除在該單元區(qū)域的浮動柵區(qū)域和該外圍區(qū)域的柵極區(qū)域中的襯墊氮化膜；使用絕緣材料來掩埋所述襯墊氮化膜與所述溝槽之間的空間，從而形成該元件隔離膜和該絕緣膜圖案；以及去除該襯墊氮化膜和該襯墊氧化膜，以暴露該浮動柵區(qū)域和該柵極區(qū)域。
同時，所述柵絕緣膜在該單元區(qū)域和該外圍電路區(qū)域中具有不同厚度。
該方法可進一步包括下列步驟在形成所述溝槽之后，執(zhí)行氧化工藝，以減輕在所述溝槽的側壁及底部上產(chǎn)生的蝕刻損傷。
該方法可進一步包括下列步驟在去除該襯墊氮化膜和該襯墊氧化膜之后，蝕刻該元件隔離膜的突出部分和該絕緣膜圖案，以使將要形成該浮動柵的區(qū)域變寬。此時，可通過濕法蝕刻工藝來蝕刻該元件隔離膜的突出部分和該絕緣膜圖案。
該方法可進一步包括下列步驟在形成該犧牲絕緣膜之前，在包括該第一多晶硅層的整個表面上形成蝕刻終止膜。在此情況中，以與該犧牲絕緣膜相同的圖案來蝕刻該蝕刻終止膜。
該方法可進一步包括下列步驟在形成該介電膜之前，通過使用該犧牲絕緣膜作為蝕刻掩模的蝕刻工藝蝕刻該第一多晶硅層，從而按圓柱結構形成第一多晶硅層。
該金屬層可使用鎢來形成。同時，該方法可進一步包括下列步驟在形成該金屬層之前，在包括該第二多晶硅層的整個表面上形成阻擋金屬層。該阻擋金屬層可使用WN或TiSiN來形成。在此，TiSiN中氮氣的含量比優(yōu)選地設定為25％-35％。此外，優(yōu)選地在相同腔室中連續(xù)地形成該阻擋金屬層和該金屬層。


圖1是用于說明根據(jù)本發(fā)明實施例的半導體器件的阻擋金屬層的剖面圖；圖2A和2B是示出TiSiN的電性特性的特性圖；圖3是示出根據(jù)本發(fā)明的半導體器件中的閃存單元區(qū)域的布局圖；以及圖4至21是用于說明根據(jù)本發(fā)明實施例的閃存裝置的制造方法的剖面圖。
具體實施例方式
現(xiàn)在，將參照

根據(jù)本發(fā)明的優(yōu)選實施例。因為為了使本領域技術人員了解本發(fā)明而提供優(yōu)選實施例，所以可以不同方式來修改這些優(yōu)選實施例，并且本發(fā)明的范圍并非局限于稍后說明的優(yōu)選實施例。此外，附圖中，為了便于說明以及清楚起見，夸大各層的厚度及尺寸。相同附圖標記用于表示相同或相似部分。同時，在說明一膜位于另一膜或半導體襯底"上″的情況下，所述膜可直接接觸所述的另一膜或所述半導體襯底，或者第三膜可介于所述膜與所述另一膜或所述半導體襯底之間。
圖1是用于說明根據(jù)本發(fā)明實施例的半導體器件的阻擋金屬層的剖面圖。
參照圖1，層間絕緣膜104形成于半導體襯底101上，而在該半導體襯底101中形成有下導電層103。鑲嵌圖案104a(例如，溝槽或通孔)形成于該層間絕緣膜104中?？墒褂枚嗑Ч杌蛘咂胀ń饘俨牧闲纬稍撓聦щ妼?03。在此，附圖標記102表示下層間絕緣膜。
為了將下導電層103連接至外圍元件(未示出)上，可在該鑲嵌圖案104a中形成金屬層106。此時，該金屬層106通常用鎢形成，然而也可用銅或鋁形成。
同時，為了防止由于該金屬層106的金屬成分擴散至該層間絕緣膜104中而造成電性特性降低，在該金屬層106與該層間絕緣膜104之間形成阻擋金屬層105。
通常，該阻擋金屬層105具有Ti/TiN的堆疊結構。在本發(fā)明中，該阻擋金屬層105是用WN或TiSiN形成的。其中，TiSiN是具有比Ti/TiN的堆疊結構更好的電性特性和應力特性的材料。可通過控制氮的含量比來控制該TiSiN膜的特定電阻(specific resistance)及應力特性。
圖2A和圖2B是示出TiSiN的電性特性的特性圖。
從圖2A可清楚看出，TiSiN膜中氮的含量比越低，則特定電阻越低。
同時，從圖2B可看出，當TiSiN膜中氮的含量比約30％時，應力為最低，并且應力特性突然下降約30％。
優(yōu)選地，如果根據(jù)該特性優(yōu)先考慮特定電阻特性，則最小化氮的含量比，而如果優(yōu)先考慮應力特性，則將氮的含量比設定為約30％。如果同時考慮特定電阻特性和應力特性，則優(yōu)選將氮的含量比設定為25％-35％。
即使當用WN形成該阻擋金屬層105時，優(yōu)選的是考慮電性特性和應力特性來設定氮的含量比。
由此，根據(jù)本發(fā)明，通過用WN或TiSiN形成該阻擋金屬層105，可獲得優(yōu)于由Ti/TiN的堆疊結構構成的傳統(tǒng)阻擋金屬層的電性特性。
現(xiàn)在，將說明采用前述阻擋金屬層的閃存裝置的制造方法。
圖3是示出根據(jù)本發(fā)明的該半導體器件中的閃存單元區(qū)域的布局圖。圖4至21是用于說明根據(jù)本發(fā)明實施例的閃存裝置的制造方法的剖面圖。
參照圖4，在半導體襯底201上依次形成襯墊氧化膜202及襯墊氮化膜203。此時，該襯墊氮化膜203的厚度可以按下列方式來決定使在隨后工藝中將要形成的元件隔離膜突出得高于該半導體襯底201。因此，該襯墊氮化膜203的厚度優(yōu)選地考慮上述事實來決定。例如該襯墊氮化膜203可形成具有500-1500的厚度。
參照圖5，對該襯墊氮化膜203和該襯墊氧化膜202構成圖案，以在元件隔離區(qū)域中暴露該半導體襯底201，其中元件隔離膜將形成于元件隔離區(qū)域中。此時，在該單元區(qū)域中，在位線方向上對該襯墊氮化膜203構成圖案。在對該襯墊氮化膜203構成圖案之后，蝕刻已暴露的半導體襯底201，以形成多個溝槽204。由此，在該單元區(qū)域及外圍區(qū)域的元件隔離區(qū)域中形成所述溝槽204。
接下來，再次對該襯墊氮化膜203構成圖案。也就是，如圖6所示，在該單元區(qū)域中，第二次對該襯墊氮化膜203構成圖案，以便在字線方向上對該襯墊氮化膜203構成圖案。此時，在該外圍電路區(qū)域中，蝕刻該襯墊氮化膜203，以便晶體管的柵極區(qū)具有開口形狀。此時，也可蝕刻該襯墊氧化膜202。由此，在字線方向A-A′及位線方向B-B′對該單元區(qū)域的襯墊氮化膜203構成圖案。在該單元區(qū)域中，當在該字線方向上蝕刻該襯墊氮化膜203一次時，就部分暴露該半導體襯底201。
以上說明中，在字線方向A-A′上再次對該單元區(qū)域的襯墊氮化膜203構成圖案是為了確定在該單元區(qū)域中將形成浮動柵的多晶硅層的區(qū)域。也就是，在該單元區(qū)域中，保留該襯墊氮化膜203的區(qū)域成為將形成該閃存的浮動柵的區(qū)域。同時，在該外圍區(qū)域中，保留該襯墊氮化膜203的區(qū)域成為將形成該晶體管的柵電極的多晶硅層的區(qū)域。
參照圖7，為了補償在用于形成溝槽204的蝕刻工藝中產(chǎn)生蝕刻損壞，氧化溝槽204的側壁，以形成襯層氧化膜(liner oxide film)205。當由該襯墊氧化膜205覆蓋在溝槽204的側壁及底部上產(chǎn)生的受損層時，可去除該受損層并且該襯層氧化膜205成為元件隔離膜的部分。
參照圖8，用絕緣材料掩埋溝槽204，以形成元件隔離膜206。該元件隔離膜206可通過使用高密度等離子體(HDP)氧化物掩埋溝槽204來形成。此時，沉積在該襯墊氮化膜203上的絕緣材料可通過化學機械拋光(CMP)來去除，其中可使用高選擇性拋光液(HSS)作為拋光劑。
同時，如圖9所示，在該單元區(qū)域中，使用絕緣材料來掩埋溝槽204，其中已在位線方向B-B′上對該襯墊氮化膜203構成圖案。因此，甚至在該位線方向B-B′上襯墊氮化膜203之間的空間也是使用該元件隔離膜的絕緣材料206來掩埋的。由此，掩埋于襯墊氮化膜203之間的空間中的該元件隔離膜206的絕緣材料成為用以確定在隨后工藝中將形成浮動柵的區(qū)域的絕緣膜圖案。
參照圖10，去除該襯墊氮化膜(圖8和9中的203)。當去除該襯墊氮化膜(圖8和9中的203)時，保留該元件隔離膜206，以便突出部206a高于該半導體襯底201突出。此外，在該單元區(qū)域中，該絕緣材料層(圖9中的206)在該位線方向上保留于該半導體襯底201上。其保留為絕緣膜圖案的形式，其中在該絕緣膜圖案中以開口形狀確定該浮動柵區(qū)域。
即使在該外圍電路區(qū)域中也具有相同情況。也就是，雖然未顯示于圖中，但是該絕緣材料層甚至保留于該外圍區(qū)域的有源區(qū)域上，并且保留為絕緣膜圖案的形式，其中在該絕緣膜圖案中以開口形狀確定該晶體管的柵極區(qū)。
參照圖11，以給定厚度蝕刻該元件隔離膜206的突出部206a，其中突出部206a高于該半導體襯底201突出。該元件隔離膜206的突出部206a可通過濕法蝕刻工藝來蝕刻。在該濕法蝕刻工藝中，可用氟基溶液作為蝕刻劑。
由此，使該元件隔離膜206的突出部206a的寬度變窄并使其高度變低。此時，如圖12所示，使在該單元區(qū)域中在位線方向B-B′上保留的絕緣材料206的寬度變窄并且也使其高度變低。由此，如果使該元件隔離膜206的突出部206a的寬度變窄并使相鄰突出部206a的距離變寬，則增加了其中將形成浮動柵的多晶硅層的面積。
同時，在蝕刻該元件隔離膜206的突出部206a的流程中，也去除保留在該半導體襯底201的上襯墊氧化膜(圖11中的202)。
參照圖13，在突出部206a間的半導體襯底201上依次形成柵絕緣膜207和第一多晶硅層208。將對此進行更詳細地說明。在突出部206a間的半導體襯底201上形成柵絕緣膜207。在以充分掩埋突出部206a間的空間的方式在整個表面上形成多晶硅層之后，通過CMP剝離該襯墊氮化膜203上的多晶硅層，以便第一多晶硅層208只保留在突出部206a之間的空間中。
此時，在該單元區(qū)域中形成的柵絕緣膜207成為該閃存單元的隧道氧化膜，而在外圍區(qū)域中形成的柵絕緣膜207成為該晶體管的柵極氧化膜。由于隧道氧化膜和柵極氧化膜具有極為不同的厚度，所以優(yōu)選通過不同工藝來形成。由此，在該本領域中以不同工藝形成隧道氧化膜和柵極氧化膜是公知的。從而省略其說明。
同時，如圖14所示，通過在半導體襯底201上保留元件隔離膜206的突出部206a和絕緣材料206的方式，使該單元區(qū)域的第一多晶硅層208在位線方向B-B′和字線方向上彼此隔離。因此，即使沒有進一步的構成圖案的工藝，也可使用第一多晶硅層208作為浮動柵。
此外，第一多品硅層208的邊緣疊置形成于該元件隔離膜206上，并且即使在位線方向B-B′上也形成為窄的距離。從而，可最大化第一多晶硅層208的面積。
通過以上方法，當在該元件隔離區(qū)域中形成該元件隔離膜206時，可在該半導體襯底201上形成在字線方向A-A′及該位線方向B-B′上彼此隔離的第一多晶硅層208。該方法稱為自對準浮動柵(SAFG)工藝。
此時，形成于單元區(qū)域中的第一多晶硅層208用于形成閃存單元的浮動柵，而形成于外圍區(qū)域中的第一多晶硅層208用于形成晶體管的柵極。
參照圖15，在包括第一多晶硅層208的整個表面上依次形成蝕刻終止膜209及犧牲絕緣膜210。此時，該犧牲絕緣膜210用于確定在隨后工藝中將形成第二多晶硅層的區(qū)域。此外，將在隨后工藝中形成的第二多晶硅層的厚度是根據(jù)該犧牲絕緣膜210的厚度決定的。因此，優(yōu)選的是考慮上述事實來設定該犧牲絕緣膜210的厚度。
同時，該蝕刻終止膜209用于防止在隨后蝕刻工藝中蝕刻下面的元件(例如，多晶硅層)。然而，如果在蝕刻該犧牲絕緣膜210時控制與下面元件相對的蝕刻選擇比，則可省略該蝕刻終止膜209。
以下，為了便于理解，將參照圖3的布局圖中沿位線方向的線B-B′的剖面圖進行說明。因此，隨后圖中并未示出元件隔離膜。
參照圖16，通過使用柵掩模(gate mask)的蝕刻工藝對該犧牲絕緣膜210構成圖案。此時，如果形成該蝕刻終止膜209，則該蝕刻終止膜209用作蝕刻終止層。在蝕刻該犧牲絕緣膜210之后，額外地蝕刻該蝕刻終止膜209。由此，在該單元區(qū)域中，從中蝕刻該犧牲絕緣膜210的區(qū)域成為將形成控制柵的區(qū)域。
參照圖17，通過使用犧牲絕緣膜210作為蝕刻掩模的蝕刻工藝將單元區(qū)域中的第一多晶硅層208的暴露部分蝕刻給定厚度。因此，該單元區(qū)域的第一多晶硅層208形成為具有凹狀。因為該表面面積增加，所以可增加該閃存單元的耦合率(coupling ratio)。
此工藝可以僅在單元區(qū)域中執(zhí)行，并且甚至可同時在外圍電路區(qū)域中執(zhí)行。
參照圖18，在單元區(qū)域中形成介電膜211。此時，如果即使在該外圍區(qū)域中也形成該介電膜211，則將要在隨后工藝中形成的多晶硅層與該第一多晶硅層208電性隔離?？尚纬膳c該閃存單元相同的結構。因此，僅在該單元區(qū)域中形成該介電膜211，以便將要在隨后工藝中形成的多晶硅層與該第一多晶硅層208可在該外圍區(qū)域中電性連接。
該介電膜211可形成為具有ONO(氧化物-氮化物-氧化物)結構。
參照圖19，在該單元區(qū)域及該外圍區(qū)域的整個表面上形成控制柵的第二多晶硅層212。在該第二多晶硅層212上形成金屬層214。
以上說明中，第二多晶硅層212優(yōu)選地形成具有可達到以下程度的厚度，即第二多晶硅層212可形成為凹狀，同時由犧牲絕緣膜210維持臺階而沒有完全掩埋犧牲絕緣膜210之間的空間。例如，第二多晶硅層212可形成具有300-1000的厚度。
同時，因為第二多晶硅層212形成于單元區(qū)域中的具有凹狀的第一多晶硅層208上，所以第一多晶硅層208和第二多晶硅層212即使在第一多晶硅層208的側壁上也會交疊。因此，可增加該閃存單元的整個耦合率。此外，在該外圍電路區(qū)域中，因為形成第二多晶硅層212而沒有形成介電膜211，所以可使第二多晶硅層212與第一多晶硅層208直接接觸。因此，第一多晶硅層208和第二多晶硅層212成為晶體管的柵極。
同時，該金屬層214優(yōu)選地用鎢來形成。在此情況中，優(yōu)選地，阻擋層213形成于金屬層214與第二多晶硅層212之間。該阻擋層213優(yōu)選地使用WN或TiSiN形成。
如果該阻擋層213用WN來形成，則可以按以下方式形成，即當通過在鎢沉積中供應含氮氣體(例如，NH3或N2)來沉積WN時，停止供應含氮氣體并形成鎢層。此時，控制含氮氣體的供應時間，以便使WN沉積具有約10-50的厚度。此外，鎢優(yōu)選地形成為具有可完全掩埋犧牲絕緣膜210之間的空間的厚度，優(yōu)選為500-2000的厚度。
如果使用TiSiN來形成阻擋層213，則在首先沉積TiSiN而同時僅更換該沉積裝置中的供應氣體之后，可直接就地形成金屬層214，而不需要破壞真空或時間延遲。如果用TiSiN形成該阻擋層213，則可形成為具有20-200的厚度。如參照圖2A和2B所述，通過控制N2的含量比來控制特定電阻或應力特性。
參照圖20，去除犧牲絕緣膜210上的金屬層214、阻擋層213和第二多晶硅層212，以便第二多晶硅層212、阻擋層213和金屬層214僅保留犧牲絕緣膜210之間的空間中。此工藝可以按以下方式來執(zhí)行，即由CMP拋光金屬層214、阻擋層213和第二多晶硅層212，直到暴露包含于單元區(qū)域的介電膜211或外圍區(qū)域的犧牲絕緣膜210中的絕緣膜的表面為止。
此時，該拋光工藝可以按以下方式來執(zhí)行，即當拋光金屬層214和阻擋層213時，將第二多晶硅層212用作第一蝕刻終止膜，拋光金屬層214和阻擋層213并且然后執(zhí)行過度拋光，以拋光至第二多晶硅層212。同時，當拋光第二多晶硅層212時，優(yōu)選的是確保最大拋光選擇比，以便防止在金屬層214中發(fā)生拋光損失(碟狀(dishing)或腐蝕(erosion))。
由此，在單元區(qū)域中，由犧牲絕緣膜210以預定固案隔離金屬層214、阻擋層213和第二多晶硅層212。它們成為閃存單元的控制柵。而且，在該外圍區(qū)域中，金屬層214、阻擋層213、第二多晶硅層212和第一多晶硅層208成為晶體管的柵電極。
參照圖21，去除所有保留在第一多晶硅層208之間的半導體襯底201上的材料。然后，將雜質(zhì)注入已暴露的半導體襯底201的有源區(qū)域中，從而形成源/漏極215。此時，即使在外圍區(qū)域中，將雜質(zhì)注入在去除絕緣材料時所暴露的半導體襯底201中，從而形成晶體管的源/漏極。由此，在單元區(qū)域中形成閃存單元并且在外圍電路區(qū)域中形成晶體管。
除了大致以該介電膜211的厚度產(chǎn)生的臺階之外，可發(fā)現(xiàn)在已完成的閃存單元和晶體管中很少產(chǎn)生臺階。如果在移除位于犧牲絕緣膜210上的介電膜211之后，則可使閃存單元和晶體管的臺階相同。
此外，因為該控制柵形成于第一多晶硅層208的凹部中，所以可減小閃存單元的整個高度。由于金屬層214也形成于第二多晶硅層212的凹部中，可進一步減小整個高度。這使得可更容易實施隨后工藝。
而且，不僅在拋光工藝(非蝕刻工藝)中執(zhí)行用于形成控制柵的圖案化工藝，而且事先對第一多晶硅層208構成圖案。因此，可僅拋光金屬層214和第二多晶硅層212。因此，可減少該圖案化工藝的蝕刻負擔，并且可防止由蝕刻副產(chǎn)物產(chǎn)生殘余物。
同時，在由隨后工藝在整個表面上形成層間絕緣膜之后，形成接觸孔，并且用導電材料來掩埋該接觸孔，以形成接觸插塞(contact plug)。隨著第二多晶硅層212的側壁由介電膜211包圍而執(zhí)行此工藝。因此，可防止在第二多晶硅層212的側壁上產(chǎn)生蝕刻損壞或防止第二多晶硅層212與接觸插塞接觸。也就是，在本發(fā)明中，介電膜211甚至用作第二多晶硅層212的絕緣膜間隔器。
如上所述，根據(jù)本發(fā)明，使用具有良好電性及應力特性的金屬材料作為阻擋金屬層，最小化形成于單元區(qū)域中的存儲單元和形成于外圍電路區(qū)域中的晶體管之間的臺階，并且最小化存儲單元的高度。因此，本發(fā)明具有以下優(yōu)點便于隨后工藝，可解決由于形成高柵極而造成的問題，以及可改善該器件的電性特性。
雖然參照優(yōu)選實施例進行了上述說明，但是值得理解的是，在不脫離本發(fā)明和所附權利要求的精神和范圍的情況下，本領域技術人員可對本發(fā)明進行改變和修改。
權利要求
1.一種半導體器件，包括層間絕緣膜，其形成于整個表面上并具有形成于其中的鑲嵌圖案；金屬層，其形成于該鑲嵌圖案中；以及阻擋金屬層，其形成于該金屬層與該層間絕緣膜之間，其中該阻擋金屬層由WN或TiSiN構成。
2.如權利要求1所述的半導體器件，其中TiSiN中氮的含量比為25％-35％。
3.一種半導體器件，包括元件隔離膜，其形成于半導體襯底的元件隔離區(qū)域中，其中該元件隔離膜的頂部高于該半導體襯底突出；柵絕緣膜，其形成于所述元件隔離膜的突出部之間的半導體襯底上；圓柱結構的第一多晶硅層，其形成于所述元件隔離膜的突出部之間的柵絕緣膜上；第二多晶硅層，其形成于該圓柱結構的第一多晶硅層的內(nèi)壁上，其中該第二多晶硅層形成于浮動柵的凹部上；金屬層，其形成于該第二多晶硅層中；以及源/漏極，其形成于第一多晶硅層的邊緣處的半導體襯底上。
4.如權利要求3所述的半導體器件，還包括介電膜，其形成于該第一多晶硅層與該第二多晶硅層之間。
5.如權利要求4所述的半導體器件，其中該介電膜形成于該第二多晶硅層的整個外壁上。
6.一種半導體器件的制造方法，包括下列步驟(a)使用絕緣材料在半導體襯底的元件隔離區(qū)域中形成頂部突出的元件隔離膜，并且同時形成在有源區(qū)域上以開口形狀確定浮動柵區(qū)域的絕緣膜圖案；(b)在該浮動柵區(qū)域的半導體襯底上形成柵絕緣膜和第一多晶硅層的堆疊結構，所述堆疊結構由該絕緣膜圖案和該元件隔離膜的突出部隔離；(c)在包括該第一多晶硅層的整個表面上形成其中確定字線區(qū)域的犧牲絕緣膜；(d)依次在包括該犧牲絕緣膜的整個表面上形成介電膜、第二多晶硅層和金屬層；(e)允許該介電膜、該第二多晶硅層和該金屬層僅保留于該犧牲絕緣膜之間的空間中；(f)去除該犧牲絕緣膜和該絕緣膜圖案；以及(g)在該第一多晶硅層的邊緣處在半導體襯底上形成源/漏極。
7.如權利要求6所述的方法，其中形成該元件隔離膜及該絕緣膜圖案的步驟(a)包括下列步驟(a-1)在該半導體襯底上形成襯墊氧化膜和襯墊氮化膜；(a-2)在位線方向上蝕刻該元件隔離區(qū)域的襯墊氮化膜和襯墊氧化膜；(a-3)在該元件隔離區(qū)域的半導體襯底中形成溝槽；(a-4)在字線方向上蝕刻該襯墊氮化膜和該襯墊氧化膜，以便該襯墊氮化膜僅保留于將要形成浮動柵的區(qū)域中；(a-5)使用絕緣材料來掩埋所述襯墊氮化膜和所述溝槽之間的空間，從而形成該元件隔離膜和該絕緣膜圖案；以及(a-6)去除該襯墊氮化膜和該襯墊氧化膜，以暴露將要形成該浮動柵的區(qū)域。
8.如權利要求7所述的方法，還包括下列步驟在形成所述溝槽之后，執(zhí)行氧化工藝，以減輕在所述溝槽的側壁及底部上產(chǎn)生的蝕刻損壞。
9.如權利要求7所述的方法，還包括下列步驟在去除該襯墊氮化膜和該襯墊氧化膜之后，在從該半導體襯底向上突出的部分上蝕刻該元件隔離膜和該絕緣膜圖案，以使將要形成該浮動柵的區(qū)域變寬。
10.如權利要求9所述的方法，其中通過濕法蝕刻工藝來蝕刻該元件隔離膜和該絕緣膜圖案的突出部分。
11.如權利要求6所述的方法，還包括下列步驟在形成該犧牲絕緣膜之前，在包括該第一多晶硅層的整個表面上形成蝕刻終止膜，其中以與該犧牲絕緣膜相同的圖案蝕刻該蝕刻終止膜。
12.如權利要求6所述的方法，還包括下列步驟在形成該介電膜之前，通過使用該犧牲絕緣膜作為蝕刻掩模的蝕刻工藝蝕刻該第一多晶硅層，從而按圓柱結構形成該第一多晶硅層。
13.如權利要求6所述的方法，其中該金屬層是使用鎢形成的。
14.如權利要求6所述的方法，還包括下列步驟在形成該金屬層之前，在包括該第二多晶硅層的整個表面上形成阻擋金屬層。
15.如權利要求14所述的方法，其中該阻擋金屬層是使用WN或TiSiN形成的。
16.如權利要求15所述的方法，其中TiSiN中氮氣的含量比為25％-35％。
17.如權利要求14所述的方法，其中該阻擋金屬層和該金屬層是在相同腔室中連續(xù)形成的。
18.一種半導體器件的制造方法，包括下列步驟(a)使用絕緣材料在半導體襯底的元件隔離區(qū)域中形成頂部突出的元件隔離膜，并且同時形成在單元區(qū)域上以開口形狀確定浮動柵區(qū)域并且在外圍電路區(qū)域以開口形狀確定柵極區(qū)域的絕緣膜圖案；(b)在該浮動柵區(qū)域與柵極區(qū)域的半導體襯底上形成柵絕緣膜和第一多晶硅層的堆疊結構，所述堆疊結構由該絕緣膜圖案和該元件隔離膜的突出部隔離；(c)在包括該第一多晶硅層的整個表面上形成其中確定字線區(qū)域和該柵極區(qū)域的犧牲絕緣膜；(d)在包括該犧牲絕緣膜的該單元區(qū)域上形成介電膜；(e)依次在包括該犧牲絕緣膜的整個表面上形成第二多晶硅層和金屬層；(f)允許該介電膜、該第二多晶硅層和該金屬層僅保留于該犧牲絕緣膜之間的空間中；(g)去除該犧牲絕緣膜和該絕緣膜圖案；以及(h)在該第一多晶硅層的邊緣處的半導體襯底上形成源/漏極。
19.如權利要求18所述的方法，其中形成該元件隔離膜和該絕緣膜圖案的步驟(a)包括下列步驟(a-1)在該半導體襯底上形成襯墊氧化膜和襯墊氮化膜；(a-2)蝕刻該元件隔離區(qū)域的襯墊氮化膜和襯墊氧化膜；(a-3)在該元件隔離區(qū)域的半導體襯底中形成溝槽；(a-4)去除在該單元區(qū)域的浮動柵區(qū)域和該外圍區(qū)域的柵極區(qū)域中的襯墊氮化膜；(a-5)使用絕緣材料來掩埋所述襯墊氮化膜與所述溝槽之間的空間，從而形成該元件隔離膜和該絕緣膜圖案；以及(a-6)去除該襯墊氮化膜和該襯墊氧化膜，以暴露該浮動柵區(qū)域和該柵極區(qū)域。
20.如權利要求18所述的方法，其中所述柵絕緣膜在該單元區(qū)域和該外圍電路區(qū)域中具有不同厚度。
21.如權利要求19所述的方法，還包括下列步驟在形成所述溝槽之后，執(zhí)行氧化工藝，以便減輕在所述溝槽的側壁及底部上產(chǎn)生的蝕刻損傷。
22.如權利要求19所述的方法，還包括下列步驟在去除該襯墊氮化膜和該襯墊氧化膜之后，蝕刻該元件隔離膜的突出部分和該絕緣膜圖案，以使將要形成該浮動柵的區(qū)域變寬。
23.如權利要求22所述的方法，其中通過濕法蝕刻工藝來蝕刻該元件隔離膜的突出部分和該絕緣膜圖案。
24.如權利要求18所述的方法，還包括下列步驟在形成該犧牲絕緣膜之前，在包括該第一多晶硅層的整個表面上形成蝕刻終止膜，其中以與該犧牲絕緣膜相同的圖案蝕刻該蝕刻終止膜。
25.如權利要求18所述的方法，還包括下列步驟在形成該介電膜之前，通過使用該犧牲絕緣膜作為蝕刻掩模的蝕刻工藝蝕刻該單元區(qū)域的第一多晶硅層，從而按圓柱結構形成該單元區(qū)域的第一多晶硅層。
26.如權利要求18所述的方法，其中該金屬層是使用鎢形成的。
27.如權利要求18所述的方法，還包括下列步驟在形成該金屬層之前，在包括該第二多晶硅層的整個表面上形成阻擋金屬層。
28.如權利要求27所述的方法，其中該阻擋金屬層是使用WN或TiSiN形成的。
29.如權利要求28所述的方法，其中TiSiN中氮氣的含量比為25％-35％。
30.如權利要求28所述的方法，其中該阻擋金屬層和該金屬層是在相同腔室中連續(xù)形成的。
全文摘要
本發(fā)明公開了一種半導體器件及其制造方法。根據(jù)本發(fā)明，使用具有良好電性特性和應力特性的金屬材料作為阻擋金屬層，最小化單元區(qū)域中形成的存儲單元和外圍電路區(qū)域中形成的晶體管之間的臺階，以及最小化該存儲單元中的柵極高度。因此，可有助于后續(xù)工藝，可形成高的柵極并且從而可改善該器件的電性特性。
文檔編號H01L21/768GK1763959SQ20051000577
公開日2006年4月26日 申請日期2005年1月25日 優(yōu)先權日2004年10月20日
發(fā)明者鄭哲謨 申請人:海力士半導體有限公司