專利名稱：集成電路技術(shù)中的低應(yīng)力側(cè)壁間隔件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大致上系關(guān)于半導(dǎo)體技術(shù)，且更特別的是關(guān)于半導(dǎo)體裝置之硅化(siliciding)。
背景技術(shù)：
現(xiàn)代生活的各方面幾乎都用到電子產(chǎn)品，而電子產(chǎn)品的核心就是集成電路。從飛機(jī)、電視到腕表的每樣?xùn)|西都會(huì)用到不少集成電路。
集成電路制造于硅晶圓內(nèi)及上，系藉由極其復(fù)雜的系統(tǒng)產(chǎn)生，該系統(tǒng)需要數(shù)百或甚至數(shù)千個(gè)精密控制的制程的協(xié)調(diào)。每一個(gè)制成的半導(dǎo)體晶圓具有數(shù)百至數(shù)萬(wàn)個(gè)集成電路，各值數(shù)百或數(shù)千美元。
集成電路系由數(shù)百至數(shù)百萬(wàn)個(gè)個(gè)別的組件組成。半導(dǎo)體晶體管為常見組件之一。目前最常見且重要的半導(dǎo)體技術(shù)系以硅為基底，而且以硅為基底的最佳半導(dǎo)體裝置則為互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)晶體管。
CMOS晶體管的主要組件一般是由硅襯底組成，其系具有數(shù)個(gè)包圍隔離數(shù)個(gè)晶體管區(qū)之淺溝氧化物隔離區(qū)。在該硅襯底的上方，該等晶體管區(qū)系包含在氧化硅柵極或門極氧化物上的多晶硅柵極。該多晶硅柵極兩側(cè)的硅襯底系經(jīng)輕度摻雜以便具有導(dǎo)電性。硅襯底的輕度摻雜區(qū)系以“源極/漏極淺接合面(shallow source/drain junction)”稱之，系以多晶硅柵極底下的信道區(qū)隔開。在多晶硅柵極側(cè)面的弧狀氧化硅或氮化硅間隔件(稱作“側(cè)壁間隔件(sidwall spacer)”)可沉積額外的摻雜以形成該等源極/漏極淺接合面之重度摻雜區(qū)，系以“源極/漏極深接合面”稱之。該等源極/漏極淺接合面及深接合面一并以“源極/漏極接合面(S/D junction)”稱之。
也可將該側(cè)壁間隔件形成為兩層式間隔件，其系包含第一絕緣層(例如氧化物層)，再以第二絕緣層(例如氮化物層)覆蓋該氧化物層。然后，加工兩絕緣層以形成兩層式間隔件。
為制成該晶體管，沉積一層氧化硅介電層以便覆蓋該多晶硅柵極、該弧狀間隔件以及該硅襯底。為提供該晶體管用之電性連接，于該氧化硅介電層內(nèi)蝕刻數(shù)個(gè)通至該多晶硅柵極與該等源極/漏極接合面之開孔。用金屬填滿該等開孔藉以形成電接觸(electrical contact)。為完成該等集成電路，該等接觸系連接至該介電材料外部之額外的介電材料層次中額外的配線層次。
操作時(shí)，輸入連到多晶硅柵極之柵極接觸的輸入訊號(hào)系控制由一源極/漏極接觸通過一源極/漏極接合面通過該信道至另一源極/漏極接合面以及至另一源極/漏極接觸的電流流量。
晶體管系藉由熱成長(zhǎng)柵極氧化物層于半導(dǎo)體晶圓之硅襯底上并且形成一多晶硅層于該柵極氧化物層上方而制成。分別圖樣化(patterned)及蝕刻該氧化物層與多晶硅層藉以分別形成該等柵極氧化物與多晶硅柵極。該等柵極氧化物與多晶硅柵極依序作為屏蔽以便形成該等淺源極/漏極區(qū)，此系藉由離子布植硼或磷雜質(zhì)原子于硅襯底表面內(nèi)。離子布植后接著用700℃以上的溫度進(jìn)行高溫退火以便活化已植入的雜質(zhì)原子藉以形成該等源極/漏極淺接合面。
沉積并且蝕刻一層氮化硅層藉以形成數(shù)個(gè)側(cè)壁間隔件于該等柵極氧化物與多晶硅柵極側(cè)表面周圍。該等側(cè)壁間隔件、該等柵極氧化物以及該等多晶硅柵極均作為原有的源極/漏極區(qū)用之屏蔽，此系藉由離子布植硼或磷雜質(zhì)原子于該硅襯底表面內(nèi)且植入及通過該等源極/漏極淺接合面。離子布植后接著再次以700℃以上的溫度高溫退火藉以活化已植入的雜質(zhì)原子以便形成該等源極/漏極接合面。
該等晶體管形成之后，沉積一層氧化硅介電層于該等晶體管上方并且向下蝕刻數(shù)個(gè)通至該等源極/漏極接合面以及至該等多晶硅柵極的接觸開孔。然后，用導(dǎo)電金屬填滿該等接觸開孔并且藉由形成導(dǎo)電配線于其它的層間介電(interlayer dielectric，ILD)層內(nèi)而予以互連。
隨著晶體管尺寸的減小，已發(fā)現(xiàn)金屬接觸與硅襯底或多晶硅之間的電阻已增加到對(duì)晶體管效能有不良影響的程度。為減少電阻，而于金屬接觸與硅襯底或多晶硅之間形成一過渡材料(transition material)。最佳的過渡材料為硅化鈷(CoSi2)與硅化鈦(TiSi2)，然而也可能使用其它的材料。
該硅化物系藉由先涂布一薄層之鈷或鈦于該硅襯底的源極/漏極接合面與多晶硅柵極上方而形成的。該半導(dǎo)體晶圓系以800℃以上的溫度進(jìn)行一個(gè)或更多退火步驟，使得鈷或鈦與硅及多晶硅之間有選擇性反應(yīng)以形成金屬硅化物。該制程一般稱作“硅化”。由于淺溝氧化物與側(cè)壁間隔件不會(huì)反應(yīng)形成硅化物，該硅化物系對(duì)準(zhǔn)于源極/漏極接合面與多晶硅柵極上方，所以該制程也被稱作“自對(duì)準(zhǔn)硅化”(self-alignedsiliciding或saliciding)。
不過，現(xiàn)有之硅化與自對(duì)準(zhǔn)硅化都未能成功地解決所有將金屬接觸連接到硅的相關(guān)問題。
長(zhǎng)期以來一直在尋找此等問題之解決方案，但先前的發(fā)展未能傳授或建議任何解決方案，從而熟諳此藝者長(zhǎng)期以來仍未找出此等問題之解決方案。

發(fā)明內(nèi)容
本發(fā)明系提供一種形成集成電路的方法。一柵極介電層形成于一半導(dǎo)體襯底上，且形成一柵極于該柵極介電層上。形成數(shù)個(gè)源極/漏極接合面于該半導(dǎo)體襯底內(nèi)。使用低功率等離子增強(qiáng)化學(xué)汽相沉積(PECVD，low power plasma enhanced chemical vapor deposition)制程在該柵極的周圍形成一側(cè)壁間隔件。于該源極/漏極接合面與該柵極上形成一硅化物，并且沉積一層間介電層于該半導(dǎo)體襯底上方。然后，在該層間介電質(zhì)內(nèi)形成數(shù)個(gè)通至該硅化物的接觸。本方法顯著降低該等接觸與硅或多晶硅之間的電阻，可大幅改善集成電路之效能。該P(yáng)ECVD制程在約100瓦特至約200瓦特的低偏壓功率范圍內(nèi)進(jìn)行較佳。
本發(fā)明某些具體實(shí)施例系具有其它額外優(yōu)點(diǎn)或可取代上述優(yōu)點(diǎn)的其它優(yōu)點(diǎn)。參考附圖及以下的實(shí)施方式之詳細(xì)說明，熟諳此藝者應(yīng)可更加明白本發(fā)明諸項(xiàng)優(yōu)點(diǎn)。


圖1系根據(jù)本發(fā)明制造中間階段中之晶體管的視圖；圖2系帶有襯底層沉積于其上之圖1結(jié)構(gòu)；
圖3系形成源極/漏極淺接合面于離子布植期間之圖2結(jié)構(gòu)；圖4系形成側(cè)壁間隔件后之圖3結(jié)構(gòu)；圖5系形成源極/漏極深接合面于離子布植期間之圖4結(jié)構(gòu)；圖6系硅化物形成期間之圖5結(jié)構(gòu)；圖7系介電層沉積于硅化物、側(cè)壁間隔件、及淺溝絕緣層的上方后之圖6結(jié)構(gòu)；圖8系金屬接觸形成后之圖7結(jié)構(gòu)；以及圖9系根據(jù)本發(fā)明方法制造硅化物之簡(jiǎn)化流程圖。
(主要組件符號(hào)說明)100晶體管102半導(dǎo)體襯底104柵極介電層106柵極108淺溝絕緣層202襯底層302離子布植 304，306源極/漏極淺接合面402側(cè)壁間隔件502離子布植504，506源極/漏極深接合面604，606，608硅化物層702介電層802，804，806金屬接觸具體實(shí)施方式
以下之描述系提出很多供徹底了解本發(fā)明之特定細(xì)節(jié)。不過，顯然熟諳此藝者可實(shí)施本發(fā)明而不需該等特定細(xì)節(jié)。為避免使本發(fā)明模糊，未揭示某些習(xí)知組態(tài)及制程步驟之細(xì)節(jié)。此外，圖標(biāo)裝置具體實(shí)施例之附圖只部份圖標(biāo)且非實(shí)際尺寸，特別是，為求清晰而放大某些尺度。各圖相同的組件均以相同的組件符號(hào)表示。
“水平”一詞在此系界定為與襯底或晶圓平行之面?！按怪薄毕抵概c剛界定的水平面垂直的方向。其它，例如，“在...上”、“上面”、“下面”、“底部”、“頂部”、“側(cè)面”(如“側(cè)壁”)、“高于”、“低于”、“上方”、以及“下方”均相較于水平面界定。
請(qǐng)參考圖1，其系根據(jù)本發(fā)明圖標(biāo)制造中間階段中之晶體管100。
為形成該中間階段，已將一柵極介電層(例如，氧化硅)與一導(dǎo)電柵極層(例如，多晶硅)沉積于一材料(例如，硅)之半導(dǎo)體襯底102上。諸層系經(jīng)摹制與蝕刻形成一柵極介電層104與一柵極106。再進(jìn)一步摹制(pattern)、蝕刻并且用氧化硅材料填滿于該半導(dǎo)體襯底102以形成一淺溝絕緣層(STI)108。
請(qǐng)參考圖2，其圖標(biāo)系具有一襯底層(liner layer)202沉積于其上之圖1結(jié)構(gòu)。該襯底層202，通常為氧化硅，系覆蓋該半導(dǎo)體襯底102、該柵極介電質(zhì)104、該柵極106以及該淺溝絕緣層108。該襯底層202可為蝕刻中止(etch stop)材料或植入物保護(hù)(implant-protection)材料。
請(qǐng)參考圖3，其系圖標(biāo)離子布植302期間之圖2結(jié)構(gòu)，以形成源極/漏極淺接合面304與306。
該柵極106與該柵極介電層104系作為形成源極/漏極淺接合面304與306用之屏蔽，此系藉由離子布植302硼(B)或磷(P)雜質(zhì)原子至該半導(dǎo)體襯底102表面內(nèi)。離子布植302后接著在700℃以上的溫度進(jìn)行高溫退火以便活化已植入雜質(zhì)原子藉以形成源極/漏極淺接合面304與306。
請(qǐng)參考圖4，其系圖標(biāo)形成一弧狀側(cè)壁間隔件402后之圖3結(jié)構(gòu)。該側(cè)壁間隔件可為一絕緣材料，其系由下列各物組成之群中選出氧化物、氮化物以及其組合。
該襯底層202，系用以防止植入物損害，已被去除且沉積及蝕刻一絕緣材料(例如，氮化物或氧化物)之側(cè)壁間隔件層以形成該側(cè)壁間隔件402之圓弧形狀。用來形成該側(cè)壁間隔件402之側(cè)壁間隔件層通常是用等離子增強(qiáng)化學(xué)汽相沉積(PECVD)制程沉積。
PECVD制程是使用一些射頻功率以便導(dǎo)引材料之離子沉積于目標(biāo)表面，例如，該半導(dǎo)體襯底102。已發(fā)現(xiàn)以低偏壓功率進(jìn)行PECVD制程可降低或排除用來形成該側(cè)壁間隔件402與該半導(dǎo)體襯底102的材料之間的應(yīng)力。根據(jù)本發(fā)明，該P(yáng)ECVD制程系以低偏壓功率進(jìn)行。已發(fā)現(xiàn)PECVD制程在約100瓦特至約200瓦特的低偏壓功率范圍內(nèi)進(jìn)行可降低側(cè)壁間隔件402與半導(dǎo)體襯底102之間的應(yīng)力。因而改善晶體管100之效能。
請(qǐng)參考圖5，其系圖標(biāo)離子布植502期間之圖4結(jié)構(gòu)，以形成源極/漏極深接合面504與506。
該側(cè)壁間隔件402、該柵極106以及該淺溝絕緣層(STI)108系分別作為形成源極/漏極深接合面504與506用之屏蔽，此系藉由離子布植502硼(B)或磷(P)雜質(zhì)原子至該半導(dǎo)體襯底102表面內(nèi)且分別植入及通過該等源極/漏極淺接合面304與306。離子布植502后接著再一次在700℃以上的溫度進(jìn)行高溫退火以便活化已植入雜質(zhì)原子藉以形成該等源極/漏極深接合面504與506。
請(qǐng)參考圖6，系根據(jù)本發(fā)明圖標(biāo)用于形成硅化物層604、606以及608的沉積過程602。硅化物層604與608系分別形成于源極/漏極深接合面504與506上方的半導(dǎo)體襯底102表面上，并且在該柵極106上形成該硅化物層606。
一般而言，有3種形成硅化物的方法。于一技術(shù)中，該沉積過程602系沉積一種純金屬于數(shù)個(gè)暴露的硅區(qū)(單晶與多晶硅兩種)。之后，該金屬與硅反應(yīng)形成一稱為第一階段富金屬硅化物。然后，去除未反應(yīng)的金屬，并且使業(yè)已存在的第一階段生成物再與底下的硅反應(yīng)藉以形成第二階段富硅的硅化物。于第二種技術(shù)中，該沉積過程602包含共蒸鍍(co-evaporation)金屬與硅兩者至暴露的硅層上。用例如電子束汽化金屬及硅。然后，將蒸氣吸引至晶圓上且遍布該硅層。于第三技術(shù)中，該沉積過程602包含共濺鍍(co-sputtering)金屬與硅兩者至硅層表面。共濺鍍需要使金屬及硅材料由合成目標(biāo)或分離目標(biāo)實(shí)際脫落隨后導(dǎo)引該合成材料至晶圓上。
對(duì)于具有接合面深度達(dá)1000埃(Angstroms；)等級(jí)的源極/漏極淺接合面的新型半導(dǎo)體裝置來說，習(xí)知自對(duì)準(zhǔn)硅化制程產(chǎn)生許多問題。特別是，于此等自對(duì)準(zhǔn)硅化制程期間，某些現(xiàn)有的源極/漏極區(qū)會(huì)被消耗掉。
在使用鈷作為耐火金屬(refractory metal)時(shí)，于轉(zhuǎn)換為金屬硅化物的過程中，會(huì)消耗約為其兩倍厚度之硅，例如，100埃厚的鈷層會(huì)消耗約103埃的硅。此等消耗會(huì)減少存在于源極/漏極接合面內(nèi)的摻雜物且對(duì)源極/漏極接合面的電子效能特性有不良的影響，從而劣化集成電路之效能。
當(dāng)耐火金屬為鈦時(shí)，硅化鈦系形成于金屬接觸之間，因?yàn)閭?cè)壁間隔件會(huì)隨著集成電路變小而變小，從而在多晶硅柵極與源極/漏極接合面之間可能出現(xiàn)電容性耦合(capacitive-coupled)或完全導(dǎo)通的路徑，同樣，也劣化集成電路之效能。
盡管本發(fā)明可用各種耐火金屬硅化物，然已發(fā)現(xiàn)硅化鎳具有許多令人滿意的特性。不過，硅化鎳時(shí)，已發(fā)現(xiàn)硅化鎳難以形成耐用的硅化鎳。本發(fā)明人認(rèn)為約100埃厚且?guī)в写植诒砻娴暮窆杌镒钅鼙Ｗo(hù)硅襯底且提供良好的附著力。
不過，超均勻的鎳(ultra-uniform nickel)可形成極耐用的硅化鎳。根據(jù)定義，超均勻的硅化物系意指厚度變化不大于總厚度約百分之3的硅化物層。
形成超均勻硅化超均勻鎳(ultra-uniform nickel ultra-uniformsilicide)604、606與608之一實(shí)施例系藉由用很低功率的汽相沉積過程于暴露的硅區(qū)上沉積鎳，此處很低功率系意指在500瓦特直流電以下，且較佳者在約400與300瓦特直流電之間的功率位準(zhǔn)。
此外，以極緩慢速率進(jìn)行金屬沉積較佳，此系定義為每秒7.0埃以下，且在約每秒6.8與6.0埃之間較佳。
更進(jìn)一步，較佳以此等功率位準(zhǔn)及沉積速率將硅化物沈積成厚度不超過50埃的超薄厚度藉以提供超均勻、超薄的硅化物。然后，用退火制程，例如用700℃左右的高溫退火，將已沉積的硅化物金屬轉(zhuǎn)換為硅化物。
該硅化物604、606與608較佳由下列各金屬組成之群中選出鈷、鈦、鎳、摻雜砷的鎳、其合金、其化合物以及其組合物。
請(qǐng)參考圖7，其系圖標(biāo)在沉積一介電層702于硅化物層604、606、與608、側(cè)壁間隔件402以及淺溝絕緣層108的上方之后的圖6結(jié)構(gòu)。
于各種具體實(shí)施例中，該介電層702為具有4.2至3.9的中等介電常數(shù)之介電材料例如，氧化硅(SiOx)、正硅酸乙酯(TEOS)、硼磷硅酸鹽(borophosphosilicate，BPSG)玻璃等等，或具有3.9以下至2.5的介電常數(shù)之低介電常數(shù)介電材料，例如摻氟的正硅酸乙酯(FTEOS)、氫硅倍半氧烷(hydrogen silsesquioxane，HSQ)、雙苯并環(huán)丁烯(bis-benzocyclobutene，BCB)、正硅酸甲酯(TMOS)、八甲基環(huán)四硅氧烷(octamethylcyclotetrasiloxane，OMCTS)、六甲基二硅氧烷(HMDS)、硼化三甲基硅基(trimethylsilyl boride，SOB)、二乙醯氧基-二-第三-丁氧基硅烷(diacetoxyditertiarybutoxysilane，DADBS)、磷酸三甲基硅烷基酯(trimethylsilyl phosphate，SOP)等等。超低介電常數(shù)的介電材料(介電常數(shù)在2.5以下且市上有售)系包含市售之Teflon-AF、鐵弗龍微乳液(Teflon microemulsion)、聚亞醯胺奈米泡沫(polimide nanofoam)、二氧化硅氣凝膠(silica aerogel)、二氧化硅干凝膠(silica xerogel)以及具有中孔洞的二氧化硅(mesoporous silica)。中止層與覆蓋層(使用處)的材料為例如，氮化硅(SixNx)或氮氧化硅(SiON)。
請(qǐng)參考圖8，其系圖標(biāo)在形成金屬接觸802、804與806后之圖7結(jié)構(gòu)。
該等金屬接觸802、804與806系各自電性連接于硅化物層604、606與608，且分別連接至該源極/漏極深接合面504、該柵極106以及該源極/漏極深接合面506。
于各種具體實(shí)施例中，該等金屬接觸802、804與806的金屬系例如，鉭(Ta)、鈦(Ti)、鎢(W)、其合金以及其化合物。于其它具體實(shí)施例中，該等金屬接觸802、804與806系例如，銅(Cu)、金(Au)、銀(Ag)、其合金以及其化合物，其中一種或更多上述元素帶有擴(kuò)散阻障層于其周圍。
請(qǐng)參考圖9，其系圖標(biāo)本發(fā)明方法900之簡(jiǎn)化流程圖。本方法900系包含于步驟902，提供一半導(dǎo)體襯底；于步驟904，形成一柵極介電質(zhì)于該半導(dǎo)體襯底上；于步驟906，形成一柵極于該柵極介電質(zhì)上；于步驟908，形成數(shù)個(gè)源極/漏極接合面于該半導(dǎo)體襯底內(nèi)；于步驟910，使用低功率等離子增強(qiáng)化學(xué)汽相沉積過程形成一側(cè)壁間隔件于該柵極周圍；于步驟912，形成硅化物于該等源極/漏極接合面與該柵極上；于步驟912，沉積層間介電質(zhì)于該半導(dǎo)體襯底之上方；并且于步驟914，形成數(shù)個(gè)通至該硅化物的接觸于該層間介電質(zhì)內(nèi)。
盡管已利用最佳的特定實(shí)施模式描述本發(fā)明，應(yīng)了解熟諳此藝者根據(jù)前述說明顯然可做出許多替代、修改、以及變化。因此，本發(fā)明意圖涵蓋所有落入申請(qǐng)專利范圍的精神與范疇內(nèi)的替代、修改、與變化。上述說明或圖標(biāo)于附圖的所有內(nèi)容只具圖解說明性且不具限定性。
權(quán)利要求
1.一種形成集成電路的方法(900)，其包含提供半導(dǎo)體襯底(102)；形成柵極介電質(zhì)(104)于該半導(dǎo)體襯底(102)上；形成柵極(106)于該柵極介電質(zhì)(104)上；形成數(shù)個(gè)源極/漏極接合面(304)(306)于該半導(dǎo)體襯底(102)內(nèi)；使用低功率等離子增強(qiáng)化學(xué)汽相沉積過程，形成側(cè)壁間隔件(402)于該柵極(106)周圍；形成硅化物(604)(606)(608)于該源極/漏極接合面(304)(306)以及該柵極(106)上；沉積層間介電質(zhì)(702)于該半導(dǎo)體襯底(102)上方；以及形成數(shù)個(gè)至該硅化物(604)(606)(608)的接觸(802)(804)(806)于該層間介電質(zhì)內(nèi)。
2.如權(quán)利要求1所述的方法(900)，其中形成該側(cè)壁間隔件(402)的步驟是使用在約100瓦特至約200瓦特的范圍內(nèi)的低偏壓功率等離子增強(qiáng)化學(xué)汽相沉積過程。
3.如權(quán)利要求1所述的方法(900)，其中形成該硅化物(604)(606)(608)的步驟是以極緩慢的沉積速率沉積硅化物金屬。
4.如權(quán)利要求1所述的方法(900)，其中形成該硅化物(604)(606)(608)的步驟是使用超薄厚度的硅化物金屬。
5.如權(quán)利要求1所述的方法(900)，其中沉積該層間介電質(zhì)(702)的步驟是沉積具有介電常數(shù)為中、低或超低介電常數(shù)中至少一種的介電材料。
6.如權(quán)利要求1所述的方法(900)，其中形成至該硅化物(604)(606)(608)的接觸(802)(804)(806)的步驟是使用鉭、鈦、鎢、銅、金、銀、其合金、其化合物或其組合物中的至少一種。
7.如權(quán)利要求1所述的方法(900)，其中形成該硅化物(604)(606)(608)的步驟是形成硅化鎳。
8.如權(quán)利要求1所述的方法(900)，其中形成該硅化物(604)(606)(608)的步驟是形成摻雜砷的硅化鎳。
9.如權(quán)利要求1所述的方法(900)，其中形成該硅化物(604)(606)(608)的步驟是使用低偏壓功率沉積技術(shù)。
10.如權(quán)利要求1所述的方法(900)，其中形成該硅化物(604)(606)(608)的步驟是形成鈷、鈦、鎳、其合金、其化合物或其組合物中的至少一種的硅化物。
全文摘要
本發(fā)明提供一種形成具半導(dǎo)體襯底(102)之集成電路的方法(900)。柵極介電質(zhì)(104)系形成于該半導(dǎo)體襯底(102)上，并且形成柵極(106)于該柵極介電質(zhì)(104)上。形成數(shù)個(gè)源極/漏極接合面(304)(306)于該半導(dǎo)體襯底(102)內(nèi)。使用低功率等離子增強(qiáng)化學(xué)汽相沉積過程形成一側(cè)壁間隔件(402)于該柵極(106)周圍。形成硅化物(604)(606)(608)于該等源極/漏極接合面(304)(306)與該柵極(106)上，并且沉積層間介電質(zhì)(702)于該半導(dǎo)體襯底(102)上方。然后，形成數(shù)個(gè)通至該硅化物(604)(606)(608)的接觸(802)(804)(806)于該層間介電質(zhì)(702)內(nèi)。
文檔編號(hào)H01L21/336GK1902743SQ200480040305
公開日2007年1月24日 申請(qǐng)日期2004年12月21日 優(yōu)先權(quán)日2004年1月12日
發(fā)明者M－V·恩戈, S·S·尚, P·R·貝瑟, P·L·金, E·T·瑞安, R·J·基烏 申請(qǐng)人:先進(jìn)微裝置公司