專利名稱：高k介電膜的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于制造集成電路的裝置和方法，更具體而言，涉及用于制造集成電路的高K電介質(zhì)。
背景技術(shù)：
CMOS器件包括n溝道和p溝道場效應(yīng)晶體管(FET)，并且形成集成電路的襯底。這些晶體管是基于金屬氧化物的半導(dǎo)體器件，其包括源極區(qū)和漏極區(qū)以及其間的絕緣柵。隨著集成電路的密度以及性能的增加，晶體管的尺寸必須減小。結(jié)果，絕緣柵介電層的厚度必須制造得更小。至于柵極電介質(zhì)，該介電層的一個(gè)理想特性是它耦合上面的柵電極到下面的溝道，以使得該溝道可以響應(yīng)施加到柵極的激勵(lì)。在這個(gè)意義上，該電介質(zhì)具有高介電常數(shù)是理想的，高介電常數(shù)就是人們熟知的高K。到目前為止，二氧化硅已經(jīng)成為在制造集成電路時(shí)最常用和有效的柵極絕緣物。這具有非常高的集成度，特別是，能夠在制造時(shí)具有非常低的缺陷密度。結(jié)果是，二氧化硅非常有效地運(yùn)行，使得這些裝置具有低的漏電流。不幸的是，隨著柵極電介質(zhì)的厚度減小，漏電流大大增加。例如，厚度小于20的SiO2導(dǎo)致不可接受的漏電流以及降低的裝置性能。因此，需要在CMOS器件中替換SiO2。通過使較厚的高K層具有降低的等效(SiO2)氧化物厚度，可以減小漏電流。
對于高K電介質(zhì)是理想的特性之一是，它是無定形的。它必須在整個(gè)使用壽命內(nèi)保持為無定形的，包括制造期間以及隨后的作為制成的集成電路一部分的功能運(yùn)行期間。許多可選高K電介質(zhì)具有足夠高的K以及淀積時(shí)的足夠集成度，但是在隨后的處理步驟以及與之相關(guān)的加熱之后，結(jié)果是這些膜會(huì)結(jié)晶。這樣結(jié)晶的這些膜在它們的整個(gè)長度和寬度上結(jié)晶并不理想，而是在形成的晶體結(jié)構(gòu)之間具有稱為晶界的區(qū)域。這些晶界是出現(xiàn)泄漏以及影響電氣性能的其它問題的區(qū)域。
當(dāng)前，人們在開發(fā)具有比二氧化硅更高的介電常數(shù)的高K電介質(zhì)上付出了許多努力。這樣的高K電介質(zhì)有很多，但是二氧化硅的一個(gè)優(yōu)點(diǎn)是，它具有高帶隙以及與硅的低界面態(tài)密度，這使得它成為一種非常有效的絕緣物。因此，已經(jīng)發(fā)現(xiàn)為高K目的而開發(fā)的許多材料存在問題，因?yàn)樗鼈儧]有足夠高的帶隙，或者因?yàn)樗鼈冸y以制造成具有足夠的集成度來防止通過電介質(zhì)的漏電流。也還有一些尚未解決的問題，比如硅襯底和柵電極的熱穩(wěn)定性，氧化物/金屬界面處的費(fèi)米能級釘扎，以及尺度縮小。即使正在調(diào)查研究包括基于Hr和基于Zr的氧化物的無定形材料，但是仍然沒有明確的解決方案，這是由于當(dāng)集成到CMOS工藝流程中時(shí)這些材料會(huì)出現(xiàn)未解決的問題。另外，在制造過程的高溫步驟中，這些材料會(huì)再結(jié)晶。基于La的氧化物材料可能能夠用作Si CMOS器件的高K電介質(zhì)。這種氧化物具有比SiO2高的介電常數(shù)，并且和硅接觸時(shí)預(yù)期具有熱動(dòng)穩(wěn)定性。
對于無定形的替代是單晶膜。理論上，高K介電膜能夠通常由單晶體制成，雖然存在一些困難。困難之一就是匹配膜的晶體結(jié)構(gòu)和下面的半導(dǎo)體的晶體結(jié)構(gòu)，該半導(dǎo)體通常是硅，以及在成形過程期間，其中該成形過程實(shí)際上被極好形成。外延層在業(yè)內(nèi)是公知的，這些外延層是單晶體構(gòu)成的層。硅能夠被外延制造。將非常薄的膜放置成單晶形式的技術(shù)之一是分子束外延。即使利用MBE技術(shù)，仍然難以確保獲得無缺陷膜。
在開發(fā)新的高K電介質(zhì)中，存在另一個(gè)潛在問題，即具有太高的介電常數(shù)。如果介電常數(shù)過高，會(huì)出現(xiàn)一種成為邊緣場效應(yīng)的效應(yīng)，這種效應(yīng)不利地影響晶體管的性能。這必須在柵極和源極/漏極之間進(jìn)行過度耦合。因此，希望正在開發(fā)的材料具有通常在20到40之間的介電常數(shù)范圍。隨著技術(shù)進(jìn)一步進(jìn)步，該范圍會(huì)有一些變化。
理想的高K電介質(zhì)的另一個(gè)方面是關(guān)于其相當(dāng)于某一厚的度氧化硅的等價(jià)電容。氧化硅已經(jīng)是這么普遍和有效的被使用，以致于它已經(jīng)變成了一種標(biāo)準(zhǔn)，該工業(yè)領(lǐng)域通常參照和氧化硅之間的關(guān)系來描述某種特性。在這種情況下，典型的理想氧化硅等價(jià)厚度是在5到15埃之間，但是5到15埃的氧化硅具有泄漏、可靠性、生長率以及均勻性等問題。因此，當(dāng)膜這樣小時(shí)，在制造和使用方面會(huì)存在困難。理想的耦合是，電介質(zhì)具有5到15埃的氧化硅等價(jià)厚度，但是實(shí)際厚度要更高一些。
已經(jīng)開發(fā)出含有鋁的高K介電膜，然而，人們都知道鋁在硅基器件中會(huì)帶來高界面態(tài)密度和降低的遷移率。
因此，需要一種這樣的介電膜，其具有理想范圍內(nèi)的介電常數(shù)、能夠高集成度制造、理想范圍內(nèi)的厚度、不會(huì)降低遷移率或?qū)е赂呓缑鎽B(tài)密度、并且能夠以某種制造工藝制造。

發(fā)明內(nèi)容
為了實(shí)現(xiàn)上述和其它目的和優(yōu)點(diǎn)，公開了一種半導(dǎo)體結(jié)構(gòu)和構(gòu)造該半導(dǎo)體結(jié)構(gòu)的方法，該方法包括提供半導(dǎo)體襯底；在該半導(dǎo)體襯底上方提供包括鑭、镥以及氧的介電層；以及在該介電層上方提供電極層。


通過下面結(jié)合附圖的優(yōu)選實(shí)施例的詳細(xì)描述，本領(lǐng)域技術(shù)人員將容易理解本發(fā)明的前述以及其它進(jìn)一步更多的具體目的和優(yōu)點(diǎn)圖1是根據(jù)本發(fā)明的第一實(shí)施例的集成電路的一部分的剖面圖；圖2是根據(jù)本發(fā)明的第二實(shí)施例的集成電路的一部分的剖面圖；圖3是根據(jù)本發(fā)明的第三實(shí)施例的集成電路的一部分的剖面圖；圖4是根據(jù)本發(fā)明的第四實(shí)施例的集成電路的一部分的剖面圖；
圖5是根據(jù)本發(fā)明的第五實(shí)施例的集成電路的一部分的剖面圖；圖6是根據(jù)本發(fā)明的第六實(shí)施例的集成電路的一部分的剖面圖；圖7是在700攝氏度退火之后淀積在根據(jù)本發(fā)明的硅上的50LaLuO3層的透射電子顯微照片；圖8示出根據(jù)本發(fā)明在200攝氏度淀積在硅上的LaLuO3層的50A的盧瑟福反向散射能譜；以及圖9通過圖表示出在200攝氏度淀積在硅上的50LaLuO3層的C-V曲線。
具體實(shí)施例方式
下面的詳細(xì)描述僅是一種示例性實(shí)施例，而不是用于限制本發(fā)明或限制本發(fā)明的應(yīng)用和使用。更恰當(dāng)說，下面的描述提供了用于實(shí)施本發(fā)明的示例性實(shí)施例的適宜闡述?？梢詫λ霾考墓δ芎徒Y(jié)構(gòu)進(jìn)行多種對所述實(shí)施例的改變，而不會(huì)脫離在附屬權(quán)利要求中設(shè)定的本發(fā)明的范圍。一種包括鑭、镥以及氧的高K介電膜提供了一種替代二氧化硅的優(yōu)越候選材料。它同時(shí)具有以下優(yōu)點(diǎn)具有理想范圍的介電常數(shù)、能夠在高溫保持為無定形以及具有低泄漏。
如圖1所示，示出了集成電路的一部分10，其具有半導(dǎo)體材料襯底12、介電膜14以及導(dǎo)電膜16。襯底12至少在其表面上具有半導(dǎo)體區(qū)域。未示出的下面部分可以也是半導(dǎo)體材料或者可以是通常用于SOI的絕緣材料。半導(dǎo)體材料的例子包括單晶硅以及砷化鎵。在襯底12上面的是介電層14。在介電層14上面的是導(dǎo)電膜16，該導(dǎo)電膜作為柵電極。介電層14作為柵極絕緣體或者柵極電介質(zhì)。在此示出為在和介電膜14界面的表面附近區(qū)域上的襯底12是晶體管的溝道。
柵極電介質(zhì)14包括鑭镥氧化物，它是一種包括鑭、镥和氧的化合物?；瘜W(xué)式是LaLuO3，其中鑭和镥的濃度相同。在鋁添加到該介電化合物的例子中(目前所討論的)，該化學(xué)式是La(Al)xLu1-xO3，其中x＞0。鑭镥氧化物公開為具有大約25的介電常數(shù)，以及大于5eV的帶隙。結(jié)果，在襯底14上成功淀積鑭镥氧化物使得該材料適于柵極電介質(zhì)應(yīng)用，該襯底比如是硅襯底。
這里公開的柵極電介質(zhì)14優(yōu)選的通過分子束外延(MBE)來形成，其中各種元素從熱源蒸發(fā)。此外，元素可以利用電子束淀積、原子層化學(xué)氣相淀積(ALCVD)、物理氣相淀積、有機(jī)金屬化學(xué)氣相淀積以及脈沖激光淀積來產(chǎn)生。優(yōu)選方法是MBE，其可以準(zhǔn)確控制層的形成，包括厚度，在這種情況下，該厚度不小于大約15埃，優(yōu)選的在20到100埃范圍內(nèi)。當(dāng)前集成電路技術(shù)中柵極導(dǎo)體16通常是多晶硅，但是也可以是其它導(dǎo)體，比如金屬，該金屬包括但不限于鎢、氮化鈦、氮化鉭或者可用作柵極導(dǎo)體的任何導(dǎo)體。
由MBE淀積的柵極電介質(zhì)14在確保膜在無定形條件下淀積中也很有用。使用當(dāng)前MBE技術(shù)，襯底12的表面被初始清潔以使得它沒有自然的氧化硅層，或者可以出現(xiàn)氧化硅或氮氧化硅的薄層(當(dāng)前所討論的)。該公開內(nèi)容預(yù)期，在淀積鑭镥氧化物之前，襯底12的表面被清潔并被加熱以去除雜質(zhì)，從而通過維持該硅襯底和氧化硅界面來減小工藝步驟。按照規(guī)定，此外通過在UHV條件下加熱或者通過使用Si助解吸附過程或者Sr助解吸附過程，可以在淀積鑭镥氧化物之前熱去除自然氧化物。在該例子中，清潔表面(在去除低K材料之后)增加了介電堆的電容并增加了使該設(shè)備縮小到更小尺寸的能力。在另一個(gè)替換實(shí)施例中，預(yù)期到在淀積鑭镥氧化物之前，該自然氧化物可以被去除，被氧和氮處理的表面在襯底12的表面上形成氮氧化硅。在該表面上形成氮氧化硅使得在該襯底和柵極電介質(zhì)14之間提供界面，其中該界面具有的介電常數(shù)高于和SiO2之間界面的介電常數(shù)。
在淀積鑭镥氧化物的MBE過程中，利用噴嘴或等離子源，氧分子被可控地引入反應(yīng)室，在該反應(yīng)室中可以使用活性氧原子種類。鑭和镥以及氧的引入因此形成鑭镥氧化物的單層作為介電層14，其位于襯底12上方。
該鑭镥氧化物有利于在優(yōu)化介電系數(shù)的區(qū)域中具有低泄漏和較高電容。一些其它材料具有可識別的缺陷。例如，氧化鑭的二元化合物具有適當(dāng)范圍內(nèi)的介電常數(shù)，但是它吸水。吸水對于理想的集成電路制造是非常有害的。例如，氧化鑭吸水會(huì)導(dǎo)致結(jié)構(gòu)完整性問題，從而使得它不能用于形成集成電路結(jié)構(gòu)。镥的引入可以提供一種非常穩(wěn)定的柵極電介質(zhì)，其保持無定形并在高溫下不會(huì)再結(jié)晶，因此當(dāng)它和襯底12接觸時(shí)會(huì)保持穩(wěn)定。此外，使用鑭镥氧化物可以獲得高帶隙，其高于5eV，并具有合理的能帶偏移、大約25的介電常數(shù)以及類似于硅的熱膨脹系數(shù)。
鑭镥氧化物的另一個(gè)益處是，介電常數(shù)可以基于鑭含量和镥含量的范圍而變化。因此，可以獲得大約10到25之間的最優(yōu)化介電常數(shù)。當(dāng)鑭含量相對于镥含量變化時(shí)，甚至能夠獲得稍微有些大的系數(shù)，但是這會(huì)導(dǎo)致涉及吸水的問題。此外，該公開內(nèi)容預(yù)期在介電層14中包含鋁或氮，從而增加該介電層的穩(wěn)定性、缺陷鈍化以及可能會(huì)增加介電常數(shù)。
即使在高達(dá)1025攝氏度或者更高溫度下該鑭镥氧化物仍然有利的保持無定形性。1025攝氏度通常是當(dāng)前制造工藝中的最高溫度。因此，鑭镥氧化物已經(jīng)被發(fā)現(xiàn)能夠承受集成電路處理中將會(huì)接收到的最高溫度，并保持無定形性，其中集成電路處理由許多典型工藝構(gòu)成，以獲得最先進(jìn)的幾何圖形。通常希望最高處理溫度降下一些，但是最高溫度仍將很可能保持相當(dāng)高，因?yàn)樵礃O/漏極中的攙雜劑激活需要高溫，并且這種激活在可預(yù)知的未來仍是需要的。最高溫度可以降低到稍微低于1025攝氏度，但是仍然在至少相當(dāng)長的一段時(shí)間內(nèi)高于900攝氏度。然而，溫度將出現(xiàn)大幅度下降是不能確定的，而且1025攝氏度在相當(dāng)一段時(shí)間仍持續(xù)是一個(gè)有效需要。因此，該無定形性鑭镥氧化物獲得了預(yù)期溫度范圍上的理想高K特性和高集成度。
能夠淀積無定形鑭镥氧化物的有效高K介電膜的另一個(gè)益處是，它能夠不僅在硅上是非常有效的，而且在砷化鎵上也是非常有效的。有效實(shí)施砷化鎵CMOS技術(shù)從而利用其更高遷移率優(yōu)點(diǎn)中存在的一個(gè)問題是，砷化鎵中所用柵極電介質(zhì)非常難以匹配硅的柵極電介質(zhì)的集成度，其通過在高溫生長硅氧化物而實(shí)現(xiàn)。因此，在大多數(shù)應(yīng)用場合，已經(jīng)證實(shí)硅優(yōu)于砷化鎵?，F(xiàn)在利用使用MEB淀積的有效高K電介質(zhì)，獲得的結(jié)果是，不論是淀積在硅上，還是砷化鎵或一些其它半導(dǎo)體材料上，柵極電介質(zhì)都能夠具有高集成度。從而可能砷化鎵將成為大多數(shù)集成電路的優(yōu)選選擇，但是當(dāng)前卻僅是半導(dǎo)體市場的冰山一角。
如圖2所示，集成電路的一部分18包括一個(gè)襯底20、阻擋電介質(zhì)22、高K電介質(zhì)24以及導(dǎo)體26。在這種情況下，高K電介質(zhì)24類似于或相似于圖1中的膜14，因?yàn)樗氰|镥氧化物。導(dǎo)體26相似于導(dǎo)體16，而襯底20相似于圖1中的襯底12，其具有清潔表面、表面上的殘余自然氧化物或者表面上存在的氮氧化物之一，如前所述。阻擋電介質(zhì)22，其也可以被稱為界面層，被選用作為絕緣體，因?yàn)槠渚哂欣硐胩匦?。例如，這可以是鑭氧化物、镥氧化物、硅氧化物或者硅氮氧化物。阻擋電介質(zhì)22的存在可以確保高K電介質(zhì)24和阻擋電介質(zhì)22的組合具有防止不必要電流的足夠絕緣特性。例如，該組合可以具有高帶隙并可以具有足夠高的介電常數(shù)。特別是，這設(shè)置了一個(gè)高帶隙材料直接接觸襯底20，該襯底是電子注入的勢源。阻擋電介質(zhì)22的另一個(gè)潛在利用是，如果選為襯底20的材料存在問題或者和鑭镥氧化物發(fā)生反應(yīng)，那么可以將其作為擴(kuò)散勢壘區(qū)。
如圖3所示，示出集成電路的一部分28，其包括襯底30、介電膜32以及導(dǎo)體34。在這種情況下，襯底30相似于襯底20和12，導(dǎo)體34相似于導(dǎo)體26和16。介電膜32替代電介質(zhì)14以及電介質(zhì)22和24的組合。在這種情況下，介電膜32具有漸次變化濃度的鑭或镥，這意味著，二元材料，也就是鑭氧化物或镥氧化物，靠近襯底30以及介電膜32的界面形成，并漸變?yōu)槿牧希簿褪氰|镥氧化物，通過添加鑭或者镥而形成為和導(dǎo)體24交界的層。在介電膜32中，靠近和襯底30的界面，該材料實(shí)質(zhì)上是純鑭氧化物或镥氧化物。在向?qū)w34移動(dòng)的過程中，在鑭氧化物靠近襯底30的界面淀積的情況下，镥的濃度連續(xù)增加，直到在靠近和導(dǎo)體34之間界面處介電膜32中的鑭和镥之間的比率是1比1。該方法的優(yōu)點(diǎn)是，在最靠近襯底30處獲得理想的高帶隙，并且避免在鑭氧化物或镥氧化物和鑭镥氧化物之間產(chǎn)生任何突變界面。獲得的介電常數(shù)也可以通過控制濃度增加的速率來進(jìn)行調(diào)節(jié)，也就是鑭和镥之間的1比1的比率可以在和導(dǎo)體34交界之前很好的實(shí)現(xiàn)。一種可選方案是繼續(xù)漸次變化，以超過1比1的比率，從而鑭的濃度超過镥的濃度，反之亦然。
如圖4所示，示出集成電路的一部分36，其包括襯底40、阻擋電介質(zhì)42、高K電介質(zhì)44、阻擋電介質(zhì)46以及導(dǎo)體48。在這種情況下，襯底40相似于襯底12、20以及30。阻擋電介質(zhì)42相似于阻擋電介質(zhì)22。高K電介質(zhì)44相似于高K電介質(zhì)14和24。導(dǎo)體48相似于導(dǎo)體16、26以及34。阻擋層46在高K電介質(zhì)44和導(dǎo)體48之間進(jìn)行阻擋。阻擋體46用于導(dǎo)體48和高K電介質(zhì)44之間具有相容性問題的場合。阻擋體46也很可能從鑭氧化物、镥氧化物、硅氧化物以及硅氮氧化物中進(jìn)行選擇。阻擋電介質(zhì)46的目的是在導(dǎo)體48和高K電介質(zhì)44之間提供擴(kuò)散勢壘區(qū)。當(dāng)然，希望阻擋層46具有高介電常數(shù)，但是其目的是防止導(dǎo)體48和高K電介質(zhì)44之間出現(xiàn)問題。優(yōu)選選擇很可能是鑭氧化物或镥氧化物，因?yàn)樗鼈兙哂斜裙柩趸锔叩慕殡姵?shù)。
如圖5所示，示出集成電路的一部分50，其包括導(dǎo)體52、高K電介質(zhì)54以及導(dǎo)體56。在這種情況下，高K電介質(zhì)應(yīng)用于兩個(gè)導(dǎo)體之間。這主要出現(xiàn)在導(dǎo)體52是用于存儲(chǔ)電荷的浮柵的情況。它還能夠出現(xiàn)在52和56包括用于存儲(chǔ)電荷的電容板的場合。一種這樣的例子是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的存儲(chǔ)單元。在這種情況下，還希望高K電介質(zhì)54具有高介電常數(shù)以及具有低泄漏的理想特性。
如圖5所示，高K電介質(zhì)54是具有漸次變化濃度的鑭镥氧化物。鑭的濃度在中間最大，而在和導(dǎo)體52和導(dǎo)體56的界面處是純或幾乎純的镥氧化物。這就提供了比較高的介電常數(shù)，并且在和導(dǎo)體52以及導(dǎo)體56的界面處提供高帶隙，從而它既是一種高K電介質(zhì)又是優(yōu)良的絕緣體。通過使高K電介質(zhì)54漸次變化，避免了絕緣體類型之間出現(xiàn)明顯的分界面。材料類型之間的突變往往是電荷能夠被捕獲的地方。利用漸次變化濃度，避免了突變的界面。在晶體管的情況，僅在靠近襯底的位置具有高帶隙是非常重要的，因?yàn)槟鞘强赡茏⑷腚姾傻牡胤剑诓糠?0的情況，電荷能夠從導(dǎo)體52或者導(dǎo)體56注入。因此，希望在和導(dǎo)體52以及導(dǎo)體56的界面處具有高帶隙。應(yīng)當(dāng)理解的是，本公開內(nèi)容預(yù)期到反向材料堆棧，也就是，其中鑭的濃度在中間最大，而在和導(dǎo)體56以及導(dǎo)體52的界面處是純或幾乎純的镥氧化物。
如圖6所示，示出集成電路的一部分60，其包括導(dǎo)體62、阻擋電介質(zhì)64、高K電介質(zhì)66、阻擋電介質(zhì)68以及導(dǎo)體70。這是相似于圖5的結(jié)構(gòu)。導(dǎo)體62相似于導(dǎo)體52，導(dǎo)體70相似于導(dǎo)體56，層64、66以及68的組合相似于圖5中的高K電介質(zhì)54。在圖6的情況下，介電層64和68都用于提供高帶隙以及在導(dǎo)體62和70以及高K電介質(zhì)66之間作為擴(kuò)散勢壘區(qū)。因此，對于獲得足夠絕緣質(zhì)量以及提供擴(kuò)散勢壘區(qū)給高K電介質(zhì)66，增加阻擋層64和68是必要的。導(dǎo)體62和70可以具有不同特性。一個(gè)可以是多晶硅。另一個(gè)可以是一種金屬，在這種情況下，阻擋電介質(zhì)的類型希望是不同的。高K電介質(zhì)66包括鑭镥氧化物，其具有如圖1-5的結(jié)構(gòu)中的膜用到的鑭镥氧化物所述的那些益處。
不同于晶體管的形成在兩個(gè)導(dǎo)體的情況下將需要阻擋體的可能性會(huì)增加，因?yàn)?，?shí)際上它適合用于某些情況下在導(dǎo)體62和70之間進(jìn)行注入。因此，需要阻擋體64和68或者如圖5那樣漸次變化的可能性更可能成為實(shí)際發(fā)生的情況，其中上述需要阻擋體64和68或者如圖5那樣漸次變化會(huì)導(dǎo)致這種注入在不想要它發(fā)生的時(shí)候不發(fā)生。因此，需要阻擋體64和68或者如圖5那樣漸次變化的可能性在通過注入進(jìn)行電荷存儲(chǔ)的情況下較大。以及，在它純粹作為電容的情況下，仍然更可能需要阻擋層64和68。電容的主要目的是存儲(chǔ)電荷，從而在和導(dǎo)體之間界面處具有高帶隙的重要性甚至大于晶體管的重要性。
下面的例子示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的一種用于構(gòu)建圖1中所示半導(dǎo)體結(jié)構(gòu)比如結(jié)構(gòu)10的方法。該方法通過提供單晶半導(dǎo)體襯底來開始，該襯底包括選自元素周期表族IV或族III-V的材料。根據(jù)本發(fā)明的優(yōu)選實(shí)施例，半導(dǎo)體襯底是具有(100)定向的硅片。至少一部分半導(dǎo)體襯底具有裸露面，而下面所述的襯底的其它部分會(huì)包括其它結(jié)構(gòu)。文中的術(shù)語“裸露”表示襯底的該部分中的表面已經(jīng)被清潔以去除任何氧化物、雜質(zhì)或者其它外來材料。眾所周知，裸露硅是高反應(yīng)性的，容易形成一個(gè)自然氧化物。術(shù)語“裸露”的意思中包括這樣一種自然氧化物。下面的過程優(yōu)選的通過分子束外延(MBE)來執(zhí)行，但是根據(jù)本發(fā)明也可以使用其它淀積過程，比如，物理氣相淀積、原子層淀積或者有機(jī)金屬化學(xué)氣相淀積。通過在MBE室中加熱該襯底到高于800攝氏度的溫度來去除該自然氧化物。清潔的硅表面顯示(2×1)表面重構(gòu)，其由反射高能電子衍射(RHEED)監(jiān)測到。在另一個(gè)實(shí)施例中，通過在MBE裝置中淀積鍶、鋇、鍶和鋇的組合、或者其它堿土金屬或堿土金屬的組合的薄層(優(yōu)選1-3個(gè)單層)并將其加熱到超過750攝氏度的溫度，從而去除該自然氧化物。
緊接該明顯的(2×1)表面重構(gòu)的出現(xiàn)，襯底的溫度降低到室溫和500攝氏度之間，優(yōu)選的是50到400攝氏度之間。然后氧氣引入該MBE室，直接朝向被清潔襯底。同時(shí)，噴發(fā)源上的閥門被打開，使得鑭和镥的原子撞擊到半導(dǎo)體襯底上，形成鑭镥氧化物的層14。在另一個(gè)實(shí)施例中，可以引入鋁來形成鑭鋁镥氧化物層。接著淀積層14到所需厚度，通過物理氣相淀積或者其它本領(lǐng)域公知的淀積技術(shù)來淀積柵極電極。
如圖7所示，示出在200攝氏度淀積在硅上的50厚的LaLuO3層的透射電子顯微照片80。如圖所示，在構(gòu)建該介電層之后，淀積TaN層并將其在700攝氏度退火。在該介電層和該襯底之間的界面極其平整，并且出現(xiàn)薄的界面層。將該層加熱到900攝氏度不會(huì)引發(fā)任何的再結(jié)晶。
圖8示出淀積在硅上的LaLuO3介電層的RBS能譜90，示出了鑭和镥的存在。能譜分析顯示出鑭和镥的比率接近1∶1。通過參照施加電壓構(gòu)建電容器和測量電容量，確定該氧化物層的電特性。圖9示出了電容的電容量-電壓曲線100，示出了性能良好的特性，其中該電容利用硅上的LaLuO3介電層來構(gòu)建。
根據(jù)本發(fā)明的另一個(gè)實(shí)施例，在圖1的結(jié)構(gòu)10中，硅襯底可以覆蓋有熱生長的二氧化硅層(未示出)?；蛘?，硅的表面可以覆蓋有氮氧化硅層?？梢岳没瘜W(xué)方法來制備該二氧化硅，該方法留下不超過10埃的氧化物。或者，硅襯底可以在上述情況中被原位清潔，以留下一個(gè)清潔的、重構(gòu)良好的表面。然后該表面暴露到氧流中，該氧流是氧分子、等離子源中產(chǎn)生的活性氧或者臭氧的形式?？梢钥刂圃摫┞稐l件，以便獲得1到15埃、優(yōu)選3-8埃的二氧化硅的理想厚度范圍。在另一個(gè)實(shí)施例中，清潔的硅表面可以暴露到氧流和氮流中，以形成氮氧化硅層。氮可以以氣態(tài)形式施加，包括一氧化二氮或離子源中產(chǎn)生的活性氮。在制備二氧化硅或氮氧化硅的界面層之后，可以淀積高K介電層。
根據(jù)本發(fā)明的另一個(gè)實(shí)施例，該高K電介質(zhì)可以是La(Al)xLu1-xO3Ny的形式，其中y＞0。這可以通過上述的在存在氮的情況下淀積高K介電層來實(shí)現(xiàn)。氮結(jié)合到高K介電膜中能夠潛在的增加熱穩(wěn)定性以及減小陷阱密度。
雖然本發(fā)明已經(jīng)在多個(gè)實(shí)施例中描述，但是還存在可以結(jié)合利用的其它實(shí)施例和其它材料，其將提供益處或者和本發(fā)明相關(guān)的一些益處?？梢允褂貌煌谏鲜霾牧系钠渌牧?。此外，還可以添加一些材料到鑭镥氧化物中，可以獲得除了組合中鑭镥氧化物以及所述多種濃度所提供的益處之外的其它益處。因此，由權(quán)利要求來限定本發(fā)明的范圍。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底；半導(dǎo)體襯底上面的介電層，其包括鑭、镥以及氧；以及介電層上面的電極層。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，還包括半導(dǎo)體襯底和介電層之間的界面層，其中該界面層包括鑭和氧、镥和氧、硅氧化物以及硅氮氧化物之一。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中介電層包括鑭镥氧化物并具有化學(xué)式LaLuO3。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中介電層還包括鋁并具有化學(xué)式La(Al)xLu1-xO3，其中x＞0。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中介電層的一種元素從零漸次變化到高于零的量。
6.一種半導(dǎo)體結(jié)構(gòu)，包括第一導(dǎo)電層；第一導(dǎo)電層上的介電層，其包括鑭、镥和氧；介電層上的第二導(dǎo)電層；第一導(dǎo)電層和介電層之間的第一界面層；以及介電層和第二導(dǎo)電層之間的第二界面層；其中第一界面層包括氧和鑭或镥之一。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體結(jié)構(gòu)，其中介電層從第一導(dǎo)電層和第二導(dǎo)電層從零漸次變化到大于零的量。
8.一種用于形成半導(dǎo)體結(jié)構(gòu)的方法，包括通過分子束外延(MBE)在半導(dǎo)體襯底上形成介電層，其包括鑭、镥和氧；在介電層上形成電極層。
9.一種半導(dǎo)體設(shè)備，包括從具有半導(dǎo)體表面和導(dǎo)電層的襯底選擇的第一材料；第二材料，所述第二材料是導(dǎo)電層；第三材料，其設(shè)置于第一和第二材料之間，包括鑭、镥和氧，其中所述第三材料是無定形性的。
10.如權(quán)利要求9所述的半導(dǎo)體設(shè)備，還包括第三材料，其設(shè)置于第三材料和第一材料之間，所述第四材料包括氧和鑭或镥之一。
全文摘要
一種介電層(14，22，24，32)，由兩個(gè)導(dǎo)體或?qū)w(14，20，34)和襯底(12，26，30)之間形成的鑭、镥和氧構(gòu)成。在一個(gè)實(shí)施例中，介電層形成在襯底上，不需要額外的界面層。在另一個(gè)實(shí)施例中，介電層(22，42，46)漸次變化鑭或镥的含量，或者還包括鋁的含量。在另一個(gè)實(shí)施例中，絕緣層形成在導(dǎo)體或襯底和介電層之間，或者形成在導(dǎo)體和襯底以及介電層之間。介電層優(yōu)選的由分子束外延來形成，但是也可以由原子層化學(xué)氣相淀積、物理氣相淀積、有機(jī)金屬化學(xué)氣相淀積或脈沖激光淀積來形成。
文檔編號H01L29/40GK1930687SQ200480033499
公開日2007年3月14日 申請日期2004年10月22日 優(yōu)先權(quán)日2003年11月12日
發(fā)明者拉溫德拉納特·德魯帕德 申請人:飛思卡爾半導(dǎo)體公司