專利名稱：用于集成電路器件的保護電路的制作方法
技術領域：
本發(fā)明涉及用于一種集成電路，用于保護電路器件不受因靜電放電而引起的損害。
集成電路，尤其是互補金屬氧化物半導體(CMOS)技術中的敏感電路必須受到保護，以防止由突然的靜電放電(ESD)而引起的故障。ESD將導致?lián)舸﹥蓚€表面之間的電介質(zhì)的電壓，最終造成短路、損壞集成電路的柵氧化層/擴散層、金屬層、或觸點。存在于電路突然放電之前的靜電充電通常是由與例如人或機器的靜電充電對象接觸而產(chǎn)生的。
為了此目的，即是為了防止ESD，一個或多個專門設計的保護電路通常被集成在待保護的電路的襯底上。這樣的保護電路在危險電流或電壓放電出現(xiàn)時被激活并且切換到低阻抗狀態(tài)，以保持電路的敏感區(qū)域的安全。
在最近的處理中，ESD保護電路是若干區(qū)域限制的器件的其中之一，尤其與輸入/輸出(I/O)焊盤有關。因此有利的或甚至需要減小保護電路所消耗的芯片面積并且仍然能達到足夠的保護。另外，對于高速射頻(RF)I/O設計，ESD保護電路的電容必須盡可能得低，由此該電容取決于用于ESD保護的芯片面積。
當前，ESD保護通常依賴于ESD保護晶體管的P-N結的穿破機制。

圖1中的電流電壓圖中的曲線11對此進行了說明。ESD健壯性的限制實際上在于ESD箝位電路在ESD事件期間具有微分電阻。在ESD事件期間的電壓降達到集成電路不再受到保護的一個值。通常的故障是小的N-MOS晶體管的漏極損壞或柵氧化層擊穿。
在Partovi等人的美國專利第6078487號中，描述了具有一個調(diào)制控制輸入端的靜電放電保護器件。保護電路，防護相關聯(lián)的集成電路不受因靜電放電所引起的損壞，其包括一個用作為箝位器件的N-MOS晶體管和一個柵極調(diào)制電路。N-MOS晶體管的箝位電路的源極和漏極連接在集成電路的輸入/輸出焊盤和接地基準電壓之間。在集成電路正常操作期間，柵極調(diào)制電路通過將其的柵極引出線連接到接地基準電壓來禁止N-MOS晶體管箝位電路。在ESD事件期間，柵極調(diào)制電路將柵極連接到輸入/輸出焊盤，輸入/輸出焊盤啟動N-MOS晶體管箝位電路，從而引起任何ESD電壓及所產(chǎn)生的電流經(jīng)過N-MOS晶體管箝位電路被分路到接地。但是，當ESD或靜電超載(EOS)事件發(fā)生時，該事件引起箝位調(diào)制器電源接線端上的正電壓Vdd，此時由ESD或靜電超載引起的電壓不能經(jīng)過N-MOS晶體管箝位電路被分路到接地，因為N-MOS晶體管箝位電路被禁止。因此，在該情況下，ESD或靜電超載能夠損壞集成電路的柵氧化層、金屬層、或觸點。
本發(fā)明的一個目的是提供一種集成保護電路，用于保護具有焊盤(例如，I/O焊盤或電源焊盤)的集成電路不受不同應激條件期間的靜電放電或靜電過載。
利用根據(jù)本發(fā)明的集成保護電路，節(jié)省了芯片面積而沒有減弱針對靜電放電或靜電過載的保護?？商鎿Q地或另外地，針對靜電放電或靜電過載的保護能夠在很大程度上得到提高而不用消耗過多的芯片面積。
所述問題是通過具有獨立權利要求1的特征的集成保護電路來解決的。
根據(jù)本發(fā)明的集成保護電路包括第一晶體管，其控制輸出端連接在焊盤和箝位器件的控制輸入端之間，其中箝位器件的控制輸出端連接在焊盤和基準電壓接線端之間。該保護電路還包括第二晶體管，其控制輸出端連接在第一晶體管的控制輸出端和基準電壓接線端之間。最后，該保護電路還包括連接在電源電壓接線端和第一與第二晶體管的控制輸入端之間的時間延遲元件。
本發(fā)明的進一步的有利擴展還得自于從屬權利要求中指明的特征。
在本發(fā)明的一個實施例中，集成保護電路的焊盤是信號輸入/輸出焊盤或電源焊盤。
在本發(fā)明的另一個實施例中，集成保護電路的時間延遲元件包括串聯(lián)連接的一個電阻和一個電容。
在本發(fā)明的另一個實施例中，集成保護電路的時間延遲元件包括第三晶體管，其中所述電阻連接在電源電壓接線端和第三晶體管之間，并且其中第三晶體管形成所述電容。
有利地，所述集成保護電路包括第四晶體管，其控制輸出端連接在基準電壓接線端和第三晶體管的控制輸出端之間，并且其中第四晶體管的控制輸入端還連接到基準電壓接線端。
此外，集成保護電路的第一晶體管可以是p溝道MOS晶體管。
為了解決本發(fā)明的目的，集成保護電路的第二、第三、第四晶體管可以形成為n溝道MOS晶體管。
在一個典型應用中，根據(jù)本發(fā)明的集成保護電路的箝位器件是用于ESD保護而布置的n溝道MOS晶體管。
可替換地，根據(jù)本發(fā)明的集成保護電路的箝位器件是寄生npn晶體管。
可替換地，根據(jù)本發(fā)明的集成保護電路的箝位器件還可以形成為半導體開關元件。
最后，用于保護電路器件的所述集成保護電路包括一個連接在焊盤和電源電壓接線端之間的二極管。
接著，將利用附圖進一步闡明本發(fā)明。
圖1是根據(jù)現(xiàn)有技術的ESD保護電路和根據(jù)本發(fā)明的ESD保護電路的電流電壓圖；圖2是根據(jù)本發(fā)明的ESD保護電路的一個實施例；圖3是用于電源焊盤的根據(jù)本發(fā)明的ESD保護電路的一個實施例；圖4是根據(jù)本發(fā)明的用于I/O焊盤的ESD保護電路的方框圖；圖5是根據(jù)本發(fā)明的用于電源焊盤的ESD保護電路的方框圖；圖6是在集成電路中具有寄生二極管的方框圖。
本發(fā)明的思想是具有一種健壯的元件，所述元件能在ESD事件期間，在更多敏感的內(nèi)部器件被損壞之前處理ESD電流。最普通的元件是二極管、N-MOS晶體管和低電壓觸發(fā)矽控整流器(LVTSCR)。所有這些器件具有高于必須受到保護的集成電路的工作電壓的擊穿值。
圖1除示出了說明根據(jù)現(xiàn)有技術的用于ESD保護電路的電流電壓過程的曲線11之外，還示出了根據(jù)本發(fā)明的用于ESD保護電路的電流電壓過程的曲線12。
正如可以從這條曲線12中看出的，ESD檢測電路箝位由ESD事件所引起的電壓要比傳統(tǒng)ESD箝位電路早很多。因此如圖2所示，可以實現(xiàn)箝位晶體管MN4上較低的電壓降U1。根據(jù)現(xiàn)有技術的箝位晶體管上的電壓降在圖1中用U2表示。
在非工作的集成電路(IC)上執(zhí)行ESD測試。在ESD測試期間，必須阻止所有脈沖，而無論是何種電壓電平。因此，不需要對高于IC工作電壓的觸發(fā)電壓進行ESD保護。
本發(fā)明的一個思想是，箝位每個處于最低可能電壓電平的脈沖。這在普通CMOS技術中是晶體管的閾值電壓Utr，大約為0.6V。在IC的正常工作模式期間，這個行為被關閉并且保護電路如普通電壓箝位電路一樣工作。
在圖2中，描述了一個根據(jù)本發(fā)明的ESD保護電路的實施例。為此目的，電源電壓VDD的電源接線端1經(jīng)過電阻R連接到第一n溝道金屬氧化物場效應晶體管(N-MOSFET)MN1的漏極端和柵極端。第一N-MOS晶體管NM1的源極端連接到第二N-MOS晶體管MN2的漏極端。柵極端和源極端依次在基準電壓端4連接到基準電位VSS，基準電位VSS是整個電路的接地。p溝道MOS晶體管MP1和第三N-MOS晶體管MN3形成一個倒相器INV，其輸入端NET1連接到第一N-MOS晶體管NM1的源極和第二N-MOS晶體管MN2的漏極端。倒相器INV的輸出端NET2連接到第四N-MOS晶體管NM4的柵極端，其中第四N-MOS晶體管NM4作為ESD保護電路的主箝位電路工作。在虛線內(nèi)的ESD保護電路部分在以下被稱為有源觸發(fā)控制AC，而晶體管MN4被稱為箝位晶體管。
圖1所示的保護電路可產(chǎn)生兩種不同的工作模式、普通工作模式和事件驅(qū)動模式。將在下面闡明這兩種模式。
在第一個、普通工作模式，即所謂的箝位模式下，保護電路的電源接線端1被加電，并且接地端4被連接到接地。在這種普通工作情況下，電路沒有受到ESD或EOS的應激。保護電路現(xiàn)在按如下進行工作。首先，第一N-MOS晶體管MN1被接通，這意味著它是導通的。其次，第二N-MOS晶體管MN2被切斷并且處于非導通。因此，在一個步驟中，倒相器INV的輸入端NET1為高而其輸出端NET2為低。最后，主箝位電路MN4被切斷。其結果是，I/O焊盤2不連接到接地就能夠被用作為I/O焊盤2了。
如果在普通工作期間，出現(xiàn)ESD或EOS引起的過電壓，那么主箝位電路MN4將如同普通使用的柵極接地的NMOS晶體管(GGNMOST)那樣工作并且將保護整個電路。
在第二模式，即事件驅(qū)動模式下，存在四種不同的工作條件。在所有工作條件中，在ESD測試期間，除了要測試的引腳和對應的接地引腳以外，電路所有的結點或焊盤都是漂浮的。
-第一工作條件將利用一個測試電壓Vpad來測試I/O焊盤2，其中測試電壓Vpad相對于基準電位VSS是正的。電路如下進行工作。在電源接線端1的電源電壓VDD是漂浮的。由于P-MOS晶體管MP1的柵極和漏極形成的電容，倒相器INV的晶體管MP1是導通的。因此，結點NET2上的電壓跟隨I/O焊盤2上正的測試電壓Vpad?，F(xiàn)在，第四N-MOS晶體管MN4是導通的，并將I/O焊盤2箝位到基準電位VSS。
-第二工作條件將利用一個測試電壓Vpad2來測試I/O焊盤2，其中測試電壓Vpad2相對于基準電位VDD是正的。現(xiàn)在，電源接線端1接地，并且基準電位VSS是漂浮的。
可選的P+二極管D可轉(zhuǎn)送一個偏置電壓或者在漏極開路的情況下轉(zhuǎn)送I/O焊盤2上的電壓Vpad2到電源接線端1。否則，在結點NET1上的電壓Vn1是低電位，因而倒相器INV的P-MOS晶體管MP1是導通的。結點NET2上的電壓Vn2跟隨I/O焊盤2上的測試電壓Vpad2，其中電壓Vn2＝Vpad2-Vtr。主箝位晶體管MN4導通并且朝襯底的方向推動電流。朝著電源電壓VDD的任何寄生二極管將導引該電流，而在普通工作模式下寄生二極管是不導通的。寄生二極管可例如是PMOS晶體管的n井二極管，其連接在電源電位VSS和基準電位VDD之間。
-第三工作條件將利用一個測試電壓Vpad3來測試I/O焊盤2，其中測試電壓Vpad3相對于基準電位VSS是負的。在第三工作條件下，電源接線端1上的電源VSS接地，并且基準電位VDD是漂浮的。
箝位晶體管MN4導通并且向集成電路的襯底推動ESD電流。寄生N+二極管D2朝I/O焊盤2導引電流。
無論電路為何種狀態(tài)，連接到I/O焊盤2的所有N+/襯底二極管都在正方向上驅(qū)動。這樣的N+/襯底二極管可例如是N+晶體管擴散。ESD電流從基準結點VSS流到I/O焊盤2。
-第四工作條件將利用一個測試電壓Vpad4來測試I/O焊盤2，其中測試電壓Vpad4相對于基準電位VDD是負的。在第四工作條件下，電源接線端1上的電壓VSS是漂浮的，并且基準電位VDD接地。
要么可選二極管D被正向偏置要么如在第一工作條件下描述的那樣，晶體管MP1導通，并且箝位MN4將ESD電流推進到接地。之后，如第三工作條件下所述的，電流將經(jīng)由寄生二極管朝VDD推進。
因此，本發(fā)明結合了本領域GGNMOST概念的健壯性和有源箝位的優(yōu)點。
如圖3所示，保護電路也能用于保護電源引腳或電源焊盤3不受到靜電放電或靜電超載。為此，電源焊盤3連接到P-MOS晶體管MP1的漏極端、第四N-MOS晶體管MN4的漏極端和保護電路的電阻R。保護電路本身不必被修改。因此，其對應于圖2所示的圖解。關于保護電路的闡述，參考了上述部分。
圖4示出了根據(jù)本發(fā)明的用于I/O焊盤的ESD保護電路的方框圖。由此，有源觸發(fā)電路AC控制箝位晶體管MN4。
圖5示出了根據(jù)本發(fā)明的用于電源焊盤的ESD保護電路的方框圖。如上所述，有源觸發(fā)電路AC控制箝位晶體管MN4。
借助于有源箝位觸發(fā)電路AC，可驅(qū)動各種N-MOS晶體管箝位電路MN4。例如，用于防止ESD而布置的N-MOS晶體管可以用作為晶體管箝位電路NM4。還可能為大的輸出緩沖器使用下拉式N-MOS晶體管。根據(jù)寬度與長度的關系，該晶體管可被設計成普通的N-MOS晶體管或具有專門ESD限制的N-MOS晶體管。
圖6示出了如何在集成電路中放置寄生晶體管。在普通工作模式下，寄生二極管或多個寄生二極管分別是非導通的。
在下面，給出一個例子來標出電阻R和晶體管MN1、MN2、MN3、MN4和MP1的尺寸。對于晶體管MN1、MN2、MN3、MN4和MP1，尺寸是指溝道寬度與溝道長度的比率，其中溝道寬度與溝道長度都是以μm給出的。
已經(jīng)說明和描述了用于集成電路的新穎保護裝置的一個優(yōu)選實施例，注意在不偏離本發(fā)明或所附權利要求的范圍的情況下，可以對本發(fā)明裝置和方法做出改變和修改。
附圖標記列表1 電源接線端2 I/O焊盤3 電源焊盤4 基準電位端MN1 第一N-MOS晶體管MN2 第二N-MOS晶體管MN3 第三N-MOS晶體管MN4 第四N-MOS晶體管MP1 P-MOS晶體管NET0 結點0或MN1的柵極NET1 第一結點或倒相器輸入端NET2 第二結點或倒相器輸出端INV 倒相器D 可選P+二極管D2 寄生N+二極管VSS 基準電位VDD 電源電壓R 電阻AC 有源觸發(fā)電路U1 第一電壓U2 第二電壓
權利要求
1.一種用于集成電路器件的集成保護電路，包括-第一晶體管(MP1)，其控制輸出端連接在焊盤(2，3)和箝位器件(MN4)的控制輸入端之間，所述箝位器件(MN4)的控制輸出端連接在所述焊盤(2，3)和基準電壓接線端(4)之間，-第二晶體管(MN3)，其控制輸出端連接在所述第一晶體管(MP1)的控制輸出端和所述基準電壓接線端(4)之間，以及-連接在電源電壓接線端(1)和所述第一晶體管(MP1)與所述第二晶體管(MN3)的所述控制輸入端之間的時間延遲元件(R，MN1)。
2.根據(jù)權利要求1的保護電路，其中焊盤(2，3)是信號焊盤(2)或電源焊盤(3)。
3.根據(jù)權利要求1或2的保護電路，其中時間延遲元件(R，MN1)包括串聯(lián)連接的一個電阻(R)和一個電容。
4.根據(jù)權利要求3的保護電路，其中時間延遲元件(R，MN1)包括第三晶體管(MN1)，所述電阻(R)連接在電源電壓接線端(1)和所述第三晶體管(MN1)之間，所述第三晶體管(MN1)形成所述電容。
5.根據(jù)權利要求4的保護電路，其中提供了第四晶體管(MN2)，其控制輸出端連接在基準電壓接線端(4)和第三晶體管(MN1)的控制輸出端之間，并且其控制輸入端連接到所述基準電壓接線端(4)。
6.根據(jù)前述任一權利要求的保護電路，其中第一晶體管(MP1)是p溝道MOS晶體管。
7.根據(jù)前述任一權利要求的保護電路，其中第二、第三、第四晶體管(MN1，MN2，MN3)是n溝道MOS晶體管。
8.根據(jù)前述任一權利要求的保護電路，其中箝位器件(MN4)是為了ESD保護而布置的n溝道MOS晶體管。
9.根據(jù)任一權利要求1到7的保護電路，其中箝位器件(MN4)是寄生npn晶體管。
10.根據(jù)任一權利要求1到7的保護電路，其中箝位器件(MN4)是半導體開關元件。
11.根據(jù)前述任一權利要求的保護電路，其中二極管(D)連接在焊盤(2)和電源電壓接線端(1)之間。
全文摘要
根據(jù)本發(fā)明的集成保護電路用于ESD保護具有至少一個焊盤(例如I/O焊盤)的電路器件，所述集成保護電路包括第一晶體管(MP1)，其控制輸出端連接在焊盤(2，3)和箝位晶體管(MN4)的控制輸入端之間。箝位晶體管(MN4)的控制輸出端連接在焊盤(2，3)和基準電壓接線端(4)之間。該保護電路還包括第二晶體管(MN3)，其控制輸出端連接在第一晶體管(MP1)的控制輸出端和基準電壓接線端(4)之間。最后，該保護電路還包括連接在電源電壓接線端(1)和第一晶體管(MP1)與第二晶體管(MN3)的控制輸入端之間的時間延遲元件(R，MN1)。
文檔編號H01L27/02GK1816955SQ200480018533
公開日2006年8月9日 申請日期2004年6月23日 優(yōu)先權日2003年6月30日
發(fā)明者W·肯珀 申請人:皇家飛利浦電子股份有限公司