專利名稱：絕緣體上半導體芯片的制作方法
技術(shù)領(lǐng)域：
本實用新型關(guān)于半導體組件的領(lǐng)域，且特別是關(guān)于一種在主動層厚度不均勻的絕緣體上硅(Silicon-On-Insulator；SOI)的區(qū)域上具有SOI組件，以及在選定的主動區(qū)中具有平臺(Mesa)隔離區(qū)。
背景技術(shù)：
傳系統(tǒng)上應用絕緣體上硅技術(shù)所制成的集成電路，是在SOI基材上形成集成電路。一般來說，SOI基材于絕緣層，例如埋入氧化層(Buried Oxide Layer；BOX Layer)上，沉積一層較薄的硅膜(Silicon Film)，也就是一般所知的主動層(Active Layer)。絕緣層或埋入氧化層形成于硅基材上。主動組件(Active Devices)，例如晶體管(Transistor)，形成于主動層中的主動區(qū)。至于主動區(qū)的尺寸及位置，則由隔離區(qū)來加以定義，其中隔離區(qū)例如淺溝渠隔離(Shallow Trench Isolation；STI)區(qū)域。主動區(qū)中的主動組件借由埋入氧化層與基材絕緣。相較于堆棧式的硅組件(Bulk SiliconDevice)，在SOI基材上形成的組件擁有許多優(yōu)點，包含沒有逆本體效應(Reverse BodyEffect)、沒有閉鎖(Latch-Up)效應、對軟錯(Soft-Error)免疫、以及降低接面電容(Junction Capacitance)。因此SOI技術(shù)能提高組件速度的表現(xiàn)，使得構(gòu)裝密度更高，并減少能量的消耗。
一般SOI晶體管有兩種形式部分空乏(Partially-Depleted；PD)SOI晶體管與完全空乏(Fully-Depleted；FD)SOI晶體管。PD-SOI晶體管形成于主動區(qū)中，且此主動區(qū)的主動層厚度比最大的空乏寬度(Depletion Width)還大，因此這個PD-SOI晶體管就具有部分空乏的主體。PD-SOI晶體管的優(yōu)點在于制造可行性高，不過PD-SOI晶體管會有浮體效應(Floating Body Effect)。數(shù)字電路比較能夠耐受浮體效應，所以可使用PD-SOI晶體管。FD-SOI晶體管形成于主動區(qū)中，而此主動區(qū)的主動層厚度比最大的空乏寬度還小。FD-SOI晶體管使用的主動層厚度較薄，或是使用較輕的主體摻雜，所以避免了浮體效應的問題。一般來說，在設計時使用FD-SOI組件的模擬電路系統(tǒng)(Analog Circuitry)的表現(xiàn)比使用PD-SOI組件的模擬電路系統(tǒng)更好。由于模擬與數(shù)字電路可能制作在同一片SOI芯片上，若提供適用于數(shù)字電路系統(tǒng)以及模擬電路系統(tǒng)的區(qū)域的SOI芯片，會很有益處。因此，在SOI芯片上，提供至少兩種不同厚度的硅膜或主動層會相當實用。FD-SOI組件可以使用硅膜非常薄的區(qū)域，而PD-SOI組件則使用硅膜比較厚的區(qū)域。當然，利用至少兩種不同厚度的硅膜或主動層也增加電路及組件設計上的彈性。
伊利斯-蒙那根(Ellis-Monaghan)等人于美國專利公告第5,952,695號中揭露一種SOI雙層膜的結(jié)構(gòu)，其于組件隔離區(qū)形成后，將主動層中選定的區(qū)域進行磊晶成長至第二厚度。在這個設計中，由于磊晶層容易于側(cè)向過度成長至隔離區(qū)中，而使隔離區(qū)失效，因此磊晶層的厚度受到限制，不能太大。
今井(Imai)于美國專利公告第6,222,234 B1號中揭露一種在一般基材上形成PD-SOI及FD-SOI組件的方法。在這個設計中，于組件隔離區(qū)形成后，才形成具有兩種不同厚度的主動層區(qū)域。硅層較薄的主動區(qū)用以制作FD-SOI組件，而硅層較厚的主動區(qū)則用以制作PD-SOI組件。
安(An)等人于美國專利公告第6,414,335B1號中揭露一種主動層厚度不均勻的SOI芯片的結(jié)構(gòu)。安等人更于美國專利公告第6,448,114 B1號中揭露數(shù)種形成主動層厚度不均勻的SOI芯片的方法。在提供隔離結(jié)構(gòu)前，先形成厚度不同的主動層。此設計的一個實施例，于主動層的特定區(qū)域進行蝕刻，以形成主動層較薄的區(qū)域。而另一個實施例，則是在主動層的特定區(qū)域上進行磊晶成長，以形成主動層較厚的區(qū)域。不過在美國專利公告第6,414,335 B1號與美國專利公告第6,448,114 B1號的兩份專利中，并未提出在同一片SOI芯片上具有多重主動層厚度的主動區(qū)中形成隔離結(jié)構(gòu)的論述。
圖1a至第1b是現(xiàn)有的SOI結(jié)構(gòu)的剖面圖。請參照圖1a，其為現(xiàn)有的SOI基材的剖面圖。其中，SOI基材10依序由硅基材i00、絕緣層102以及主動層104堆棧而成，因此主動層104借由絕緣層102與硅基材100作電性上隔離。請參照圖1b，其繪示現(xiàn)有的SOI芯片的剖面圖。其中，硅基材100在經(jīng)過處理后，在主動層104中形成數(shù)個主動區(qū)106。然后，主動組件108，例如晶體管及二極管(Diodes)，可形成在主動區(qū)106中。主動區(qū)106彼此間則借由隔離區(qū)110達到電性上的絕緣，而隔離區(qū)110可由例如淺溝渠隔離所形成。圖1b所示的現(xiàn)有SOI芯片11，其主動層104的厚度是一致的。厚度一致的主動層104與硅基材100的平坦面簡化了隔離區(qū)110形成的過程。目前商業(yè)上利用SOI技術(shù)的產(chǎn)品，使用的是厚度一致的主動層及淺溝渠隔離。
在SOI基材上提供至少兩種不同厚度的硅膜有許多優(yōu)點。首先請參照圖2a，其繪示具有兩種不同厚度的硅膜或主動層的SOI基材經(jīng)過處理后的剖面圖。請參照圖2a，在形成隔離區(qū)域前，SOI基材12依序由硅基材100、絕緣層102以及主動層104堆棧而成，其中SOI基材12中先形成厚度不同的主動層104于絕緣層102上。在主動層104的第一區(qū)域120中，主動層104具有第一厚度tSi1，而在主動層104的第二區(qū)域130中，主動層104具有第二厚度tSi2。當然，主動層104也可以有其它硅膜厚度不同的區(qū)域，舉例而言，在主動層104的第三區(qū)域140中，主動層104具有第三厚度tSi3，其余依此類推。具有至少兩種不同厚度的主動層104提供了更多的選擇，主動層104較薄的區(qū)域可用以制作像是FD-SOI晶體管的組件，而主動層104較厚的區(qū)域則可用以制作如PD-SOI晶體管的組件。此外，主動層104較厚的區(qū)域亦可用來形成例如二極管或側(cè)面單向雙極性絕緣閘極型晶體管(Lateral Unidirectional BipolarInsulated Gate Type Transistor；Lubistor)，這些組件的電流驅(qū)動(Drive)與主動層104厚度成正比。舉例而言，二極管或側(cè)面單向雙極性絕緣閘極型晶體管于SOI電路中，是作為靜電放電防護(Electrostatic Discharge；ESD)之用。
然而，使用至少兩種厚度的主動層可能會造成SO1基材12表面不平坦，如圖2a所示。由于SOI基材12表面不平坦，因此在主動層104厚度不同的主動區(qū)提供隔離區(qū)是相當困難的。也就是說無法輕易或直接形成如圖2b的剖面圖所示的隔離區(qū)。首先，如圖2b所示，在不同區(qū)域的隔離溝渠，其深度亦迥異。其次，隔離區(qū)的上表面也具有不同的高度。由于像淺溝渠隔離的隔離結(jié)構(gòu)利用化學機械研磨(ChemicalMechanical Polishing；CMP)來達到隔離區(qū)的上表面的平坦度，因此就無法直接應用化學機械研磨的方式來完成如圖2b所示的隔離結(jié)構(gòu)。
發(fā)明創(chuàng)造內(nèi)容因此本實用新型的目的在于提供一種絕緣體上半導體芯片，其在具有多重主動層厚度的SOI芯片的一部分提供平臺隔離(Mesa Isolation)。
本實用新型的另一目的在于提供一種絕緣體上半導體芯片，其對具有多重主動層厚度的SOI芯片的一部分提供現(xiàn)有的隔離區(qū)，例如淺溝渠隔離區(qū)。
本實用新型的又一目的在于提供一種絕緣體上半導體芯片，其對具有主動層厚度不同的多重主動區(qū)提供平臺隔離。
根據(jù)本實用新型的上述目的，提出一種絕緣體上半導體(Semiconductor-On-Insulator)芯片，至少包含半導體層覆蓋于絕緣層上；具有第一厚度的半導體層的第一區(qū)域，且第一區(qū)域至少包括借由淺溝渠隔離法定義出的數(shù)個第一主動區(qū)；以及具有第二厚度的半導體層的第二區(qū)域，且第二區(qū)域至少包括借由平臺隔離法定義出的數(shù)個第二主動區(qū)。
依照本實用新型一較佳實施例，其中上述的第一厚度大于第二厚度。
根據(jù)本實用新型的又一目的，提出一種絕緣體上半導體芯片至少包含半導體層覆蓋于絕緣層上；具有第一厚度的半導體層的第一區(qū)域，且第一區(qū)域至少包括借由平臺隔離法定義出的數(shù)個第一主動區(qū)；以及具有第二厚度的半導體層的第二區(qū)域，且第二區(qū)域至少包括借由平臺隔離法定義出的數(shù)個第二主動區(qū)。
依照本實用新型一較佳實施例，其中上述的第一厚度大于第二厚度。
本實用新型揭露一種用于主動層厚度較薄的主動區(qū)的隔離結(jié)構(gòu)，其中這種隔離結(jié)構(gòu)各自分離又簡單，可避免先前技術(shù)的缺點。因此，就可避開在主動層厚度不同的區(qū)域使用特定隔離制程的問題。更進一步而言，本實用新型子主動層厚度較薄的主動區(qū)設置平臺隔離，而主動層厚度較厚的主動區(qū)則設置淺溝渠隔離。
所以，本實用新型的優(yōu)點就是在對具有多重主動層厚度的SOI芯片的一部分提供平臺隔離。
本實用新型的另一優(yōu)點是在對具有多重主動層厚度的SOI芯片的一部分提供現(xiàn)有的隔離區(qū)，例如淺溝渠隔離區(qū)。
本實用新型的又一優(yōu)點是在對主動層厚度不同的多重主動區(qū)提供平臺隔離。


本實用新型的較佳實施例于前述的說明文字中輔以下列圖形做更詳細的闡述，其中圖1a是現(xiàn)有的SOI基材的剖面圖。
圖1b是現(xiàn)有主動層厚度一致的SOI芯片的剖面圖，其主動組件形成于主動區(qū)中，且主動區(qū)之間以隔離區(qū)絕緣。
圖2a是在隔離區(qū)形成前，主動層厚度不同的SOI基材的剖面圖。
圖2b是表面不平坦的硅基材上的隔離區(qū)。
圖3a為具有多重主動層厚度及隔離結(jié)構(gòu)的絕緣體上半導體基材的平面圖。
圖3b為沿著第3a圖的A-A剖面線所獲得的絕緣體上半導體基材剖面圖。
圖4為具有多重硅膜厚度的絕緣體上半導體芯片的剖面圖。
圖5為依照本實用新型一較佳實施例的利用兩種不同隔離方法來制造一種具有多重主動層厚度的SOI芯片的方法流程圖。
圖6a至圖6i為依照本實用新型一較佳實施例的制程剖面圖。
圖7為依照本實用新型另一較佳實施例的利用兩種不同隔離方法來制造一種具有多重主動層厚度的SOI芯片的方法流程圖。
圖8a至圖8i為依照本實用新型另一較佳實施例的制程剖面圖。
具體實施方式
請參照圖3a，其為具有多重主動層厚度及隔離結(jié)構(gòu)的絕緣體上半導體基材的平面圖(Plan View)，且請一并參照圖3b，圖3b則為沿著圖3a的A-A剖面線所獲得的絕緣體上半導體基材剖面圖。此絕緣體上半導體基材15依序由硅基材150、絕緣層152與以及主動層154堆棧而成，其中上述的絕緣層152可例如埋入氧化層。主動層154可分為第一區(qū)域170、第二區(qū)域180以及第三區(qū)域190，且第一區(qū)域170設有數(shù)個主動區(qū)170a、第二區(qū)域180設有數(shù)個主動區(qū)180a、以及第三區(qū)域190設有數(shù)個主動區(qū)190a。其中，第一區(qū)域170的主動層154具有第一厚度tSil，而第二區(qū)域180的主動層154具有第二厚度tSi2。當然，主動層154也可以有其它硅膜厚度不同的區(qū)域，舉例而言，在第三區(qū)域190的主動層154具有第三厚度tSi3，其余依此類推。
硅膜較薄的主動區(qū)，例如主動層154的第二區(qū)域180的數(shù)個主動區(qū)180a，借由形成溝渠157以絕緣各個主動區(qū)180a。這些溝渠157將主動層154分割為硅島或硅平臺(Silicon Mesa)結(jié)構(gòu)，如圖3b的第二區(qū)域180的數(shù)個主動區(qū)180a的結(jié)構(gòu)。平臺隔離法借由移除絕緣體上半導體基材15中部分的主動層154，來切斷鄰近主動區(qū)180a之間的電性連接。
請參照圖4，所繪示為具有多重硅膜厚度的絕緣體上半導體芯片的剖面圖。其中，主動組件195形成于各種不同的主動區(qū)170a、主動區(qū)180a以及主動區(qū)190a中。在主動層154較薄的主動區(qū)180a上形成的主動組件195借由例如溝渠157所定義的平臺隔離來相互絕緣。在一較佳實施例中，較薄的主動層154的第二厚度tSi2介于5埃(Angstrom；)至200范圍之間。構(gòu)成主動層154的半導體材質(zhì)較佳者為硅，亦可為任何其它元素的半導體，例如鍺(Germanium；Ge)、任何合金半導體例如硅-鍺、或任何化合物半導體例如砷化鎵(Gallium Arsenide；GaAs)或磷化碘(IndiumPhosphide；IP)。在本實用新型中，主動層154的材質(zhì)為硅，然而硅可以是松散態(tài)(Relaxed State)或密合的(Strained)硅。主動層154較厚的主動區(qū)170a中形成的主動組件195則借由例如淺溝渠隔離所形成的隔離區(qū)160以相互絕緣。利用例如淺溝渠隔離以相互絕緣的主動層154，其中第一厚度tSi1介于100至2000范圍之間。
為了使本實用新型的敘述更加詳盡與完備，以下描述在主動層或硅膜具有多重厚度的同一片SOI基材上，形成平臺隔離及淺溝渠隔離的數(shù)種方法，并請配合圖5至圖8的圖示。
在第一個實施例中，首先提供具有多重主動層厚度的SOI基材。請參照圖5，其繪示依照本實用新型一較佳實施例的利用兩種不同隔離方法來制造一種具有多重主動層厚度的SOI芯片的方法流程圖。請一并參照圖6a至圖6i，其繪示本實用新型的第一個實施例的制程剖面圖。首先，如同步驟202所述，提供具有至少兩種不同主動層304厚度的SOI基材30，如圖6a所示。其中，SOI基材30于硅基材300上依序堆棧絕緣層302及主動層304而成，且其中絕緣層302可例如埋入氧化層，而至少兩種不同主動層304厚度包含具第一厚度的第一區(qū)域310、具第二厚度的第二區(qū)域320。當然，SOI基材30也可以有具第三厚度的第三區(qū)域330，其余依此類推。
然后，如同步驟204所述，形成第一隔離罩幕305于SOI基材30的主動層304上，其中第一隔離罩幕305用以形成后續(xù)的平臺隔離之用。第一隔離罩幕305的材質(zhì)可為任何現(xiàn)有技術(shù)使用的已知罩幕材質(zhì)，例如光阻、氧化硅、氮化硅、或上述材質(zhì)的組合。第一隔離罩幕305可為或不為共形形狀(Conformal Topology)，也就是說，當?shù)谝桓綦x罩幕305的厚度為一致時，第一隔離罩幕305為共形的，但當?shù)谝桓綦x罩幕305的厚度不一致時，第一隔離罩幕305就不為共形的。第一隔離罩幕305經(jīng)過圖案化后暴露出數(shù)個開口306，如圖6b所示，這些開口306后續(xù)在主動層304的第二區(qū)域320中即將形成溝渠308(如圖6c所示)的區(qū)域。接著，如同步驟206所述，利用蝕刻制程，例如反應性離子蝕刻(Reactive Ion Etching；RIE)，在主動層304的第二區(qū)域320中蝕刻出數(shù)個溝渠308并暴露出部分的絕緣層302，而形成如圖6c所示的SOI芯片的剖面圖，其中溝渠308將主動層304的第二區(qū)域320分割成隔離的平臺312。此外，反應性離子蝕刻所使用的混合氣體，至少包含六氟化硫(Sulfur Hexafluoride；SF6)、氦氣(Helium；He)、以及氧氣(Oxygen；O2)。
根據(jù)本實用新型的第一較佳實施例，第一隔離罩幕305用以定義平臺隔離。如同步驟208所述，去除第一隔離罩幕305，而形成如圖6d所示的結(jié)構(gòu)，可以清楚顯示出主動層304的第二區(qū)域320被溝渠308隔離成為數(shù)個平臺312的結(jié)構(gòu)，其中平臺312亦稱為硅島(Silicon Island)，作為主動區(qū)320a之用。
隨后，要形成第二隔離結(jié)構(gòu)。第二隔離結(jié)構(gòu)可以使用現(xiàn)有技術(shù)已知的淺溝渠隔離制程來形成。接下來所描述的一般常用的淺溝渠隔離制程。如同步驟210所述，形成第二隔離罩幕315于SOI基材30的主動層304上，其中第二隔離罩幕315的材質(zhì)可為任何現(xiàn)有技術(shù)使用的已知罩幕材質(zhì)，例如氧化硅或氮化硅。第二隔離罩幕315較佳的材質(zhì)為抗氧化材質(zhì)，例如氮化硅層覆蓋于墊氧化硅層上?？衫酶蔁嵫趸?DryThermal Oxidation)法先形成一層墊氧化硅層，然后，利用化學氣相沉積(ChemicalVapor Deposition；CVD)法，在氧化硅層上堆棧氮化硅層，其中化學氣相沉積法利用二氯硅甲烷(Dichlorosilane)以及氨氣(Ammonia)作為反應氣體。接著，利用微影制程將第二隔離罩幕315圖案化，再使用反應性離子蝕刻制程，蝕刻第二隔離罩幕315，其中反應性離子蝕刻制程利用六氟化硫、氦氣及三氟甲烷(Trifluoromethane)作為蝕刻反應氣體。圖案化的第二隔離罩幕315暴露出即將形成溝渠結(jié)構(gòu)的開口316，例如淺溝渠隔離，如圖6e所示。
再如同步驟212所述，利用第二隔離罩幕315在主動層304的第一區(qū)域310及第三區(qū)域330暴露出的開口316中蝕刻出溝渠318，并暴露出部分的絕緣層302，形成如圖6f所示的結(jié)構(gòu)，可以清楚顯示出主動層304的第一區(qū)域310及第三區(qū)域330分別被溝渠318隔離成主動區(qū)310a與主動區(qū)330a的結(jié)構(gòu)。接下來，利用熱氧化(ThermalOxidation)法在溝渠318的側(cè)壁上成長一層氧化硅318a，然后使氧化硅318a填滿溝渠318。亦可利用化學氣相沉積法沉積氧化硅318a。填充的氧化硅318a可經(jīng)過回火步驟使其致密(Densification)。利用化學機械研磨(Chemical MechanicalPolishing；CMP)平坦化SOI基材30，而形成如圖6g所示的剖面圖。殘留的第二隔離罩幕315可利用適當?shù)奈g刻劑加以移除。倘若第二隔離罩幕315是氮化硅層位于氧化硅層上的堆棧結(jié)構(gòu)，則可先在熱磷酸中蝕刻，然后再于氫氟酸中蝕刻，以移除第二隔離罩幕315，如此就完成形成淺溝渠隔離的制程，而得到如圖6h示的剖面圖。然后，如同步驟214所述，于主動層304上制作主動組件340，而形成如圖6i的結(jié)構(gòu)。
在第二個實施例中，則先形成淺溝渠隔離，再形成平臺隔離。請參照圖7，其所繪示為依照本實用新型另一較佳實施例的利用兩種不同隔離方法來制造一種具有多重主動層厚度的SOI芯片的方法流程圖。請一并參照圖8a至圖8i，其繪示本實用新型的第二個實施例的制程剖面圖。首先如步驟402所述，提供具有至少兩種不同主動層504厚度的SOI基材50，其中SOI基材50于硅基材500上依序堆棧絕緣層502及主動層504而成，且其中絕緣層502可例如埋入氧化層，而至少兩種不同主動層504厚度包含具第一厚度的第一區(qū)域510以及具第二厚度的第二區(qū)域520。當然，SOI基材也可以有具第三厚度的第三區(qū)域530，其余依此類推，如圖8a所示。
然后，如同步驟404所述，形成第一隔離罩幕505于SOI基材50的主動層504上，其中第一隔離罩幕505用以形成后續(xù)的淺溝渠隔離區(qū)。第一隔離罩幕505的材質(zhì)較佳者為氮化硅層覆蓋于氧化硅層上。淺溝渠隔離制程正如上述的第一個實施例所描述，用以絕緣主動層504的第一區(qū)域510與第三區(qū)域530，而淺溝渠隔離制程剖面圖繪示于圖8b至圖8e。第一隔離罩幕505可利用于熱氧化法先形成一層墊氧化硅層，然后，利用化學氣相沉積法，在氧化硅層上堆棧氮化硅層，其中化學氣相沉積法利用二氯硅甲烷以及氨氣作為反應氣體。接著，利用微影制程將第一隔離罩幕505圖案化，再使用反應性離子蝕刻制程，蝕刻第一隔離罩幕505，其中反應性離子蝕刻制程利用六氟化硫、氦氣及三氟甲烷作為蝕刻反應氣體。圖案化的第一隔離罩幕505暴露出即將形成溝渠結(jié)構(gòu)的開口506，例如淺溝渠隔離，如圖8b所示。
接著，如同步驟406所述，于第一隔離罩幕505在主動層504的第一區(qū)域510及第三區(qū)域530中暴露出的開口506中蝕刻出溝渠508，并暴露出部分的絕緣層502，形成如圖8c所示的結(jié)構(gòu)。接下來，利用熱氧化法在溝渠508的側(cè)壁上成長一層氧化硅512，然后使氧化硅512填滿溝渠508。亦可利用化學氣相沉積法沉積氧化硅512。填充的氧化硅512可經(jīng)過回火步驟使其致密。利用化學機械研磨平坦化SOI基材50，而形成如圖8d所示的剖面圖。殘留的第一隔離罩幕505可利用適當?shù)奈g刻液加以移除。倘若第一隔離罩幕505是氮化硅層位于氧化硅層的堆棧結(jié)構(gòu)，則可先在熱磷酸中蝕刻，然后再于氫氟酸中蝕刻，以移除第一隔離罩幕505，如同步驟408所述，如此就完成形成淺溝渠隔離的制程，而得到如圖8e示的剖面圖。
因此在第二個實施例中，第一隔離罩幕505用以定義淺溝渠隔離結(jié)構(gòu)。接下來，如同步驟410所述，沉積并圖案化第二隔離罩幕515，其中溝渠516用以定義平臺(硅島)結(jié)構(gòu)，如圖8f所示。然后，如同步驟412所述，利用蝕刻制程，借由形成溝渠518以定義出被溝渠518所隔離的平臺(硅島)，并暴露出部分的絕緣層502，如圖8g所示，其中溝渠518即為平臺隔離。然后，移除第二隔離罩幕515，如圖8h所示，可以清楚顯示出主動層504的第一區(qū)域510及第三區(qū)域530分別被氧化硅512隔離成主動區(qū)510a與主動區(qū)530a的結(jié)構(gòu)，而主動層504的第二區(qū)域520被溝渠518隔離成數(shù)個主動區(qū)520a。隨后，如同步驟414所述，于主動層504上制作主動組件540，而形成如圖8i的結(jié)構(gòu)。
在又一個實施例中，平臺隔離亦可應用在具有不同厚度的眾多主動區(qū)域上。舉例而言，平臺隔離可應用在具至少兩種不同厚度的多個主動區(qū)上，并不局限于單一厚度的主動區(qū)的應用。在這個實施例中，由平臺隔離所隔離的主動區(qū)的厚度介于5至1000范圍之間。
由上述本實用新型較佳實施例可知，應用本實用新型具有下列優(yōu)點。本實用新型于主動層厚度較薄的主動區(qū)設置平臺隔離，而主動層厚度較厚的主動區(qū)則設置淺溝渠隔離。更進一步而言，本實用新型教示一種用于主動層厚度較薄的主動區(qū)的隔離結(jié)構(gòu)及其制造方法，其中這種隔離結(jié)構(gòu)各自分離又簡單，可避免先前技術(shù)的缺點。因此，就避開在主動層厚度不同的區(qū)域使用特定隔離制程的問題。
所以，由上述本實用新型較佳實施例可知，應用本實用新型的優(yōu)點就是在具有多重主動層厚度的SOI芯片的一部分提供平臺隔離。
本實用新型的另一優(yōu)點是對具有多重主動層厚度的SOI芯片的一部分提供現(xiàn)有的隔離區(qū)，例如淺溝渠隔離區(qū)。
本實用新型的又一優(yōu)點是對具有主動層厚度不同的多重主動區(qū)提供平臺隔離。
然而，以上所述，僅為本實用新型的具體實施例的詳細說明與附圖，并非用以限制本實用新型及本實用新型的特征，所有熟悉該項技藝的人，依本實用新型的構(gòu)思所做的等效修飾或變化，皆應包含于本實用新型的權(quán)利要求中。
權(quán)利要求1.一種絕緣體上半導體芯片，其特征在于，至少包含一半導體層覆蓋于一絕緣層上；具有一第一厚度的一第一區(qū)域位于該半導體層中，且該第一區(qū)域至少包括數(shù)個第一主動區(qū)，而該些第一主動區(qū)借由一淺溝渠隔離法所定義出；以及具有一第二厚度的一第二區(qū)域位于該半導體層中，且該第二區(qū)域至少包括數(shù)個第二主動區(qū)，而該些第二主動區(qū)借由一平臺隔離法所定義出。
2.如權(quán)利要求1所述的絕緣體上半導體芯片，其特征在于，該半導體層的材質(zhì)至少包含硅。
3.如權(quán)利要求1所述的絕緣體上半導體芯片，其特征在于，該半導體層的材質(zhì)至少包含硅以及鍺。
4.如權(quán)利要求1所述的絕緣體上半導體芯片，其特征在于，該絕緣層的材質(zhì)至少包含氧化硅。
5.如權(quán)利要求1所述的絕緣體上半導體芯片，其特征在于，該第一厚度大于該第二厚度。
6.一種絕緣體上半導體芯片，其特征在于，至少包含一半導體層覆蓋于一絕緣層上；具有一第一厚度的一第一區(qū)域位于該半導體層中，且該第一區(qū)域至少包括數(shù)個第一主動區(qū)，而該些第一主動區(qū)借由一平臺隔離法所定義出；以及具有一第二厚度的一第二區(qū)域位于該半導體層中，且該第二區(qū)域至少包括數(shù)個第二主動區(qū)，而該些第二主動區(qū)借由該平臺隔離法所定義出。
7.如權(quán)利要求6所述的絕緣體上半導體芯片，其特征在于，該半導體層的材質(zhì)至少包含硅。
8.如權(quán)利要求6所述的絕緣體上半導體芯片，其特征在于，該半導體層的材質(zhì)至少包含硅以及鍺。
9.如權(quán)利要求6所述的絕緣體上半導體芯片，其特征在于，該絕緣層的材質(zhì)至少包含氧化硅。
10.如權(quán)利要求6所述的絕緣體上半導體芯片，其特征在于，該第一厚度大于該第二厚度。
專利摘要一種絕緣體上半導體(Semiconductor－On－Insulator；SOI)芯片，其提供平臺隔離(Mesa Isolation)設置于硅膜覆蓋的絕緣體上半導體芯片的一部分上，用以隔離硅膜。本實用新型的隔離結(jié)構(gòu)更可包含傳輸系統(tǒng)的隔離結(jié)構(gòu)，例如淺溝渠隔離(Shallow Trench Isolation；STI)，以隔離硅膜。
文檔編號H01L27/12GK2746535SQ200420084609
公開日2005年12月14日 申請日期2004年7月30日 優(yōu)先權(quán)日2004年7月30日
發(fā)明者楊育佳 申請人:臺灣積體電路制造股份有限公司