專利名稱：半導(dǎo)體裝置及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于半導(dǎo)體裝置，特別是關(guān)于一種互補(bǔ)式場(chǎng)效晶體管(complementary field-effect transistors)及其制造方法。
背景技術(shù)：
金屬氧化物半導(dǎo)體場(chǎng)效晶體管(metal-oxide-semiconductorfield-effect transistors；MOSFET)的尺寸縮減，包含柵極長(zhǎng)度與柵氧化物的尺寸縮減，促使在過(guò)去數(shù)十年間集成電路每單位元件的速度、效能、密度及成本的改善。為了更加強(qiáng)化晶體管的效能，可使其溝道區(qū)發(fā)生應(yīng)變而改善載流子(carrier)的遷移率(mobility)。一般而言，較好為沿NMOS(N型金屬氧化物半導(dǎo)體)晶體管的源極-漏極的方向在其N型溝道區(qū)施加張應(yīng)力、與沿PMOS(P型金屬氧化物半導(dǎo)體)晶體管的源極-漏極的方向在其P型溝道區(qū)施加壓應(yīng)力。以下，茲列出相關(guān)于使晶體管溝道區(qū)發(fā)生應(yīng)變的幾項(xiàng)現(xiàn)有技術(shù)。
J.Welser等人在一九九二年十二月于舊金山所舉行的“International Electron Devices Meeting”，其出版品中第1000～1002頁(yè)，所發(fā)表名為“NMOS and PMOS TransistorsFabricated in Strained Silicon/Relaxed Silicon-GermaniumStructures”的文獻(xiàn)中，揭露在溝道區(qū)下方提供一松弛的(relaxed)硅鍺(silicon germanium)緩沖層。上述松弛的硅鍺層的晶格常數(shù)大于松弛的硅，而使形成于其上的晶格呈現(xiàn)在水平方向拉長(zhǎng)的狀態(tài)，亦即使其受到雙軸向的(biaxial)拉伸應(yīng)變。因此，形成于外延(epitaxial)應(yīng)變硅層的晶體管，其溝道區(qū)是處于雙軸向拉伸應(yīng)變的狀態(tài)。在此方法中，上述松弛的硅鍺緩沖層可視為應(yīng)力源(stressor)而在溝道區(qū)造成應(yīng)變。在此文獻(xiàn)中，應(yīng)力源是設(shè)于晶體管溝道區(qū)的下方。
由于須要成長(zhǎng)微米尺度的松弛硅鍺緩沖層，上述方法的成本相當(dāng)昂貴，再加上述松弛的硅鍺緩沖層內(nèi)存在為數(shù)眾多的錯(cuò)位(dislocation)，且其中部分錯(cuò)位會(huì)延伸至上述應(yīng)變硅層中，而導(dǎo)致基底具有很高的缺陷密度。因此，上述方法在應(yīng)用上受到成本及基底材料性質(zhì)的限制。
在另一方法中，是在晶體管形成之后才使其溝道區(qū)發(fā)生應(yīng)變。在此方法中，是于已完成的晶體管結(jié)構(gòu)(形成于硅基底中)上形成一高應(yīng)力薄膜。上述高應(yīng)力薄膜或應(yīng)力源是改善溝道區(qū)中硅晶格的間隔，而對(duì)上述溝道區(qū)造成顯著的影響，而使上述溝道區(qū)發(fā)生應(yīng)變。在此方法中，應(yīng)力源是置于已完成的晶體管結(jié)構(gòu)上。此方法是由A.Shimizu等人，發(fā)表于“the Digest of Technical Papersof the 2001 International Electron Device Meeting”的出版品第433～436頁(yè)，其標(biāo)題為“Local mechanical stress control(LMC)a new technique for CMOS performance enhancement”。
由上述高應(yīng)力薄膜所造成應(yīng)變，據(jù)信在本質(zhì)上為平行于源極-漏極方向的單軸向(uniaxial)應(yīng)變。然而，單軸向的拉伸應(yīng)變會(huì)降低空穴遷移率，而單軸向的壓應(yīng)變會(huì)降低電子的遷移率?？墒褂面N離子植入而選擇性地造成應(yīng)變松弛，而避免空穴或電子的遷移率的降低，但是因?yàn)镹型溝道的晶體管與P型溝道的晶體管相當(dāng)靠近而使其難以達(dá)成。因此，需要一有效且省錢的方法來(lái)引發(fā)應(yīng)變，從而改善晶體管的效能。

發(fā)明內(nèi)容
本發(fā)明是提供一種半導(dǎo)體裝置，包含一基底；一晶體管形成于上述基底上，上述晶體管具有一柵極與一源/漏極，上述晶體管并使流經(jīng)上述源/漏極的電流大體上沿著上述基底<100>的晶格方向流動(dòng)；一介電質(zhì)形成于上述柵極的側(cè)面及鄰接上述柵極的上述基底的上方；以及一硅化物層形成于上述基底的表面上，并位于上述介電質(zhì)的下方。
本發(fā)明所述的半導(dǎo)體裝置，該介電質(zhì)包含一介電線層(liner)與形成于該介電線層上的一間隔物。
本發(fā)明所述的半導(dǎo)體裝置，該間隔物的寬度與該介電線層的厚度的比值小于5。
本發(fā)明所述的半導(dǎo)體裝置，該間隔物的寬度與該柵極的長(zhǎng)度的比值為0.8～1.5。
本發(fā)明所述的半導(dǎo)體裝置，該介電質(zhì)包含多個(gè)該介電線層。
本發(fā)明所述的半導(dǎo)體裝置，該介電線層的厚度小于350。
本發(fā)明所述的半導(dǎo)體裝置，該半導(dǎo)體裝置是受到一張力層的被覆。
本發(fā)明所述的半導(dǎo)體裝置，該介電質(zhì)包含一間隔物，且該張力層的厚度與該間隔物的寬度的比值為0.5～1.6。
本發(fā)明所述的半導(dǎo)體裝置，該張力層所施加的張應(yīng)力為50MPa～2GPa。
本發(fā)明所述的半導(dǎo)體裝置，該基底包含一具有刻痕(notch)的晶圓，而使得該基底<100>的晶格方向、與該刻痕和該晶圓中心所連成的線段之間的夾角小于7°。
本發(fā)明所述的半導(dǎo)體裝置，該基底包含一淺溝槽隔離結(jié)構(gòu)將應(yīng)力傳遞至該基底。
本發(fā)明所述的半導(dǎo)體裝置，該基底為絕緣層上覆半導(dǎo)體的基底，具有形成于第一硅層上的一絕緣層、與形成于該絕緣層上的第二硅層，其中該第一硅層<110>的晶格方向是沿著該第二硅層<100>的晶格方向，而該柵極硅形成于該第二硅層上。
本發(fā)明所述的半導(dǎo)體裝置，該基底包含第一硅層、位于該第一硅層上的松弛Si1-xGex層、與位于該松弛Si1-xGex層上的應(yīng)變硅層。
本發(fā)明所述的半導(dǎo)體裝置，該半導(dǎo)體裝置包含一PMOS晶體管與一NMOS晶體管，且該P(yáng)MOS晶體管的柵極寬度與該NMOS晶體管的柵極寬度的比值等于該第一硅層中的電子遷移率與空穴遷移率的比值。
本發(fā)明所述的半導(dǎo)體裝置，該半導(dǎo)體裝置包含一PMOS晶體管與一NMOS晶體管，且該P(yáng)MOS晶體管的柵極寬度與該NMOS晶體管的柵極寬度的比值等于該應(yīng)變硅層中的電子遷移率與空穴遷移率的比值。
本發(fā)明所述的半導(dǎo)體裝置，該半導(dǎo)體裝置包含一PMOS晶體管與一NMOS晶體管，且該P(yáng)MOS晶體管的柵極寬度與該NMOS晶體管的柵極寬度的比值等于該第一硅層中的電子遷移率與空穴遷移率的比值的平方根。
本發(fā)明所述的半導(dǎo)體裝置，該半導(dǎo)體裝置包含一PMOS晶體管與一NMOS晶體管，且該P(yáng)MOS晶體管的柵極寬度與該NMOS晶體管的柵極寬度的比值等于該應(yīng)變硅層中的電子遷移率與空穴遷移率的比值的平方根。
本發(fā)明所述的半導(dǎo)體裝置，該x值大于0.1且小于0.5。
本發(fā)明所述的半導(dǎo)體裝置，該半導(dǎo)體裝置是被一層間介電質(zhì)所覆蓋，該層間介電質(zhì)是沿著源極-漏極的方向施加0.1GPa～2GPa的張應(yīng)力。
本發(fā)明所述的半導(dǎo)體裝置，更包含第一區(qū)與第二區(qū)，該第一區(qū)包含多個(gè)微電子元件與多個(gè)金屬層，該第二區(qū)包含多個(gè)金屬層，且該第二區(qū)更包含一切割邊緣與一間隙區(qū)，該間隙區(qū)為該基底上未被一頂蓋金屬層覆蓋的區(qū)域。
本發(fā)明所述的半導(dǎo)體裝置，該第二區(qū)中的該間隙區(qū)包含寬0.5～10μm的帶狀區(qū)域。
本發(fā)明所述的半導(dǎo)體裝置，該第二區(qū)中的該間隙區(qū)包含該基底上未被內(nèi)連線金屬層覆蓋的區(qū)域。
本發(fā)明所述的半導(dǎo)體裝置，更包含七層或更多層的金屬層形成于該基底上。
本發(fā)明所述的半導(dǎo)體裝置，該第二區(qū)中的該間隙區(qū)包含寬0.5～10μm的帶狀區(qū)域，且該間隙區(qū)不包含主動(dòng)區(qū)。
本發(fā)明所述的半導(dǎo)體裝置，該第二區(qū)中的該間隙區(qū)包含一低介電常數(shù)介電層，其介電常數(shù)低于氧化硅的介電常數(shù)。
本發(fā)明是又提供一種半導(dǎo)體裝置，包含一基底，具有具第一晶格常數(shù)的第一半導(dǎo)體材料、與具第二晶格常數(shù)的第二半導(dǎo)體材料；以及至少一場(chǎng)效晶體管形成于上述第二半導(dǎo)體材料上，其中一電流是大體上沿著<100>的晶格方向流動(dòng)。
本發(fā)明是又提供一種半導(dǎo)體裝置，包含一基底具有第一硅層、位于上述第一硅層上的松弛Si1-xGex層、與位于上述松弛Si1-xGex層上的應(yīng)變硅層；以及至少一場(chǎng)效晶體管形成于上述應(yīng)變硅層上，其中一電流是大體上沿著<100>的晶格方向流動(dòng)。
本發(fā)明是又提供一種半導(dǎo)體裝置，包含一基底；第一晶體管形成于上述基底上，上述第一晶體管具有第一柵極與第一源/漏極區(qū)，上述第一晶體管的排列是使流經(jīng)上述第一源/漏極的電流大體上沿著上述基底<100>的晶格方向流動(dòng)；以及第二晶體管形成于上述基底上，上述第二晶體管具有第二柵極與第二源/漏極區(qū)，上述第二晶體管的排列是使流經(jīng)上述第二源/漏極的電流大體上沿著上述基底<100>的晶格方向流動(dòng)；其中上述第一柵極與上述第二柵極各具有沿其側(cè)壁形成的間隔物(spacer)，上述第一柵極的間隔物大于上述第二柵極的間隔物。
本發(fā)明是又提供一種半導(dǎo)體裝置的形成方法，包含提供一基底；形成一晶體管于上述基底上，上述晶體管具有一柵極與沿著上述柵極側(cè)壁形成的間隔物；以及沿著上述基底的表面形成一硅化區(qū)，而使上述硅化區(qū)的至少一部分延伸至上述間隔物下；其中流經(jīng)上述晶體管的一源/漏極的電流大體上沿著上述基底<100>的晶格方向流動(dòng)。
本發(fā)明所述的半導(dǎo)體裝置的形成方法，更包含形成一張力層于該晶體管上。
本發(fā)明所述的半導(dǎo)體裝置的形成方法，形成該硅化區(qū)的步驟更包含在該介電線層蝕刻出一凹陷區(qū)，該介電線層是位于該間隔物與該基底之間；對(duì)該基底施以預(yù)洗(pre-clean)；以及形成該硅化區(qū)。
本發(fā)明所述的半導(dǎo)體裝置的形成方法，該預(yù)洗的步驟是采濕式，將該基底浸入一溶液中，該溶液為氫氟酸、硫酸、過(guò)氧化氫、氫氧化銨或上述的組合。
本發(fā)明所述的半導(dǎo)體裝置的形成方法，形成于該間隔物下方的該硅化物小于該間隔物寬度的百分之七十。
本發(fā)明所述的半導(dǎo)體裝置的形成方法，更包含形成七層或更多層的金屬層于該基底上。
本發(fā)明是又提供一種半導(dǎo)體裝置的形成方法，包含提供一基底；形成第一晶體管于上述基底上，而使流經(jīng)上述第一晶體管的一源/漏極的電流大體上沿著上述基底<100>的晶格方向流動(dòng)，上述第一晶體管具有第一柵極與沿著上述第一柵極的側(cè)壁形成的第一間隔物；以及形成第二晶體管于上述基底上，而使流經(jīng)上述第二晶體管的一源/漏極的電流大體上沿著上述基底<100>的晶格方向流動(dòng)，上述第二晶體管具有第二柵極與沿著上述第二柵極的側(cè)壁形成的第二間隔物，上述第二間隔物小于上述第一間隔物。
本發(fā)明是又提供一種半導(dǎo)體裝置，包含提供一基底；一晶體管形成于上述基底上，上述晶體管具有一柵極與一源/漏極區(qū)；一低介電常數(shù)介電質(zhì)形成于上述基底與上述柵極上；以及一硅化物層形成于上述介電質(zhì)下的上述基底上；其中上述半導(dǎo)體裝置包含第一區(qū)與第二區(qū)，上述第一區(qū)包含多個(gè)微電子元件與多個(gè)金屬層、上述第二區(qū)包含多個(gè)金屬層，且上述第二區(qū)更包含一切割邊緣(die-saw edge)與一間隙(clearance)區(qū)，上述間隙區(qū)為上述基底上未被一頂蓋金屬層覆蓋的區(qū)域。


圖1A～1E為一系列的剖面圖，是顯示本發(fā)明一較佳實(shí)施例的半導(dǎo)體裝置的形成方法的步驟；圖2為示意圖，是顯示本發(fā)明一較佳實(shí)施例的半導(dǎo)體裝置所使用的基底；圖3A～3D為一系列的俯視圖與剖面圖，是顯示本發(fā)明另一實(shí)施例的半導(dǎo)體裝置的晶片。
具體實(shí)施例方式
為了讓本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下圖1A～1E為一系列的剖面圖，是顯示本發(fā)明一較佳實(shí)施例的半導(dǎo)體裝置的形成方法的步驟，其是于一半導(dǎo)體晶片中形成具應(yīng)變溝道區(qū)的晶體管。此間繪示的本發(fā)明的步驟及半導(dǎo)體裝置可應(yīng)用于不同的電路中。例如本發(fā)明的實(shí)施例可應(yīng)用于或非門(mén)(NORgate)、邏輯門(mén)(logic gate)、反向器(inverter)、互斥或門(mén)(ExclusiveOR gate；XOR gate)、與非門(mén)(NAND gate)、作為上拉晶體管(pull-up transistor)的PMOS晶體管、與作為下拉晶體管(pull-down transistor)的NMOS晶體管等的電路。
請(qǐng)參考圖1A，是顯示一晶圓100，其具有形成于一基底110上的第一晶體管102與第二晶體管104。在一較佳實(shí)施例中，基底110包含具<100>的晶格方向的硅基板(bulk silicon)。而基底110亦可以由絕緣層上覆半導(dǎo)體(semiconductor-on-insulator；SOI)基底的主動(dòng)層來(lái)代替。再上述替代的實(shí)施例中，上述SOI的主動(dòng)層包含硅，其是形成于一絕緣層上、且具<100>的晶格方向。上述絕緣層可以是例如埋入式的絕緣層(buried oxide；BOX)或氧化硅層。上述絕緣層可形成于硅基底或玻璃基底上，但較好是形成于具<110>的晶格方向的硅基底。
在另一實(shí)施例中，基底110是具有多層結(jié)構(gòu)，其各層具有不同的晶格常數(shù)，其一例為具有應(yīng)變硅表層的具成分漸變(graded)的硅鍺(silicon-germanium；SiGe)基底。一般而言，一具成分漸變的硅鍺層是形成于一硅基板上，且一松弛硅鍺層是位于上述具成分漸變的硅鍺層上。上述松弛Si1-xGex層，其x值較好為滿足0.1＜x＜0.5，其晶格常數(shù)大于硅。具松弛晶格的硅是相對(duì)于具松弛晶格的硅鍺，因不同的晶格常數(shù)而有晶格不匹配的情形。因此，以外延成長(zhǎng)而形成于上述松弛硅鍺層上的硅薄膜，將因?yàn)槠浔黄扰c上述松弛硅鍺層的晶格對(duì)齊，而受到雙軸向的拉伸應(yīng)變。在本實(shí)施例中，上述應(yīng)變硅層較好為具<100>的晶格方向。
另一具有多層結(jié)構(gòu)的基底包含具第一晶格常數(shù)的第一層。而具第二晶格常數(shù)的第二層則形成于上述第一層上。上述第一層的材質(zhì)可以是合金半導(dǎo)體、單一元素的半導(dǎo)體或化合物半導(dǎo)體等。例如，上述第一層可以是硅鍺，且上述第二層可以是硅或含鍺/碳的薄膜。在此具有多層結(jié)構(gòu)的基底中，上述應(yīng)變硅層的表面粗糙度小于1nm。
隔離區(qū)例如淺溝槽隔離結(jié)構(gòu)112可形成于基底110中。淺溝槽隔離結(jié)構(gòu)112是為現(xiàn)有，且可被其它隔離結(jié)構(gòu)例如場(chǎng)氧化物(形成于硅的局部氧化)所取代。亦應(yīng)注意的是淺溝槽隔離結(jié)構(gòu)112會(huì)對(duì)晶圓100造成張應(yīng)力。
以現(xiàn)有的方法在基底110上形成柵介電質(zhì)114與柵極116并將其圖形化。柵介電質(zhì)114較好為高介電常數(shù)介電材料例如氧化硅、氮氧化硅、氮化硅、氧化物、含氮的氧化物或上述的組合等等。柵介電質(zhì)114的相對(duì)介電常數(shù)較好為大于4。柵介電質(zhì)114亦可以是氧化鋁、氧化鑭、氧化鉿、氧化鋯、氮氧化鉿或上述的組合。
在一較佳實(shí)施例中，柵介電質(zhì)114包含一氧化物層，可以任何氧化制程來(lái)形成，例如在氧化物、水、一氧化氮或上述的組合的環(huán)境中進(jìn)行的濕式或干式熱氧化法或是使用四乙基正硅酸鹽(tetra-ethyl-ortho-silicate；TEOS)與氧為前驅(qū)物的CVD(chemical vapor deposition；化學(xué)氣相沉積)技術(shù)。在一較佳實(shí)施例中，柵介電質(zhì)114的厚度為8～50，較好為約16厚。
柵極116較好為包含一導(dǎo)電材料例如金屬(鉭、鈦、鉬、鎢、鉑、鉿、釕)、金屬硅化物(硅化鈦、硅化鈷、硅化鎳、硅化鉭)、金屬氮化物(氮化鈦、氮化鉭)、摻雜多晶硅、其它的導(dǎo)電材料或上述的組合。在一范例中，是沉積非晶硅并使其再結(jié)晶而形成多晶硅。在較佳實(shí)施例中，柵極116為多晶硅，而以LPCVD法(low-pressure chemical vapor deposition；低壓化學(xué)氣相沉積)沉積摻雜或未摻雜的多晶硅，其厚度為400～2500，較佳為約1500。
柵介電質(zhì)114與柵極116的圖形化較好是使用現(xiàn)有的光學(xué)微影(photolithography)技術(shù)。一般而言，光學(xué)微影包含沉積一光致抗蝕劑材料、使用光罩將其遮蔽、曝光、與顯影。在圖形化上述光致抗蝕劑層之后，施以一蝕刻的制程以移除柵介電質(zhì)材料與柵極材料不需要的部分而形成圖1A所示的柵介電質(zhì)114與柵極116。在較佳的實(shí)施例中，上述的柵極材料為多晶硅，而上述的柵介電質(zhì)為一氧化物，上述的蝕刻制程可采用干式或濕式、異向性或等向性的蝕刻制程，而較佳為異向性的干蝕刻制程。
在一實(shí)施例中，PMOS元件的柵極寬度異于NMOS元件柵極的寬度。在一實(shí)施例中，PMOS晶體管的柵極寬度與NMOS晶體管的柵極寬度的比值大體等于硅基板或應(yīng)變硅層中的電子遷移率(mobility)與空穴遷移率的比值。在另一實(shí)施例中，PMOS晶體管的柵極寬度與NMOS晶體管的柵極寬度的比值大體等于硅基板或應(yīng)變硅層中的電子遷移率與空穴遷移率的比值的平方根。
源/漏極118為以離子布植形成的淡摻雜漏極?？稍谠?漏極118植入N型摻雜物例如磷、氮、砷或銻等等，以形成NMOS元件；或可植入P型摻雜物例如硼、鋁或銦等等以形成PMOS元件。NMOS元件亦可以選擇性地與PMOS元件形成于相同的晶片上。在上述選擇性的實(shí)施例中，如一般所知，需要使用不同的罩幕及離子布植的步驟，以僅在特定的區(qū)域植入N型及/或P型的離子。
一外延硅可選擇性地形成于源/漏極區(qū)118中。例如可形成約200的外延硅層于晶圓100上。此時(shí)，上述淡摻雜漏極是分布在基底110表面上方不足200至基底110表面下方約50。
上述晶體管或半導(dǎo)體裝置的排列是使電流大體上沿著基底110的<100>的晶格方向流動(dòng)，以改善電動(dòng)與電子的遷移率。因此，用以圖形化源/漏極區(qū)118的罩幕是較好為使流經(jīng)源/漏極區(qū)118的電流大體上沿著基底110的<100>的晶格方向流動(dòng)。
請(qǐng)參考圖1B，一介電線層120與一間隔物122是形成于柵極116的側(cè)壁上，并對(duì)源/漏極區(qū)118施以第二次離子布植。氧化線層較好為一或多層的氧化物層，可以任何氧化制程來(lái)形成，例如在氧化物、水、一氧化氮或上述的組合的環(huán)境中進(jìn)行的濕式或干式熱氧化法或是使用TEOS與氧為前驅(qū)物的CVD技術(shù)。在一較佳實(shí)施例中，介電線層120的厚度為20～300，較好為約150厚。
間隔物122是作為上述第二次離子布植實(shí)的間隔物之用，較好為包含氮化硅(Si3N4)或Si3N4以外的含氮層例如SixNy、氮氧化硅(SiOxNy)、肟化硅(silicon oxime；SiOxNy∶Hz)或上述的組合。在一較佳實(shí)施例中，間隔物122包含以硅烷與氨作為前驅(qū)物氣體的CVD制程所形成的Si3N4。
在一較佳實(shí)施例中，間隔物122的寬度與介電線層120的厚度的比值小于5，更好為小于3。另外，須注意間隔物122的寬度可能因元件型式而異。例如I/O元件可能需要較大的間隔物122，以獲得操控該元件所需的電流。PMOS元件可能亦需要較大的間隔物122。具體而言，PMOS具較大的間隔物122時(shí)，可幫助減少作用于P型溝道區(qū)的張應(yīng)力。在此例子中，較大的間隔物較好為比較小的間隔物大約10％。為了制造不同寬度的間隔物，可能需要加入額外的屏蔽、沉積、與蝕刻的步驟。
可使用等向性或異向性的蝕刻來(lái)圖形化間隔物122。較佳的等向性蝕刻是使用磷酸溶液，并以介電線層120作為蝕刻停止層。因?yàn)樯鲜鯯i3N4的厚度大于鄰接的柵極116，上述等向性蝕刻是移除柵極116與未直接鄰接?xùn)艠O116的基底110上方的Si3N4材料，而留下如圖1B所示的間隔物122。間隔物122的寬度較好為隨晶體管102與104的柵極寬度的變動(dòng)而改變。在一較佳實(shí)施例中，間隔物122的寬度與柵極116的長(zhǎng)度的比例為0.8～1.5。
介電線層120的圖形化可以使用例如以氫氟酸溶液作為蝕刻劑的等向性濕蝕刻制程?？墒褂玫牧硪环N蝕刻劑可以是濃硫酸與過(guò)氧化氫的混合物，其通常被稱為“食人魚(yú)溶液”(piranhasolution)。磷酸的水溶液亦可以用來(lái)圖形化介電線層120。
如圖1B所示，應(yīng)注意的是較好為移除間隔物122下方的介電線層120。在一較佳實(shí)施例中，其凹入部分的程度為間隔物122寬度的10～70％，較好為間隔物122寬度的30％。
應(yīng)注意的是形成上述凹入部分的蝕刻制程亦可能移除晶體管102與104上方的介電線層120與柵極116。如果需要的話，可將一罩幕置于晶體管102與104上，以避免在晶體管102與104上產(chǎn)生凹洞。
在形成間隔物122之后，可以現(xiàn)有技術(shù)在源/漏極區(qū)118施以第二次離子布植?？稍谠?漏極118植入N型摻雜物例如磷、氮、砷或銻等等，以形成NMOS元件；或可植入P型摻雜物例如硼、鋁或銦等等以形成PMOS元件。NMOS元件亦可以選擇性地與PMOS元件形成于相同的晶片上。在上述選擇性的實(shí)施例中，如一般所知，需要使用不同的罩幕及離子布植的步驟，以僅在特定的區(qū)域植入N型及/或P型的離子。另外，可施以額外的離子布植而形成不同濃度梯度的接面(junction)結(jié)構(gòu)。
請(qǐng)參考圖1C，施以一硅化的制程而形成一硅化(物)區(qū)130。一般而言，上述硅化制程包含沉積一金屬層例如鎳、鈷、鈀、鉑、銅、鉬、鈦、鉭、鎢、鉺、鋯或上述的組合等等；以及使上述金屬層與硅發(fā)生化學(xué)反應(yīng)而形成硅化物。在一較佳實(shí)施例中，上述金屬層是使用鎳、鈷、鈀、鉑或上述的組合等等，在其形成方面可使用現(xiàn)有的沉積技術(shù)例如蒸鍍、濺鍍或CVD等等。
在沉積上述金屬層之前，較好為先清潔晶圓100以移除原生氧化物(native oxide)。用來(lái)清潔晶圓100的溶液可使用氫氟酸、硫酸、過(guò)氧化氫、氫氧化銨或上述的組合等等。
可借由退火的方式實(shí)施上述的硅化制程，以使上述金屬層選擇性地與曝露的硅區(qū)(例如源/漏極區(qū)118)與多晶硅區(qū)(例如柵極16)發(fā)生反應(yīng)，而形成硅化物。在一較佳實(shí)施例中，上述金屬層是使用鎳、鈷、鈀或鉑；經(jīng)由上述硅化制程則分別形成硅化鎳、硅化鈷、硅化鈀或硅化鉑。上述金屬層中為參與反應(yīng)的金屬，則可借由濕式的方式，進(jìn)入硫酸、鹽酸、過(guò)氧化氫、氫氧化銨或磷酸等溶液中，而將其移除。
應(yīng)注意的是由于硅化物頂蓋層厚度的延伸或是上述間隔物122下方的介電線層120因受到蝕刻而凹入的部分，硅化的部分是延伸至間隔物122下方。已發(fā)現(xiàn)以上述方式形成硅化物時(shí)，會(huì)增加作用在晶體管102與104中的溝道區(qū)的張應(yīng)力。如之前所述，此張應(yīng)力可強(qiáng)化晶體管特別是NMOS晶體管溝道區(qū)的電流。
在另一實(shí)施例中，蝕刻介電線層而形成凹入部分與實(shí)施硅化制程等一或數(shù)個(gè)步驟是僅實(shí)施于NMOS元件，借此可強(qiáng)化電子遷移率而不會(huì)去影響到PMOS元件的空穴遷移率。因此，在實(shí)施上述步驟時(shí)，可能需要先形成一罩幕層于PMOS元件上。
請(qǐng)參考圖1D，沉積一張力層140，被覆于晶體管102與104上，以形成大體上沿著<100>方向作用的張應(yīng)力。張力層140可以是氮化硅或是其它可形成張應(yīng)力的材料，其形成方式例如為CVD法。上述CVD法可以是現(xiàn)有的LPCVD、RTCVD(rapidthermal CVD；快速熱化學(xué)氣相沉積)、ALCVD(atomic layerCVD；原子層化學(xué)氣相沉積)或PECVD(plasma-enhanced CVD；等離子增益化學(xué)氣相沉積)。張力層140所施加的張應(yīng)力較好為50MPa～2.0GPa，并沿著源極-漏極的方向作用。張力層140的厚度與間隔物122的寬度的比值較好為0.5～1.6。在一實(shí)施例中，張力層140包含以LPCVD所形成的氮化硅，并施加1.2GPa的張應(yīng)力；在另一實(shí)施例中，張力層140包含以PECVD所形成的氮化硅，并施加0.7GPa的張應(yīng)力。
在另一實(shí)施例中，在NMOS元件具有一張力層時(shí)，PMOS元件可具有一壓應(yīng)力層，或不具任何施加應(yīng)力的薄膜。上述壓應(yīng)力層可在源極-漏極的方向?qū)溝道元件的溝道區(qū)造成壓應(yīng)變，而強(qiáng)化空穴的遷移率。在PMOS元件上形成壓應(yīng)力層與在NMOS元件上形成張應(yīng)力層是揭露于美國(guó)專利申請(qǐng)案號(hào)10/639,170中。
接下來(lái)請(qǐng)參考圖1E，層間介電質(zhì)(inter-layer dielectric；ILD)150，覆蓋晶圓100。層間介電質(zhì)150通常具有一平坦化的表面，可包含以沉積技術(shù)例如CVD所形成的氧化硅。層間介電質(zhì)150的厚度較好為1500～8000，更好為3000～4000。另外，在一較佳實(shí)施例中，層間介電質(zhì)150沿著<100>的方向施加0.1～2GPa的張應(yīng)力。
接下來(lái)，可使用標(biāo)準(zhǔn)的制程技術(shù)來(lái)完成半導(dǎo)體裝置的制造，其步驟可包含形成金屬線與金屬層、形成介層窗(via)與插塞(plug)、與封裝等等。
圖2是繪示一晶圓200，其可用以制造本發(fā)明的半導(dǎo)體裝置。如上所述，流經(jīng)晶體管102與104的源/漏極區(qū)118的電流方向較好為大體上沿著硅<100>的結(jié)晶方向。因此，較好為在晶圓上產(chǎn)生缺口或以標(biāo)記方式使使用者知道<100>方向?yàn)楹巍Ｔ谝惠^佳實(shí)施例中，一個(gè)5mm、三角形的缺口是置于晶圓200的邊緣，上述缺口是大體上沿著<100>方向，其偏移的正負(fù)誤差不超過(guò)7°。在另一實(shí)施例中，可使用矩形缺口、刮痕、平邊或其它標(biāo)記方式，方向亦可以改成垂直<100>方向或其它方向，其大小可視需求選用。
圖3A～3D為一系列的俯視圖與剖面圖，是顯示本發(fā)明另一實(shí)施例的半導(dǎo)體裝置的晶片310，其是分離自具有<100>或<110>缺口方向的晶圓。在施行晶圓或半導(dǎo)體晶片310的分離制程時(shí)，用于形成半導(dǎo)體裝置的晶圓200的缺口方向?yàn)?amp;lt;100>時(shí)，較缺口方向?yàn)?amp;lt;110>時(shí)為脆。另外，低介電常數(shù)介電質(zhì)的存在會(huì)使金屬間介電層332(繪示于圖3B)的性質(zhì)大幅惡化、及/或半導(dǎo)體晶片310的分離制程時(shí)的晶片崩裂(chipping)缺陷的數(shù)量大幅惡化。上述低介電常數(shù)介電質(zhì)例如含氟或含碳的介電層，常用于金屬間介電層332中，其特征在于介電常數(shù)與機(jī)械強(qiáng)度均較傳統(tǒng)的氧化硅介電層為低。另外，無(wú)論晶圓缺口的方向是<100>或<110>，最容易發(fā)生晶片崩裂的區(qū)域是在大體上平行于切割邊緣(die-saw edge)328的長(zhǎng)度方向、由半導(dǎo)體晶片310的俯視圖來(lái)看距離四個(gè)晶片角落334(300～500μm)的鄰近的帶狀區(qū)域。
因此，所制造的半導(dǎo)體晶片310較好為具有位于其外圍或邊緣的間隙(clearance)區(qū)314-a、314-b(繪示于圖3A)與314-c、314-d(繪示于圖3B)。在圖3A～3D中，是以邊線322將半導(dǎo)體晶片310劃分為兩個(gè)相鄰的區(qū)域，使熟悉此技藝者能夠了解本實(shí)施例。第一區(qū)312包含大多數(shù)形成于半導(dǎo)體晶片310中的微電子元件例如晶體管、電阻器、電容器等等；而可為任意形狀的焊墊316與多個(gè)金屬層(不包括用于半導(dǎo)體晶片310的封裝或連接(bonding)制程所使用的重布(redistribution)金屬層)是作為內(nèi)連線318，用于元件內(nèi)或連接元件與外界的信號(hào)/電源線。單一金屬層318可更包含多個(gè)堆棧導(dǎo)電層例如鈦、氮化鈦、鉭及/或氮化鉭。第二區(qū)326包含多個(gè)金屬層或其它用于監(jiān)控制造過(guò)程、且可與外界連接或不與外界連接的微電子裝置324。此時(shí)，一部分第二區(qū)326的區(qū)域可與半導(dǎo)體晶片310的切割邊緣328共享基底的空間。繪示于圖3A的第二區(qū)326更包含一切割邊緣328與間隙區(qū)314-a、314-b。在第二區(qū)326內(nèi)的間隙區(qū)314-a、314-b為帶狀區(qū)域，并沿著邊線322設(shè)置在第一區(qū)312的周圍。繪示于圖3B的第二區(qū)326更包含一金屬，其含有密封環(huán)(seal ring)320，在半導(dǎo)體晶片310的封裝及其后續(xù)制程時(shí)，可防止游離的離子或水氣由水平方向侵入形成于第一區(qū)312的微電子元件。一相似的實(shí)施例中，可形成如圖3B所示的間隙區(qū)314-c、314-d，其是位于第二區(qū)326內(nèi)的帶狀區(qū)域，大體上沿著圍著第一區(qū)312的邊線322與密封環(huán)320之間的空間設(shè)置。在另一實(shí)施例中，上述間隙區(qū)可以是第一區(qū)312內(nèi)的帶狀區(qū)域，并沿著邊線322設(shè)置在第一區(qū)312的周圍。間隙區(qū)314-a、314-b、314-c、314-d不包含連續(xù)的元件主動(dòng)區(qū)或連續(xù)的金屬層336/338，可大幅減少金屬間介電質(zhì)332，并/或大幅減少在半導(dǎo)體晶騙310的分離制程及/或封裝制程時(shí)發(fā)生晶片崩裂的數(shù)量。
在元件具有3～9層或更多的金屬層時(shí)，已發(fā)現(xiàn)頂蓋金屬336是承受了大部分由熱/機(jī)組合效應(yīng)(thermal/mechanicalcombinational effect)所造成的應(yīng)力，造成上述熱/機(jī)組合效應(yīng)的材料包含基底110、保護(hù)(protecting/passivation)層330、金屬間介電層332、頂蓋金屬層336、內(nèi)連線金屬層338、封裝所使用的有機(jī)/無(wú)機(jī)填充物、及保護(hù)層330上的封裝膠體。對(duì)使用金屬層層數(shù)較少例如3～6個(gè)金屬層的半導(dǎo)體制程而言，間隙區(qū)314-a、314-b、314-c、314-d較好為寬度0.5～10μm的帶狀區(qū)域，且不為頂蓋金屬層336或任何內(nèi)連線金屬層338所覆蓋。如此一來(lái)，間隙區(qū)314-a、314-b、314-c、314-d除了在半導(dǎo)體晶片310的分離制程中改善由機(jī)械應(yīng)力所造成的基板/介電質(zhì)崩裂的問(wèn)題之外；亦可以作為熱/機(jī)械應(yīng)力的緩沖區(qū)，以在半導(dǎo)體晶片310的封裝或后續(xù)制程中改善因介電質(zhì)崩裂或脫層所造成的潛在性的可靠度問(wèn)題。對(duì)使用金屬層層數(shù)較多例如6～9個(gè)金屬層的半導(dǎo)體制程而言，間隙區(qū)314-a、314-b、314-c、314-d較好為寬度1～20μm的帶狀區(qū)域，其不會(huì)占用太多半導(dǎo)體晶片310的面積，而可以妥善對(duì)付因較厚的金屬/介電質(zhì)堆棧層所導(dǎo)致的較大的熱/機(jī)械應(yīng)力。
圖3C與圖3D是繪示間隙區(qū)314-a、314-b、314-c、314-d的剖面圖，是顯示可用于本實(shí)施例的結(jié)構(gòu)的范例。具體而言，圖3C是繪示間隙區(qū)314-a、314-b、314-c、314-d被介電質(zhì)所覆蓋、且其中不包含任何金屬層與主動(dòng)區(qū)的情形。圖3D則繪示另一實(shí)施例，其中間隙區(qū)314-a、314-b、314-c、314-d不包含任何主動(dòng)區(qū)，而各個(gè)金屬層在間隙區(qū)314-a、314-b、314-c、314-d內(nèi)呈現(xiàn)分離的狀態(tài)。為了減少封裝時(shí)所發(fā)生的缺陷而達(dá)到理想的可靠度，間隙區(qū)314-a、314-b、314-c、314-d的寬度為0.5～20μm且較好為一材料所填充，上述材料例如為低介電常數(shù)介電質(zhì)、氧化硅、含碳的介電質(zhì)、含氮的介電質(zhì)或含氟的介電質(zhì)等等。
以上所述僅為本發(fā)明較佳實(shí)施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本項(xiàng)技術(shù)的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可在此基礎(chǔ)上做進(jìn)一步的改進(jìn)和變化，因此本發(fā)明的保護(hù)范圍當(dāng)以本申請(qǐng)的權(quán)利要求書(shū)所界定的范圍為準(zhǔn)。
附圖中符號(hào)的簡(jiǎn)單說(shuō)明如下100～晶圓102～第一晶體管104～第二晶體管110～基底112～淺溝槽隔離(isolation)結(jié)構(gòu)114～柵介電質(zhì)116～柵極118～源/漏極120～介電線層122～間隔物130～硅化(物)區(qū)140～張力層150～層間介電質(zhì)200～晶圓310～半導(dǎo)體晶片312～第一區(qū)314-a～d～間隙區(qū)
316～焊墊318～內(nèi)連線320～密封環(huán)322～邊線324～微電子裝置326～第二區(qū)328～切割邊緣330～保護(hù)層332～金屬間介電層334～晶片角落336～金屬層338～金屬層
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于所述半導(dǎo)體裝置包含一基底；一晶體管形成于該基底上，該晶體管具有一柵極與一源/漏極，該晶體管并使流經(jīng)該源/漏極的電流沿著該基底<100>的晶格方向流動(dòng)；一介電質(zhì)形成于該柵極的側(cè)面及鄰接該柵極的該基底的上方；以及一硅化物層形成于該基底的表面上，并位于該介電質(zhì)的下方。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于該介電質(zhì)包含一介電線層與形成于該介電線層上的一間隔物。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于該間隔物的寬度與該介電線層的厚度的比值小于5。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于該間隔物的寬度與該柵極的長(zhǎng)度的比值為0.8～1.5。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于該介電質(zhì)包含多個(gè)該介電線層。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于該介電線層的厚度小于350。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于該半導(dǎo)體裝置是受到一張力層的被覆。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于該介電質(zhì)包含一間隔物，且該張力層的厚度與該間隔物的寬度的比值為0.5～1.6。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于該張力層所施加的張應(yīng)力為50MPa～2GPa。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于該基底包含一具有刻痕的晶圓，而使得該基底<100>的晶格方向、與該刻痕和該晶圓中心所連成的線段之間的夾角小于7°。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于該基底包含一淺溝槽隔離結(jié)構(gòu)將應(yīng)力傳遞至該基底。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于該基底為絕緣層上覆半導(dǎo)體的基底，具有形成于第一硅層上的一絕緣層、與形成于該絕緣層上的第二硅層，其中該第一硅層<110>的晶格方向是沿著該第二硅層<100>的晶格方向，而該柵極硅形成于該第二硅層上。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于該基底包含第一硅層、位于該第一硅層上的松弛Si1-xGex層、與位于該松弛Si1-xGex層上的應(yīng)變硅層。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于該半導(dǎo)體裝置包含一PMOS晶體管與一NMOS晶體管，且該P(yáng)MOS晶體管的柵極寬度與該NMOS晶體管的柵極寬度的比值等于該第一硅層中的電子遷移率與空穴遷移率的比值。
15.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于該半導(dǎo)體裝置包含一PMOS晶體管與一NMOS晶體管，且該P(yáng)MOS晶體管的柵極寬度與該NMOS晶體管的柵極寬度的比值等于該應(yīng)變硅層中的電子遷移率與空穴遷移率的比值。
16.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于該半導(dǎo)體裝置包含一PMOS晶體管與一NMOS晶體管，且該P(yáng)MOS晶體管的柵極寬度與該NMOS晶體管的柵極寬度的比值等于該第一硅層中的電子遷移率與空穴遷移率的比值的平方根。
17.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于該半導(dǎo)體裝置包含一PMOS晶體管與一NMOS晶體管，且該P(yáng)MOS晶體管的柵極寬度與該NMOS晶體管的柵極寬度的比值等于該應(yīng)變硅層中的電子遷移率與空穴遷移率的比值的平方根。
18.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其特征在于該x值大于0.1且小于0.5。
19.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于該半導(dǎo)體裝置是被一層間介電質(zhì)所覆蓋，該層間介電質(zhì)是沿著源極-漏極的方向施加0.1GPa～2GPa的張應(yīng)力。
20.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于更包含第一區(qū)與第二區(qū)，該第一區(qū)包含多個(gè)微電子元件與多個(gè)金屬層，該第二區(qū)包含多個(gè)金屬層，且該第二區(qū)更包含一切割邊緣與一間隙區(qū)，該間隙區(qū)為該基底上未被一頂蓋金屬層覆蓋的區(qū)域。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體裝置，其特征在于該第二區(qū)中的該間隙區(qū)包含寬0.5～10μm的帶狀區(qū)域。
22.根據(jù)權(quán)利要求20所述的半導(dǎo)體裝置，其特征在于該第二區(qū)中的該間隙區(qū)包含該基底上未被內(nèi)連線金屬層覆蓋的區(qū)域。
23.根據(jù)權(quán)利要求20所述的半導(dǎo)體裝置，其特征在于更包含七層或更多層的金屬層形成于該基底上。
24.根據(jù)權(quán)利要求20所述的半導(dǎo)體裝置，其特征在于該第二區(qū)中的該間隙區(qū)包含寬0.5～10μm的帶狀區(qū)域，且該間隙區(qū)不包含主動(dòng)區(qū)。
25.根據(jù)權(quán)利要求20所述的半導(dǎo)體裝置，其特征在于該第二區(qū)中的該間隙區(qū)包含一低介電常數(shù)介電層，其介電常數(shù)低于氧化硅的介電常數(shù)。
26.一種半導(dǎo)體裝置，其特征在于所述半導(dǎo)體裝置包含一基底，具有具第一晶格常數(shù)的第一半導(dǎo)體材料、與具第二晶格常數(shù)的第二半導(dǎo)體材料；以及至少一場(chǎng)效晶體管形成于該第二半導(dǎo)體材料上，其中一電流是沿著<100>的晶格方向流動(dòng)。
27.一種半導(dǎo)體裝置，其特征在于所述半導(dǎo)體裝置包含一基底具有第一硅層、位于該第一硅層上的松弛Si1-xGex層、與位于該松弛Si1-xGex層上的應(yīng)變硅層；以及至少一場(chǎng)效晶體管形成于該應(yīng)變硅層上，其中一電流是沿著<100>的晶格方向流動(dòng)。
28.一種半導(dǎo)體裝置，其特征在于所述半導(dǎo)體裝置包含一基底；第一晶體管形成于該基底上，該第一晶體管具有第一柵極與第一源/漏極區(qū)，該第一晶體管的排列是使流經(jīng)該第一源/漏極的電流沿著該基底<100>的晶格方向流動(dòng)；以及第二晶體管形成于該基底上，該第二晶體管具有第二柵極與第二源/漏極區(qū)，該第二晶體管的排列是使流經(jīng)該第二源/漏極的電流沿著該基底<100>的晶格方向流動(dòng)；其中該第一柵極與該第二柵極各具有沿其側(cè)壁形成的間隔物，該第一柵極的間隔物大于該第二柵極的間隔物。
29.一種半導(dǎo)體裝置的形成方法，其特征在于所述半導(dǎo)體裝置的形成方法包含提供一基底；形成一晶體管于該基底上，該晶體管具有一柵極與沿著該柵極側(cè)壁形成的間隔物；以及沿著該基底的表面形成一硅化區(qū)，而使該硅化區(qū)的至少一部分延伸至該間隔物下；其中流經(jīng)該晶體管的一源/漏極的電流沿著該基底<100>的晶格方向流動(dòng)。
30.根據(jù)權(quán)利要求29所述的半導(dǎo)體裝置的形成方法，其特征在于更包含形成一張力層于該晶體管上。
31.根據(jù)權(quán)利要求29所述的半導(dǎo)體裝置的形成方法，其特征在于形成該硅化區(qū)的步驟更包含在該介電線層蝕刻出一凹陷區(qū)，該介電線層是位于該間隔物與該基底之間；對(duì)該基底施以預(yù)洗；以及形成該硅化區(qū)。
32.根據(jù)權(quán)利要求31所述的半導(dǎo)體裝置的形成方法，其特征在于該預(yù)洗的步驟是采濕式，將該基底浸入一溶液中，該溶液為氫氟酸、硫酸、過(guò)氧化氫、氫氧化銨或上述的組合。
33.根據(jù)權(quán)利要求29所述的半導(dǎo)體裝置的形成方法，其特征在于形成于該間隔物下方的該硅化物小于該間隔物寬度的百分之七十。
34.根據(jù)權(quán)利要求29所述的半導(dǎo)體裝置的形成方法，其特征在于更包含形成七層或更多層的金屬層于該基底上。
35.一種半導(dǎo)體裝置的形成方法，其特征在于所述半導(dǎo)體裝置的形成方法包含提供一基底；形成第一晶體管于該基底上，而使流經(jīng)該第一晶體管的一源/漏極的電流沿著該基底<100>的晶格方向流動(dòng)，該第一晶體管具有第一柵極與沿著該第一柵極的側(cè)壁形成的第一間隔物；以及形成第二晶體管于該基底上，而使流經(jīng)該第二晶體管的一源/漏極的電流沿著該基底<100>的晶格方向流動(dòng)，該第二晶體管具有第二柵極與沿著該第二柵極的側(cè)壁形成的第二間隔物，該第二間隔物小于該第一間隔物。
36.一種半導(dǎo)體裝置，其特征在于所述半導(dǎo)體裝置包含提供一基底；一晶體管形成于該基底上，該晶體管具有一柵極與一源/漏極區(qū)；一低介電常數(shù)介電質(zhì)形成于該基底與該柵極上；以及一硅化物層形成于該介電質(zhì)下的該基底上；其中該半導(dǎo)體裝置包含第一區(qū)與第二區(qū)，該第一區(qū)包含多個(gè)微電子元件與多個(gè)金屬層、該第二區(qū)包含多個(gè)金屬層，且該第二區(qū)更包含一切割邊緣與一間隙區(qū)，該間隙區(qū)為該基底上未被一頂蓋金屬層覆蓋的區(qū)域。
全文摘要
本發(fā)明揭示一種半導(dǎo)體裝置及其形成方法，該半導(dǎo)體裝置具有一基底，其表層具有<100>的結(jié)晶方向。借由硅化的源/漏極區(qū)、張力層、淺溝槽隔離結(jié)構(gòu)、層間介電質(zhì)等，施加用以增進(jìn)NMOS場(chǎng)效晶體管效能的張應(yīng)力。本發(fā)明有效的改善了晶體管的效能。
文檔編號(hào)H01L21/8238GK1645625SQ20041009619
公開(kāi)日2005年7月27日 申請(qǐng)日期2004年12月1日 優(yōu)先權(quán)日2003年12月1日
發(fā)明者黃健朝, 楊富量, 甘萬(wàn)達(dá), 胡正明, 葛崇祜, 李文欽, 柯志欣 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司