專利名稱：半導體器件及分壓電路的制作方法
技術領域：
本發(fā)明涉及半導體器件及分壓電路。
背景技術：
裝入了多個電容元件的半導體器件是已知的。這樣的半導體器件例如由雙極型集成電路構成(例如，參照專利文獻1)。圖6示出用于該雙極型集成電路的單位電容元件的斷面構造的一例。如圖6所示，單位電容元件Cy由P型的半導體襯底1；P型的分離區(qū)域2；由分離區(qū)域2包圍的N型層構成的島區(qū)域3；在島區(qū)域3的表面上形成的N型的下部電極區(qū)域4；氧化膜5；硅氮化膜等的電介質薄膜6；鋁的上部電極7；以及下部電極的引出電極8構成。其電容值大致由電介質薄膜6與下部電極4的表面接觸的面積來確定。該面積與除去了覆蓋下部電極4的氧化膜5的開口部5a的面積相等。
如圖7的平面圖所示，通過將這樣的單位電容元件Cy并聯(lián)連接，構成電容元件組Ca、Cb。如果電容比是5∶15(1∶3)，則將單位電容元件Cy并列5個作為電容元件Ca，而單位電容元件Cy并列15個作為電容元件Cb。然后，各單位電容元件Cy在每個電容元件組Ca、Cb中通過連接電極11而被連接到共用電極12、13上。
構成各電容元件組Ca、Cb的電容元件Cy通過連接在上部電極7上的電極布線11被并聯(lián)連接。例如，如果形成3層鋁布線，則電極布線在第3層的布線層、即位于最上層的布線層上形成。各單位電容元件Cy的下部電極4連接到接地電位GND。
(日本)特開平11-312784號公報在構成上述的電容元件組Ca、Cb時，單位電容元件Cy的設計和其布線圖形成為問題。即，由于對半導體器件的小型化和高精度化的需求，對于電容元件組來說，需要盡量使用小的單位電容元件，獲得高精度的電容值和電容比。
但是，一般地，由于小面積化，所以單位電容元件Cy的電容值越小，整體的電容值和電容比的精度越差。因此，要求實現(xiàn)不降低其精度的小面積化。
然而，在以往的單位電容元件Cy的設計和上述的圖7所示的布線方式中，不適合獲得高精度電容值和電容比，同時實現(xiàn)小型化。即，為了實現(xiàn)小型化而單純地使單位電容元件Cy變小，則電容元件組整體的電容值偏離希望值而且誤差變大。作為該誤差的一個主要原因，是各單位電容元件Cy的下部電極的寄生電容的影響。作為該寄生電容，可舉出例如相對于接地GND的寄生電容。此外，寄生電容的影響包括以下不良情況例如，將電容元件組作為構成元件而應用于分壓電路等情況下的分壓值的誤差等，包含寄生電容造成的電路特性等的誤差。

發(fā)明內容
本發(fā)明的半導體器件，具有由多個單位電容元件構成的電容元件組，在所述電容元件組的全體上部電極的外周上設置該電容元件組的所述各單位電容元件的下部電極的引出電極，在所述電容元件組上可連接規(guī)定的電容元件，該規(guī)定的電容元件的電容值被設定，以便至少除去所述電容元件組的寄生電容的影響。由此，可獲得可除去對于電容元件組的寄生電容的影響的半導體器件。因此，可獲得高精度的電容值和電容比的半導體器件。而且，由于除去寄生電容，電容元件或電容元件組變小，所以可實現(xiàn)其小型化。
此外，所述規(guī)定的電容元件可由所述電容元件組構成。
而且，可從連接在所述電容元件組上的所述電容元件的規(guī)定的電容值中減去所述寄生電容的值的設定值作為該電容元件的實際的電容值。
而且，可以設定變更對作為除去所述寄生電容的影響的對象的所述電容元件組施加的電壓。
此外，施加在連接在所述電容元件組上的所述電容元件的一端上的電壓可以是固定的規(guī)定值。由此，對施加的電壓不是不定的而是固定的電容元件，可除去由于可設定變更的施加的電壓的電容元件組的寄生電容的影響。即，對于電容元件組，即使給予其設計變更施加的電壓和連接的電路元件等自由度，也可通過所述電容元件除去寄生電容的影響。
而且，連接在所述電容元件組上的所述電容元件的所述電容值被設定，以便除去連接在所述電容元件組上的外部電路的外部寄生電容的影響。由此，可獲得可除去于外部電路連接時的寄生電容的便利的半導體器件。
此外，所述引出電極可將所有所述單位電容元件的所述引出電極一體化。由此，不需要在每個單位電容中引環(huán)繞其引出電極，可實現(xiàn)電容元件組的小面積化并可以將半導體器件小型化，同時加工變得簡單，結果提高加工精度。因而，提高電容比精度。
而且，所述各單位電容元件配置成格子狀，所述各電容元件組中互相相鄰的所述各單位電容元件的所述上部電極相互耦合。由此，無須在每個單位電容元件上形成將上部電極引出到外部的布線圖形，可高密度地安裝單位電容元件，可進一步實現(xiàn)電容元件組的小面積化。因此，可進一步實現(xiàn)半導體器件的小型化。此外，通過將各單位電容元件配置成格子狀，提高加工精度，因而提高電容比精度。
而且，可形成多個所述電容元件組。由此，即使在包括多個電容元件組的情況下，也可獲得可除去這些多個電容元件組的寄生電容的影響的半導體器件。因此，可獲得高精度電容值以及電容比的半導體器件，同時由于除去的寄生電容部分、電容元件和電容元件組變小，可實現(xiàn)半導體器件的小型化。
本發(fā)明的分壓電路，使用所述半導體器件，將所述電容元件組作為構成元件。


圖1是本發(fā)明一實施方式的半導體器件的平面圖。
圖2是本發(fā)明另一實施方式的半導體器件的平面圖。
圖3是表示使用圖1的半導體器件的分壓電路的構成例的電路圖。
圖4是表示使用圖2的半導體器件的分壓電路的構成例的電路圖。
圖5是表示連接圖3和圖4的分壓電路的比較器的電路圖。
圖6是表示以往與本發(fā)明中共用的單位電容元件的斷面構造的一例的圖。
圖7是表示以往的單位電容元件的布線圖形的平面圖。
圖8是表示本發(fā)明一實施方式的單位電容元件的斷面構造的一例的圖。
具體實施例方式
＝＝＝單位電容元件的布線＝＝＝
在表示實施方式的一例的圖1至圖8中，對于上述圖6的斷面圖所示的與以往的部分相同或相同的部分，賦予相同的符號，以上述的現(xiàn)有技術代為說明。例如，關于單位電容元件的斷面構造，基本上與圖6所示的構造相同。
如圖1的平面圖所示，半導體器件具有一對電容元件組C1、C2。圖中以虛線畫出的左側是電容元件組C1的區(qū)域，其右側是電容元件組C2的區(qū)域。此外，在虛線上部中途分成兩部分而包圍的區(qū)域中配置后述的虛擬元件D1、D2。
各電容元件組C1、C2通過配置多個相同的單位電容元件Cu而構成。而且，在所有的單位電容元件Cu的全體上部電極7的外周上配置電容元件組C1、C2的各單位電容元件Cu的下部電極的引出電極8。
因此，與上述的圖7所示的以往的布線方式的情況相比，不需要在每個單位電容元件Cu中環(huán)繞引出電極8，可實現(xiàn)電容元件組C1、C2的小面積化并使半導體器件小型化，同時加工容易，結果加工精度提高。因而，電容比精度提高。
特別是，將引出電極8帶狀配置，以使其包圍電容元件組C1、C2的全體上部電極7。這樣，在每個電容元件組C1、C2中無須分別配置引出電極8，可進一步實現(xiàn)電容元件組C1、C2的小面積化。此外，由于引出電極8被配置成包圍全體上部電極7，對于引出電極8與外部電路等的連接變得容易。
但是，對于與電容元件組C1、C2的上部電極的外部連接用端子T1、T2交叉的部分的引出電極8，因將其一部分切口而空出了空間。這樣，外部連接用端子T1、T2成為與引出電極8不重疊而引出的狀態(tài)。然而，即使引出電極8的表面上有切口，也不改變單位電容元件C1、C2的全部下部電極互相連接。
此外，單位電容元件Cu被配置成格子狀或陣列狀，在各電容元件組C1、C2中，互相相鄰的各單位電容元件Cu的上部電極7相互耦合。由此，無須在每個單位電容元件Cu中形成將上部電極7引出到外部的布線圖形，可高密度安裝多個單位電容元件Cu，同時可進一步實現(xiàn)電容元件組C1、C2的小面積化。因此，可進一步實現(xiàn)半導體器件的小型化。此外，由于各單位電容元件配置成格子狀，加工容易并且精度提高，電容比精度提高。
而且，在電容元件組C1、C2和引出電極8之間產生的空閑區(qū)域中配置虛擬的電容元件。這樣，可防止由于空閑區(qū)域中什么也不存在導致產生臺階，使加工容易，加工精度提高。因而，電容比提高。
＝＝＝其他實施方式＝＝＝圖2的平面圖示出其他實施方式的半導體器件的布線圖形。參照圖1，與上述半導體器件相同的部分還包括有關單位電容元件的電容值設定的事項，由于重復，因此以不同的部分為中心進行說明。
圖2的平面圖示出的半導體器件具有3個電容元件組C4、C5、C6。在下部由虛線包圍的2個區(qū)域中，在左側配置電容元件組C4，在右側配置電容元件組C5。而在剩下的大的區(qū)域中配置電容元件組C6。
電容元件組C5與兩個電容元件組C4、C6使用互相不同大小(容量)的單位電容元件。電容元件組C5通過配置比較大尺寸的相同的單位電容元件Cu2而構成。電容元件組C4、C6通過配置比較小尺寸的相同的單位電容元件Cu2而構成。
接著，在三個電容元件組C4、C5、C6的所有單位電容元件Cu1、Cu2的全體上部電極7的外周上配置電容元件組C4、C5、C6的所有各單位電容元件Cu的下部電極的引出電極8。
＝＝＝對特定用途的電路的應用例＝＝＝參照圖1說明的半導體器件例如被用于圖3所示的可應對0.1V單位的精度的各個分壓電路中。左側的分壓電路用SOLAR端子檢測2.0V的設定電壓，右側的分壓電路用EPR端子檢測2.9V的設定電壓。各分壓電路中使用的電容C1由圖1的半導體器件中的電容元件組C1構成。另外，各分壓電路中使用的電容C2由圖1的半導體器件中的電容元件組C2構成。
圖3左側的分壓電路中，相對于一端接地的電容C0、C2的并聯(lián)電路，電容C1被串聯(lián)連接。該并聯(lián)電路與電容C1的連接點作為COMP輸入端子與后級的電路連接。
另一方面，圖3右側的分壓電路中，相對于一端接地的電容C0、C1的并聯(lián)電路，電容C2被串聯(lián)連接。該并聯(lián)電路與電容C2的連接點作為COMP輸入端子與后級的電路連接。
對于各電容C0、C1、C2，兩分壓電路都設定了規(guī)定的電容比。結果，對于輸入端子SOLAR、EPR上施加的電壓，各設定電壓以2.0V、2.9V為基準，從三個電容的連接點的COMP輸入端子可獲得以相同的0.9V為基準的電壓。即，如果輸入端子SOLAR、EPR上施加的電壓以各設定電壓2.0V、2.9V為中心上下變化，則COMP輸入端子的電壓以相同的0.9V為中心上下變化。
這些分壓電路例如可作為電子卡尺等的計測裝置的電壓檢測電路系統(tǒng)的一部分使用。即，作為連接這些分壓電路的后級的電路，可采用圖5所示的比較器CMP。即，將各分壓電路的COMP的輸入端子連接到比較器CMP的反轉輸入。在該比較器CMP的非反轉輸入端子上施加作為比較基準的0.9V的基準電壓Vref。由這樣的結構，在施加在各分壓電路的輸入端子SOLAR、EPR上的電壓以各設定電壓2.0V、2.9V為中心變化的情況下，對應其變化，可從共用的比較器CMP獲得正的或負的輸出。
而參照圖2說明的布線圖形的半導體器件例如被用于圖4所示的可應對0.1V單位的精度的各個分壓電路中。左側的分壓電路用VDD端子檢測1.3V的設定電壓，中央的分壓電路用VDD端子檢測1.4V的設定電壓，右側的分壓電路用VDD端子檢測1.5V的設定電壓。各分壓電路中使用的電容C4由圖2的半導體器件中的電容元件組C4構成。另外，各分壓電路中使用的電容C5由圖2的半導體器件中的電容元件組C5構成。而且，各分壓電路中使用的電容C6由圖2的半導體器件中的電容元件組C6構成。
圖4左側的分壓電路中，相對于一端接地的電容C3，電容C4、C5、C6的并聯(lián)電路被串聯(lián)連接。該并聯(lián)電路與電容C3的連接點作為COMP輸入端子與后級的電路連接。再有，電容C3與電容C4、C5、C6一樣，也可由多個單位電容元件構成的電容元件組構成。
此外，圖4的中央的分壓電路中，相對于一端接地的電容C6、C3的并聯(lián)電路，電容C4、C5的并聯(lián)電路被串聯(lián)連接。這些并聯(lián)電路的連接點作為COMP輸入端子與后級的電路連接。
而且，圖4右側的分壓電路中，相對于一端接地的電容C6、C5、C3的并聯(lián)電路，電容C4被串聯(lián)連接。該并聯(lián)電路與電容C4的連接點作為COMP輸入端子與后級的電路連接。
對于各電容C3至C6，這三個分壓電路都設定了規(guī)定的電容比。結果，對于各輸入端子VDD上施加的電壓，各設定電壓以1.3V、1.4V、1.5V為基準，從COMP輸入端子可獲得都以相同的0.9V為基準的電壓。即，如果各輸入端子VDD上施加的電壓以各設定電壓1.3V、1.4V、1.5V為中心上下變化，則COMP輸入端子的電壓以相同的0.9V為中心上下變化。
這些分壓電路例如可作為電子卡尺等的計測裝置的電壓檢測電路系統(tǒng)的一部分使用。即，作為連接這些分壓電路的后級的電路，可采用圖5所示的比較器CMP。即，將各分壓電路的COMP的輸入端子連接到比較器CMP的反轉輸入上。在該比較器CMP的非反轉輸入端子上施加作為比較基準的0.9V的基準電壓Vref。由這樣的結構，在施加在各分壓電路的輸入端子VDD上的電壓以各設定電壓1.3V、1.4V、1.5V為中心變化的情況下，對應其變化，可從共用的比較器CMP獲得正的或負的輸出。
＝＝＝電容元件組的寄生電容的除去＝＝＝參照圖1至圖4，對關于除去上述的電容元件組C1、C2以及C4至C6的寄生電容的影響的技術進行說明。
首先，說明具有電容元件組C1、C2的圖1的半導體器件的寄生電容的除去。如圖3的分壓電路所示，如前所述，構成半導體器件的電容元件組C1、C2與一端接地的電容C0(規(guī)定的電容元件)連接。這些電容元件組C1、C2的連接以及施加的電壓的情況如圖3所示例如至少有兩種情況，是不定的并可設定變更。即，對于電容元件組C1，在圖3的左側的分壓電路中，在電容元件組C1的SOLAR端子上施加2.0V的設定電壓，其另一端與電容元件組C2連接。另一方面，在圖3的右側的分壓電路中，電容元件組C1的一端接地，另一端與電容元件組C2連接。此外，對于電容元件組C2，在圖3的左側的分壓電路中，電容元件組C2的一端接地，另一端與電容元件組C1連接。另一方面，在圖3右側的分壓電路中，在電容元件組C2的EPR端子上施加2.9V的設定電壓，另一端與電容元件組C1連接。
對于這些電容元件組C1、C2，電容C0如圖3所示在左右兩側的分壓電路中，一側的端子接地。即，電容C0的一側端子上施加的電壓為固定的規(guī)定值(接地電位)。
通過設定該電容C0的電容值，可消除電容元件組C1、C2的寄生電容的影響。因而，獲得高精度電容值和電容比的半導體器件。由于除去寄生電容，電容元件(或電容元件組)C0變小，可實現(xiàn)其小型化。特別是，對于與構成電容元件組C1、C2的半導體器件連接并在一端被施加電壓(接地電位)的固定電容C0，其施加的電壓可除去由設定變更的電容元件組C1、C2的寄生電容的影響。即，對于電容元件組C1、C2，即使給予施加電壓和連接的電路元件等設計變更的自由度，通過固定的電容C0可除去寄生電容的影響。
下面說明該電容值的具體設定方法。首先，說明其設定的原理。從連接在電容元件組C1、C2上的電容C0的理論上的設定值(規(guī)定的電容值，未計入寄生電容的影響)中減去計算的寄生電容的值。該差值作為設定值當成電容C0的實際的電容值。
具體地說，在圖1所示布線圖形的半導體器件中，計算出電容元件組C1、C2的下部電極4整體的寄生電容值。如果是確定了布線圖形的半導體器件，則通過以每單位面積的寄生電容值乘以下部電極4整體的面積，可計算出下部電極4整體的寄生電容值。從電容C0的理論上的設定值減去該下部電極4整體的寄生電容值，其差值作為設定值當成電容C0的實際的電容值。
另外，在設定電容C0的實際的電容值時，也可除去與構成半導體器件的電容元件組C1、C2連接的外部電路的外部寄生電容的影響。即，如上所述，對于圖3所示分壓電路，還加上構成被連接的圖5的比較器(外部的電路，該電路還包含電子元件的意思)的晶體管的寄生電容，從電容C0的理論上的設定值中減去。由此，可獲得還能夠除去與外部電路連接時的寄生電容的方便的半導體器件。
再有，在除去外部寄生電容的影響時，通過使從比較器到各電容元件組C1、C2的布線的各自的長度相同，可除去布線的寄生電容的影響。此外，對于各電容元件組C1、C2，為了能調整電容值，使其為可微調(trimming)電容值的結構。
另外，將電容C0與電容元件組C1、C2一同作為一個半導體器件一體化的結構也屬于本發(fā)明的技術思想。而且，通過設計來除去包含電容C0自身的寄生電容的半導體器件全體以及外部的寄生電容的影響也屬于本發(fā)明的技術思想。
下面說明具有電容元件組C4至C6的圖2的半導體器件的寄生電容的除去。如圖4的分壓電路所示，如前所述，構成半導體器件的電容元件組C4至C6與一端接地的電容C3(規(guī)定的電容元件)連接。這些電容元件組C4至C6連接以及施加的電壓的情況如參照圖4所述，例如至少有三種情況，是不定的并可設定變更。
對于這些電容元件組C4至C6，電容C3如圖4所示在所有的分壓電路中，一側的端子接地。即，電容C3的一側端子上施加的電壓為固定的規(guī)定值(接地電位)。
通過設定該電容C3的電容值，可消除電容元件組C4至C6的寄生電容的影響。因而，獲得高精度電容值和電容比的半導體器件。由于除去寄生電容，電容元件(或電容元件組)C3變小，可實現(xiàn)其小型化。特別是，對于與構成電容元件組C4至C6的半導體器件連接并在一端被施加電壓(接地電位)的固定電容C3，其施加的電壓可除去由設定變更的電容元件組C4至C6的寄生電容的影響。即，對于電容元件組C4至C6，即使給予施加電壓和連接的電路元件等設計變更的自由度，通過固定的電容C3也可除去寄生電容的影響。
其電容值的設定的原理，與參照上述的圖1和圖3說明的電容元件組C1、C2情況一樣。即，從連接在電容元件組C4至C6上的電容C3的理論上的設定值(規(guī)定的電容值，未算上寄生電容的影響)中減去計算的寄生電容的值。該差值作為設定值當成電容C3的實際的電容值。對于該實際的電容值，具體的設定方法，包括除去外部寄生電容的影響，與上述參照圖1和圖3說明的電容元件組C1、C2的情況一樣。再有，對于各電容元件組C4至C6，為了能調整電容值，也使其為可微調電容值的結構。
另外，將電容C3與電容元件組C4至C6一同作為一個半導體器件一體化的結構也屬于本發(fā)明的技術思想。而且，通過設計來除去包含電容C3自身的寄生電容的半導體器件全體以及外部的寄生電容的影響也屬于本發(fā)明的技術思想。
再有，圖6示出的為單位電容元件的斷面構造的一例，但并不限于此。本發(fā)明適用于各種形式的斷面構造。例如，期望圖8所示的斷面構造也是本發(fā)明的實施方式。即，如圖8所示，作為單位電容元件的斷面構造，其結構是在上部電極7的外周上配置下部電極的引出電極8。
本發(fā)明的效果是可獲得能夠除去電容元件組的寄生電容的影響的半導體器件。因此，可獲得高精度的電容值和電容比的半導體器件。另外，由于除去寄生電容，電容元件或電容元件組變小，可實現(xiàn)其小型化。
權利要求
1.一種半導體器件，具有由多個單位電容元件構成的電容元件組，其特征在于，在所述電容元件組的全體上部電極的外周，設置該電容元件組的所述各單位電容元件的下部電極的引出電極，在所述電容元件組中可連接規(guī)定的電容元件，該規(guī)定的電容元件的電容值被設定，以便至少除去所述電容元件組的寄生電容的影響。
2.如權利要求1所述的半導體器件，其特征在于，所述規(guī)定的電容元件可由所述電容元件組構成。
3.如權利要求1或2所述的半導體器件，其特征在于，將從連接于所述電容元件組的所述電容元件的規(guī)定的電容值中減去所述寄生電容的值的設定值作為該電容元件的實際的電容值。
4.如權利要求1至3任一項所述的半導體器件，其特征在于，可以設定變更對作為除去所述寄生電容的影響的對象的所述電容元件組施加的電壓。
5.如權利要求4所述的半導體器件，其特征在于，施加在連接于所述電容元件組的所述電容元件的一端上的電壓是固定的規(guī)定值。
6.如權利要求1至5任一項所述的半導體器件，其特征在于，連接于所述電容元件組的所述電容元件的所述電容值被設定，以便除去連接于所述電容元件組的外部電路產生的外部寄生電容的影響。
7.如權利要求1至6任一項所述的半導體器件，其特征在于，所述引出電極將所有所述單位電容元件的所述引出電極一體化。
8.如權利要求1至7任一項所述的半導體器件，其特征在于，所述各單位電容元件配置成格子狀，所述各電容元件組中互相相鄰的所述各單位電容元件的所述上部電極相互耦合。
9.如權利要求1至8任一項所述的半導體器件，其特征在于，在所述半導體器件中形成多個所述電容元件組。
10.一種分壓電路，它使用權利要求1至9任一項所述的半導體器件，將所述電容元件組作為構成元件。
全文摘要
一種半導體器件，具有由多個單位電容元件構成的電容元件組，在電容元件組的全體上部電極的外周上設置電容元件組的各單位電容元件的下部電極的引出電極，在電容元件組中可連接規(guī)定的電容元件，規(guī)定的電容元件的電容值被設定，以便至少除去電容元件組的寄生電容的影響。此外，規(guī)定的電容元件可由電容元件組構成。
文檔編號H01L27/04GK1577848SQ20041006213
公開日2005年2月9日 申請日期2004年7月2日 優(yōu)先權日2003年7月15日
發(fā)明者齋藤博 申請人:三洋電機株式會社