專利名稱：形成半導體裝置的金屬線的方法
技術領域：
本發(fā)明涉及一種形成半導體裝置的金屬線的方法，具體而言，是涉及一種能夠最小化由于在形成連接至下層元件期間的過度蝕刻制造工藝而累積在金屬線中的等離子體感生的電荷對下層元件造成的損壞的形成半導體裝置的金屬線的方法。
背景技術：
一般而言，沉積一金屬層后，會通過使用等離子體蝕刻方法來執(zhí)行一主蝕刻制造工藝及一過度蝕刻制造工藝，以便將一金屬線連接至一下層元件。在形成該金屬線的制造工藝期間，因等離子體所感生的電荷會累積在該金屬線，起到一充電天線的作用，因而在該金屬線中累積的電荷會損壞該下層元件。
圖1A到圖1F用于說明形成半導體裝置的金屬線的傳統(tǒng)的方法的斷面圖。
請參閱圖1A，在半導體基板10上形成一下層元件11。該下層元件11包括本發(fā)明中采用的所有單元組件。
請參閱圖1B，在包括該下層元件11的該半導體基板10上形成一層間絕緣膜12。通過蝕刻該層間絕緣膜12的一部份，以形成一金屬線接觸孔13，以便曝露該下層元件11的上表面的一部份。
請參閱圖1C，使用導電材料填滿該金屬線接觸孔13的內部部份，以便形成一連接至該下層元件11的金屬線插塞14。
請參閱圖1D，在包括該金屬線插塞14的該層間絕緣膜12上形成一金屬層15。在包括該金屬層15上形成一光致抗蝕劑圖案16以覆蓋一包括該金屬線插塞14的上表面的一部份，以便在該覆蓋部份中形成金屬線。
請參閱圖1E，使用等離子體蝕刻方法來執(zhí)行一主蝕刻制造工藝，以蝕刻該金屬層15的曝露部份。
請參閱圖1F，執(zhí)行一過度蝕刻制造工藝以去除該金屬層15(這是執(zhí)行主蝕刻制造工藝仍然殘留的金屬層)，從而形成要連接至該金屬線插塞14的金屬線150。
在如上文所述的制造工藝中，在使用等離子體蝕刻方法來執(zhí)行主蝕刻制造工藝期間因等離子體所感生的電荷會累積在該金屬層15中。在該主蝕刻制造工藝中，因為會電連接(非絕緣)一晶片上的金屬層15，所以因等離子體所感生的電荷不會損壞下層元件。但是，由于通過過度蝕刻制造工藝所形成的該金屬線150被完全絕緣(未電連接)，以利用該金屬線150當做充電天線，所以在主蝕刻制造工藝及過度蝕刻制造工藝期間累積在該金屬線150中的電荷會損壞該下層元件11，進而造成下層元件的可靠度降級。當形成一多層金屬線時，因為會重復執(zhí)行如上文所述的等離子體蝕刻方法而重復累積的電荷顯著增加，而造成損壞下層元件11。
該金屬線150的天線結構會影響因等離子體所感生的電荷而造成下層元件11損壞，這發(fā)表在1999年12月Korean Physical Society期刊第35卷第S742頁至第S746頁，標題為“在互連金屬腐蝕中等離子體誘導充電對鐵電電容器性能的影響(Effect of Plasma Induced Charging in Interconnect MetalEtch on the Characteristics of a Ferroelectric Capacitor)”中。

發(fā)明內容
據此，本發(fā)明目的是提供一種形成半導體裝置的金屬線的方法，該方法通過最小化由于在形成金屬線期間而累積在金屬線中的等離子體感生的電荷對連接至該金屬線的下層元件造成的損壞，而得以改良半導體裝置的電效率及可靠性。
本發(fā)明的一個方面是提供一種形成半導體裝置的金屬線的方法，包括下列步驟制備一半導體基板，該半導體基板包括一下層元件以及一形成在該下層元件上的層間絕緣膜；通過蝕刻該層間絕緣膜的一部份，形成一金屬線接觸孔以曝露該下層元件的一部份，以及形成一金屬熔絲接觸孔以曝露該半導體基板的一部份；通過使用導電材料填滿該金屬線接觸孔及該金屬熔絲接觸孔，以便分別形成一金屬線插塞及一金屬熔絲插塞；在包括該金屬線插塞及該金屬熔絲插塞的該層間絕緣膜上形成一金屬層；通過執(zhí)行一主蝕刻制造工藝及一過度蝕刻制造工藝來蝕刻該金屬層，以形成一金屬線圖案及一連接至該金屬線圖案的金屬熔絲圖案，從而形成該金屬線；以及通過過度蝕刻該金屬熔絲以電絕緣該金屬線圖案與該金屬熔絲圖案，以便形成該金屬線。


說明書將配合附圖解說本發(fā)明的前述觀點及其它功能，其中圖1A到圖1F用于說明形成半導體裝置的金屬線的傳統(tǒng)方法的斷面圖；以及圖2A到圖2G用于說明根據本發(fā)明一項具體實施例而形成的半導體裝置的金屬線的方法的斷面圖。
附圖符號說明10，20半導體基板11，21下層元件12，22層間絕緣膜13，23L金屬線接觸孔14，24L金屬線插塞15，25金屬層16，26光致抗蝕劑圖案23F金屬熔絲接觸孔24F金屬熔絲插塞25L金屬線圖案25F金屬熔絲圖案150，250金屬線245金屬熔絲具體實施方式
現在將參考附圖來詳細說明本發(fā)明的優(yōu)選具體實施例。然而，本發(fā)明不限于以下的詳細說明中所揭示的優(yōu)選具體實施例，而是可實施成各種變更及修改。因此，根據的具體實施例用于明確告知本領域技術人員本發(fā)明的具體圖2A到圖2G用于說明根據本發(fā)明一項具體實施例而形成的半導體裝置的金屬線的方法的斷面圖。
請參閱圖2A，在半導體基板20上形成一下層元件21。該下層元件21包括半導體裝置中采用的所有單元組件。
請參閱圖2B，在包括該下層元件21的該半導體基板20上形成一層間絕緣膜22。通過蝕刻該層間絕緣膜22的一部份，分別形成一金屬線接觸孔23L以曝露該下層元件21的上表面一部份，以及一金屬熔絲接觸孔23F以曝露該半導體基板20的一部份。
請參閱圖2C，通過使用導電材料填滿該金屬線接觸孔23L及該金屬熔絲接觸孔23F，以便分別形成一連接至該下層元件21的金屬線插塞24L及一連接至該半導體基板20的金屬熔絲插塞24F。
請參閱圖2D，在包括該金屬線插塞24L及該金屬熔絲插塞24F的該層間絕緣膜22上形成一金屬層25。在該金屬層25上形成一光致抗蝕劑圖案26。該光致抗蝕劑圖案26被形成以覆蓋一包括該金屬線插塞24L的金屬線區(qū)并且覆蓋一包括該金屬熔絲插塞24F的金屬熔絲區(qū)，并且在該金屬線區(qū)與金屬熔絲區(qū)之間有一窄間隔，而得以在形成該金屬線所執(zhí)行的主蝕刻制造工藝和過度蝕刻制造工藝時抑制蝕刻負載效應(etch loading effect)。另一方面，在該金屬熔絲區(qū)中所形成的該光致抗蝕劑圖案26可能是多重圖案。在此情況下，介于多重圖案之間的間隔必須很窄且足以抑制蝕刻負載效應。
請參閱圖2E，使用等離子體蝕刻方法來執(zhí)行該主蝕刻制造工藝，以便蝕刻該金屬層25的曝露部份。
請參閱圖2F，執(zhí)行該過度蝕刻制造工藝以去除該金屬層25(這是執(zhí)行主蝕刻制造工藝仍然殘留的金屬層)，從而形成一要連接至該金屬線插塞24L的金屬線圖案25L，以及形成要連接至該金屬熔絲插塞24F的至少一金屬熔絲圖案25F。在該金屬線圖案25L與該金屬熔絲圖案25F之間設置間隔，而得以即使在執(zhí)行該過度蝕刻制造工藝之后，由于蝕刻負載效應使得具有恒定厚度的該金屬層25仍然位于該間隔中。以此方式將該金屬線圖案25L與該金屬熔絲圖案25F互相電連接。另外，假設具有多個金屬熔絲圖案25F，則會密集形成該等金屬熔絲圖案25F，并且介于該等圖案間且具有恒定厚度的該金屬層25仍然位于該間隔中，而得以將該等金屬熔絲圖案25F互相電連接。因此，循序電連接該下層元件21、該金屬線插塞24L、該金屬線圖案25L、該金屬熔絲圖案25F、該金屬熔絲插塞24F及該半導體基板20。此時，該金屬熔絲插塞24F及該至少一金屬熔絲圖案25F當做一金屬熔絲245。
請參閱圖2G，執(zhí)行針對金屬熔絲的過度蝕刻制造工藝以去除該金屬層25(這是執(zhí)行主蝕刻制造工藝仍然殘留在金屬熔絲圖案25F周圍的金屬層)，從而形成該金屬熔絲245及一電絕緣該金屬熔絲的金屬線250。
在如上文所述的制造工藝中，在形成該金屬線250而使用等離子體蝕刻方法來執(zhí)行主蝕刻制造工藝期間因等離子體所感生的電荷會累積在該金屬層25中。在該主蝕刻制造工藝中，由于會電連接(未完全絕緣)一晶片上的金屬層25，所以因等離子體所感生的電荷不會損壞該下層元件21(請參閱圖2E)。在該主蝕刻制造工藝之后的過度蝕刻制造工藝期間所形成的該金屬線圖案25L會電絕緣于一鄰接的金屬線圖案(圖中未顯示)，同時該金屬線圖案25L的一側連接至該金屬熔絲245(如圖2F所示)，所以會通過該金屬熔絲245將在該主蝕刻制造工藝及該過度蝕刻制造工藝期間累積在該金屬線圖案25L中的電荷被放電至該下層元件21。據此，等離子體所感生的電荷不會損壞該下層元件21。如圖2G所示，在金屬熔絲的過度蝕刻制造工藝期間，因等離子體所感生的電荷會累積在該金屬線250及該金屬熔絲245中，并且因等離子體所感生的電荷會損壞該下層元件21。然而，損壞程度不會像形成金屬線的眾所周知的方法那樣顯著。換言之，在眾所周知的方法中，在形成該金屬線的主蝕刻制造工藝及過度蝕刻制造工藝期間，累積的電荷會損失下層元件，但是在根據本發(fā)明的方法中，只有在金屬熔絲的過度蝕刻制造工藝期間才會出現此狀況。因此，電荷造成的損失并不顯著。
雖然在本發(fā)明的具體實施例中已說明單層金屬結構，但是通過使用該方法來形成多層金屬線，仍然能夠使由于等離子體感生的電荷造成的下層元件損壞降至最低限度。當將本發(fā)明原理運用在多層金屬線時，會有組件方面的差異，例如，在圖2G所示的金屬線250上形成其它金屬線，以及在圖2G所示的金屬熔在線形成其它金屬熔絲，但是本領域的技術人員很容易實施多層金屬線。據此，本發(fā)明不限定于參考

的具體實施例，而是包括能夠采用本發(fā)明原理而形成半導體裝置的金屬線的所有方法。
如上文所述，根據本發(fā)明，當形成金屬線時，會同時形成連接至該金屬線及該半導體基板的金屬熔絲，所以會通過該金屬熔絲將在形成金屬線的制造工藝期間累積在金屬線中的等離子體感生電荷放電至該半導體基板。因此，通過使連接至金屬線的下層元件的損害降至最低限度，而得以改良組件的電效率及可靠性。
權利要求
1.一種形成半導體裝置的金屬線的方法，包括下列步驟制備一半導體基板，該半導體基板包括一下層元件以及一形成在該下層元件上的層間絕緣膜；通過蝕刻該層間絕緣膜的一部份，形成一金屬線接觸孔以曝露該下層元件的一部份，以及形成一金屬熔絲接觸孔以曝露該半導體基板的一部份；通過使用導電材料填滿該金屬線接觸孔及該金屬熔絲接觸孔，以便分別形成一金屬線插塞及一金屬熔絲插塞；在包括該金屬線插塞及該金屬熔絲插塞的該層間絕緣膜上形成一金屬層；通過執(zhí)行一主蝕刻制造工藝及一過度蝕刻制造工藝來蝕刻該金屬層，以形成一金屬線圖案及一連接至該金屬線圖案的金屬熔絲圖案，從而形成該金屬線；以及通過過度蝕刻該金屬熔絲以電絕緣該金屬線圖案與該金屬熔絲圖案，以便形成該金屬線。
2.如權利要求1所述的形成半導體裝置的金屬線的方法，其中通過該金屬線插塞將該金屬線圖案連接至該下層元件。
3.如權利要求1所述的形成半導體裝置的金屬線的方法，其中通過該金屬熔絲插塞將該金屬熔絲圖案連接至該半導體基板。
4.如權利要求1所述的形成半導體裝置的金屬線的方法，其中在該金屬線圖案與該金屬熔絲圖案之間設置一間隔，該間隔的寬度設置成即使在執(zhí)行形成該金屬線的該過度蝕刻制造工藝之后，由于蝕刻負載效應使得該金屬層在該間隔中具有恒定的厚度。
5.如權利要求1所述的形成半導體裝置的金屬線的方法，其中該金屬熔絲圖案包括多個緊縮圖案，并且介于這些緊縮圖案間的間隔的寬度設置成即使在執(zhí)行形成該金屬線的該過度蝕刻制造工藝之后，由于蝕刻負載效應使得在這些間隔中的該金屬層具有恒定的厚度。
全文摘要
本發(fā)明涉及一種形成半導體裝置的金屬線的方法，包括下列步驟通過，執(zhí)行一主蝕刻制造工藝及一過度蝕刻制造工藝以形成一連接至一下層元件的金屬線，同時形成一金屬熔絲(metal fuse)，該金屬熔絲的一端連接至該金屬線且另一端連接至半導體基板；以及通過執(zhí)行一過度蝕刻制造工藝來形成該半導體裝置的該金屬線，以使該金屬線與該金屬熔絲電絕緣。在形成該金屬線的過度蝕刻制造工藝期間因等離子體所感生的電荷會累積在該金屬線中。根據本發(fā)明，由于會通過該金屬熔絲將該金屬線中所累積的等離子體感生的電荷放電至該半導體基板中，因而能夠使該下層元件損壞降至最低限度。
文檔編號H01L21/3065GK1536644SQ20041000241
公開日2004年10月13日 申請日期2004年1月29日 優(yōu)先權日2003年4月3日
發(fā)明者樸信勝 申請人:海力士半導體有限公司