專利名稱：絕緣體上硅襯底和半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及絕緣體上硅(SOI)襯底和減少噪聲的半導(dǎo)體集成電路(IC)器件。具體地，本發(fā)明涉及SOI襯底和用于實(shí)現(xiàn)較大元件封裝密度的SOIIC器件。
背景技術(shù)：
在迄今為止開(kāi)發(fā)的SOI技術(shù)中，埋入氧化層(BOX)形成在硅襯底上，SOI層形成在BOX層上，包括MOS晶體管或類似物的IC形成在SOI層中。采用該技術(shù)，可以高速驅(qū)動(dòng)晶體管(例如，專利文獻(xiàn)1日本待審專利申請(qǐng)公開(kāi)No.2001-339071)。
然而近來(lái)，半導(dǎo)體IC器件的工作頻率已相當(dāng)高，并且分配了較大的面積用于電源布線和地布線。當(dāng)半導(dǎo)體IC器件高頻工作時(shí)，有可能發(fā)生包括短暫電流尖峰的電源電壓波動(dòng)。此外，在包括多個(gè)電路的IC中，噪聲會(huì)從一個(gè)電路傳播到另一個(gè)電路，由此會(huì)在IC中發(fā)生故障。
為了抑制電源電壓中的波動(dòng)，可以使用將去耦電容器并連到電源的技術(shù)。采用該技術(shù)，可以減小電源噪聲并且可以抑制電源電壓中的波動(dòng)，由此可以防止電源噪聲和電源電壓波動(dòng)造成的半導(dǎo)體IC的故障。為了實(shí)現(xiàn)該目的，對(duì)于每個(gè)芯片或封裝，連接到電源的去耦電容器的電容必須為幾十nF。在已知的半導(dǎo)體IC器件中，放置去耦電容器的專用區(qū)域提供在為元件形成區(qū)的核心部分與I/O部分之間的每個(gè)邊中，通過(guò)使用金屬氧化物半導(dǎo)體(MOS)形成去耦電容器。
然而在該已知的半導(dǎo)體IC器件中，必須提供用于去耦電容器的專用區(qū)域。因此，元件的封裝密度不利地降低。
為了克服該問(wèn)題，現(xiàn)已公開(kāi)了另一技術(shù)。也就是，多晶硅層形成在元件形成區(qū)中半導(dǎo)體襯底上的元件一側(cè)，去耦電容器形成在半導(dǎo)體襯底表面上的多晶硅層和擴(kuò)散層之間(例如，專利文獻(xiàn)2日本待審專利申請(qǐng)公開(kāi)No.10-12825(第3頁(yè)及圖1和2))。專利文獻(xiàn)2介紹了在該結(jié)構(gòu)中不需要用于去耦電容器的專用區(qū)域。
然而在該已知技術(shù)中，去耦電容器形成在元件形成區(qū)中的元件一側(cè)，由此元件形成區(qū)不利地增加。
此外，現(xiàn)已公開(kāi)了在半導(dǎo)體元件上提供多層布線結(jié)構(gòu)和在其上依次形成電極、介質(zhì)層和電極以形成去耦電容器的技術(shù)(例如，專利文獻(xiàn)3日本待審專利申請(qǐng)公開(kāi)No.2002-124636(第3-5頁(yè)及圖7))。專利文獻(xiàn)3介紹了可以在半導(dǎo)體器件中提供大電容的去耦電容器。
另一方面，現(xiàn)已知提供保護(hù)環(huán)包圍易受噪聲影響的電路的技術(shù)(例如，專利文獻(xiàn)4日本待審專利申請(qǐng)公開(kāi)No.2001-0044277)。該技術(shù)用于防止噪聲從一個(gè)電路傳播到另一個(gè)電路。
然而，在專利文獻(xiàn)3介紹的技術(shù)中，由于去耦電容器提供在多層布線結(jié)構(gòu)上，因此焊盤電極或類似物不能提供在多層布線結(jié)構(gòu)上提供有去耦電容器的區(qū)域中。因此，半導(dǎo)體IC器件中的布局自由度受到限制，由此器件的尺寸增加。此外，為了在多層布線結(jié)構(gòu)上提供去耦電容器，需要至少形成下層電極的步驟、形成介質(zhì)層的步驟以及形成上層電極的步驟。由此，半導(dǎo)體IC器件的制造工藝變得復(fù)雜并且制造成本增加。
此外，在專利文獻(xiàn)4中介紹的提供保護(hù)環(huán)的技術(shù)中，通過(guò)提供保護(hù)環(huán)包圍電路，元件形成區(qū)不利地減小。

發(fā)明內(nèi)容
因此，本發(fā)明的一個(gè)目的是提供一種SOI襯底和半導(dǎo)體IC器件，不需要為如去耦電容器和保護(hù)環(huán)的減小噪聲的結(jié)構(gòu)提供專用區(qū)域。
根據(jù)本發(fā)明的SOI襯底包括基襯底；設(shè)置在部分基襯底中并且電阻率低于基襯底電阻率的第一半導(dǎo)體區(qū)；設(shè)置在基襯底上的絕緣膜；以及設(shè)置在絕緣膜上由此形成半導(dǎo)體集成電路的半導(dǎo)體層。
在本發(fā)明中，當(dāng)使用根據(jù)本發(fā)明的SOI襯底制造半導(dǎo)體IC器件時(shí)，半導(dǎo)體區(qū)可以連接到外部電源，以向其提供電源電位。因此噪聲可以被半導(dǎo)體區(qū)吸收。由此，可以保護(hù)設(shè)置在半導(dǎo)體層中的IC不受噪聲影響，并且可以防止IC產(chǎn)生的噪聲傳播到另一IC。而且，不需要提供半導(dǎo)體區(qū)作為專用區(qū)，由此器件可以小型化。
根據(jù)本發(fā)明的半導(dǎo)體IC器件，包括基襯底；設(shè)置在部分基襯底中并且電阻率低于基襯底電阻率的第一半導(dǎo)體區(qū)，第一電位施加到第一半導(dǎo)體區(qū)；設(shè)置在基襯底上的絕緣膜；設(shè)置在絕緣膜上半導(dǎo)體層；以及設(shè)置在半導(dǎo)體層中的集成電路。
在本發(fā)明中，半導(dǎo)體區(qū)吸收了噪聲，并防止了IC故障，可以防止由IC產(chǎn)生的噪聲影響另一IC。而且，不需要提供半導(dǎo)體區(qū)作為專用區(qū)，由此器件可以小型化。
基襯底可以包括第一導(dǎo)電半導(dǎo)體，第一半導(dǎo)體區(qū)可以包括具有的雜質(zhì)濃度高于基襯底雜質(zhì)濃度的第一導(dǎo)電半導(dǎo)體。而且，半導(dǎo)體IC器件還包括保護(hù)環(huán)，保護(hù)環(huán)包括導(dǎo)電材料并設(shè)置在半導(dǎo)體層中以包圍集成電路并連接到第一半導(dǎo)體區(qū)。采用該結(jié)構(gòu)，可以更有效地吸收噪聲。
基襯底可以包括第一導(dǎo)電半導(dǎo)體，第二電位可以施加到基襯底，第一半導(dǎo)體區(qū)可以包括第二導(dǎo)電半導(dǎo)體，并且去耦電容器可以形成在基襯底和第一半導(dǎo)體區(qū)之間。由基襯底和第一半導(dǎo)體區(qū)之間界面處的PN結(jié)形成去耦電容器。采用該結(jié)構(gòu)，可以吸收電源噪聲，并且IC可以穩(wěn)定地操作。
半導(dǎo)體IC器件還可以包括延伸穿過(guò)半導(dǎo)體層和絕緣膜并連接到第一半導(dǎo)體區(qū)的第一過(guò)孔，并且第一電位可以通過(guò)第一過(guò)孔施加到第一半導(dǎo)體區(qū)。而且，半導(dǎo)體IC器件還可以包括設(shè)置在與第一半導(dǎo)體區(qū)相同層中的第一導(dǎo)電接觸區(qū)；以及延伸穿過(guò)半導(dǎo)體層和絕緣膜并連接到接觸區(qū)的第二過(guò)孔。第二電位可以通過(guò)接觸區(qū)和第二過(guò)孔施加到基襯底。備選地，第二電位可以通過(guò)基襯底的背面施加到基襯底。
而且，半導(dǎo)體IC器件還可以包括設(shè)置在基襯底中并包括與第一半導(dǎo)體區(qū)中半導(dǎo)體不同類型的半導(dǎo)體的第二半導(dǎo)體區(qū)，第二電位施加到第二半導(dǎo)體區(qū)。去耦電容器可以形成在第一和第二半導(dǎo)體區(qū)之間。通過(guò)第一和第二半導(dǎo)體區(qū)之間界面處的PN結(jié)形成去耦電容器。采用該結(jié)構(gòu)，可以吸收電源噪聲并且IC可以穩(wěn)定地工作。
第二半導(dǎo)體區(qū)設(shè)置在基襯底的整個(gè)上表面上，第一半導(dǎo)體區(qū)可以設(shè)置在第二半導(dǎo)體區(qū)的整個(gè)上表面上。此外，第一和第二半導(dǎo)體區(qū)可以設(shè)置在基襯底的上表面上的相同層中。優(yōu)選，第一和第二半導(dǎo)體區(qū)設(shè)置在相同層中時(shí)，第一和第二半導(dǎo)體區(qū)的每一個(gè)包括多個(gè)分支，多個(gè)分支相互平行排列并且連接到根部，從而當(dāng)從基襯底的上表面看時(shí)，形成梳形，第一和第二半導(dǎo)體區(qū)的分支相互叉合，由此第一和第二半導(dǎo)體區(qū)相互接觸。采用該結(jié)構(gòu)，第一和第二半導(dǎo)體區(qū)之間的界面面積增加，并且可以增加去耦電容器的電容值。
第一和第二半導(dǎo)體區(qū)可以是通過(guò)外延生長(zhǎng)形成的層。此時(shí)，可以得到具有高晶體一致性和晶體缺陷減少的半導(dǎo)體區(qū)，由此可以降低漏電流。
備選地，可以通過(guò)將雜質(zhì)摻雜到基襯底內(nèi)形成第一和第二半導(dǎo)體區(qū)。以此方式，每個(gè)區(qū)域可以形成任意形狀，以具有任意面積。
根據(jù)本發(fā)明，通過(guò)使用包括基襯底、設(shè)置在部分基襯底中并且電阻率低于基襯底電阻率的半導(dǎo)體區(qū)的SOI襯底，可以制造能吸收噪聲的小型化半導(dǎo)體IC器件。因此，半導(dǎo)體IC器件可以穩(wěn)定地工作。


圖1示出了根據(jù)本發(fā)明第一實(shí)施例的SOI襯底的剖面圖；圖2A示出了根據(jù)第一實(shí)施例的半導(dǎo)體IC器件的平面圖，圖2B為沿圖2A的線A-A截取的剖面圖；圖3示出了根據(jù)第一實(shí)施例的變形的半導(dǎo)體IC器件的剖面圖；圖4示出了根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體IC器件的剖面圖；圖5示出了根據(jù)本發(fā)明第三實(shí)施例的SOI襯底的剖面圖；圖6A示出了根據(jù)第三實(shí)施例的半導(dǎo)體IC器件的剖面圖，圖6B為它的平面圖；圖7示出了根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體IC器件的剖面圖；圖8示出了根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體IC器件的剖面圖；圖9示出了根據(jù)本發(fā)明第六實(shí)施例的SOI襯底的剖面圖；圖10示出了根據(jù)第六實(shí)施例的半導(dǎo)體IC器件的剖面圖；圖11示出了根據(jù)本發(fā)明第七實(shí)施例的SOI襯底的剖面圖；圖12示出了根據(jù)第七實(shí)施例的半導(dǎo)體IC器件的剖面圖；圖13示出了根據(jù)本發(fā)明第八實(shí)施例的半導(dǎo)體IC器件的剖面圖；圖14示出了根據(jù)本發(fā)明第九實(shí)施例的半導(dǎo)體IC器件的剖面圖；圖15A到15D示出了制造SOI襯底的第一方法中各步驟的剖面圖；圖16A和16B示出了制造SOI襯底的第二方法中各步驟的剖面圖；
圖17A到17C示出了制造SOI襯底的第三方法中各步驟的剖面圖；圖18示出了第三制造方法的變形的剖面圖；圖19A到19C示出了制造SOI襯底的第四方法中各步驟的剖面圖；圖20A和20B示出了制造半導(dǎo)體IC器件的第一方法中各步驟的剖面圖；圖21A和21B示出了制造半導(dǎo)體IC器件的第二方法中各步驟的剖面圖；圖22A和22B示出了制造半導(dǎo)體IC器件的第三方法中各步驟的剖面圖；以及圖23A和23B示出了制造半導(dǎo)體IC器件的第四方法中各步驟的剖面圖。
具體實(shí)施例方式
下面參考附圖介紹本發(fā)明的各實(shí)施例。首先，介紹第一實(shí)施例。圖1示出了根據(jù)本實(shí)施例的SOI襯底1的剖面圖；圖2A示出了根據(jù)本實(shí)施例的半導(dǎo)體集成電路(IC)器件11的平面圖，圖2B為沿圖2A的線A-A截取的剖面圖。在圖2A中，沒(méi)有示出以后介紹的側(cè)壁21和25、過(guò)孔29和30、布線31和32、電源電位布線VDD以及地電位布線GND。
如圖1所示，本實(shí)施例的SOI襯底包括基襯底2，基襯底2包括P-型硅，P+型硅層3設(shè)置在基襯底2的整個(gè)上表面上，N+型硅層4設(shè)置在P+型硅層3的整個(gè)上表面上。而且，埋入氧化物(BOX)層5設(shè)置在N+型硅層4的整個(gè)上表面上，SOI層6設(shè)置在BOX層5的整個(gè)上表面上。
整個(gè)SOI襯底1的厚度例如為300到800μm，其中P+型硅層3為50到300nm厚，N+型硅層4為50到300nm厚，BOX層5為150nm厚，SOI層6為250nm厚。此外，如硼(B)的P型雜質(zhì)摻雜到基襯底2和P+型硅層3內(nèi)?；r底2的雜質(zhì)濃度為1×1015cm-3，P+型硅層3的雜質(zhì)濃度為1×1017cm-3，高于基襯底2的。而且，如磷(P)的N型雜質(zhì)摻雜到N+型硅層4內(nèi)，它的雜質(zhì)濃度為1×1017cm-3。
如圖2A和2B所示，通過(guò)處理圖1所示的SOI襯底1制造本實(shí)施例的半導(dǎo)體IC器件11。半導(dǎo)體IC器件11包括基襯底2，P+型硅層3設(shè)置在基襯底2的整個(gè)上表面上，N+型硅層4和P+型硅層12設(shè)置在P+型硅層3上的相同層中。也就是，N+型硅層4設(shè)置在P+型硅層3的一部分上表面中，P+型硅層12設(shè)置在其它區(qū)域中。此外，BOX層5和SOI層6設(shè)置在N+型硅層4和P+型硅層12的整個(gè)上表面上。
N阱13和P阱14設(shè)置在SOI層6中，元件隔離膜15設(shè)置在N阱13和P阱14之間。元件隔離膜15的下端接觸BOX層5的上表面。由此，N阱13和P阱14通過(guò)元件隔離膜15相互絕緣。PMOS晶體管16和n型擴(kuò)散區(qū)33設(shè)置在N阱13中，NMOS晶體管17和P型擴(kuò)散區(qū)34設(shè)置在P阱14中。
作為源和漏的兩個(gè)p型擴(kuò)散區(qū)18設(shè)置在N阱13的表面上，N阱13中的P型擴(kuò)散區(qū)18之間的區(qū)域作為溝道區(qū)。柵極絕緣膜19設(shè)置在溝道區(qū)中，包括多晶硅或類似物的柵電極20設(shè)置在柵極絕緣膜19上。而且，包括硅氧化物膜或類似物的側(cè)壁21設(shè)置在柵極絕緣膜19和柵電極20的側(cè)面。N阱13、P型擴(kuò)散區(qū)18、柵極絕緣膜19、柵電極20和側(cè)壁21形成PMOS晶體管16。
類似地，作為源和漏的兩個(gè)n型擴(kuò)散區(qū)22設(shè)置在p阱14的表面上，p阱14中的n型擴(kuò)散區(qū)22之間的區(qū)域作為溝道區(qū)。柵極絕緣膜23和柵電極24設(shè)置在溝道區(qū)中，側(cè)壁25設(shè)置在柵極絕緣膜23和柵電極24的側(cè)面。P阱14、n型擴(kuò)散區(qū)22、柵電極24、柵極絕緣膜23和側(cè)壁25形成NMOS晶體管17。PMOS晶體管16和NMOS晶體管17作為半導(dǎo)體IC器件11的IC的一部分。
此外，n型擴(kuò)散區(qū)33設(shè)置在N阱13的上表面上，由此n型擴(kuò)散區(qū)33通過(guò)STI區(qū)28與p型擴(kuò)散區(qū)18隔開(kāi)。過(guò)孔26延伸穿過(guò)n型擴(kuò)散區(qū)33、N阱13以及BOX層5。過(guò)孔26的下端連接到N+型硅層4，它的上端連接到電源電位布線VDD，上和下端之間的部分通過(guò)n型擴(kuò)散區(qū)33連接到N阱13。類似地，p型擴(kuò)散區(qū)34設(shè)置在P阱14上，由此p型擴(kuò)散區(qū)34通過(guò)STI區(qū)28與n型擴(kuò)散區(qū)22隔開(kāi)。過(guò)孔27延伸穿過(guò)p型擴(kuò)散區(qū)34、P阱14以及BOX層5。過(guò)孔27的下端連接到P+型硅層12，它的上端連接到地電位布線GND，上和下端之間的部分通過(guò)p型擴(kuò)散區(qū)34連接到P阱14。在SOI層6的上表面中，STI區(qū)28設(shè)置在沒(méi)有提供有元件隔離膜15、PMOS晶體管16、NMOS晶體管17、過(guò)孔26和27、n型擴(kuò)散區(qū)33以及p型擴(kuò)散區(qū)34的區(qū)域中。STI區(qū)28為部分隔離膜，它的下端沒(méi)有接觸BOX層5。柵電極20和24分別通過(guò)過(guò)孔29和30連接到布線31和32。鎢(W)或摻雜的多晶硅嵌在過(guò)孔26、27、29和30中。
采用該結(jié)構(gòu)，電源電位通過(guò)電源電位布線VDD和過(guò)孔26提供到N+型硅層4，地電位通過(guò)地電位布線GND和過(guò)孔27提供到P+型硅層3和12。由此，去耦電容器C1形成在N+型硅層4和P+型硅層3和12之間。
接下來(lái)，介紹本實(shí)施例的半導(dǎo)體IC器件11的操作。當(dāng)驅(qū)動(dòng)PMOS晶體管16時(shí)，就在N阱13中作為源和漏的p型擴(kuò)散區(qū)18下面的區(qū)域中產(chǎn)生耗盡層，耗盡層到達(dá)BOX層5。由此，減少了PMOS晶體管16中的寄生電容，就在N阱13的溝道區(qū)下面產(chǎn)生電浮動(dòng)的中性區(qū)(本體)。此時(shí)，通過(guò)將電源電位施加到電源電位布線VDD，電源電位通過(guò)過(guò)孔26施加到中性區(qū)，中性區(qū)中的電位微弱地固定。因此，可以高速驅(qū)動(dòng)PMOS晶體管16。類似地，可以高速驅(qū)動(dòng)NMOS晶體管17。
同樣，通過(guò)將電源電位施加到地電位布線GND，電源電位通過(guò)過(guò)孔26施加到N+型硅層4。另一方面，通過(guò)將地電位施加到地電位布線GND，地電位通過(guò)過(guò)孔27施加到P+型硅層3和12。由此，反偏的PN結(jié)形成在N+型硅層4和P+型硅層3和12之間。因此，與電源并聯(lián)連接的去耦電容器C1形成在半導(dǎo)體IC器件11中。
以此方式，在第一實(shí)施例中，與電源并聯(lián)連接的去耦電容器C1形成在BOX層5下面。采用這種設(shè)置，不需要為去耦電容器提供專用的區(qū)域，并且可以減小電源噪聲。因此，可以防止由電源噪聲引起的IC故障，并且半導(dǎo)體IC器件11可以小型化。
此外，在本實(shí)施例中，去耦電容器沒(méi)有提供在IC上，由此IC的布局自由度沒(méi)有受限制。因此，半導(dǎo)體IC器件11可以進(jìn)一步小型化。
此外，在本實(shí)施例中，施加到電源電位布線VDD的電源電位可以與驅(qū)動(dòng)PMOS晶體管16和NMOS晶體管17的電源電位不同。因此，例如通過(guò)將晶體管的驅(qū)動(dòng)電壓設(shè)置為1V并將施加到電源電位布線VDD的電源電位，以在地電位和電源電位之間的形成去耦電容器C1電源電位設(shè)置為2V，可以高速地驅(qū)動(dòng)晶體管，并且可以增加去耦電容器C1的電容。
而且，在本實(shí)施例中，由于IC提供在SOI襯底上，因此可以高速驅(qū)動(dòng)IC。
在本實(shí)施例中，基襯底2包括P型硅。備選地，基襯底2可以包括如玻璃、本征半導(dǎo)體或類似物的絕緣材料。因此可以防止穿過(guò)基襯底2的噪聲傳播。
在本實(shí)施例的SOI襯底1和半導(dǎo)體IC器件11中，N+型硅層4設(shè)置在P+型硅層3上。備選地，P+型硅層可以設(shè)置在N+型硅層上。此時(shí)，N+型硅層局部地形成在上面的P+型硅層中，由此電源電位可以通過(guò)局部形成的N+型硅層施加到下面的N+型硅層。此外，地電位施加到P+型硅層。
而且，在本實(shí)施例中，過(guò)孔26延伸穿過(guò)N阱13，過(guò)孔27延伸穿過(guò)P阱14。備選地，過(guò)孔延伸穿過(guò)元件隔離膜15。以此方式，第一實(shí)施例也可以應(yīng)用到除專利文獻(xiàn)1公開(kāi)的IC之外的其它IC，也就是，包括將固定MOS晶體管的中性區(qū)中的電位的接觸的IC。
此外，為了增加N+型硅層4和P+型硅層3和12之間的面積，N+型硅層4和P+型硅層12可以處理成其它的形狀。例如，當(dāng)從相對(duì)于基襯底2上表面的垂直方向看時(shí)，N+型硅層4可以形成柵格形狀，P+型硅層12可以排列成矩陣形狀。P+型硅層3均勻地提供在整個(gè)表面上。因此，PN結(jié)的面積可以增加，同樣可以增加去耦電容器的電容值。
此外，在本實(shí)施例中，硼(B)用做P型雜質(zhì)。備選地，可以使用銦(In)。同樣，在本實(shí)施例中可以使用磷(P)作為N型雜質(zhì)，但可以使用砷(As)或銻(Sb)。這與下面的實(shí)施例相同。
接下來(lái)，介紹第一實(shí)施例的變形。圖3示出了根據(jù)該變形的半導(dǎo)體IC器件39的剖面圖。如圖3所示，在半導(dǎo)體IC器件39中，過(guò)孔26延伸穿過(guò)元件隔離膜15和BOX層5，以連接到N+型硅層4。同樣，過(guò)孔27延伸穿過(guò)元件隔離膜15和BOX層5，以連接到P+型硅層12。采用該結(jié)構(gòu)，過(guò)孔26和27沒(méi)有分別連接到N阱13和P阱14。
另一方面，過(guò)孔37通過(guò)n型擴(kuò)散區(qū)33連接到N阱13。過(guò)孔37的上端連接到布線35，它的下端連接到n型擴(kuò)散區(qū)33。此外，過(guò)孔38通過(guò)p型擴(kuò)散區(qū)34連接到P阱14。過(guò)孔38的上端連接到布線36，它的下端連接到p型擴(kuò)散區(qū)34。除此之外，半導(dǎo)體IC器件39的結(jié)構(gòu)與根據(jù)第一實(shí)施例的半導(dǎo)體IC器件11的相同。
在本變形中，通過(guò)將預(yù)定的電位施加到布線35，通過(guò)過(guò)孔37可以固定PMOS晶體管16的中性區(qū)(本體)的電位。同樣，通過(guò)將預(yù)定的電位施加到布線36，通過(guò)過(guò)孔38可以固定NMOS晶體管17的中性區(qū)的電位。另一方面，通過(guò)施加到電源電位布線VDD和地電位布線GND的電壓控制去耦電容器C1的電容值。因此，形成去耦電容器C1的電位與固定每個(gè)晶體管的中性區(qū)的電位不同，由此可以確定去耦電容器C1的電容值，而與晶體管的驅(qū)動(dòng)條件無(wú)關(guān)。
接下來(lái)，介紹本發(fā)明的第二實(shí)施例。圖4示出了根據(jù)本實(shí)施例的半導(dǎo)體IC器件41的剖面圖。如圖4所示，通過(guò)處理第一實(shí)施例的SOI襯底1(參見(jiàn)圖1)可以制造半導(dǎo)體IC器件41。半導(dǎo)體IC器件41與第一實(shí)施例的半導(dǎo)體IC器件11(參見(jiàn)圖2A和2B)的不同之處在于P+型硅層3通過(guò)基襯底2的背面，也就是沒(méi)有提供P+型硅層3的表面，連接到地電位布線GND。因此，圖2B所示的過(guò)孔27和P+型硅層12沒(méi)有設(shè)置在半導(dǎo)體IC器件41中，N+型硅層4設(shè)置在P+型硅層3的整個(gè)上表面上?；r底2包括P-型硅。此外，過(guò)孔38通過(guò)p型擴(kuò)散區(qū)34連接到P阱14。過(guò)孔38的上端連接到布線36，它的下端連接到p型擴(kuò)散區(qū)34。采用該結(jié)構(gòu)，反偏的PN結(jié)形成在P+型硅層3和N+型硅層4之間，形成與電源并聯(lián)連接的去耦電容器C2。除此之外，本實(shí)施例的操作與第一實(shí)施例中的相同。
在第二實(shí)施例中，與電源并聯(lián)連接的去耦電容器C2可以形成在P+型硅層3和N+型硅層4之間。因此半導(dǎo)體IC器件41可以最小化，可以抑制電源噪聲。同樣，由于不需要P+型硅層12，制造工藝比第一實(shí)施例中的簡(jiǎn)單。此外，由于不需要過(guò)孔27，因此半導(dǎo)體IC器件41可以進(jìn)一步最小化。除此之外，本實(shí)施例的優(yōu)點(diǎn)與第一實(shí)施例中的相同。
接下來(lái)，介紹本發(fā)明的第三實(shí)施例。圖5示出了根據(jù)本發(fā)明本實(shí)施例的SOI襯底7的剖面圖；圖6A示出了根據(jù)本實(shí)施例的半導(dǎo)體IC器件42的剖面圖，圖6B為它的平面圖。如圖5所示，根據(jù)本實(shí)施例的SOI襯底7包括基襯底2，基襯底2包括P-型硅，N+型硅層4設(shè)置在基襯底2的整個(gè)上表面上，BOX層5設(shè)置在N+型硅層4的整個(gè)上表面上，SOI層6設(shè)置在BOX層5的整個(gè)上表面上。除此之外，SOI襯底7的結(jié)構(gòu)與根據(jù)第一實(shí)施例的SOI襯底1(參見(jiàn)圖1)的相同。
如圖6A所示，通過(guò)處理SOI襯底7制造根據(jù)本實(shí)施例的半導(dǎo)體IC器件42。半導(dǎo)體IC器件42包括基襯底2，基襯底2包括P-型硅，N+型硅層43和P+型硅層44設(shè)置在基襯底2上的相同層中。如圖6B所示，當(dāng)從相對(duì)于基襯底2上表面的垂直方向看時(shí)，N+型硅層43和P+型硅層44的每一個(gè)是梳形。也就是，N+型硅層43包括根部43a和相互平行排列的多個(gè)分支43b。每個(gè)分支的一端連接到根部43a。類似地，P+型硅層44包括根部44a和相互平行排列的多個(gè)分支44b。每個(gè)分支的一端連接到根部44a。N+型硅層43的分支43b和P+型硅層44的分支44b相互叉合，由此N+型硅層43和P+型硅層44相互接觸。N+型硅層43和P+型硅層44覆蓋基襯底2的整個(gè)上表面。也就是，在基襯底2的上表面上，沒(méi)有提供N+型硅層43的區(qū)域提供有P+型硅層44。圖6B僅示出了N+型硅層43和P+型硅層44。此外，BOX層5設(shè)置在N+型硅層43和P+型硅層44上，SOI層6設(shè)置在BOX層5的整個(gè)上表面上。PMOS晶體管16和NMOS晶體管17設(shè)置在SOI層6中。
此外，過(guò)孔26延伸穿過(guò)SOI層6和BOX層5，過(guò)孔26連接到電源電位布線VDD和N+型硅層43。同樣過(guò)孔27延伸穿過(guò)SOI層6和BOX層5，過(guò)孔27連接到地電位布線GND和P+型硅層44。采用該結(jié)構(gòu)，電源電位通過(guò)過(guò)孔26施加到N+型硅層43，地電位通過(guò)過(guò)孔27施加到P+型硅層44。由此，反偏的PN結(jié)形成在N+型硅層43和P+型硅層44之間，形成與電源并聯(lián)連接的去耦電容器C3。除此之外，本實(shí)施例的半導(dǎo)體IC器件42操作與第一實(shí)施例中的半導(dǎo)體IC器件11的相同。
與以上介紹的SOI襯底1相比，本實(shí)施例的SOI襯底7不包括P+型硅層3(參見(jiàn)圖1)，由此降低了制造成本。此外，由于可以使用SOI襯底7制造本實(shí)施例的半導(dǎo)體IC器件42，因此降低了制造成本。下面將介紹半導(dǎo)體IC器件42的制造方法。此外，在半導(dǎo)體IC器件42，通過(guò)形成梳形的N+型硅層43和P+型硅層44，可以增加這些層之間的接觸面積，由此去耦電容器C3的電容值可以增加。因此，可以更有效地抑制電源噪聲。本實(shí)施例的優(yōu)點(diǎn)與第一實(shí)施例中的相同。
在第三實(shí)施例中，N+型硅層43和P+型硅層44的每一個(gè)為梳形。然而，可以采用任何形狀，只要PN結(jié)形成在N+型硅層43和P+型硅層44之間。
此外，可以省略過(guò)孔27，地電位可以通過(guò)包括P-型硅的基襯底2施加到P+型硅層44。備選地，基襯底2可以包括N-型硅，電源電位可以通過(guò)基襯底2施加到N+型硅層43。此時(shí)，可以省略過(guò)孔26。
下面介紹本發(fā)明的第四實(shí)施例。圖7示出了根據(jù)本實(shí)施例的半導(dǎo)體IC器件45。如圖7所示，通過(guò)處理第三實(shí)施例的SOI襯底7制造根據(jù)本實(shí)施例的半導(dǎo)體IC器件45。與根據(jù)第一實(shí)施例的半導(dǎo)體IC器件11(參見(jiàn)圖2A和2B)相比，半導(dǎo)體IC器件45不包括P+型硅層3，并且N+型硅層4和P+型硅層46設(shè)置在包括P-型硅的基襯底2上的相同層中。過(guò)孔26連接在電源電位布線VDD和N+型硅層4之間，過(guò)孔27連接在地電位布線GND和P+型硅層46之間。采用該結(jié)構(gòu)，電源電位通過(guò)電源電位布線VDD和過(guò)孔26施加到N+型硅層4，地電位通過(guò)地電位布線GND、過(guò)孔27以及P+型硅層46施加到基襯底2。由此，反偏的PN結(jié)形成在N+型硅層4和基襯底2之間，由此形成了與電源并聯(lián)連接的去耦電容器C4。除此之外，本實(shí)施例的操作與第一實(shí)施例中的相同。
在第四實(shí)施例中，由于與電源并聯(lián)連接的去耦電容器C4可以形成在N+型硅層4和基襯底2之間，因此半導(dǎo)體IC器件45可以小型化，并且可以抑制電源噪聲。同樣，在本實(shí)施例中，與第一實(shí)施例中不同可以省略P+型硅層3(參見(jiàn)圖4)，由此可以降低制造成本。另一方面，在第一實(shí)施例中，去耦電容器C1可以形成在P+型硅層3和N+型硅層4之間，其中雜質(zhì)濃度高于基襯底2的。因此可以比第一實(shí)施例中更容易地增加去耦電容器的電容值。本實(shí)施例的優(yōu)點(diǎn)與第一實(shí)施例中的相同。
接下來(lái)，介紹本發(fā)明的第五實(shí)施例。圖8示出了根據(jù)本實(shí)施例的半導(dǎo)體IC器件47的剖面圖。如圖8所示，通過(guò)處理第三實(shí)施例的SOI襯底7制造根據(jù)本實(shí)施例的半導(dǎo)體IC器件47。與根據(jù)第二實(shí)施例的半導(dǎo)體IC器件41(參見(jiàn)圖4)相比，半導(dǎo)體IC器件47不包括P+型硅層3，并且N+型硅層4設(shè)置在包括P-型硅的基襯底2上。基襯底2通過(guò)它的背面連接到地電位布線GND。采用該結(jié)構(gòu)，電源電位通過(guò)電源電位布線VDD和過(guò)孔26施加到N+型硅層4，地電位施加到基襯底2。由此，反偏的PN結(jié)形成在N+型硅層4和基襯底2之間，由此形成了與電源并聯(lián)連接的去耦電容器C5。除此之外，本實(shí)施例的操作與第二實(shí)施例中的相同。
在第五實(shí)施例中，由于與電源并聯(lián)連接的去耦電容器C5可以形成在N+型硅層4和基襯底2之間，因此可以抑制電源噪聲。同樣，在本實(shí)施例中，與第二實(shí)施例中不同可以省略P+型硅層3(參見(jiàn)圖4)，由此可以降低制造成本。另一方面，在第二實(shí)施例中，去耦電容器C2可以形成在P+型硅層3和N+型硅層4之間，其中雜質(zhì)濃度高于基襯底2的。因此可以比第五實(shí)施例中更容易地增加去耦電容器的電容值。本實(shí)施例的優(yōu)點(diǎn)與第二實(shí)施例中的相同。
接下來(lái)，介紹本發(fā)明的第六實(shí)施例。圖9示出了本實(shí)施例的SOI襯底8的剖面圖，圖10示出了本實(shí)施例的半導(dǎo)體IC器件48的剖面圖。如圖9所示，本實(shí)施例的SOI襯底8與第三實(shí)施例的SOI襯底7(參見(jiàn)圖5)的不同之處在于N+型硅層4局部地設(shè)置在基襯底2的上表面中。除此之外，SOI襯底8的結(jié)構(gòu)與SOI襯底7的相同。
如圖10所示，通過(guò)處理SOI襯底8制造半導(dǎo)體IC器件48。在半導(dǎo)體IC器件48中，設(shè)置元件形成區(qū)49和分開(kāi)元件形成區(qū)49的元件隔離區(qū)50。此外，半導(dǎo)體IC器件48包括基襯底2，基襯底2包括P-型硅，N+型硅層4局部地設(shè)置在元件隔離區(qū)50的一部分中的基襯底2的上表面中。此外，BOX層5設(shè)置在基襯底2和N+型硅層4的整個(gè)上表面上，SOI層6設(shè)置在BOX層5上。此外，如NMOS晶體管和PMOS晶體管(未示出)的有源元件設(shè)置在分開(kāi)元件形成區(qū)49中的SOI層6上。另一方面，元件隔離區(qū)51設(shè)置在元件隔離區(qū)50中的SOI層6中。從相對(duì)于基襯底2的上表面的垂直方向看，N+型硅層4設(shè)置在元件隔離區(qū)50中，以使N+型硅層4的外邊緣設(shè)置在元件隔離區(qū)50的外邊緣內(nèi)5μm或更多。換句話說(shuō)，元件隔離區(qū)50的外邊緣與N+型硅層4的外邊緣之間的距離L為5μm或更多。
而且，過(guò)孔52延伸穿過(guò)元件隔離區(qū)51和BOX層5。過(guò)孔52的上端連接到電源電位布線VDD，它的下端連接到N+型硅層4?；r底2通過(guò)它的背面連接到地電位布線GND。
采用這種結(jié)構(gòu)，電源電位通過(guò)電源電位布線VDD和過(guò)孔52施加到N+型硅層4，地電位通過(guò)地電位布線GND施加到基襯底2。由此，反偏的PN結(jié)形成在N+型硅層4和基襯底2之間，由此形成了與電源并聯(lián)連接的去耦電容器C6。
在根據(jù)第六實(shí)施例的半導(dǎo)體IC器件48中，通過(guò)電源電位施加到電源電位布線VDD并將地電位施加到地電位布線GND，與電源并聯(lián)連接的去耦電容器C6形成在N+型硅層4和基襯底2之間。因此，半導(dǎo)體IC器件48可以小型化并且可以降低電源噪聲。
此外，由于N+型硅層4沒(méi)有設(shè)置在元件形成區(qū)49正下面，因此噪聲沒(méi)有穿過(guò)N+型硅層4在元件之間傳播。除此之外，本實(shí)施例的優(yōu)點(diǎn)與第五實(shí)施例中的相同。
在第六實(shí)施例中，基襯底2通過(guò)它的背面連接到地電位布線GND。此外，可以設(shè)置延伸穿過(guò)BOX層5的過(guò)孔，由此基襯底2可以通過(guò)過(guò)孔連接到存在于基襯底2之上的地電位布線GND。此外，在本實(shí)施例中，僅N+型硅層4設(shè)置在基襯底2的上表面中。備選地，P+型硅層可以設(shè)置在基襯底2和N+型硅層4之間，由此去耦電容器可以形成在P+型硅層和N+型硅層4之間。同樣，N+型硅層和P+型硅層可以形成在基襯底2的部分上表面中的相同層中，去耦電容器可以形成在這兩層之間。此時(shí)，N+型硅層和P+型硅層可以為梳形，由此和第三實(shí)施例中一樣，這兩層相互接觸。當(dāng)設(shè)置N+型硅層和P+型硅層時(shí)，地電位可以通過(guò)基襯底2或過(guò)孔施加到P+型硅層。
下面介紹本發(fā)明的第七實(shí)施例。圖11示出了根據(jù)本實(shí)施例的SOI襯底9的剖面圖，圖12示出了根據(jù)本實(shí)施例的半導(dǎo)體IC器件53的剖面圖。如圖11所示，SOI襯底9包括基襯底2，基襯底2包括P-型硅，P+型硅層3設(shè)置在基襯底2的整個(gè)上表面上，BOX層5設(shè)置在P+型硅層3的整個(gè)上表面上，SOI層6設(shè)置在BOX層5的整個(gè)上表面上。除此之外，SOI襯底9的結(jié)構(gòu)與根據(jù)第一實(shí)施例的SOI襯底1(參見(jiàn)圖1)的相同。
如圖12所示，通過(guò)處理SOI襯底9制造本實(shí)施例的半導(dǎo)體IC器件53。半導(dǎo)體IC器件53包括基襯底2，基襯底2包括P-型硅，P+型硅層3設(shè)置在基襯底2的整個(gè)上表面上，BOX層5設(shè)置在P+型硅層3的整個(gè)上表面上，SOI層6設(shè)置在BOX層5的整個(gè)上表面上。
包括PMOS晶體管16和NMOS晶體管17的集成電路設(shè)置在SOI層6中。PMOS晶體管16和NMOS晶體管17的結(jié)構(gòu)與第一實(shí)施例中的相同，元件隔離膜15設(shè)置在SOI層6中PMOS晶體管16和NMOS晶體管17之間的區(qū)域中。此外，STI區(qū)28設(shè)置在沒(méi)有提供PMOS晶體管16、NMOS晶體管17或SOI層6上表面中元件隔離膜15的區(qū)域中。
此外，過(guò)孔27延伸穿過(guò)p型擴(kuò)散區(qū)34、SOI層6中的P阱14以及BOX層5。過(guò)孔27的上端連接到地電位布線GND，它的下端連接到P+型硅層3。
在本實(shí)施例的半導(dǎo)體IC器件53中，通過(guò)將地電位施加到地電位布線GND，地電位通過(guò)過(guò)孔27施加到P+型硅層3。因此，P+型硅層3的電位可以固定到地電位。
以此方式，在第七實(shí)施例中，由于P+型硅層3的電位可以固定到地電位，因此P+型硅層3可以吸收噪聲。由此，可以保護(hù)包括PMOS晶體管16和NMOS晶體管17的集成電路不受外部施加的噪聲影響。此外，可以防止由集成電路產(chǎn)生的噪聲對(duì)其它IC操作的壞影響。
由于P+型硅層3設(shè)置在BOX層5下面，因此不需要提供用于P+型硅層3的專用區(qū)域。由此，半導(dǎo)體IC器件53可以最小化。
此外，由于IC設(shè)置在SOI襯底上，因此可以高速驅(qū)動(dòng)IC。
在第七實(shí)施例中，基襯底2包括P-型硅。備選地，基襯底2可以包括如玻璃、本征半導(dǎo)體或類似物的絕緣材料。因此可以防止穿過(guò)基襯底2的噪聲傳播。此外，基襯底2包括N-型硅，P+型硅層3可以用N+型硅層代替。
下面介紹本發(fā)明的第八實(shí)施例。圖13示出了根據(jù)本實(shí)施例的半導(dǎo)體IC器件54的剖面圖。如圖13所示，通過(guò)處理SOI襯底9(參見(jiàn)圖11)可以制造半導(dǎo)體IC器件54。與根據(jù)第七實(shí)施例的半導(dǎo)體IC器件53(參見(jiàn)圖12)相比，半導(dǎo)體IC器件45不包括過(guò)孔27，包括P-型硅的基襯底2通過(guò)它的背面連接到P-型硅。除此之外，半導(dǎo)體IC器件45的結(jié)構(gòu)和操作與根據(jù)第七實(shí)施例的半導(dǎo)體IC器件53的相同。
在根據(jù)第八實(shí)施例的半導(dǎo)體IC器件54中，通過(guò)將地電位施加到地電位布線GND，地電位通過(guò)基襯底2施加到P+型硅層3。因此，P+型硅層3的電位可以固定到地電位。
與第七實(shí)施例相比，在第八實(shí)施例中省略了過(guò)孔27(參見(jiàn)圖12)，由此，半導(dǎo)體IC器件45可以進(jìn)一步小型化。除此之外，本實(shí)施例的優(yōu)點(diǎn)與第七實(shí)施例的相同。然而，由于基襯底2要連接P+型硅層3和地電位布線GND，基襯底2必須包括P型硅或?qū)щ姴牧稀?br> 下面介紹本發(fā)明的第九實(shí)施例。圖14示出了根據(jù)本實(shí)施例的半導(dǎo)體IC器件55的剖面圖。如圖14所示，通過(guò)處理SOI襯底9(參見(jiàn)圖11)可以制造半導(dǎo)體IC器件55。與根據(jù)第七實(shí)施例的半導(dǎo)體IC器件53(參見(jiàn)圖12)相比，本實(shí)施例的半導(dǎo)體IC器件55包括保護(hù)環(huán)56，其環(huán)繞包括PMOS晶體管16和NMOS晶體管17的IC。保護(hù)環(huán)56延伸穿過(guò)BOX層5和SOI層6。它的下端連接到P+型硅層3，它的上端暴露在SOI層6的上表面中。保護(hù)環(huán)包括例如鎢(W)或摻雜的多晶硅。因此，包括PMOS晶體管16和NMOS晶體管17的IC被保護(hù)環(huán)56和P+型硅層3三維地包圍。此外，設(shè)置過(guò)孔57以連接保護(hù)環(huán)56和設(shè)置在SOI層6上的地電位布線GND。除此之外，半導(dǎo)體IC器件55的結(jié)構(gòu)與根據(jù)第七實(shí)施例的半導(dǎo)體IC器件53的相同。
在本實(shí)施例的半導(dǎo)體IC器件55中，通過(guò)將地電位施加到地電位布線GND，地電位通過(guò)過(guò)孔57施加到保護(hù)環(huán)56和P+型硅層3。因此，保護(hù)環(huán)56和P+型硅層3的電位可以固定到地電位。
在本實(shí)施例中，保護(hù)環(huán)56和P+型硅層3可以吸收外部流入包括PMOS晶體管16和NMOS晶體管17的IC內(nèi)的噪聲。由此，可以防止外部流入噪聲引起的IC故障。此外，可以防止IC中產(chǎn)生的噪聲傳播到另一個(gè)IC。與第七實(shí)施例相比，根據(jù)第九實(shí)施例的器件稍大，是由于設(shè)置保護(hù)環(huán)56和P+型硅層3以三維地包圍包括PMOS晶體管16和NMOS晶體管17的IC。然而，可以更有效地吸收IC外部流入的噪聲以及IC產(chǎn)生的噪聲。除此之外，本實(shí)施例的優(yōu)點(diǎn)與第七實(shí)施例中的相同。
在本實(shí)施例中，和第八實(shí)施例中的一樣，地電位可以通過(guò)基襯底2施加到保護(hù)環(huán)56和P+型硅層3。此時(shí)，可以省略過(guò)孔57。
接下來(lái)，介紹根據(jù)以上介紹的每個(gè)實(shí)施例制造SOI襯底的方法。首先，介紹制造SOI襯底的第一方法。圖15A到15D示出了制造SOI襯底的各步驟的剖面圖。第一制造方法對(duì)應(yīng)于根據(jù)第一實(shí)施例的SOI襯底1(參見(jiàn)圖1)的制造方法。
首先，如圖15A所示，制備包括P-型硅的基襯底2。然后，如圖15B所示，使用化學(xué)汽相淀積(CVD)法或類似方法通過(guò)外延生長(zhǎng)在基襯底2的整個(gè)表面上形成P+型硅層3。然后，如圖15C所示，使用CVD法或類似方法通過(guò)外延生長(zhǎng)在P+型硅層3的整個(gè)表面上形成N+型硅層4。之后，如圖15D所示，在包括基襯底2、P+型硅層3以及N+型硅層4的襯底上疊加通過(guò)綁定BOX層5和SOI層6形成的襯底，通過(guò)加熱將兩個(gè)襯底相互綁定。因此，制造了圖1所示的SOI襯底1。
根據(jù)第一制造方法，通過(guò)外延生長(zhǎng)形成P+型硅層3和N+型硅層4，由此可以得到具有高晶體一致性和減少晶體缺陷的層。由此，可以減小P+型硅層3和N+型硅層4中的漏電流。
在第一制造方法中，如果沒(méi)有形成P+型硅層3，僅N+型硅層4形成在基襯底2上，那么可以制造根據(jù)第三實(shí)施例的SOI襯底7(參見(jiàn)圖5)。而且，如果沒(méi)有形成N+型硅層4，僅P+型硅層3形成在基襯底2上，那么可以制造根據(jù)第七實(shí)施例的SOI襯底9(參見(jiàn)圖11)。
下面介紹SOI襯底的第二制造方法。圖16A和16B示出了制造SOI襯底的各步驟的剖面圖。第二制造方法對(duì)應(yīng)于根據(jù)第一實(shí)施例的SOI襯底1(參見(jiàn)圖1)的制造方法。首先，在圖15A到15C中所示的方法中通過(guò)外延生長(zhǎng)在基襯底2上形成P+型硅層3和N+型硅層4。然后，如圖16A所示，硅氧化物膜5a形成在N+型硅層4上。然后如圖16B所示，在包括基襯底2、P+型硅層3、N+型硅層4以及硅氧化物膜5a的襯底上疊加通過(guò)綁定硅氧化物膜5b到SOI層6的襯底，兩個(gè)襯底相互綁定。此時(shí)，硅氧化物膜5a和5b綁定在一層內(nèi)，由此可以得到BOX層5。因此，制造了圖1所示的SOI襯底1。
根據(jù)第二制造方法，由于氧化膜相互綁定，因此缺陷沒(méi)有在綁定界面產(chǎn)生。除此之外，第二制造方法的優(yōu)點(diǎn)與第一制造方法中的相同。
接下來(lái)，介紹SOI襯底的第三制造方法。圖17A到17C示出了制造SOI襯底的各步驟的剖面圖。第三制造方法對(duì)應(yīng)于根據(jù)第一實(shí)施例的SOI襯底1(參見(jiàn)圖1)的制造方法。首先，如圖17A所示，制備包括P-型硅的基襯底2。然后，如圖17B所示，如硼(B)離子的P型雜質(zhì)摻雜到基襯底2內(nèi)。此時(shí)，摻雜能量為20到100keV，劑量為1×1013到5×1013cm-2。因此，具有100到500nm厚度的P+型硅層58形成在基襯底2的上表面附近。硼不應(yīng)該摻雜到基襯底2的上表面內(nèi)。
然后，如圖17C所示，如磷(P)離子的N型雜質(zhì)摻雜到P+型硅層58內(nèi)。此時(shí)，摻雜能量為30到150keV，劑量為1×1013到5×1013cm-2。因此，具有50到200nm厚度的N+型硅層4形成在P+型硅層58的上表面。同樣，P+型硅層58的下部分，即沒(méi)有改變成N+型硅層4的那部分為P+型硅層3。
之后，如圖15D所示，在包括基襯底2、P+型硅層3以及N+型硅層4的襯底上疊加通過(guò)綁定BOX層5和SOI層6的襯底，通過(guò)加熱將兩個(gè)襯底相互綁定。因此，制造了圖1所示的SOI襯底1。
在摻雜圖17B所示的P型雜質(zhì)的步驟中，可以摻雜銦離子代替硼離子。同樣，在圖17C所示的摻雜N型雜質(zhì)的步驟中，可以摻雜砷離子或銻離子代替磷離子。此外，在圖15D所示的綁定步驟中，和第二制造方法中一樣，硅氧化物膜相互綁定。
此外，在本制造方法中，通過(guò)將N型雜質(zhì)摻雜到基襯底2內(nèi)以形成N+型硅層4且沒(méi)有摻雜P型雜質(zhì)，可以制造根據(jù)第三實(shí)施例的SOI襯底7(參見(jiàn)圖5)。備選地，通過(guò)將P型雜質(zhì)摻雜到基襯底2內(nèi)以形成P+型硅層3且沒(méi)有摻雜N型雜質(zhì)，可以制造根據(jù)第七實(shí)施例的SOI襯底9(參見(jiàn)圖11)。
而且，通過(guò)將N型雜質(zhì)僅摻雜到基襯底2的一部分上表面內(nèi)，N+型硅層4可以局部地形成在基襯底2的上表面內(nèi)，由此可以制造根據(jù)第六實(shí)施例的SOI襯底8(參見(jiàn)圖9)。以此方式，通過(guò)使用離子摻雜，N+型硅層4可以形成在任意的區(qū)域中。
接下來(lái)，介紹第三制造方法的變形。圖18示出了根據(jù)該變形的制造方法的剖面圖。首先，如圖17A和17B所示，如硼離子的P型雜質(zhì)摻雜到基襯底2內(nèi)，以在基襯底2中50到200nm或更多以及250到400nm或更小的深度形成厚度200nm的P+型硅層58。然后，如圖18所示，如磷離子的N型雜質(zhì)摻雜到基襯底2內(nèi)。此時(shí)，摻雜能量為30到150keV，劑量為1×1013到5×1013cm-2。因此，具有50到200nm厚度的N+型硅層4形成在基襯底2的上表面。同樣，雜質(zhì)濃度基本與基襯底2相同的硅層59形成在N+型硅層4a下面，由此硅層59接觸N+型硅層4a。硅層59的厚度為100nm。P+型硅層58的下部分，也就是沒(méi)有改變成硅層59的那部分為P+型硅層3a。P+型硅層3a的厚度為100nm。因此，P+型硅層3a、硅層59以及N+型硅層4a以此順序形成在基襯底2上。
然后，在包括基襯底2、P+型硅層3、具有與基襯底2幾乎相同的雜質(zhì)濃度的硅層59以及N+型硅層4a的襯底上疊加通過(guò)綁定BOX層5和SOI層6形成襯底，通過(guò)加熱將兩個(gè)襯底相互綁定，例如在1000到1100℃的條件下加熱30到2小時(shí)。在該加熱步驟中，含在P+型硅層3a和N+型硅層4a中的雜質(zhì)擴(kuò)散到具有與基襯底2幾乎相同的雜質(zhì)濃度的硅層59內(nèi)，由此P+型硅層3a和硅層59的下半部分變成P+型硅層3，N+型硅層4a和硅層59的上半部分變成N+型硅層4。同樣，在P+型硅層3和N+型硅層4之間形成PN結(jié)。因此，制造圖1所示的SOI襯底。除此之外，根據(jù)該變形的制造方法與第三制造方法相同。
下面介紹制造SOI襯底的第四方法。圖19A到19C示出了制造SOI襯底的各步驟的剖面圖。第四制造方法對(duì)應(yīng)于根據(jù)第一實(shí)施例的SOI襯底1(參見(jiàn)圖1)的制造方法。首先，如圖19A所示，BOX層5形成在包括P-型的基襯底2的整個(gè)上表面上，SOI層6形成在BOX層5上，以通過(guò)常規(guī)的方法制備SOI襯底10。然后，如圖19B所示，如硼(B)離子的P型雜質(zhì)摻雜到SOI襯底10內(nèi)。此時(shí)，摻雜能量為50到200keV，劑量為1×1013到5×1013m-2。因此，硼離子穿過(guò)SOI層6和BOX層5，到達(dá)基襯底2的上表面，具有100到400nm厚度的P+型硅層60形成在基襯底2的上表面中。
然后，如圖19C所示，如磷(P)離子的N型雜質(zhì)摻雜到SOI襯底10內(nèi)。摻雜能量為100到300keV，劑量為1×1013到5×1013cm-2。因此，具有50到200nm厚度的N+型硅層4形成在P+型硅層60的上表面中。P+型硅層60的下部分，也就是沒(méi)有改變成N+型硅層4的那部分為P+型硅層3。由此，制備了SOI襯底1。
在該制造方法中，如果僅N型雜質(zhì)摻雜到基襯底2內(nèi)以形成N+型硅層4并且如果沒(méi)有摻雜P型雜質(zhì)，那么可以制造根據(jù)第三實(shí)施例的SOI襯底7(參見(jiàn)圖5)。備選地，如果僅將P型雜質(zhì)摻雜到基襯底2內(nèi)以形成P+型硅層3并且如果沒(méi)有摻雜N型雜質(zhì)，可以制造根據(jù)第七實(shí)施例的SOI襯底9(參見(jiàn)圖11)。
而且，通過(guò)將N型雜質(zhì)僅摻雜到基襯底2的一部分上表面內(nèi)，N+型硅層4可以局部地形成在基襯底2的上表面內(nèi)，由此可以制造根據(jù)第六實(shí)施例的SOI襯底8(參見(jiàn)圖9)。此外，如果由于離子摻雜SOI層6的一部分中的雜質(zhì)濃度變化，那么該部分可以變成N/P型或N型，當(dāng)在一下步驟中形成阱或類似物時(shí)，通過(guò)充分調(diào)節(jié)濃度可以得到初始的雜質(zhì)濃度。
接下來(lái)，介紹根據(jù)以上介紹的每個(gè)實(shí)施例制造半導(dǎo)體IC器件的方法。首先，介紹制造半導(dǎo)體IC器件的第一方法。圖20A到20B示出了制造半導(dǎo)體IC器件的各步驟的剖面圖。該制造步驟對(duì)應(yīng)于根據(jù)第一實(shí)施例的半導(dǎo)體IC器件11(參見(jiàn)圖2A和2B)的制造方法。
首先，如圖1所示，通過(guò)使用任意以上介紹的方法制造SOI襯底1。然后，如圖20A所示，氧化膜61形成在SOI襯底1的整個(gè)上表面上。氧化膜61保護(hù)SOI襯底1的上表面，并具有幾十nm的厚度。然后，光致抗蝕劑62形成在氧化膜61上，進(jìn)行曝光和顯影用于構(gòu)圖。此時(shí)，開(kāi)口63形成在下面步驟中將在光致抗蝕劑62中形成P+型硅層12的區(qū)域中。
然后，如圖20B所示，使用光致抗蝕劑62作為掩模將如硼離子的P型雜質(zhì)摻雜到SOI襯底1內(nèi)。因此，部分N+型硅層4改變成P+型，由此形成P+型硅層12。然后除去光致抗蝕劑62。備選地，使用光致抗蝕劑62作為掩模選擇性地除去氧化膜61、SOI層6以及BOX層5，由此形成延伸到N+型硅層4的開(kāi)口，可以通過(guò)開(kāi)口摻雜P型雜質(zhì)以形成P+型硅層12。
然后，如圖2B所示，除去氧化膜61，在SOI襯底6的上表面中選擇性地形成STI區(qū)28，然后選擇性地形成元件隔離膜15，以使它延伸到BOX層5。然后離子摻雜到SOI襯底6內(nèi)，以便形成N阱13和P阱14。然后，在N阱13和P阱14上分別形成PMOS晶體管16和NMOS晶體管17，它們通過(guò)絕緣膜(未示出)嵌入。然后，形成過(guò)孔26和27，以使過(guò)孔延伸穿過(guò)絕緣膜、SOI襯底6以及BOX層5。此外，電源電位布線VDD以及地電位布線GND分別連接到過(guò)孔26和27的上端。由此，制造的半導(dǎo)體IC器件11。
接下來(lái)，介紹制造半導(dǎo)體IC器件的第二方法。圖21A到21B示出了制造半導(dǎo)體IC器件的各步驟的剖面圖。該制造步驟對(duì)應(yīng)于根據(jù)第一實(shí)施例的半導(dǎo)體IC器件11(參見(jiàn)圖2A和2B)的制造方法。
首先，如圖11所示，通過(guò)使用任何以上介紹的方法制造SOI襯底9。然后，如圖21A所示，氧化膜61形成在SOI襯底9的整個(gè)上表面上，光致抗蝕劑64形成在氧化膜61上。然后，對(duì)光致抗蝕劑64進(jìn)行曝光和顯影，構(gòu)圖光致抗蝕劑64以覆蓋在以后步驟中將形成P+型硅層12的區(qū)域。
然后，如圖21B所示，使用光致抗蝕劑64作為掩模將如磷離子的N型雜質(zhì)摻雜到SOI襯底1內(nèi)。可以使用砷離子或銻離子代替磷離子。因此，P+型硅層3的上部分改變成N+型硅層，由此形成N+型硅層4。此時(shí)，與N+型硅層4相同層并且沒(méi)有改變成N+型硅層4仍為P+型的那部分為P+型硅層12。然后除去光致抗蝕劑64。
然后使用與第一方法相同的方法制造半導(dǎo)體IC器件，形成元件隔離膜15、PMOS晶體管16、NMOS晶體管17、STI區(qū)28、過(guò)孔26和27、電源電位布線VDD以及地電位布線GND，以制造半導(dǎo)體IC器件11。
在圖21B所示本制造方法的摻雜P型雜質(zhì)的步驟中，部分SOI層6可以改變成N型。此時(shí)，通過(guò)調(diào)節(jié)形成N阱13和P阱14步驟中雜質(zhì)的摻雜條件，可以調(diào)節(jié)最終的雜質(zhì)濃度。
在制造半導(dǎo)體IC器件的第一和第二方法中，如果基襯底2的背面連接到地電位布線GND沒(méi)有形成過(guò)孔27，那么可以制造根據(jù)第二實(shí)施例的半導(dǎo)體IC器件41。
接下來(lái)，介紹制造半導(dǎo)體IC器件的第三方法。圖22A到22B示出了制造半導(dǎo)體IC器件的各步驟的剖面圖。該制造步驟對(duì)應(yīng)于根據(jù)第三實(shí)施例的半導(dǎo)體IC器件42(參見(jiàn)圖6A和6B)的制造方法。
首先，如圖5所示，通過(guò)使用任何以上介紹的方法制造SOI襯底7。然后，如圖22A所示，氧化膜61形成在SOI襯底7的整個(gè)上表面上，光致抗蝕劑65形成在氧化膜61上。然后，對(duì)光致抗蝕劑65進(jìn)行曝光和顯影，構(gòu)圖光致抗蝕劑65。此時(shí)，構(gòu)圖光致抗蝕劑65以覆蓋在以后步驟中將形成P+型硅層43(參見(jiàn)圖22B)的區(qū)域。如圖6B所示，當(dāng)從相對(duì)于基襯底2上表面的垂直方向看時(shí)，N+型硅層43和P+型硅層44的每一個(gè)是梳形。N+型硅層43和P+型硅層44相互接觸。
然后，如圖22B所示，使用光致抗蝕劑65作為掩模將如硼離子的P型雜質(zhì)摻雜到SOI襯底7內(nèi)。因此，部分N+型硅層4改變成P+型，由此形成P+型硅層44。此時(shí)，在N+型硅層4中，還沒(méi)有轉(zhuǎn)變成P+型硅層44仍為N+型的那部分為N+型硅層43。然后除去光致抗蝕劑65。
然后，通過(guò)使用和制造半導(dǎo)體IC器件的第一方法相同的方法，形成元件隔離膜15、PMOS晶體管16、NMOS晶體管17、STI區(qū)28、過(guò)孔26和27、電源電位布線VDD以及地電位布線GND，以制造根據(jù)第三實(shí)施例的半導(dǎo)體IC器件42(參見(jiàn)圖6A和6B)。
備選地，為了制造根據(jù)第三實(shí)施例的半導(dǎo)體IC器件42，可以使用SOI襯底9(參見(jiàn)圖11)，要形成P+型硅層44(參見(jiàn)圖6A)的區(qū)域可以由光致抗蝕劑覆蓋，可以使用光致抗蝕劑作為掩模摻雜N型雜質(zhì)形成N+型硅層43。該方法也適用于制造半導(dǎo)體IC器件42。
在第三制造方法中，通過(guò)形成包括P-型硅的基襯底2、摻雜P型雜質(zhì)以將部分N+型硅層4改變成P+型硅層46(參見(jiàn)圖7)、將地電位通過(guò)地電位布線GND、過(guò)孔27以及P+型硅層46施加到基襯底2，可以制造根據(jù)第四實(shí)施例的半導(dǎo)體IC器件45(參見(jiàn)圖7)。
接下來(lái)，介紹制造半導(dǎo)體IC器件的第四方法。圖23A到23B示出了該制造方法的各步驟的剖面圖。該制造方法對(duì)應(yīng)于根據(jù)第一實(shí)施例的半導(dǎo)體IC器件11(參見(jiàn)圖2A和2B)的制造方法。
首先，如圖1所示，通過(guò)使用任何以上介紹的方法制造SOI襯底1。然后，如圖23A所示，通過(guò)普通方法在SOI層6中形成N阱13、P阱14以及元件隔離膜15。然后，氧化膜61形成在SOI層6的整個(gè)上表面上。光致抗蝕劑66形成在氧化膜61上，并進(jìn)行構(gòu)圖。然后，使用光致抗蝕劑66作為掩模進(jìn)行蝕刻，形成穿過(guò)氧化膜61、P阱14以及BOX層5延伸的過(guò)孔27。
然后，如圖23B所示，使用光致抗蝕劑66作為掩模摻雜如硼離子的P型雜質(zhì)。此時(shí)，硼離子的摻雜能量為10到50keV，劑量為1×1015cm-2。P型雜質(zhì)穿過(guò)過(guò)孔27a到達(dá)N+型硅層4，部分N+型硅層4改變成P+型，由此形成P+型硅層12。然后除去光致抗蝕劑66。
之后，通過(guò)與第一方法相同的方法，形成元件隔離膜15、PMOS晶體管16、NMOS晶體管17、STI區(qū)28、過(guò)孔26和27、電源電位布線VDD以及地電位布線GND等，以制造半導(dǎo)體IC器件11。
接下來(lái)，介紹制造半導(dǎo)體IC器件的第五方法。該制造步驟對(duì)應(yīng)于根據(jù)第五實(shí)施例的半導(dǎo)體IC器件47(參見(jiàn)圖8)的制造方法。首先，如圖5所示，通過(guò)使用任何以上介紹的方法制造SOI襯底7。然后，如圖8A所示，通過(guò)與第一方法相同的方法，形成PMOS晶體管16、NMOS晶體管17和過(guò)孔26等，由此N+型硅層4借助過(guò)孔26連接到電源電位布線VDD?；r底2連接到地電位布線GND等。因此制造半導(dǎo)體IC器件47。
通過(guò)使用SOI襯底8(參見(jiàn)圖9)代替第五制造方法中的SOI襯底7，可以制造根據(jù)第六實(shí)施例的半導(dǎo)體IC器件48(參見(jiàn)圖10)。此外，通過(guò)使用SOI襯底9(參見(jiàn)圖11)和形成連接到地電位布線GND的過(guò)孔27，可以制造根據(jù)第七實(shí)施例的半導(dǎo)體IC器件53(參見(jiàn)圖12)。此時(shí)，基襯底2不需要連接到地電位布線GND。此外，通過(guò)使用SOI襯底9，省略過(guò)孔27以及將基襯底2連接到地電位布線GND，可以形成根據(jù)第八實(shí)施例的半導(dǎo)體IC器件54(參見(jiàn)圖13)。此外，通過(guò)使用SOI襯底9，在BOX層5和SOI層6中形成保護(hù)環(huán)56(參見(jiàn)圖14)，并通過(guò)將保護(hù)環(huán)56連接到電位布線GND，可以形成根據(jù)第九實(shí)施例的半導(dǎo)體IC器件55(參見(jiàn)圖14)。
權(quán)利要求
1.一種SOI襯底，包括基襯底；設(shè)置在部分基襯底中并且電阻率低于基襯底電阻率的第一半導(dǎo)體區(qū)；設(shè)置在基襯底上的絕緣膜；以及設(shè)置在絕緣膜上從而形成半導(dǎo)體集成電路的半導(dǎo)體層。
2.根據(jù)權(quán)利要求1的SOI襯底，其中第一半導(dǎo)體區(qū)設(shè)置在基襯底的上表面的至少一部分中。
3.根據(jù)權(quán)利要求1或2的SOI襯底，其中基襯底包括第一導(dǎo)電半導(dǎo)體，并且第一半導(dǎo)體區(qū)包括具有的雜質(zhì)濃度高于基襯底雜質(zhì)濃度的第一導(dǎo)電半導(dǎo)體。
4.根據(jù)權(quán)利要求1或2的SOI襯底，其中基襯底包括第一導(dǎo)電半導(dǎo)體，第一半導(dǎo)體區(qū)包括第二導(dǎo)電半導(dǎo)體，由此PN結(jié)形成在基襯底和第一半導(dǎo)體區(qū)之間。
5.根據(jù)權(quán)利要求1或2的SOI襯底，還包括第二半導(dǎo)體區(qū)，該第二半導(dǎo)體區(qū)設(shè)置在基襯底中并且包括與第一半導(dǎo)體區(qū)中半導(dǎo)體不同類型的半導(dǎo)體，其中PN結(jié)形成在第一半導(dǎo)體區(qū)和第二半導(dǎo)體區(qū)之間。
6.根據(jù)權(quán)利要求5的SOI襯底，其中第二半導(dǎo)體區(qū)設(shè)置在基襯底的整個(gè)上表面上，第一半導(dǎo)體區(qū)設(shè)置在第二半導(dǎo)體區(qū)的整個(gè)上表面上。
7.根據(jù)權(quán)利要求5的SOI襯底，其中第一和第二半導(dǎo)體區(qū)設(shè)置在基襯底的上表面上的相同層中。
8.根據(jù)權(quán)利要求7的SOI襯底，其中第一和第二半導(dǎo)體區(qū)的每一個(gè)包括相互平行排列并連接到根部的多個(gè)分支，從而當(dāng)從基襯底的上表面看時(shí)，形成梳形，且第一和第二半導(dǎo)體區(qū)的分支相互叉合，由此第一和第二半導(dǎo)體區(qū)相互接觸。
9.根據(jù)權(quán)利要求5的SOI襯底，其中基襯底包括一半導(dǎo)體，其中該半導(dǎo)體具有的雜質(zhì)濃度低于第一和第二半導(dǎo)體區(qū)中的雜質(zhì)濃度。
10.根據(jù)權(quán)利要求5的SOI襯底，其中第二半導(dǎo)體區(qū)是通過(guò)外延生長(zhǎng)形成的層。
11.根據(jù)權(quán)利要求5的SOI襯底，其中通過(guò)將雜質(zhì)摻雜到基襯底內(nèi)形成第二半導(dǎo)體區(qū)。
12.根據(jù)權(quán)利要求1或2的SOI襯底，其中第一半導(dǎo)體區(qū)是通過(guò)外延生長(zhǎng)形成的層。
13.根據(jù)權(quán)利要求1或2的SOI襯底，其中通過(guò)將雜質(zhì)摻雜到基襯底內(nèi)形成第一半導(dǎo)體區(qū)。
14.一種半導(dǎo)體集成電路器件，包括基襯底；設(shè)置在部分基襯底中并且電阻率低于基襯底電阻率的第一半導(dǎo)體區(qū)，第一電位施加到第一半導(dǎo)體區(qū)；設(shè)置在基襯底上的絕緣膜；設(shè)置在絕緣膜上半導(dǎo)體層；以及設(shè)置在半導(dǎo)體層中的集成電路。
15.根據(jù)權(quán)利要求14的半導(dǎo)體集成電路器件，其中第一半導(dǎo)體區(qū)設(shè)置在基襯底的上表面的至少一部分中。
16.根據(jù)權(quán)利要求14或15的半導(dǎo)體集成電路器件，其中基襯底包括第一導(dǎo)電半導(dǎo)體，并且第一半導(dǎo)體區(qū)包括具有的雜質(zhì)濃度高于基襯底雜質(zhì)濃度的第一導(dǎo)電半導(dǎo)體。
17.根據(jù)權(quán)利要求16的半導(dǎo)體集成電路器件，還包括延伸穿過(guò)半導(dǎo)體層和絕緣膜并且連接到第一半導(dǎo)體區(qū)的過(guò)孔，其中第一電位通過(guò)該過(guò)孔施加到第一半導(dǎo)體區(qū)。
18.根據(jù)權(quán)利要求16的半導(dǎo)體集成電路器件，其中第一電位通過(guò)基襯底施加到第一半導(dǎo)體區(qū)。
19.根據(jù)權(quán)利要求14或15的半導(dǎo)體集成電路器件，還包括保護(hù)環(huán)，該保護(hù)環(huán)包括導(dǎo)電材料并設(shè)置在半導(dǎo)體層中以包圍集成電路并連接到第一半導(dǎo)體區(qū)。
20.根據(jù)權(quán)利要求14或15的半導(dǎo)體集成電路器件，其中基襯底可以包括第一導(dǎo)電半導(dǎo)體，第二電位施加到基襯底，第一半導(dǎo)體區(qū)包括第二導(dǎo)電半導(dǎo)體，并且去耦電容器形成在基襯底和第一半導(dǎo)體區(qū)之間。
21.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路器件，還包括延伸穿過(guò)半導(dǎo)體層和絕緣膜并連接到第一半導(dǎo)體區(qū)的第一過(guò)孔，其中第一電位通過(guò)第一過(guò)孔施加到第一半導(dǎo)體區(qū)。
22.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路器件，還包括設(shè)置在與第一半導(dǎo)體區(qū)相同層中的第一導(dǎo)電接觸區(qū)；以及延伸穿過(guò)半導(dǎo)體層和絕緣膜并連接到接觸區(qū)的第二過(guò)孔，其中第二電位通過(guò)接觸區(qū)和第二過(guò)孔施加到基襯底。
23.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路器件，其中第二電位通過(guò)基襯底的背面施加到基襯底。
24.根據(jù)權(quán)利要求14或15的半導(dǎo)體集成電路器件，還包括設(shè)置在基襯底中并包括與第一半導(dǎo)體區(qū)中半導(dǎo)體不同類型的半導(dǎo)體的第二半導(dǎo)體區(qū)，第二電位施加到第二半導(dǎo)體區(qū)，其中去耦電容器可以形成在第一和第二半導(dǎo)體區(qū)之間。
25.根據(jù)權(quán)利要求24的半導(dǎo)體集成電路器件，其中第二半導(dǎo)體區(qū)設(shè)置在基襯底的整個(gè)上表面上，第一半導(dǎo)體區(qū)設(shè)置在第二區(qū)的整個(gè)上表面上。
26.根據(jù)權(quán)利要求25的半導(dǎo)體集成電路器件，還包括延伸穿過(guò)半導(dǎo)體層和絕緣膜并連接到第一半導(dǎo)體區(qū)的第一過(guò)孔，其中第一電位通過(guò)第一過(guò)孔施加到第一半導(dǎo)體區(qū)。
27.根據(jù)權(quán)利要求25的半導(dǎo)體集成電路器件，還包括設(shè)置在與第一半導(dǎo)體區(qū)相同層中的接觸區(qū)，該接觸區(qū)包括與第二半導(dǎo)體區(qū)中半導(dǎo)體相同類型的半導(dǎo)體；以及延伸穿過(guò)半導(dǎo)體層和絕緣膜并連接到接觸區(qū)的第二過(guò)孔，其中第二電位通過(guò)接觸區(qū)和第二過(guò)孔施加到第二半導(dǎo)體區(qū)。
28.根據(jù)權(quán)利要求25的半導(dǎo)體集成電路器件，其中第二電位通過(guò)基襯底施加到第二半導(dǎo)體區(qū)。
29.根據(jù)權(quán)利要求24的半導(dǎo)體集成電路器件，其中第一和第二半導(dǎo)體區(qū)設(shè)置在基襯底的上表面上的相同層中。
30.根據(jù)權(quán)利要求29的半導(dǎo)體集成電路器件，其中第一和第二半導(dǎo)體區(qū)的每一個(gè)包括多個(gè)分支，這多個(gè)分支相互平行排列并且連接到根部，從而當(dāng)從基襯底的上表面著時(shí)，形成梳形，第一和第二半導(dǎo)體區(qū)的分支相互叉合，由此第一和第二半導(dǎo)體區(qū)相互接觸。
31.根據(jù)權(quán)利要求29的半導(dǎo)體集成電路器件，還包括延伸穿過(guò)半導(dǎo)體層和絕緣膜并連接到第一半導(dǎo)體區(qū)的第一過(guò)孔；以及延伸穿過(guò)半導(dǎo)體層和絕緣膜并連接到第二半導(dǎo)體區(qū)的第二過(guò)孔，其中第一電位通過(guò)第一過(guò)孔施加到第一半導(dǎo)體區(qū)，第二電位通過(guò)第二過(guò)孔施加到第二半導(dǎo)體區(qū)。
32.根據(jù)權(quán)利要求24的半導(dǎo)體集成電路器件，其中基襯底包括一半導(dǎo)體，該半導(dǎo)體具有的雜質(zhì)濃度低于第一和第二半導(dǎo)體區(qū)的雜質(zhì)濃度。
33.根據(jù)權(quán)利要求24的半導(dǎo)體集成電路器件，其中第二半導(dǎo)體區(qū)是通過(guò)外延生長(zhǎng)形成的層。
34.根據(jù)權(quán)利要求24的半導(dǎo)體集成電路器件，其中通過(guò)將雜質(zhì)摻雜到基襯底內(nèi)形成第二半導(dǎo)體區(qū)。
35.根據(jù)權(quán)利要求14或15的半導(dǎo)體集成電路器件，其中第一半導(dǎo)體區(qū)是通過(guò)外延生長(zhǎng)形成的層。
36.根據(jù)權(quán)利要求14或15的半導(dǎo)體集成電路器件，其中通過(guò)將雜質(zhì)摻雜到基襯底內(nèi)形成第一半導(dǎo)體區(qū)。
全文摘要
一種半導(dǎo)體IC器件包括基襯底，基襯底包括P
文檔編號(hào)H01L23/52GK1521840SQ20031012325
公開(kāi)日2004年8月18日 申請(qǐng)日期2003年12月19日 優(yōu)先權(quán)日2002年12月20日
發(fā)明者大窪宏明, 富留宮正之, 山本良太, 中柴康隆, 大 宏明, 太, 正之, 隆 申請(qǐng)人:恩益禧電子股份有限公司