專利名稱：一種可實(shí)現(xiàn)同步雙口sram功能的同步單口sram及其實(shí)現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路領(lǐng)域，具體地說(shuō)，是涉及一種可實(shí)現(xiàn)同步雙口SRAM(靜態(tài)隨機(jī)存儲(chǔ)器)功能的同步單口SRAM及其實(shí)現(xiàn)方法。
背景技術(shù)：
隨著集成電路領(lǐng)域的發(fā)展，人們對(duì)芯片功能的要求越來(lái)越高。特別是在多媒體和通訊集成電路設(shè)計(jì)中會(huì)大量集成SRAM，而且經(jīng)常會(huì)用到雙口SRAM，它與單口的SRAM的區(qū)別是，它具有兩套時(shí)鐘/數(shù)據(jù)/地址端口，并且可以獨(dú)立地同時(shí)進(jìn)行寫(xiě)入和讀取操作，但它相對(duì)于單口SRAM而言，體積幾乎是單口SRAM的兩倍。在大量使用時(shí)也會(huì)使芯片成本增加很多。

發(fā)明內(nèi)容
本發(fā)明的目的是為了提供一種可實(shí)現(xiàn)同步雙口SRAM功能的同步單口SRAM及其實(shí)現(xiàn)方法，它可以在雙口SRAM應(yīng)用環(huán)境下被應(yīng)用，同時(shí)又可以達(dá)到減小體積的目的。
為了實(shí)現(xiàn)上述目的，本發(fā)明提供方案如下一種同步雙口靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)的實(shí)現(xiàn)方法，采用一個(gè)同步單口靜態(tài)隨機(jī)存儲(chǔ)器，在適用于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的端口信號(hào)與所述同步單口靜態(tài)隨機(jī)存儲(chǔ)器的各個(gè)端口之間增加一個(gè)映射邏輯電路模塊，使得原本連接雙口靜態(tài)隨機(jī)存儲(chǔ)器端口的兩套信號(hào)端映射于所述同步單口靜態(tài)隨機(jī)存儲(chǔ)器的相應(yīng)功能端口上，同時(shí)增大時(shí)鐘頻率使所述同步單口靜態(tài)隨機(jī)存儲(chǔ)器可分別在不同的周期內(nèi)完成上述兩套端口的讀或?qū)懖僮魈幚怼?br> 本發(fā)明所述的增大的時(shí)鐘頻率可以滿足以下公式fClK＝2×max{fclka，fclkb}，其中fCLK為同步單口SRAM的頻率，fclka，fclkb為同步雙口SRAM的工作頻率。
一種可實(shí)現(xiàn)同步雙口靜態(tài)隨機(jī)存儲(chǔ)功能的同步單口靜態(tài)隨機(jī)存儲(chǔ)器，包括一個(gè)普通的同步單口靜態(tài)隨機(jī)存儲(chǔ)器本體，本發(fā)明的同步單口靜態(tài)隨機(jī)存儲(chǔ)器還包括一個(gè)多輸入多輸出端的映射邏輯電路模塊，所述映射邏輯電路模塊包含有用于連接上述同步單口靜態(tài)隨機(jī)存儲(chǔ)器本體各個(gè)信號(hào)端的端口，同時(shí)該映射邏輯電路模塊還包含有用于連接同步雙口靜態(tài)隨機(jī)存儲(chǔ)器所適用之信號(hào)端的端口，該映射邏輯電路模塊在上述同步單口靜態(tài)隨機(jī)存儲(chǔ)器本體和對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的各信號(hào)端口之間進(jìn)行映射連接，使得原本連接同步雙口靜態(tài)隨機(jī)存儲(chǔ)器端口的兩套信號(hào)端映射于所述同步單口靜態(tài)隨機(jī)存儲(chǔ)器本體的相應(yīng)功能端口上。
本發(fā)明所述映射邏輯電路單元中，對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的塊使能端CENA、CENB與同步單口靜態(tài)隨機(jī)存儲(chǔ)器上的塊使能端CEN之間的映射、對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的寫(xiě)使能端WENA、WENB與同步單口靜態(tài)隨機(jī)存儲(chǔ)器上的寫(xiě)使能端WEN之間的映射、對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的讀使能端OENA、OENB與同步單口靜態(tài)隨機(jī)存儲(chǔ)器上的讀使能端OEN之間的映射都是通過(guò)一個(gè)與門(mén)來(lái)實(shí)現(xiàn)的。
本發(fā)明所述映射邏輯電路單元中，對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的時(shí)鐘端CLKA、CLKB與同步單口靜態(tài)隨機(jī)存儲(chǔ)器上的時(shí)鐘端CLK之間可以是直接連接的；對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的輸出端QA、QB與同步單口靜態(tài)隨機(jī)存儲(chǔ)器上的輸出端Q之間也可以是直接連接的。
本發(fā)明所述映射邏輯電路單元中，對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的數(shù)據(jù)端DA、DB與同步單口靜態(tài)隨機(jī)存儲(chǔ)器上的數(shù)據(jù)端D之間的映射關(guān)系表達(dá)式可以是(/CENA)*DA+(/CENB)*DB；對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的地址端AA、AB與同步單口靜態(tài)隨機(jī)存儲(chǔ)器上的地址端D之間的映射關(guān)系表達(dá)式可以是(/CENA)*AA+(/CENB)*AB。
與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于本發(fā)明可以在雙口SRAM應(yīng)用環(huán)境下被應(yīng)用，同時(shí)又可以減小芯片的體積。
本發(fā)明的目的、特點(diǎn)及優(yōu)點(diǎn)將結(jié)合實(shí)施例，參照附圖作進(jìn)一步的說(shuō)明。


附圖1是同步單口SRAM寫(xiě)時(shí)序圖。
附圖2是同步單口SRAM讀時(shí)序圖。
附圖3是同步雙口SRAM讀寫(xiě)時(shí)序圖。
附圖4是本發(fā)明所述裝置的結(jié)構(gòu)圖。
附圖5是本發(fā)明所述裝置的具體實(shí)施例的結(jié)構(gòu)圖。
具體實(shí)施例方式
參照附圖1、2，是同步單口SRAM寫(xiě)、讀時(shí)序圖。
同步單口SRAM的端口信號(hào)一般有數(shù)據(jù)輸入端D，數(shù)據(jù)輸出端Q，地址ADDR，時(shí)鐘CLK，塊使能端CEN，寫(xiě)使能端WEN，讀使能端OEN；同步雙口SRAM的端口信號(hào)有兩套這樣的信號(hào)DA，DB，QA，QB，AA，AB，CLKA，CLKB，CENA，CENB，WENA，WENB，OENA，OENB。有時(shí)寫(xiě)使能和讀使能用一根線WEN/OE，其中，tcyc是時(shí)鐘周期，tckl是時(shí)鐘為低電平時(shí)間，tckh是時(shí)鐘為高電平時(shí)間，tas是地址建立時(shí)間，tah是地址保持時(shí)間，tds是輸入數(shù)據(jù)建立時(shí)間，tdh是地址輸入數(shù)據(jù)保持時(shí)間，tws是寫(xiě)信號(hào)建立時(shí)間，twh是寫(xiě)信號(hào)保持時(shí)間，tcs是塊使能信號(hào)建立時(shí)間，tch是塊使能信號(hào)保持時(shí)間，寫(xiě)同步單口SRAM時(shí)，在塊使能CEN信號(hào)，寫(xiě)信號(hào)WEN(低有效)和地址信號(hào)ADDR1有效的條件下，輸入數(shù)據(jù)DATA1在時(shí)鐘上升沿存入存儲(chǔ)器對(duì)應(yīng)的地址中；讀同步單口SRAM時(shí)，在塊使能CEN信號(hào)，讀信號(hào)(WEN為高時(shí))和地址信號(hào)ADDR1有效的條件下，輸出數(shù)據(jù)Q1經(jīng)過(guò)存取時(shí)間后從存儲(chǔ)器中相應(yīng)地址中讀出。
參照附圖3，是同步雙口SRAM讀寫(xiě)時(shí)序圖。
讀同步雙口SRAM時(shí)，塊使能EN_B、讀使能WE_B、地址ADDR_B信號(hào)有效時(shí)，在時(shí)鐘CLK_B上升沿后，經(jīng)過(guò)存取時(shí)間后ADDR_B地址的數(shù)據(jù)穩(wěn)定的出現(xiàn)在輸出數(shù)據(jù)線DO_B上；寫(xiě)同步雙口SRAM時(shí)，塊使能EN_A、寫(xiě)使能WE_A、地址信號(hào)ADDR_A有效時(shí)，在時(shí)鐘CLK_A上升沿后，經(jīng)過(guò)存取時(shí)間ta(大于tcc，tcc表示會(huì)發(fā)生時(shí)鐘碰撞最短時(shí)間)后輸入數(shù)據(jù)DI_A穩(wěn)定的存在SRAM中。不能同時(shí)通過(guò)端口A端口B改寫(xiě)存儲(chǔ)器同一地址內(nèi)容，但可以同時(shí)通過(guò)端口A端口B讀取存儲(chǔ)器同一地址。
參照附圖4，是本發(fā)明所述裝置的結(jié)構(gòu)圖。
一種可實(shí)現(xiàn)同步雙口靜態(tài)隨機(jī)存儲(chǔ)功能的同步單口靜態(tài)隨機(jī)存儲(chǔ)器，包括一個(gè)普通的同步單口靜態(tài)隨機(jī)存儲(chǔ)器本體1，本發(fā)明的同步單口靜態(tài)隨機(jī)存儲(chǔ)器還包括一個(gè)多輸入多輸出端的映射邏輯電路模塊2，所述映射邏輯電路模塊2包含有用于連接上述同步單口靜態(tài)隨機(jī)存儲(chǔ)器本體各個(gè)信號(hào)端的端口，同時(shí)該映射邏輯電路模塊2還包含有用于連接同步雙口靜態(tài)隨機(jī)存儲(chǔ)器所適用之信號(hào)端的端口，該映射邏輯電路模塊2在上述同步單口靜態(tài)隨機(jī)存儲(chǔ)器本體1和對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的各信號(hào)端口之間進(jìn)行映射連接，使得原本連接同步雙口靜態(tài)隨機(jī)存儲(chǔ)器端口的兩套信號(hào)端映射于所述同步單口靜態(tài)隨機(jī)存儲(chǔ)器本體1的相應(yīng)功能端口上。
參照附圖5，是本發(fā)明所述裝置的具體實(shí)施例的結(jié)構(gòu)圖。
所以在實(shí)現(xiàn)這樣的同步雙口SRAM時(shí)，把單口SRAM的端口信號(hào)做一些邏輯處理，將DA，DB經(jīng)過(guò)一塊邏輯電路連在一起成為內(nèi)部同步單口SRAM的D端，這里所述的邏輯電路的映射關(guān)系可以是(/CENA)*DA+(/CENB)*DB；QA，QB連在一起成為內(nèi)部同步單口SRAM的Q端；AA，AB經(jīng)過(guò)一塊邏輯電路連在一起成為內(nèi)部同步單口SRAM的ADDR端，這里所述的邏輯電路的映射關(guān)系可以是(/CENA)*AA+(/CENB)*AB，CLKA，CLKB連在一起成為內(nèi)部同步單口SRAM的CLK端，CENA，CENB可以用與門(mén)連在一起成為內(nèi)部同步單口SRAM的CEN端，WENA，WENB可以用與門(mén)連在一起成為內(nèi)部同步單口SRAM的WEN端，OENA，OENB可以用與門(mén)連在一起成為內(nèi)部同步單口SRAM的OEN端。
本發(fā)明所述的增大的時(shí)鐘頻率可以滿足以下公式fCLK＝2×max{fclka，fclkb}，其中fCLK為同步單口SRAM的頻率，fclka，fclkb為同步雙口SRAM的工作頻率。由于雙倍時(shí)鐘同步單口SRAM是分別在不同的周期內(nèi)進(jìn)行讀或?qū)懖僮鳎粫?huì)產(chǎn)生時(shí)鐘碰撞，也就是用CLK_A寫(xiě)進(jìn)的數(shù)據(jù)不能被隨之而來(lái)的CLK_B讀走，而是上一個(gè)CLK上升沿寫(xiě)進(jìn)的數(shù)據(jù)能被下個(gè)CLK上升沿安全的讀走。
按照本發(fā)明，單口SRAM模擬雙口SRAM的設(shè)計(jì)方法的確能減小SRAM所占的芯片面積，舉個(gè)例子來(lái)講，512字16位寬的同步雙口SRAM，長(zhǎng)435.17um寬523um，面積是227594um2，512字16位寬的同步單口SRAM，長(zhǎng)334um寬276um，面積是92184um2，前者是后者的2.46倍。而增加的邏輯極少，代價(jià)較低。本方法的關(guān)鍵是提高同步單口SRAM工作頻率，對(duì)其端口信號(hào)加一些轉(zhuǎn)換邏輯，進(jìn)行分時(shí)操作，實(shí)現(xiàn)同步雙口SRAM功能。
本發(fā)明所述的一種可實(shí)現(xiàn)同步雙口SRAM功能的同步單口SRAM及其實(shí)現(xiàn)方法，并不僅僅限于說(shuō)明書(shū)和實(shí)施方式中所列運(yùn)用，它完全可以被適用于各種適合本發(fā)明之領(lǐng)域，對(duì)于熟悉本領(lǐng)域的人員而言可容易地實(shí)現(xiàn)另外的優(yōu)點(diǎn)和進(jìn)行修改，因此在不背離權(quán)利要求及等同范圍所限定的一般概念的精神和范圍的情況下，本發(fā)明并不限于特定的細(xì)節(jié)、代表性的設(shè)備和這里示出與描述的圖示示例。
權(quán)利要求
1.同步雙口靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)的實(shí)現(xiàn)方法，其特征在于采用一個(gè)同步單口靜態(tài)隨機(jī)存儲(chǔ)器，在適用于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的端口信號(hào)與所述同步單口靜態(tài)隨機(jī)存儲(chǔ)器的各個(gè)端口之間增加一個(gè)映射邏輯電路模塊，使得原本連接雙口靜態(tài)隨機(jī)存儲(chǔ)器端口的兩套信號(hào)端映射于所述同步單口靜態(tài)隨機(jī)存儲(chǔ)器的相應(yīng)功能端口上，同時(shí)增大時(shí)鐘頻率使所述同步單口靜態(tài)隨機(jī)存儲(chǔ)器可分別在不同的周期內(nèi)完成上述兩套端口的讀或?qū)懖僮魈幚怼?br> 2.根據(jù)權(quán)利要求1所述的同步雙口靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)的實(shí)現(xiàn)方法，其特征在于所述的增大的時(shí)鐘頻率可以滿足以下公式fCLK＝2x max{fclka，fclkb)，其中fCLK為同步單口SRAM的頻率，fclka，fclkb為同步雙口SRAM的工作頻率。
3.一種可實(shí)現(xiàn)同步雙口靜態(tài)隨機(jī)存儲(chǔ)功能的同步單口靜態(tài)隨機(jī)存儲(chǔ)器，包括一個(gè)普通的同步單口靜態(tài)隨機(jī)存儲(chǔ)器本體(1)，其特征在于還包括一個(gè)多輸入多輸出端的映射邏輯電路模塊(2)，所述映射邏輯電路模塊(2)包含有用于連接上述同步單口靜態(tài)隨機(jī)存儲(chǔ)器本體(1)各個(gè)信號(hào)端的端口，同時(shí)該映射邏輯電路模塊(2)還包含有用于連接同步雙口靜態(tài)隨機(jī)存儲(chǔ)器所適用之信號(hào)端的端口，該映射邏輯電路模塊(2)在上述同步單口靜態(tài)隨機(jī)存儲(chǔ)器本體(1)和對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的各信號(hào)端口之間進(jìn)行映射連接，使得原本連接同步雙口靜態(tài)隨機(jī)存儲(chǔ)器端口的兩套信號(hào)端映射于所述同步單口靜態(tài)隨機(jī)存儲(chǔ)器本體(1)的相應(yīng)功能端口上。
4.根據(jù)權(quán)利要求3所述的同步單口靜態(tài)隨機(jī)存儲(chǔ)器，其特征在于，所述映射邏輯電路單元中，對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的塊使能端CENA、CENB與同步單口靜態(tài)隨機(jī)存儲(chǔ)器上的塊使能端CEN之間的映射、對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的寫(xiě)使能端WENA、WENB與同步單口靜態(tài)隨機(jī)存儲(chǔ)器上的寫(xiě)使能端WEN之間的映射、對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的讀使能端OENA、OENB與同步單口靜態(tài)隨機(jī)存儲(chǔ)器上的讀使能端OEN之間的映射都是通過(guò)一個(gè)與門(mén)來(lái)實(shí)現(xiàn)的。
5.根據(jù)權(quán)利要求3所述的同步單口靜態(tài)隨機(jī)存儲(chǔ)器，其特征在于所述映射邏輯電路單元中，對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的時(shí)鐘端CLKA、CLKB與同步單口靜態(tài)隨機(jī)存儲(chǔ)器上的時(shí)鐘端CLK之間可以是直接連接的；對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的輸出端QA、QB與同步單口靜態(tài)隨機(jī)存儲(chǔ)器上的輸出端Q之間也可以是直接連接的。
6.根據(jù)權(quán)利要求3所述的同步單口靜態(tài)隨機(jī)存儲(chǔ)器，其特征在于所述映射邏輯電路單元中，對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的數(shù)據(jù)端DA、DB與同步單口靜態(tài)隨機(jī)存儲(chǔ)器上的數(shù)據(jù)端D之間的映射關(guān)系表達(dá)式可以是(/CENA)*DA+(/CENB)*DB；對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的地址端AA、AB與同步單口靜態(tài)隨機(jī)存儲(chǔ)器上的地址端D之間的映射關(guān)系表達(dá)式可以是(/CENA)*AA+(/CENB)*AB。
全文摘要
本發(fā)明涉及集成電路領(lǐng)域，并具體的公開(kāi)了一種可實(shí)現(xiàn)同步雙口SRAM功能的同步單口SRAM及其實(shí)現(xiàn)方法。本發(fā)明的同步單口SRAM包括一個(gè)普通的同步單口靜態(tài)隨機(jī)存儲(chǔ)器本體(1)，并且還包括一個(gè)多輸入多輸出端的映射邏輯電路模塊(2)，所述映射邏輯電路模塊(2)包含有用于連接上述同步單口靜態(tài)隨機(jī)存儲(chǔ)器本體(1)各個(gè)信號(hào)端的端口，同時(shí)該映射邏輯電路模塊(2)還包含有用于連接同步雙口靜態(tài)隨機(jī)存儲(chǔ)器所適用之信號(hào)端的端口，該映射邏輯電路模塊(2)在上述同步單口靜態(tài)隨機(jī)存儲(chǔ)器本體(1)和對(duì)應(yīng)于同步雙口靜態(tài)隨機(jī)存儲(chǔ)器的各信號(hào)端口之間進(jìn)行映射連接。
文檔編號(hào)H01L27/10GK1555063SQ20031011849
公開(kāi)日2004年12月15日 申請(qǐng)日期2003年12月19日 優(yōu)先權(quán)日2003年12月19日
發(fā)明者朱哲, 金傳恩, 朱 哲 申請(qǐng)人:北京中星微電子有限公司