專利名稱：開關(guān)電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及開關(guān)電路裝置，特別是涉及大幅度地提高靜電擊穿電壓的開關(guān)電路裝置。
背景技術(shù)：
在手機(jī)等的移動(dòng)通訊設(shè)備中，多使用GHz頻帶微波，在天線切換電路或發(fā)送接收信息的切換電路等上，多使用用于轉(zhuǎn)換這些高頻信號(hào)的開關(guān)元件。作為該元件，由于要處理高頻，故多使用利用砷化鎵(GaAs)的場(chǎng)效應(yīng)晶體管(以下稱FET)，隨之，將所述開關(guān)電路自身集成的單片微波集成電路(MMIC)也正在開發(fā)。
圖29～圖32說明使用現(xiàn)有GaAsFET的開關(guān)電路裝置的一例(例如，參照專利文獻(xiàn)1)。
圖29(A)顯示使用GaAs FET的被稱為SPDT(Single Pole DoubleThrow)的化合物半導(dǎo)體裝置原理性電路圖的一例。
第一和第二FET1、FET2的源極(或漏極)連接在共通輸入端子IN上，各FET1、FET2的柵極介由電阻R1、R2連接在第一和第二控制端子Ctl-1、Ctl-2上，在第一和第二輸出端子OUT-1、OUT-2上連接各FET的源極(或漏極)。在第一和第二控制端子Ctl-1、Ctl-2上施加的信號(hào)是互補(bǔ)信號(hào)，施加H電平信號(hào)的FET導(dǎo)通，將輸入端子IN上施加的信號(hào)傳遞到任何一方的輸出端子上。電阻R1、R2是為防止高頻信號(hào)介由柵電極對(duì)形成交流接地的控制端子Ctl-1、Ctl-2的直流電位泄漏。
圖29(B)是將所述化合物半導(dǎo)體開關(guān)電路裝置集成化的平面圖。
如圖所示，在GaAs襯底上將進(jìn)行開關(guān)的FET1及FET2(柵極寬度均為600μm)配置在中央部，在各FET的柵電極上連接電阻R1、R2。另外，在襯底周邊設(shè)置與共通輸入端子IN、輸出端子OUT-1、OUT-2、控制端子Ctl-1、Ctl-2對(duì)應(yīng)的焊盤I、O1、O2、C1、C2。另外，虛線所示的第二層配線是在各FET柵電極形成時(shí)同時(shí)形成的柵極金屬層(Ti/Pt/Au)168，實(shí)線所示的第三層配線是進(jìn)行各元件連接及焊盤形成的焊盤金屬層(Ti/Pt/Au)177。在第一層襯底上歐姆接觸的歐姆金屬層(AuGe/Ni/Au)是形成各FET的源極、漏極電極及各電阻兩端的取出電極的金屬層。在圖29中，由于和焊盤金屬層重合，故未圖示。
在各電極焊盤及配線鄰接的部分，與電極焊盤和配線的整個(gè)下面(或周邊部分)接觸，設(shè)置雜質(zhì)區(qū)域160、161。雜質(zhì)區(qū)域160、161自電極焊盤或配線的襯底接觸部突出設(shè)置，以確保規(guī)定的絕緣。
圖30中顯示圖29的開關(guān)電路裝置的FET的局部的剖面圖。進(jìn)行開關(guān)動(dòng)作的FET1、FET2及并聯(lián)FET即FET3、FET4是全部相同的結(jié)構(gòu)，各FET中源極175(165)、漏極電極176(166)、柵電極169梳齒狀配置，圖中顯示的是其中的一組。
如圖30(A)，在襯底151上利用n型離子注入層設(shè)置動(dòng)作層152，在其兩側(cè)設(shè)置形成源極區(qū)域156及漏極區(qū)域157的n+型雜質(zhì)區(qū)域。在動(dòng)作層152上設(shè)置柵電極169，在雜質(zhì)區(qū)域設(shè)置由第一層歐姆金屬層形成的漏極電極166及源極165。然后，在其上如上述設(shè)置由第三層歐姆金屬層177形成的漏極電極176及源極175，進(jìn)行各元件的配線等。
如圖30(B)，在所述代表的MESFET中，柵極肖脫基結(jié)的電容小，在柵極端子G-源極端子S之間或柵極端子G-漏極端子D之間，使柵極端子G側(cè)為負(fù)施加浪涌電壓時(shí)靜電擊穿最弱。此時(shí)，形成對(duì)在溝道區(qū)域144和在溝道區(qū)域144表面設(shè)置的柵電極169的界面上形成的肖脫基勢(shì)壘二極管115，形成反偏壓施加靜電的狀態(tài)?？傊?，此時(shí)的等效電路形成在柵極端子G-源極端子S之間及柵極端子G-漏極端子D之間連接有肖脫基勢(shì)壘二極管115的電路。
另外，圖31～圖32顯示圖29所示的開關(guān)電路裝置的FET、作為各端子的焊盤及配線的制造方法的一例。在此，說明一個(gè)電極焊盤，與所述的共通輸入端子、第一及第二控制端子、第一及第二輸出端子連接的電極焊盤全部是相同的結(jié)構(gòu)。
利用約100?！?00厚度的貫穿離子注入用氮化硅薄膜153覆蓋由GaAs等形成的化合物半導(dǎo)體襯底151的整個(gè)面。然后，蝕刻芯片最外周或規(guī)定區(qū)域的GaAs，形成對(duì)位標(biāo)記(未圖示)，并進(jìn)行光刻工藝選擇性地使抗蝕劑層開孔，進(jìn)行賦予p-型的雜質(zhì)(24Mg+)的離子注入及賦予n型的雜質(zhì)(29Si+)的離子注入。其結(jié)果，在非摻雜襯底151上形成p-型區(qū)域155，在其上形成n型動(dòng)作層152。
其次，除去前工序使用的抗蝕層154，重新設(shè)置抗蝕層158，進(jìn)行光刻工藝，選擇性地進(jìn)行開孔，進(jìn)行賦予n型的雜質(zhì)(29Si+)的離子注入。由此，形成n+型源極區(qū)域156及漏極區(qū)域157，同時(shí)在規(guī)定的電極焊盤170及配線162的下方的襯底表面形成周邊n+型區(qū)域160、161。同時(shí)還形成所希望圖案的電阻R1及R2(圖31(A))。
由此，配線162及電極焊盤170和襯底151被分離，由于耗盡層不向電極焊盤170、配線162延伸，故鄰接的電極焊盤170、配線162可使相互間的間隔距離大幅接近而設(shè)置。其次，附著約500退火用氮化硅薄膜153，進(jìn)行離子注入的p-型區(qū)域、n型動(dòng)作層及n+型區(qū)域的活化退火。
其后，進(jìn)行光刻工藝選擇性地使新的抗蝕層163開孔，將源極區(qū)域156及漏極區(qū)域157的表面露出，并順序真空蒸鍍并層積形成歐姆金屬層164的AuGe/Ni/Au這三層。其后，除去抗蝕層163，利用剝離保留與源極區(qū)域156及漏極區(qū)域157接觸的第一源極165及第一漏極電極166。接著，利用合金化熱處理形成第一源極165和源極區(qū)域156及第一漏極166和漏極區(qū)域157的歐姆結(jié)。
其次，進(jìn)行光刻工藝，選擇性地使新的抗蝕層167開孔，露出預(yù)定的柵電極169部分的動(dòng)作層152，并露出預(yù)定的配線162及預(yù)定的電極焊盤170部分的襯底151，作為柵極金屬層168順序真空蒸鍍并層積Ti/Pt/Au這三層(圖31(C))，其后利用剝離形成柵電極169、第一電極焊盤170及配線162(圖31(D))。
另外，襯底151表面由氮化硅薄膜構(gòu)成的鈍化膜覆蓋，在鈍化膜上進(jìn)行光刻工藝，對(duì)和第一源極165、第一漏極166、柵電極169及第一電極焊盤170的接觸部選擇性地進(jìn)行抗蝕劑開孔，將該部分的鈍化膜干腐蝕，并除去抗蝕層171(圖32(A))。
其次，在襯底151的整個(gè)面上涂敷新的抗蝕層173，進(jìn)行光刻工藝，使預(yù)定的第二源極175及第二漏極電極176和第二電極焊盤177上的抗蝕劑選擇性開孔。然后，順序真空蒸鍍并層積作為第三層電極的焊盤金屬層174的Ti/Pt/Au這三層，形成與第一源極165、第一漏極電極166及第一電極焊盤170接觸的第二源極175及第二漏極電極176和第二電極焊盤177(圖32(B))。
由于焊盤金屬層174的其它部分附著在抗蝕劑層173上，故除去抗蝕劑層173，利用剝離僅保留第二源極175及第二漏極電極176和第二電極焊盤177，其它被除去。另外，由于一部分配線部分使用該焊盤金屬層174形成，故該配線部分的焊盤金屬層174被保留(圖32(C))。
專利文獻(xiàn)1特開平2002-231898號(hào)公報(bào)(第4頁，圖2)近年象征熱點(diǎn)的激增，可見大量推廣利用2.4GHz頻帶的無線寬帶。其傳送速率11Mbps比手機(jī)的傳送速率大得多，將采用電話線的ADSL在家庭內(nèi)無線化，將信號(hào)無線配信到在各房間使用的無線液晶電視等，在一般家庭也開始使用。最近，作為第二代無線寬帶出現(xiàn)的5GHz頻帶正在登場(chǎng)，預(yù)想通過法律的進(jìn)一步修改，不久使用范圍會(huì)增大至在戶外也可使用。由于與2.4GHz頻帶相比，傳送速率為54Mbps可處理更大量的信息，故對(duì)無壓縮傳送高清晰動(dòng)畫等寄予了很大期望，其設(shè)備開發(fā)、網(wǎng)絡(luò)結(jié)構(gòu)構(gòu)筑正在加緊進(jìn)行。
在5GHz頻帶寬帶用設(shè)備中，和2.4GHz頻帶相同，輸入輸出切換或天線切換使用GaAs開關(guān)IC。由于頻率為2.4GHz的2倍，故寄生電容對(duì)絕緣的惡化影響很大。作為其對(duì)策，在使用2.4GHz頻帶開關(guān)IC中未使用的并聯(lián)FET的電路中，使泄漏到OFF側(cè)FET的信號(hào)逃逸至高頻GND的、用于提高絕緣的裝置必不可少。
但是，由于該并聯(lián)FET柵極寬度小，故有寄生電容小、靜電擊穿電壓低這樣的問題。

發(fā)明內(nèi)容
本發(fā)明就是鑒于上述問題而開發(fā)的，其主要目的在于，本發(fā)明第一方面提供一種開關(guān)電路裝置，其包括襯底上的絕緣區(qū)域；第一及第二FET，其設(shè)有與所述襯底上設(shè)置的溝道區(qū)域表面連接的源極、柵電極及漏極電極；共通輸入端子，其共通連接在所述第一及第二FET的源極或漏極電極上；第一及第二輸出端子，其各自連接在所述第一及第二FET的漏極電極或源極上；第一及第二控制端子，其各自連接在所述第一及第二FET的柵電極之任何一個(gè)上；連接裝置，其連接所述兩控制端子和所述柵電極；第三及第四FET，其使所述第一及第二輸出端子各自和源極或漏極電極連接，將漏極電極或源極和高頻GND端子連接，將柵電極分別和第二或第一控制端子連接，其中，在第一高濃度雜質(zhì)區(qū)域和第二高濃度雜質(zhì)區(qū)域之間配置所述絕緣區(qū)域的保護(hù)元件并聯(lián)連接在所述第三及第四FET中至少一個(gè)FET的所述柵電極及源極之間或所述柵電極及漏極電極之間，由所述保護(hù)元件使自外部施加在所述柵電極和源極之間或所述柵電極和漏極電極之間的靜電能量放電，將到達(dá)所述柵電極和源極極之間或所述柵電極和漏極電極之間的靜電能量衰減為不超出所述電極間的靜電擊穿電壓的程度。
本發(fā)明第二方面中，使所述至少一個(gè)FET的所述柵電極及源極之間或所述柵電極及漏極電極之間的靜電擊穿電壓和連接所述保護(hù)元件前相比，提高20V以上。
本發(fā)明第三方面中，所述開關(guān)電路裝置的靜電擊穿電壓在200V以上。
本發(fā)明第四方面中，所述保護(hù)元件沿所述至少一個(gè)輸出端子連接的焊盤的至少一邊配置。
本發(fā)明第五方面中，所述第一高濃度雜質(zhì)區(qū)域和所述至少一個(gè)控制端子連接的焊盤或連接在焊盤上的配線連接。
本發(fā)明第六方面中，所述第一高濃度雜質(zhì)區(qū)域是連接所述至少一個(gè)控制端子連接的焊盤和至少一個(gè)FET的所述柵電極的電阻的一部分。
本發(fā)明第七方面中，所述第二高濃度雜質(zhì)區(qū)域和所述至少一個(gè)輸出端子連接的焊盤或與焊盤連接的配線連接。
本發(fā)明第八方面中，所述第二高濃度雜質(zhì)區(qū)域是設(shè)于所述至少一個(gè)輸出端子的焊盤或焊盤上連接的配線的周邊或者所述焊盤或所述配線的下方的第三高濃度雜質(zhì)區(qū)域的一部分。
本發(fā)明第九方面中，所述絕緣區(qū)域是襯底上設(shè)置的雜質(zhì)注入?yún)^(qū)域。
本發(fā)明第十方面中，所述絕緣區(qū)域是半絕緣襯底的一部分。
本發(fā)明第十一方面中，所述絕緣區(qū)域的雜質(zhì)濃度為1×1014cm-3以下。
本發(fā)明第十二方面中，所述保護(hù)元件的第一及第二高濃度雜質(zhì)區(qū)域以可通過靜電能量的距離分開。
本發(fā)明第十三方面中，所述第一及第二高濃度雜質(zhì)區(qū)域的雜質(zhì)濃度都在1×1017cm-3以上。
本發(fā)明第十四方面中，所述絕緣區(qū)域的電阻率為1×103Ω·cm以上。
本發(fā)明第十五方面中，所述第一及第二高濃度雜質(zhì)區(qū)域的至少一方和金屬電極連接，且所述金屬電極和所述各端子連接的焊盤或與該焊盤連接的配線的至少一個(gè)連接。
本發(fā)明第十六方面中，所述金屬電極和所述第一及第二高濃度雜質(zhì)區(qū)域的至少一方形成肖脫基結(jié)。
本發(fā)明第十七方面中，所述金屬電極在據(jù)第一及/或第二高濃度雜質(zhì)區(qū)域端部0μm～5μm的外側(cè)和所述絕緣區(qū)域表面形成肖脫基結(jié)。
本發(fā)明第十八方面中，所述FET是MESFET、結(jié)型FET或HEMT。
本發(fā)明第十九方面中，所述保護(hù)元件包括第一高濃度雜質(zhì)區(qū)域，其具有兩個(gè)側(cè)面；第二高濃度雜質(zhì)區(qū)域，其與所述第一高濃度雜質(zhì)區(qū)域的一個(gè)側(cè)面相對(duì)配置，與該第一高濃度雜質(zhì)區(qū)域相比，其寬度足夠?qū)?；絕緣區(qū)域，其配置在所述第一及第二高濃度雜質(zhì)區(qū)域的周圍；第一電流經(jīng)路，作為電子電流及空穴電流的經(jīng)路，其形成在所述第一及第二高濃度雜質(zhì)區(qū)域的相對(duì)面之間及該兩區(qū)域的底面附近間的所述絕緣區(qū)域上；第二電流經(jīng)路，作為電子電流及空穴電流的經(jīng)路，其形成于自所述第二高濃度雜質(zhì)區(qū)域、在與所述第一及第二高濃度雜質(zhì)區(qū)域相比足夠深的區(qū)域環(huán)繞、直至所述第一高濃度雜質(zhì)區(qū)域的另一側(cè)面的所述絕緣區(qū)域上。
本發(fā)明第二十方面中，所述第一高濃度雜質(zhì)區(qū)域設(shè)置有延伸部，在該延伸部和所述第二高濃度雜質(zhì)區(qū)域之間的所述絕緣區(qū)域形成作為電子電流及空穴電流經(jīng)路的第三電流經(jīng)路。
本發(fā)明第二十一方面中，所述保護(hù)元件包括第一高濃度雜質(zhì)區(qū)域，其具有兩個(gè)側(cè)面；第二高濃度雜質(zhì)區(qū)域，其具有兩個(gè)側(cè)面，并以和所述第一高濃度雜質(zhì)區(qū)域相同的寬度，和該區(qū)域相互使一個(gè)側(cè)面相對(duì)配置；絕緣區(qū)域，其配置在所述第一及第二高濃度雜質(zhì)區(qū)域的周圍；第一電流經(jīng)路，作為電子電流及空穴電流的經(jīng)路，其形成在所述第一及第二高濃度雜質(zhì)區(qū)域的相對(duì)面之間及該兩區(qū)域的底面附近間的所述絕緣區(qū)域上；第二電流經(jīng)路，作為電子電流及空穴電流的經(jīng)路，其形成在自所述第二高濃度雜質(zhì)區(qū)域的另一側(cè)面、在與所述第一及第二高濃度雜質(zhì)區(qū)域相比足夠深的區(qū)域環(huán)繞、直至所述第一高濃度雜質(zhì)區(qū)域的另一側(cè)面的所述絕緣區(qū)域上。
本發(fā)明第二十二方面中，所述第一高濃度雜質(zhì)區(qū)域設(shè)置有延伸部，在該延伸部和所述第二高濃度雜質(zhì)區(qū)域之間的所述絕緣區(qū)域設(shè)置作為電子電路及空穴電流經(jīng)路的第三電流經(jīng)路。
本發(fā)明第二十三方面中，所述第二高濃度雜質(zhì)區(qū)域設(shè)置有延伸部，在該延伸部和所述第一高濃度雜質(zhì)區(qū)域之間的所述絕緣區(qū)域設(shè)置作為電子電路及空穴電流經(jīng)路的第三電流經(jīng)路。
本發(fā)明第二十四方面中，所述第一高濃度雜質(zhì)區(qū)域?qū)挾葹?μm以下。
本發(fā)明第二十五方面中，所述第二電流經(jīng)路具有比所述第一電流經(jīng)路高得多的電導(dǎo)率調(diào)制效率。
本發(fā)明第二十六方面中，通過所述第二電流經(jīng)路的電流值等于或大于通過所述第一電流經(jīng)路的電流值。
本發(fā)明第二十七方面中，第二電流經(jīng)路自所述第一高濃度雜質(zhì)區(qū)域的所述另一側(cè)面確保10μm以上的寬度而形成。
本發(fā)明第二十八方面中，所述第二電流經(jīng)路自所述第一及第二高濃度雜質(zhì)區(qū)域底部向深度方向確保20μm以上的寬度而形成。
本發(fā)明第二十九方面中，所述第二電流經(jīng)路隨著所述靜電能量的增加，電流經(jīng)路大幅度擴(kuò)展，從而提高電導(dǎo)率調(diào)制效率。
本發(fā)明第三十方面中，所述第一高濃度雜質(zhì)區(qū)域和第二高濃度雜質(zhì)區(qū)域之間的電容為40fF以下，通過將所述第一及第二高濃度雜質(zhì)區(qū)域連接，和連接前相比，靜電擊穿電壓提高10倍以上。
本發(fā)明第三十一方面中，所述第三電流經(jīng)路具有比所述第一電流經(jīng)路高得多的電導(dǎo)率調(diào)制效率。
本發(fā)明第三十二方面中，所述第三電流經(jīng)路自所述延伸部的側(cè)面確保10μm以上的寬度而形成。
本發(fā)明第三十三方面中，所述第三電流經(jīng)路隨著所述靜電能量的增加，電流經(jīng)路大幅度擴(kuò)展，從而提高電導(dǎo)率調(diào)制效率。
本發(fā)明第三十四方面中，所述保護(hù)元件具有第一高濃度雜質(zhì)區(qū)域、第二高濃度雜質(zhì)區(qū)域和在所述第一及第二高濃度雜質(zhì)區(qū)域周圍接觸配置的絕緣區(qū)域，所述第一及第二高濃度雜質(zhì)區(qū)域的至少一個(gè)區(qū)域中，與所述兩高濃度雜質(zhì)區(qū)域相對(duì)的面相反側(cè)的所述絕緣區(qū)域確保10μm以上。
本發(fā)明第三十五方面中，所述保護(hù)元件具有第一高濃度雜質(zhì)區(qū)域、第二高濃度雜質(zhì)區(qū)域和在所述第一及第二高濃度雜質(zhì)區(qū)域周圍接觸配置的絕緣區(qū)域，在所述第一及第二高濃度雜質(zhì)區(qū)域相對(duì)的面的延伸方向上確保10μm以上所述絕緣區(qū)域。


圖1是用于說明本發(fā)明的電路圖；圖2是用于說明本發(fā)明的概要圖；圖3是用于說明本發(fā)明的剖面圖；圖4是用于說明本發(fā)明的平面圖；圖5是用于說明本發(fā)明的剖面圖；圖6(A)是用于說明本發(fā)明的剖面圖，(B)是電路概要圖；圖7是用于說明本發(fā)明的剖面圖；圖8是用于說明本發(fā)明的剖面圖；圖9是用于說明本發(fā)明的剖面圖；圖10是用于說明本發(fā)明的剖面圖；圖11是用于說明本發(fā)明的剖面圖；圖12是用于說明本發(fā)明的剖面圖；圖13是用于說明本發(fā)明的平面圖；圖14(A)是用于說明本發(fā)明的剖面圖，(B)是剖面圖，(C)是電路概要圖；圖15是本發(fā)明的設(shè)備仿真的剖面模型圖；圖16是本發(fā)明的電子電流密度分布圖；圖17是本發(fā)明空穴電流密度分布圖；圖18是本發(fā)明的再結(jié)合密度分布圖；圖19(A)是本發(fā)明a結(jié)構(gòu)的電流經(jīng)路概要圖，(B)是b結(jié)構(gòu)的電流經(jīng)路概要圖；圖20是本發(fā)明的電流-電壓特性圖；圖21是本發(fā)明的仿真結(jié)果；圖22(A)是本發(fā)明的仿真結(jié)果，(B)是仿真結(jié)果，(C)是b結(jié)構(gòu)的電流經(jīng)路概要圖；圖23是本發(fā)明的仿真結(jié)果；圖24(A)是本發(fā)明的仿真結(jié)果，(B)是平面概要圖；圖25(A)是本發(fā)明的剖面概要圖，(B)是仿真結(jié)果；圖26(A)是本發(fā)明的平面概要圖，(B)仿真結(jié)果；圖27是本發(fā)明的c結(jié)構(gòu)的電流經(jīng)路概要圖；
圖28是本發(fā)明的平面概要圖；圖29(A)是用于說明現(xiàn)有例的電路圖，(B)是平面圖；圖30(A)是用于說明現(xiàn)有例的剖面圖，(B)是電路概要圖；圖31是用于說明現(xiàn)有例的剖面圖；圖32是用于說明現(xiàn)有例的剖面圖。
具體實(shí)施例方式
以下參照?qǐng)D1～圖14說明本發(fā)明的實(shí)施例。
圖1是說明本實(shí)施例的開關(guān)電路的電路圖，圖1(A)是等效電路圖，圖1(B)是沿芯片圖案的電路概要圖。
在5GHz頻帶寬帶用儀器中，和2.4GHz相同，輸入輸出切換及天線切換上使用GaAs開關(guān)IC。與2.4GHz相比頻率為兩倍，故寄生電容在絕緣的惡化上受到大的影響。作為其對(duì)策，在使用2.4GHz頻帶開關(guān)IC中未使用的并聯(lián)FET的電路中，設(shè)置將泄漏至OFF側(cè)FET的信號(hào)逃逸至GND的、提高絕緣的裝置。
在該電路中，進(jìn)行開關(guān)的FET1和FET2的輸出端子OUT-1和OUT-2和接地間連接并聯(lián)FET3、FET4，在該并聯(lián)FET3、FET4的柵極上施加對(duì)FET2和FET1的控制端子Ctl-2、Ctl-1的互補(bǔ)信號(hào)。其結(jié)果，F(xiàn)ET1導(dǎo)通時(shí)并聯(lián)FET4導(dǎo)通，F(xiàn)ET2及并聯(lián)FET3斷開。
在該電路中，在共通輸入端子IN-輸出端子OUT-1的信號(hào)經(jīng)路導(dǎo)通、共通輸入端子IN-輸出端子OUT-2的信號(hào)經(jīng)路斷開的情況下，由于并聯(lián)FET4導(dǎo)通，故輸入信號(hào)向輸出端子OUT-2的泄漏介由接地外裝電容C接地，與無并聯(lián)FET的現(xiàn)有例相比可提高絕緣。
在該電路中，控制端子Ctl-1介由電阻R1連接在FET1的柵電極上，介由電阻R2連接在FET4上。另外，控制端子Ctl-2介由電阻R2連接在FET2的柵電極上，介由電阻R2連接在FET3的柵電極上。并聯(lián)FET3的源極(或漏極電極)連接在輸出端子OUT-1上，并聯(lián)FET4的源極(或漏極電極)連接在輸出端子OUT-2上。
在本發(fā)明的實(shí)施例中，保護(hù)元件200并聯(lián)連接在并聯(lián)FET的柵極-源極端子(或漏極端子間)之間。即，在FET3上連接的輸出端子OUT-1-控制端子Ctl-2之間及在FET4上連接的輸出端子OUT-2-控制端子Ctl-1之間。
對(duì)靜電擊穿的保護(hù)只要減輕施加在弱的結(jié)即柵電極的肖脫基結(jié)的靜電能量即可。本實(shí)施例在并聯(lián)FET3及FET4的源極(或漏極)-柵極端子間并聯(lián)連接保護(hù)元件200，對(duì)自對(duì)應(yīng)的兩個(gè)端子間施加的靜電能量，通過設(shè)置將其一部分放電的旁通經(jīng)路，保護(hù)弱的接合不被靜電擊穿。
即，可減少到達(dá)靜電擊穿強(qiáng)度最弱的FET溝道區(qū)域44上的柵極肖脫基結(jié)的靜電能量，可保護(hù)FET3、FET4不被靜電擊穿。
在此，利用圖2說明保護(hù)元件200。
如圖所示，本說明書中的保護(hù)元件200是在近接的第一高濃度雜質(zhì)區(qū)域201和第二高濃度雜質(zhì)區(qū)域202的兩個(gè)端子之間配置了絕緣區(qū)域203的元件。第一及第二高濃度雜質(zhì)區(qū)域201、202通過離子注入及擴(kuò)散設(shè)置在襯底201上。在本說明書中，以下將這些高濃度雜質(zhì)區(qū)域作為第一n+型區(qū)域201、第二n+型區(qū)域202說明。第一及第二n+型區(qū)域201、202使靜電能量通過的距離，例如分開4μm左右間隔設(shè)置，其雜質(zhì)濃度總共為1×1017cm-3以上。另外，在第一及第二n+型區(qū)域201、202之間絕緣區(qū)域203接觸、配置。在此，絕緣區(qū)域203不完全電絕緣，是在半絕緣性襯底的局部或襯底201上離子注入雜質(zhì)而形成絕緣的絕緣化區(qū)域。另外，絕緣區(qū)域203的雜質(zhì)濃度最好為1×1014cm-3以下程度，電阻率最好在1×103Ωcm以上。
當(dāng)與絕緣區(qū)域203的兩端接觸，配置高濃度雜質(zhì)區(qū)域201、202，并使兩個(gè)高濃度雜質(zhì)區(qū)域201、202的間隔距離為4μm左右時(shí)，則可使自外部向兩個(gè)高濃度雜質(zhì)區(qū)域201、202各自連接的FET的兩個(gè)端子間施加的靜電能量介由絕緣區(qū)域203放電。
該兩個(gè)n+型區(qū)域的間隔距離4μm是適于通過靜電能量的距離，當(dāng)間隔10μm以上時(shí)，保護(hù)元件之間的放電就不可靠。n+型區(qū)域的雜質(zhì)濃度及絕緣區(qū)域的電阻值也同樣。
在通常的FET動(dòng)作中，由于未施加靜電這樣的高電壓，故信號(hào)不會(huì)通過4μm的絕緣區(qū)域。另外，在微波這樣的高頻中也同樣，信號(hào)不會(huì)通過4μm的絕緣區(qū)域。因此，在通常的動(dòng)作中，保護(hù)元件不會(huì)對(duì)特性帶來任何影響，故和其不存在相同。但是，靜電是瞬間施加高電壓的現(xiàn)象，此時(shí)，靜電能量通過4μm的絕緣區(qū)域，在高濃度雜質(zhì)區(qū)域之間放電。另外，當(dāng)絕緣區(qū)域的厚度為10μm以上時(shí)，即使對(duì)靜電而言電阻也不容易很大地放電。
將這些第一n+型區(qū)域201及第二n+型區(qū)域201并聯(lián)連接在構(gòu)成作為被保護(hù)元件的開關(guān)電路裝置的FET的兩個(gè)端子之間。第一及第二n+型區(qū)域201、202直接作為保護(hù)元件200的端子也可以，另外，設(shè)置金屬電極204也可以。
在圖3中顯示在保護(hù)元件200上設(shè)置金屬電極204的情況。該金屬電極204和與被保護(hù)元件FET3、FET4的端子連接的焊盤或在焊盤上連接的配線連接。另外，作為一例，說明在半導(dǎo)體襯底51上設(shè)置保護(hù)元件200及金屬電極204的情況。即，保護(hù)元件200的絕緣區(qū)域203是半絕緣襯底51的一部分，但不限于此，也可以是由雜質(zhì)絕緣的區(qū)域。此時(shí)，金屬電極204形成肖脫基結(jié)的襯底表面也是由雜質(zhì)絕緣的區(qū)域。
圖3(A)中金屬電極204是和第一n+型區(qū)域201及/或第二n+型區(qū)域202表面形成肖脫基結(jié)的電極?？紤]掩模對(duì)位精度及兩n+區(qū)域201、202的電阻量，自絕緣區(qū)域203端部間隔0.1m～5m，設(shè)置在第一、第二n+型區(qū)域201、202表面上。當(dāng)間隔5m以上時(shí)，電阻量大，靜電難于通過。金屬電極204也可以僅設(shè)在第一、第二n+型區(qū)域201、202上，也可以使其一部分向半絕緣襯底51延伸，和襯底表面形成肖脫基結(jié)。
另外，如圖3(B)，金屬電極204也可以不和第一及/或第二n+型區(qū)域201、202直接連接，金屬電極204也可以是在自第一及/或第二n+型區(qū)域201、202端部起0μm～5μm左右外側(cè)和襯底51形成肖脫基結(jié)的結(jié)構(gòu)。即，如圖3(B)、(C)、(D)，第一、第二n+型區(qū)域201、202和金屬電極204不需要相接，只要是5μm以內(nèi)，即可介由半絕緣襯底確保n+型區(qū)域和金屬電極204充分連接。
另外，這些金屬電極204還可以是開關(guān)電路裝置的各端子連接的焊盤的一部分或在焊盤上連接的配線的一部分，如后所詳述，利用這些可防止連接保護(hù)元件200引起的芯片面積的增大。
圖4是顯示集成圖1的開關(guān)電路裝置構(gòu)成的化合物半導(dǎo)體開關(guān)電路裝置一例的平面圖。
襯底是例如化合物半導(dǎo)體襯底51(例如GaAs)，在該襯底上將進(jìn)行開關(guān)的FET1及FET2(柵極寬度均為500μm)配置在左右中央部，并在其下方配置并聯(lián)FET3及FET4(柵極寬度均為300μm)，在各FET的柵電極上連接電阻R1、R2、R3、R4。另外，與共通輸入端子IN、輸出端子OUT-1、OUT-2、控制端子Ctl-1、Ctl-2、接地端子GND相對(duì)應(yīng)的電極焊盤I、O2、O3、C1、C2、G設(shè)置在襯底周邊。設(shè)置進(jìn)行開關(guān)的FET1及FET2，然后，將并聯(lián)FET3及并聯(lián)FET4的源極(或漏極電極)連接在FET1及FET2上，將并聯(lián)FET3及并聯(lián)FET4的漏極電極(或源極)連接在與高頻接地對(duì)應(yīng)的電極焊盤G上。在此省略圖示，電極焊盤G介由外裝的電容器C連接在接地端子GND上。另外，虛線顯示的第二層配線在各FET的柵電極形成時(shí)同時(shí)形成，是和半絕緣襯底51表面形成肖脫基結(jié)的柵極金屬層68(Pt/Mo/Ti/Pt/Au)，實(shí)線顯示的第三層配線是進(jìn)行各元件連接及焊盤形成的焊盤金屬層77(Ti/Pt/Au)。與第一層襯底歐姆接觸的歐姆金屬層(AuGe/Ni/Au)是形成各FET的源極、柵電極及各電阻兩端的取出電極的金屬層。在圖4中，由于和焊盤金屬層重疊，故未圖示。
在圖4中，F(xiàn)ET1(FET2也相同)中，自下側(cè)延伸的六個(gè)梳齒狀的第三層焊盤金屬層77是連接在輸出端子OUT-1(OUT-2)上的源極75(或漏極電極)，在其下有由第一層歐姆金屬層形成的源極65(或漏極電極)。另外，自上側(cè)延伸的梳齒狀的六個(gè)第三層焊盤金屬層77是連接在共通輸入端子IN上的漏極電極76(或漏極電極)，另外，在其下有由第一層歐姆金屬層形成的漏極電極66(或源極)。該兩電極配置為梳齒咬合的形狀，在其間以梳齒形狀配置由第二層?xùn)艠O金屬層68形成的柵電極69，構(gòu)成FET的溝道區(qū)域。
另外，并聯(lián)FET即FET3(FET4也相同)中自下側(cè)延伸的梳齒狀的四個(gè)第三層焊盤金屬層77是連接在接地端子GND上的源極75(或漏極電極)，在其下有由第一層歐姆金屬層形成的源極65(或漏極電極)。另外，自上側(cè)延伸的梳齒狀的四個(gè)第三層焊盤金屬層77是連接在輸出端子OUT-1(OUT-2)上的漏極電極76(或源極)，在其下有由第一層歐姆金屬層形成的漏極電極66(或源極)。該兩電極以梳齒相咬合的形狀配置，在其間由第二層?xùn)艠O金屬層68形成的柵電極69配置為梳齒狀，構(gòu)成溝道區(qū)域。
另外，控制端子Ctl-1介由電阻R1連接在FET1的柵電極上，介由電阻R4連接在FET4的柵電極上。另外，控制端子Ctl-2介由電阻R2連接在FET2的柵電極上，介由電阻R3接在FET3的柵電極上。這些電阻R1-R4是例如n+型雜質(zhì)擴(kuò)散區(qū)域，其雜質(zhì)濃度為1×1017cm-3以上。
另外，在各FET柵電極69近旁的襯底表面上設(shè)置例如n+型的高濃度雜質(zhì)區(qū)域100a。具體地說，F(xiàn)ET1的梳齒狀的柵電極69的前端部分69a及FET2的梳齒狀的柵電極69的前端部分69a是至少和對(duì)向配置的FET3及FET4鄰接的部分。在此，柵電極的前端部分69a是指與將梳齒狀柵電極69連起來的一側(cè)相反的一側(cè)，是柵電極69自溝道區(qū)域延伸、和襯底形成肖脫基結(jié)的區(qū)域。高濃度雜質(zhì)區(qū)域100a自各柵電極前端部分69a間隔約4μm配置。
另外，高濃度雜質(zhì)區(qū)域100a自和FET1及FET2對(duì)向配置的FET3的柵電極前端部分69a和FET4的柵電極大部分69a也間隔4μm的距離。即，在本實(shí)施例的圖案中，高濃度雜質(zhì)區(qū)域100a設(shè)置在進(jìn)行開關(guān)動(dòng)作的FET1、FET2和對(duì)向配置的并聯(lián)FET即FET3、FET4之間。
通過該高濃度雜質(zhì)區(qū)域100a可抑制自與襯底形成肖脫基結(jié)的柵電極69延伸至所述襯底的耗盡層的擴(kuò)展。在和形成襯底肖脫基結(jié)的金屬層中，通過根據(jù)在該金屬層傳遞的高頻信號(hào)，使向襯底擴(kuò)展的耗盡層的電場(chǎng)變動(dòng)，高頻信號(hào)有可能泄漏到耗盡層到達(dá)的鄰接的電極等。
但是，若在使柵電極69鄰接而配置的FET1和FET3及FET2和FET4之間的襯底51表面上設(shè)置n+型高濃度雜質(zhì)區(qū)域100a，則和不摻雜雜質(zhì)的襯底51(半絕緣性、襯底電阻值為1×107～1×108Ωcm)表面不同，雜質(zhì)濃度變高(離子種29Si+濃度為1～5×1018cm-3)。這樣，各FET柵電極69被分離，由于耗盡層不向鄰接的FET(源極區(qū)域、漏極區(qū)域、溝道區(qū)域的雜質(zhì)區(qū)域或柵電極)延伸，故鄰接的FET可使相互的間隔距離大幅度地近接而設(shè)置。
通過這樣設(shè)置高濃度雜質(zhì)區(qū)域100a，可防止自FET1及FET2的柵電極至襯底擴(kuò)展的耗盡層到達(dá)鄰接而對(duì)向配置的FET3及FET4的柵電極、源極及漏極區(qū)域、溝道區(qū)域，可抑制高頻信號(hào)的泄漏。
具體地說，如自柵電極69前端部分69a至高濃度雜質(zhì)區(qū)域的間隔距離為4μm，則能充分確保規(guī)定的絕緣。
該高濃度雜質(zhì)區(qū)域100a的雜質(zhì)濃度也和電阻R1～R4相同，為1×1017cm-3以上。另外，如圖4，當(dāng)其一部分和焊盤或連接在焊盤上的配線等金屬層連接，且施加DC電位、GND電位或高頻GND電位時(shí)，對(duì)提高絕緣更有效。
另外，在與襯底形成肖脫基結(jié)的柵極金屬層68構(gòu)成的電極焊盤70及配線62的近旁也配置高濃度雜質(zhì)區(qū)域100b。另外，一個(gè)FET的柵電極也在由柵極金屬層68構(gòu)成的電極焊盤及和配線62鄰接的區(qū)域設(shè)置高濃度雜質(zhì)區(qū)域100c。由此，可抑制由和襯底形成肖脫基結(jié)的柵電極68、電極焊盤70及配線62至襯底擴(kuò)展的耗盡層泄漏高頻信號(hào)。
高濃度雜質(zhì)區(qū)域100a～100c只是為明確其配置的位置而改變了符號(hào)，在本實(shí)施例中作為提高絕緣的效果是完全相同的結(jié)構(gòu)要素。即，高濃度雜質(zhì)區(qū)域100b、100c的雜質(zhì)濃度和高濃度雜質(zhì)區(qū)域100a相同，為1×1017cm-3以上。另外，省略圖示，但是，該高濃度雜質(zhì)區(qū)域100b、100c上也連接金屬電極，且金屬電極連接在GND上時(shí)，對(duì)提高絕緣更有效。
本實(shí)施例的特征在于，連接作為n+型雜質(zhì)擴(kuò)散區(qū)域的電阻和利用高濃度雜質(zhì)區(qū)域100的一部分將保護(hù)元件200并聯(lián)連接在并聯(lián)FET的源極端子S(或漏極端子D)-柵極端子G之間。
如前所述，在FET中，靜電擊穿電壓最低的是柵極端子G和動(dòng)作層52的肖脫基結(jié)部分?？傊跂艠O-漏極端子之間或柵極-源極端子之間施加的靜電能量到達(dá)柵極肖脫基結(jié)時(shí)，在到達(dá)的靜電能量超出溝道區(qū)域的柵電極和源極間或柵電極和漏極電極間的靜電擊穿電壓時(shí)，柵極肖脫基結(jié)會(huì)被擊穿。
在此，F(xiàn)ET3側(cè)和FET4側(cè)對(duì)稱，完全相同，故作為一例說明FET3側(cè)。
作為衰減靜電能量的一個(gè)方法，考慮將R3的電阻值增大的方法，但R3過大則開關(guān)電路裝置的開關(guān)時(shí)間過大。因此，在本實(shí)施例中，使用保護(hù)元件200衰減靜電能量。
在此，如前所述，電阻R1～R4由n+型雜質(zhì)區(qū)域形成。另外，在各電極焊盤70的周邊作為絕緣對(duì)策配置高濃度雜質(zhì)區(qū)域100b，使高頻信號(hào)不自各電極焊盤70泄漏。
總之，通過將電阻R3和輸出端子焊盤O1的間隔距離接近至4μm左右配置，構(gòu)成電阻R3的n+型區(qū)域和近接的高濃度雜質(zhì)區(qū)域100b夾著半絕緣性襯底51形成保護(hù)元件200?？傊?，作為控制端子焊盤C2和FET3的柵電極69的連接裝置的電阻R3的一部分是例如第一n+型區(qū)域201，輸出端子焊盤O1周邊的高濃度雜質(zhì)區(qū)域100b的一部分是例如第二n+型區(qū)域202。另外，保護(hù)元件200的第一n+型區(qū)域201和控制端子焊盤C2連接，第二n+型區(qū)域202和輸出端子焊盤O2連接。即，在控制端子Ctl-2-輸出端子OUT-1之間、即FET3的源極-柵極端子之間(或漏極-柵極端子之間)并聯(lián)連接保護(hù)元件200。
利用該保護(hù)元件200可在保護(hù)元件200的兩個(gè)n+型區(qū)域201、202之間，將由外部施加到柵電極和源極間或所述柵電極和漏極電極間的靜電能量放電。總之，可將到達(dá)柵電極和源極間或柵電極和漏極電極間的靜電能量衰減至不超出兩電極間的靜電擊穿電壓的程度。具體地說，可將并聯(lián)FET(FET3及FET4)的柵電極及源極間或柵電極及漏極電極間的靜電擊穿電壓和連接保護(hù)元件200前相比提高20v以上，并使作為開關(guān)電路裝置的靜電擊穿電壓為200v以上。
在此，雖然未圖示，但第一n+型區(qū)域201也可和控制端子焊盤C2或連接在控制端子焊盤C2上的配線連接。另外，第二n+性區(qū)域也可和連接在輸出端子焊盤O2上的配線連接。
另外，保護(hù)元件200接近輸出端子O1，沿輸出端子O1的一邊配置。另外，保護(hù)元件200可連接在自施加信號(hào)的控制端子焊盤C2至溝道區(qū)域的經(jīng)路途中。由此，可將開關(guān)電路裝置的輸出端子OUT-1和控制端子Ctl-2之間施加的靜電能量，在到達(dá)FET3的源極(或漏極電極)-柵電極之間前，在該到達(dá)過程中衰減。
在此，保護(hù)元件200沿焊盤接近的距離長(zhǎng)可衰減更多的靜電能量，故最好為10m以上。
在圖4顯示保護(hù)元件200沿輸出端子焊盤O1的一邊配置，例如使電阻R3彎曲，沿輸出端子焊盤O1兩邊L子狀配置，則可增加和焊盤近接配置的保護(hù)元件200的長(zhǎng)度，故對(duì)靜電能量的衰減更有效。另外如圖所示，如在例如輸出端子焊盤O1和芯片的劃線之間配置，則不會(huì)因連接保護(hù)元件200降低芯片內(nèi)的有效面積。
圖5顯示電極焊盤附近的A-A線剖面圖。構(gòu)成開關(guān)電路裝置的各電極焊盤是完全相同的結(jié)構(gòu)。
如圖所示，電極焊盤70的最下的柵極金屬層68和GaAs半絕緣性襯底形成肖脫基結(jié)，在其近旁設(shè)置的高濃度雜質(zhì)區(qū)域100b和各電極焊盤介由襯底51連接。即，電阻R3的一部分和作為第三高濃度雜質(zhì)區(qū)域的高濃度雜質(zhì)區(qū)域100b的一部分夾著半絕緣襯底51構(gòu)成保護(hù)元件200，例如，是第二n+型區(qū)域202介由半絕緣襯底51(絕緣區(qū)域203)和金屬電極204連接的結(jié)構(gòu)。自高濃度雜質(zhì)區(qū)域100b的端部起向外側(cè)間隔0μm～5μm，金屬電極204和襯底表面形成肖脫基結(jié)。此時(shí)，合金屬電極204是由柵極金屬層68構(gòu)成的輸出端子焊盤O2的一部分，但也可以是與輸出端子焊盤O2連接的配線的一部分(參照?qǐng)D3(B))。另外，該連接例是一例，圖3所示的全部連接形態(tài)均可考慮。
在圖6中顯示圖4的開關(guān)電路裝置一部分的剖面圖及電路概要圖。
圖6(A)是圖4B-B線剖面圖，顯示一組FET。另外，構(gòu)成開關(guān)電路裝置的各電極焊盤及進(jìn)行開關(guān)動(dòng)作的FET1、FET2及是并聯(lián)FET的FET3、FET4全部是相同的結(jié)構(gòu)。
如圖6(A)，在襯底51上設(shè)有由n型離子注入層構(gòu)成的動(dòng)作層52和在其兩側(cè)形成源極區(qū)域56及漏極區(qū)域57的n+型雜質(zhì)區(qū)域，在動(dòng)作層52上設(shè)置柵電極69，在雜質(zhì)區(qū)域設(shè)置由第一層歐姆金屬層形成的漏極電極66及源極65。在其上如上所述設(shè)置利用第三層焊盤金屬層77形成的漏極電極76及源極75，進(jìn)行各元件的配線等。
在本實(shí)施例中，如圖4，在FET3(FET4)的源極端子S(或漏極端子D)-柵極端子G的兩端子間并聯(lián)，即在輸出端子OUT-1-控制端子Ctl-2之間連接保護(hù)元件200。由此，對(duì)自對(duì)應(yīng)的兩端子間施加的靜電能量，形成使其一部分放電的旁通經(jīng)路，故可減輕施加在作為弱結(jié)的FET3的柵電極69肖脫基結(jié)上的靜電能量。
另外，在本實(shí)施例中，與現(xiàn)有的FET由Ti和溝道區(qū)域形成肖脫基結(jié)相對(duì)，本實(shí)施例的柵電極69形成埋入Pt的柵電極69，升高FET的飽和電流值，降低ON電阻值。另外，在覆蓋漏極電極66及源極65周圍的氮化膜上沿漏極電極66及源極65設(shè)置氧化膜120。
該氧化膜120后述，在制造本實(shí)施例的FET的工序中是必須的，為了提高柵電極69的掩模對(duì)位精度，設(shè)置在形成FET的源極區(qū)域56、漏極區(qū)域57的n+型區(qū)域上設(shè)置。其制法上，沿源極65及漏極電極66各形成兩個(gè)的各氧化膜120的一個(gè)側(cè)面和源極區(qū)域56或漏極區(qū)域57的端部大致一致，另一側(cè)面和源極65或漏極區(qū)域66的端部大致一致。通過設(shè)置該氧化膜120提高掩模對(duì)位精度，且源極-漏極區(qū)域間的距離及源極-漏極電極間的距離比現(xiàn)有的減小?？傊岣吡薋ET的飽和電流值，降低導(dǎo)通(ON)電阻值。
位于源極區(qū)域56和漏極區(qū)域57間的溝道區(qū)域44(動(dòng)作層52)的柵電極69的長(zhǎng)度Lg設(shè)計(jì)為通常不產(chǎn)生短溝道效應(yīng)的0.5μm。柵極寬度Wg指沿源極區(qū)域56及漏極區(qū)域57位于溝道區(qū)域44(動(dòng)作層52)的柵電極69的寬度(梳齒總和)，進(jìn)行開關(guān)動(dòng)作的FET的柵極寬度Wg自現(xiàn)有的600μm縮小至500μm。另外，并聯(lián)FET的柵極寬度Wg為300μm。
這樣，利用減小FET自身的柵極寬度Wg可減小FET的斷開(OFF)電容，也可提高絕緣。但是，通常，當(dāng)將FET的柵極寬度Wg自現(xiàn)有的600μm減小至500μm時(shí)，則飽和電流值降低，ON電阻值上升。由此，即使縮小柵極寬度Wg，為了保持現(xiàn)有的飽和電流值、ON電阻值，也必須提高作為基本元件的FET的能力。本實(shí)施例中，將現(xiàn)有Ti的肖脫基結(jié)構(gòu)成的柵電極的FET采用埋入Pt的柵電極的FET。
柵電極69自最下層起是Pt/Mo/Ti/Pt/Au的多層蒸鍍金屬層，是將Pt層的一部分埋入動(dòng)作層的電極結(jié)構(gòu)。在用于埋入的熱處理后，本來最下層具有Pt的部分主要成為PtGa，在GaAs上擴(kuò)散Pt的部分主要為PtAs2。
作為和GaAsFET的溝道區(qū)域形成肖脫基結(jié)的金屬，Pt比Ti對(duì)GaAs的勢(shì)壘高度高，故與由Ti形成肖脫基結(jié)的現(xiàn)有FET相比，埋入Pt的柵極FET可得到高的飽和電流值和低的ON電阻值。另外，埋入Pt的柵極FET通過在溝道區(qū)域埋入柵電極的一部分，柵電極正下方的電流流動(dòng)的部分自溝道區(qū)域表面下降。即，由于溝道區(qū)域?yàn)榈玫筋A(yù)先希望的FET特性，考慮柵電極的埋設(shè)量而較深地形成，故形成自表面自然耗盡層區(qū)域離開使電流在結(jié)晶良好的低電阻區(qū)域流動(dòng)的溝道區(qū)域的設(shè)計(jì)。基于以上的理由，與Ti柵極FET相比，埋入Pt的柵極FET大幅度地改善了飽和電流值、ON電阻值及高頻變形特性。
另外，本實(shí)施例的FET與現(xiàn)有的相比提高了形成柵電極的掩模對(duì)位精度，改善了制造工藝，從而縮短源極-漏極間的距離，進(jìn)一步提高作為基本元件的特性。但是，為此在制造工序中，在作為源極區(qū)域56及漏極區(qū)域57的n+型區(qū)域上要同時(shí)形成掩模對(duì)位用的氧化膜120，且由Pt層的埋入形成柵電極69。因此，如后詳述，不能形成現(xiàn)有例顯示的與電極焊盤70及配線62接觸的周邊n+型區(qū)域160、161。
因此，為了抑制自形成芯片上的一個(gè)電極焊盤70及配線62的柵極金屬層68延伸至襯底的耗盡層的擴(kuò)展，在該柵極金屬層68和FET或另外的柵極金屬層68(另外的配線62及另外的電極焊盤70)、雜質(zhì)擴(kuò)散區(qū)域構(gòu)成的電阻R1～R4的某一個(gè)至少鄰接的部分，或者一個(gè)FET柵電極和柵極金屬層68、電阻R1～R4至少鄰接的部分設(shè)置不和柵極金屬層68接觸的高濃度雜質(zhì)區(qū)域100b、100c。
另外，通過在近接的FET間設(shè)置高濃度雜質(zhì)區(qū)域100a可提高絕緣，可大幅度降低各FET間的間隔距離。
另外，通過為形成FET設(shè)置掩模對(duì)位用的氧化膜120，只要確保柵電極69和源極區(qū)域56或漏極區(qū)域57的掩模對(duì)位偏差最大為0.1μm即可。目前是必須確保0.2μm，故可以其差0.1μm的量使柵電極69和源極區(qū)域56或漏極區(qū)域57間距離縮小。具體地說，可將源極區(qū)域56及漏極區(qū)域57和柵電極69間距離自0.6μm縮小至0.5μm。另外，通過相同的理由，可將源極區(qū)域56端-源極65端距離及漏極區(qū)域57端-漏極電極66端距離自0.4μm縮小至0.3μm。
總之，可將源極區(qū)域56、漏極區(qū)域57和柵電極69的掩模對(duì)位精度提高，可將源極區(qū)域56、漏極區(qū)域57和柵電極69的距離各自縮小0.1μm。另外，可將源極區(qū)域56和源極65間、漏極區(qū)域57和漏極電極66間的掩模對(duì)位精度提高，可將源極區(qū)域56端-源極65端距離及漏極區(qū)域57端-漏極電極66端距離各自縮小0.1μm。從而，總計(jì)可將源極-漏極電極間距離縮小0.4μm，故可實(shí)現(xiàn)飽和電流值的提高及ON電阻值的降低。合并該效果和將所述的Ti肖脫基柵極FET變更為埋入Pt的柵極FET的效果，即使將進(jìn)行開關(guān)動(dòng)作的FET的柵極寬度Wg降低至500μm，可確保現(xiàn)有的飽和電流值及ON電阻值。這樣，大大有利于柵極寬度Wg降低帶來的絕緣的提高。
另外，為了提高作為FET的基本元件的性能，雖然在其制造工藝上不能形成電極焊盤70及配線62下設(shè)置的周邊n+型區(qū)域160、161，但通過在電極焊盤70及配線62的近旁設(shè)置高濃度雜質(zhì)區(qū)域100b、100c，可確保如現(xiàn)有的規(guī)定的絕緣。
在本實(shí)施例中，如圖6(B)所示，使用這些高濃度雜質(zhì)區(qū)域100b和電阻R3、R4作為保護(hù)元件200，可保護(hù)作為弱結(jié)的并聯(lián)FET3及FET4的源極(或漏極)端子-柵極端子之間。即，使用開關(guān)電路裝置的必要構(gòu)成要素，且不必特別確保用于連接保護(hù)元件200的空間，可大幅度提高開關(guān)電路裝置的靜電擊穿電壓。
如以上的說明，在本實(shí)施例中，F(xiàn)ET的動(dòng)作層利用離子注入形成，柵極金屬層68和半絕緣襯底51表面形成肖脫基結(jié)。例如，即使是相同的化合物半導(dǎo)體，在利用外延伸長(zhǎng)層形成FET的動(dòng)作層時(shí)，也必須在利用離子注入形成絕緣的區(qū)域進(jìn)行分離，此時(shí)，柵極金屬層68和絕緣區(qū)域形成肖脫基結(jié)。絕緣區(qū)域的雜質(zhì)濃度為1×1014cm-3以下，電阻率為1×103Ω·cm以上。本實(shí)施例中在利用外延伸長(zhǎng)層形成FET時(shí)，F(xiàn)ET溝道區(qū)域44、電阻R1～R4、電阻和柵電極或電阻和電極焊盤的接觸部分、高濃度雜質(zhì)區(qū)域100、第一n+型區(qū)域201、第二n+型區(qū)域202以外的部分為絕緣區(qū)域。另外，在離子注入形成的絕緣區(qū)域的分離不限于化合物半導(dǎo)體，Si半導(dǎo)體也同樣。在本說明書中，將這種半絕緣襯底的一部分及襯底上通過雜質(zhì)注入而絕緣化的區(qū)域總稱為絕緣區(qū)域。
另外，所述各FET以MESFET為例進(jìn)行了說明，但也可是結(jié)型FET或HEMT。
下面，以上述開關(guān)電路裝置為例參照?qǐng)D7～圖12說明本發(fā)明的半導(dǎo)體裝置的制造方法。
在此，就一個(gè)電極焊盤說明。例如，在利用以下的制造方法制造圖4顯示的開關(guān)電路裝置時(shí)，共通輸入端子用的電極焊盤、第一及第二控制端子用的電極焊盤、第一及第二輸出端子用的電極焊盤全部相同地形成。另外，高濃度雜質(zhì)區(qū)域100a～100c是同一結(jié)構(gòu)要素，其配置也各不相同，故以下作為高濃度雜質(zhì)區(qū)域100進(jìn)行說明。
本發(fā)明的制造方法由如下工序構(gòu)成在襯底表面形成動(dòng)作層的工序；在所述襯底表面注入、擴(kuò)散一導(dǎo)電型雜質(zhì)，與所述動(dòng)作層相接，形成源極及漏極區(qū)域，同時(shí)在設(shè)有和襯底形成肖脫基結(jié)的柵極金屬層的區(qū)域近旁形成高濃度雜質(zhì)區(qū)域的工序；在所述源極區(qū)域、漏極區(qū)域及高濃度雜質(zhì)區(qū)域上形成絕緣膜的工序；通過在所述絕緣膜上進(jìn)行掩模對(duì)位的光刻工藝在所述源極及漏極區(qū)域上附著歐姆金屬層形成第一源極及第一漏極電極的工序；通過在所述絕緣膜上進(jìn)行掩模對(duì)位的光刻工藝附著所述動(dòng)作層及和所述襯底表面形成肖脫基結(jié)的柵極金屬層，形成柵電極及第一電極焊盤及配線的工序；在所述第一源極及第一漏極電極和所述第一電極焊盤上附著焊盤金屬層，形成第二源極及第二漏極電極和第二電極焊盤的工序。
第一工序首先如圖7所示，在襯底51表面形成動(dòng)作層52。
即，將由GaAs等形成的化合物半導(dǎo)體襯底51整個(gè)面利用厚度約100?！?00的貫穿離子注入用氮化硅薄膜53覆蓋。其次，將芯片的最外周或規(guī)定區(qū)域的GaAs蝕刻，形成對(duì)位標(biāo)記(未圖示)，進(jìn)行光刻工藝，選擇性地使預(yù)定的動(dòng)作層52上的抗蝕劑層54開孔。其后，以該抗蝕劑層54為掩模，為向預(yù)定動(dòng)作層52選擇動(dòng)作層進(jìn)行賦予p-型的雜質(zhì)(24Mg+)的離子注入及賦予n型的雜質(zhì)(29Si+)的離子注入。其結(jié)果，在非摻雜襯底51上形成p-型區(qū)域55，在其上形成n型動(dòng)作層52。然后，堆積約500退火用氮化硅薄膜。
第二工序其次如圖8所示，在所述襯底表面注入、擴(kuò)散一導(dǎo)電型雜質(zhì)，與所述動(dòng)作層相接形成源極及漏極區(qū)域，同時(shí)，在設(shè)置與襯底形成肖脫基結(jié)的柵極金屬層的區(qū)域的近旁形成高濃度雜質(zhì)區(qū)域。
除去前工序用的抗蝕劑層54，進(jìn)行光刻工藝，使設(shè)置預(yù)定的源極區(qū)域56、漏極區(qū)域57、預(yù)定的肖脫基金屬層的近旁的抗蝕劑層58重新選擇性地開孔。肖脫基金屬層是構(gòu)成與半絕緣襯底形成肖脫基結(jié)的柵電極及配線、電極焊盤最下層的金屬層(以下稱柵極金屬層)，故預(yù)定的配線62及預(yù)定的電極焊盤70部分的近旁露出。
然后，以該抗蝕劑層58為掩模，在向預(yù)定的源極區(qū)域56及漏極區(qū)域57、預(yù)定的高濃度雜質(zhì)區(qū)域100的襯底表面進(jìn)行賦予n型的雜質(zhì)(29Si+)的離子注入。由此，形成n+型源極區(qū)域56及漏極區(qū)域57，同時(shí)形成高濃度雜質(zhì)區(qū)域100。高濃度雜質(zhì)區(qū)域100為確保規(guī)定的絕緣，在和其它的柵極金屬層或雜質(zhì)區(qū)域鄰接的區(qū)域至少設(shè)置柵極金屬層。另外，高濃度雜質(zhì)區(qū)域100設(shè)置在自柵極金屬層端部間隔4μm左右的襯底表面。在芯片最外周或規(guī)定區(qū)域除去抗蝕劑58，形成用于在后工序中進(jìn)行掩模對(duì)位的對(duì)位標(biāo)記。另外，圖中未顯示，通過同一的n+型雜質(zhì)的注入、擴(kuò)散工序在規(guī)定的位置也形成電阻R1～R4。
圖8的剖面圖中，顯示高濃度雜質(zhì)區(qū)100在FET的溝道區(qū)域44、預(yù)定配線62、預(yù)定電極焊盤70近旁使各自分離而設(shè)置的圖。但是在實(shí)際中，如圖4所示，一個(gè)FET柵電極69和另一FET鄰接的區(qū)域(高濃度雜質(zhì)100a)或形成電極焊盤70及配線62的柵極金屬層在由FET、另外的電極焊盤70及配線62、雜質(zhì)區(qū)域構(gòu)成的電阻R1～R4的任何一個(gè)至少鄰接的區(qū)域(高濃度雜質(zhì)100b)的柵極金屬層的近旁形成。
由此，近接的電阻R3、R4和高濃度雜質(zhì)區(qū)域100b夾著半絕緣襯底51形成保護(hù)元件200。
第三工序然后如圖9所示，在所述源極區(qū)域、漏極區(qū)域及高濃度雜質(zhì)區(qū)域上形成絕緣膜。在保留形成高濃度雜質(zhì)區(qū)域100的抗蝕劑58的狀態(tài)下，在整個(gè)面上堆積氧化膜120(圖9(A))。其后，利用剝離除去抗蝕劑58，從而在源極區(qū)域56及漏極區(qū)域57和高濃度雜質(zhì)區(qū)域100上保留氧化膜120(圖9(B))。另外，為對(duì)位標(biāo)記用也保留氧化膜120，在以后的工序中這些氧化膜120作為對(duì)位標(biāo)記130利用。其次，進(jìn)行作為離子注入的p-型區(qū)域、n型動(dòng)作層及源極區(qū)域、漏極區(qū)域、形成高濃度雜質(zhì)區(qū)域的n+型區(qū)域的活化退火。
第四工序接著，如圖10所示，利用所述絕緣膜上進(jìn)行掩模對(duì)位的光刻工序，在所述源極及漏極區(qū)域上附著歐姆金屬層，形成第一源極及第一漏極電極。
首先，設(shè)置新的抗蝕劑63，進(jìn)行光刻工藝，選擇性地使形成預(yù)定的第一源極65及第一漏極電極66的部分開孔(圖10(A))。利用CF4等離子體除去露出的氧化膜120和其下層的氮化硅薄膜53，露出源極區(qū)域56及漏極區(qū)域57(圖10(B))，然后，順序真空蒸鍍并層積形成歐姆金屬層64的AuGe/Ni/Au這三層(圖10(C))。其后，除去抗蝕劑層63，利用剝離保留接觸于源極區(qū)域56及漏極區(qū)域57上的第一源極65及第一漏極電極66。接著，利用合金化熱處理形成第一源極65和源極區(qū)域56及第一漏極電極66和漏極區(qū)域57的歐姆結(jié)(圖10(D))。
目前使用蝕刻GaAs得到的對(duì)位標(biāo)記，進(jìn)行形成動(dòng)作層52、形成源漏極區(qū)域56、57、形成源漏極電極65、66的工序，由于掩膜對(duì)準(zhǔn)器的對(duì)位精度為0.1μm，故源極區(qū)域56和源極65之間、漏極區(qū)域57和漏極電極66之間的掩模對(duì)位誤差最大為0.2μm的誤差。由于源極區(qū)域56端-源極65端間距離及漏極區(qū)域57端-漏極電極66端間距離0.2μm是耐壓界限，故考慮對(duì)位偏差，在設(shè)計(jì)中心必須確保0.4μm的間隔距離。但是，通過如本實(shí)施例那樣，在源極區(qū)域56及漏極區(qū)域57形成的同時(shí)形成對(duì)位標(biāo)記130，可直接使可源極區(qū)域及漏極區(qū)域和源極及漏極電極掩模對(duì)位，故可縮小源極區(qū)域56端-源極65端距離及漏極區(qū)域57端-漏極電極66端間距離?？傊?，由于源極區(qū)域56和源極65間、漏極區(qū)域57和漏極電極66間的掩模對(duì)位偏差最大也可抑制在0.1μm，故在設(shè)計(jì)中心只要確保0.3μm的間隔距離即可。
第五工序然后，如圖11所示，通過在所述絕緣膜上進(jìn)行掩模對(duì)位的光刻法工序，安裝所述動(dòng)作層及所述襯底表面和形成肖脫基結(jié)的柵極金屬層，形成柵電極及第一電極焊盤及配線。
首先，圖11(A)中，進(jìn)行光刻工藝，選擇性地使預(yù)定的柵電極69、電極焊盤70及配線62部分開孔，干腐蝕自預(yù)定的柵電極69、電極焊盤70及配線部分露出的氮化硅薄膜53，露出預(yù)定的柵電極69部分的動(dòng)作層52，露出預(yù)定的配線62及預(yù)定的電極焊盤70部分的襯底51。預(yù)定的柵電極69部分的開口部為0.5μm，可形成微細(xì)化的柵電極69。
其次，圖11(B)中，在動(dòng)作層52及露出的襯底51上附著作為第二層電極的柵極金屬層68，形成柵電極69、配線62及第一電極焊盤70。即，在襯底51上順序真空蒸鍍并層積作為第二層電極的柵極金屬層68的Pt/Mo/Ti/Pt/Au這五層。
其后，如圖11(C)，除去抗蝕劑層67，通過剝離形成與動(dòng)作層52接觸的柵極長(zhǎng)0.5μm的柵電極69、第一電極焊盤70及配線62，實(shí)施埋入Pt的熱處理。由此，柵電極69在保持和襯底的肖脫基結(jié)的狀態(tài)下，一部分被埋設(shè)在動(dòng)作層52。在此，該場(chǎng)合的動(dòng)作層52的深度在由第一工序形成動(dòng)作層52時(shí)考慮該柵電極69的埋入量，較深地形成，以可得到希望的FET特性。
動(dòng)作層52表面(例如自表面500程度)因產(chǎn)生自然耗盡層或由于是結(jié)晶不均一的區(qū)域等不流通電流，作為溝道是無效的。通過將柵電極69的一部分埋入溝道區(qū)域52，柵電極69正下方的電流流動(dòng)的部分自溝道區(qū)域52表面下降。溝道區(qū)域52考慮柵電極69的埋入量較深地形成，以得到預(yù)期的FET特性，故作為溝道可有效活用。具體地說，具有電流密度、溝道電阻或高頻失真特性大幅改善的優(yōu)點(diǎn)。
在此，柵電極69形成的掩膜也利用對(duì)位標(biāo)記130。即，將源極、漏極區(qū)域和柵電極直接掩模對(duì)位。由此，柵電極69和源極區(qū)域56或漏極區(qū)域57的對(duì)位偏差和掩膜對(duì)準(zhǔn)器的對(duì)位精度相同，最大可抑制在0.1μm?，F(xiàn)有例中，介由通過另外蝕刻GaAs設(shè)置的對(duì)位標(biāo)記間接地使柵電極69和源極區(qū)域56或漏極區(qū)域57掩模對(duì)位。此時(shí)，由于掩膜對(duì)準(zhǔn)器的對(duì)位精度為0.1μm，故柵電極69和源極區(qū)域56或漏極區(qū)域57的對(duì)位偏差最大為0.2μm。另一方面源極區(qū)域56及漏極區(qū)域57和柵電極69間若最低不間隔0.4μm就不能確保規(guī)定的耐壓。因此，考慮掩模對(duì)位精度誤差產(chǎn)生的生產(chǎn)偏差，設(shè)計(jì)中心必須確保0.6μm的間隔距離，擔(dān)根據(jù)本實(shí)施例，設(shè)計(jì)中心只要確保0.5μm即可。
在此，氧化膜120在和源極區(qū)域56、漏極區(qū)域57同時(shí)形成的高濃度雜質(zhì)區(qū)域100上設(shè)置。總之，如現(xiàn)有技術(shù)所述，在電極焊盤70或配線62下整個(gè)面(或周邊部)形成用于提高絕緣的高濃度雜質(zhì)區(qū)域100，則柵極金屬層68堆積在氧化膜120上。尤其是，在本實(shí)施例中為了提高FET的基本特性，通過Pt的埋入形成柵電極69。即，在氧化膜120上配置Pt，氧化膜120和Pt粘結(jié)強(qiáng)度弱，會(huì)產(chǎn)生柵極金屬層68自氧化膜120脫落的問題。
由此，如圖5及圖11(C)所示，電極焊盤70或配線62不接觸，在和鄰接的另外的柵極金屬層、FET、雜質(zhì)區(qū)域之間配置高濃度雜質(zhì)區(qū)域100。由此，可抑制自柵極金屬層至襯底擴(kuò)展的耗盡層到達(dá)鄰接的另外的柵極金屬層、FET、雜質(zhì)區(qū)域。
總之，是可提高作為FET的基本性能的制造方法，可利用在近旁設(shè)置的高濃度雜質(zhì)區(qū)域100抑制耗盡層自構(gòu)成電極焊盤70及配線62的柵極金屬層的擴(kuò)展，防止高頻信號(hào)的泄漏。
第七工序然后，在第一源極及第一漏極電極和所述第一電極焊盤上附著作為第三層電極的焊盤金屬層，形成第二源極及第二漏極電極和第二電極焊盤。
形成柵電極69、配線62及第一電極焊盤70后，為保護(hù)柵電極69周邊的動(dòng)作層52，襯底51表面利用由氮化硅薄膜構(gòu)成的鈍化膜72覆蓋。在該鈍化膜72上進(jìn)行光刻工藝，對(duì)和第一源極65、第一漏極電極66、柵電極69及第一電極焊盤70的接觸部選擇性地進(jìn)行抗蝕劑的開孔，將該部分的鈍化膜72干腐蝕。其后，抗蝕劑層71被除去(圖12(A))。
然后，在襯底51整個(gè)面上涂敷新的抗蝕劑層73，進(jìn)行光刻工藝，選擇性地使預(yù)定的第二源極75及第二漏極電極76和第二電極焊盤77上的抗蝕劑開孔。接著，順序真空蒸鍍并層積成為第三層電極的焊盤金屬層74的Ti/Pt/Au這三層，形成與第一源極65、第一漏極電極66及第一電極焊盤70接觸的第二源極75及第二漏極電極76和第二電極焊盤77(圖12(B))。由于焊盤金屬層74的其它部分附著在抗蝕劑層73上，故除去抗蝕劑層73，利用剝離僅保留第二源極75及第二漏極電極76和第二電極焊盤77，其它的被除去。另外，由于一部分配線部分使用焊盤金屬層74形成，當(dāng)然該配線部分的焊盤金屬層74被保留(圖12(C))。
另外，高濃度雜質(zhì)區(qū)域100的配置例是一例，只要是防止將施加在和襯底形成肖脫基結(jié)的柵極金屬層68上的高頻信號(hào)介由襯底51傳遞至另外的柵極金屬層68上的配置即可。
另外，使用圖13及圖14顯示第二實(shí)施例。本實(shí)施例是集成化利用現(xiàn)有的制造方法(參照?qǐng)D17及圖18)形成的FET而構(gòu)成的開關(guān)電路裝置的一例。
即，不進(jìn)行利用氧化膜120的掩模對(duì)位，蝕刻芯片最外周或規(guī)定區(qū)域的GaAs襯底51形成對(duì)位標(biāo)記，將全部的光刻工藝的掩膜與對(duì)位標(biāo)記對(duì)位。
此時(shí)，由于不形成氧化膜120，故在電極焊盤70的周邊可形成與焊盤形成肖脫基結(jié)的第三高濃度雜質(zhì)區(qū)域即周邊n+型區(qū)域160。即，保護(hù)元件200由周邊n+型區(qū)域160的一部分及電阻R3(R4)和其間的半絕緣襯底構(gòu)成。
另外，該周邊n+型區(qū)域160在圖13中和電極焊盤70一部分重疊，設(shè)置在電極焊盤70周邊，但和電極焊盤70重疊，自電極焊盤70突出設(shè)置在電極焊盤70下方也可以。
另外，和與電極焊盤70連接的配線一部分重疊，設(shè)置在其周邊也可以，和配線重疊，自配線突出設(shè)置在配線下方也可以。
圖14中顯示焊盤附近的C-C線剖面圖(圖14(A))及FET的D-D線剖面圖(圖14B)、FET的電路概要圖(圖14(C))。
如圖14(A)，輸出端子焊盤O1(O2)的最下的柵極金屬層68與GaAs半絕緣性襯底形成肖脫基結(jié)，作為周邊n+型區(qū)域160一部分的第二n+型區(qū)域202和柵極金屬層68接觸配置，形成肖脫基結(jié)。即，電阻R3(R4)的一部分和周邊n+型區(qū)域160一部分夾著半絕緣性襯底51構(gòu)成保護(hù)元件200，第二n+型202是和金屬電極連接的結(jié)構(gòu)(參照?qǐng)D3(A))。
圖14(B)顯示圖13的D-D線剖面圖。構(gòu)成開關(guān)電路裝置的各電極焊盤及進(jìn)行開關(guān)動(dòng)作的FET1、FET2及并聯(lián)FET即FET3、FET4有完全相同的結(jié)構(gòu)。
如圖所示，在襯底51上設(shè)置n型離子注入層構(gòu)成的動(dòng)作層52和其兩側(cè)形成源極區(qū)域56及漏極區(qū)域57的n+型雜質(zhì)區(qū)域，在動(dòng)作層52上設(shè)置柵電極69，在雜質(zhì)區(qū)域上設(shè)置由第一層歐姆金屬層形成的漏極電極66及源極65。另外，在其上如上所述設(shè)置第三層焊盤金屬層77形成的漏極電極76及源極75，進(jìn)行各元件的配線等。動(dòng)作層52和柵電極69由Ti形成肖脫基結(jié)。
在本實(shí)施例中，如圖14(C)所示，并聯(lián)在FET3(FET4)的源極端子S(或漏極端子D)-柵極端子G的兩端子之間，即在輸出端子OUT-1-控制端子Ctl-2之間連接保護(hù)元件200。由此，對(duì)自對(duì)應(yīng)的兩端子間施加的靜電能量，構(gòu)成將其一部分放電的旁通經(jīng)路，故可減輕施加在弱結(jié)即FET3的柵電極69肖脫基結(jié)上的靜電能量。
在此，進(jìn)一步說明保護(hù)元件200的形狀及連接位置。在保護(hù)元件200上施加靜電時(shí)，由于考慮靜電電流產(chǎn)生，故若在保護(hù)元件200上多流動(dòng)靜電電流，則進(jìn)一步提高保護(hù)效果。即，只要考慮保護(hù)元件200的形狀及連接位置，使流經(jīng)保護(hù)元件200的靜電電流更多即可。
如上所述，本實(shí)施例的保護(hù)元件是使第一n+型區(qū)域201和第二n+型區(qū)域?qū)ο蚺渲?、并在兩區(qū)域周圍配置絕緣區(qū)域203的結(jié)構(gòu)。
如圖15所示，第一n+型區(qū)域201具有與第二n+型區(qū)域202相對(duì)的一個(gè)側(cè)面和相反側(cè)的側(cè)面。第二n+型區(qū)域202也同樣，具有與第一n+型區(qū)域201相對(duì)的一個(gè)側(cè)面和相反側(cè)的側(cè)面。兩區(qū)域相互相對(duì)的一個(gè)側(cè)面稱作相對(duì)面OS。
本實(shí)施例的第二n+型區(qū)域202不限于一個(gè)擴(kuò)散區(qū)域?？傊?，是與第一n+型區(qū)域201對(duì)向配置并用于使靜電能量放電的全部的高濃度雜質(zhì)區(qū)域的總稱。即，第二n+型區(qū)域202只要是與一個(gè)第一n+型區(qū)域201對(duì)向配置，則可以由一個(gè)雜質(zhì)擴(kuò)散區(qū)域構(gòu)成，也可以是分割的多個(gè)雜質(zhì)區(qū)域的集合。
另外，第二n+型區(qū)域202在分為多種類時(shí)，相互不直接連接，不連續(xù)也可以?？傊?，連接在相同的被保護(hù)元件的相同的端子上，對(duì)向的第一n+型區(qū)域201是共通的第二n+型區(qū)域202在第二n+型區(qū)域202上有金屬電極時(shí)，只要保持足夠高的雜質(zhì)濃度，使耗盡層不會(huì)因靜電產(chǎn)生的電壓達(dá)至金屬電極使保護(hù)元件自身擊穿，則雜質(zhì)濃度不同也可以。另外，即使這些雜質(zhì)濃度的不同、尺寸的不同、形狀的不同等有多種不同，也就它們總稱為第二高濃度雜質(zhì)區(qū)域202。
同樣，連接在相同的被保護(hù)元件的相同端子上，對(duì)向的第二n+型區(qū)域202是共通的第一n+型區(qū)域201即使雜質(zhì)濃度的不同、尺寸的不同、形狀的不同等有多種不同，也將它們總稱為第一n+型區(qū)域201。
另外，以下的絕緣區(qū)域203作為一例說明GaAs襯底51的一部分，即使在襯底上離子注入雜質(zhì)形成絕緣的絕緣化區(qū)域也可同樣實(shí)施。
圖15是由ISE TCAD(ISE社制TCAD)設(shè)備仿真保護(hù)元件200的電壓-電流特性時(shí)的剖面模型。在50μm厚的GaAs半絕緣襯底上利用劑量5×13cm-2、加速電壓90KeV的離子注入和退火形成第一n+型區(qū)域201、第二n+型區(qū)域202，形成保護(hù)元件200。即，該結(jié)構(gòu)中，第一n+型區(qū)域201和第二n+型區(qū)域202之間及兩區(qū)域的周圍全部為絕緣區(qū)域203。
第一n+型區(qū)域201如圖15所示，相對(duì)兩區(qū)域的相對(duì)面OS離開的方向的寬度α1為5μm以下，具體地為3μm。α1越窄越好，但作為保護(hù)元件的功能界限必須為0.1μm以上。另外，在本實(shí)施例中，是與第二n+型區(qū)域202間隔4μm左右大致平行地配置，但為了容易放電，在平面圖案中將第一n+型區(qū)域前端形成尖的形狀，即，與第二n+型區(qū)域202的間隔距離是變化的圖案也可以。α1為5μm以下的根據(jù)后述。
如圖12所示，在第一n+型區(qū)域201及第二n+型區(qū)域202上連接有金屬電極204。另外，在金屬電極204和第一及第二n+型區(qū)域的連接方法中考慮圖2及圖3顯示的方法。
第二n+型區(qū)域202是例如在焊盤下方設(shè)置的擴(kuò)散區(qū)域，在此，其寬度α2為51μm。在各第一及第n+型區(qū)域上各自向內(nèi)側(cè)錯(cuò)開1μm設(shè)置金屬電極204。另外，作為設(shè)備尺寸的內(nèi)錯(cuò)(例如FET則為柵極寬度)為1μm。
假定以第一n+型區(qū)域201為正，第二n+型區(qū)域202為負(fù)，以220pF、0Ω施加靜電電壓700V，進(jìn)行流動(dòng)1A電流的仿真。
圖16、圖17、圖18顯示各仿真的電子電流密度、空穴電流密度及再結(jié)合密度的分布。單位是cm-3。在圖16上，上部重疊圖15所示的斷面模型而配置。圖17及圖18也相同。
在圖16的電子電流密度分布中，p1區(qū)域是在第一n+型區(qū)域201、第二n+型202區(qū)域兩方跨越的區(qū)域中最大密度的高的區(qū)域。雖然合并電子電流和空穴電流的電流是總電流，但由于電子電流比空穴電流大得多，故將電子電流作為電流的代表，在本實(shí)施例中，將自第一及第二n+型區(qū)域周邊或襯底表面至形成p1的10％左右的電子電流密度的q1區(qū)域附近定義為保護(hù)元件200的電流經(jīng)路。作為至q1區(qū)域附近的理由，是考慮在比q1區(qū)域電流密度更小的區(qū)域中不影響動(dòng)作。
由圖16可知，由于α1寬度狹窄，故電流在第一n+型區(qū)域201的相對(duì)面OS和相反的側(cè)面上也大量迂回流動(dòng)。該迂回電流在施加靜電時(shí)也同樣產(chǎn)生。
第一n+型區(qū)域201外側(cè)的q1區(qū)域距第一n+型區(qū)域201最遠(yuǎn)的位置在X軸為20μm附近。第一n+型區(qū)域201的外側(cè)端的X坐標(biāo)如圖15所示為5μm，在至第一n+型區(qū)域201外側(cè)15μm之內(nèi)，流動(dòng)跨著第一n+型區(qū)域201、第二n+型區(qū)域202兩者的電子電流密度最高的區(qū)域的10％左右的電子電流。
圖17的空穴電流也同樣，在第一n+型區(qū)域201的外側(cè)有迂回。在該空穴電流密度分布中X坐標(biāo)20μm附近的q2區(qū)域的空穴電流密度為跨著第一n+型區(qū)域201、第二n+型區(qū)域202兩者的密度最高的空穴電流密度的p2區(qū)域的2％左右的空穴電流密度。
圖18的再結(jié)合也同樣，在第一n+型區(qū)域201的外側(cè)有迂回。圖18的再結(jié)合密度分布中X坐標(biāo)20u附近的q3區(qū)域的再結(jié)合密度為跨著第一n+型區(qū)域201、第二n+型區(qū)域202兩者的密度最高的再結(jié)合密度的p3區(qū)域的10％左右。
圖19以上述分布圖為準(zhǔn)，顯示第一n+型區(qū)域201和第二n+型區(qū)域202周圍的絕緣區(qū)域203上形成的電流經(jīng)路的示意圖。為了比較，圖19(A)顯示了α1和α2為同等寬度、寬51μm前后的情況下(以下稱a結(jié)構(gòu))的示意圖。圖19(B)是圖15顯示的，使第一n+型區(qū)域201為遠(yuǎn)小于第二n+型區(qū)域202的寬度(α1＜＜α2以下稱b結(jié)構(gòu))的情況。
另外，作為圖19(A)基礎(chǔ)的分布圖由于α1及α2相同，故密度以左右對(duì)稱分布。關(guān)于a結(jié)構(gòu)，分布圖的圖示省略，顯示示意圖。
如圖19(A)，在α1及α2的寬度大(50μm)時(shí)，相對(duì)面間及底面部附近如箭頭所示形成電流經(jīng)路(自p1區(qū)域至q1區(qū)域附近)。本說明書中，如圖所示，自襯底表面至規(guī)定的深度形成，第一n+型區(qū)域201及第二n+型區(qū)域202的相對(duì)面OS之間和兩區(qū)域底面附近之間的絕緣區(qū)域203上形成的電子電流及空穴電流的經(jīng)路稱為第一電流經(jīng)路I1。即，a結(jié)構(gòu)的保護(hù)元件的電流經(jīng)路僅是第一電流經(jīng)路I1。
另一方面，如圖19(B)，將α1縮小至5μm左右，則電子電流及空穴電流在對(duì)向OS間和底面部附近形成的第一電流經(jīng)路I1之外，還在比第一電流經(jīng)路I1深的區(qū)域形成經(jīng)路。該經(jīng)路在第一n+型區(qū)域201迂回，也利用與相對(duì)面OS相反側(cè)的第一n+型區(qū)域外側(cè)的側(cè)壁，使電子電流及空穴電流移動(dòng)，和a結(jié)構(gòu)比較，q1區(qū)域形成在下方。
在本說明書中，如圖所示，在比第一電流經(jīng)路I1深的區(qū)域形成，在自第二n+型區(qū)域202至與第一n+型區(qū)域201的相對(duì)面OS相反側(cè)的側(cè)面的絕緣區(qū)域上形成的電子電流及空穴電流的經(jīng)路稱為電流經(jīng)路I2。
圖19(B)中，第二電流經(jīng)路I2由于第二n+型區(qū)域202的寬度為足夠大的50μm，故在第二n+型區(qū)域202附近，在大的底面部的水平方向形成電流經(jīng)路。
另一方面，在第一n+型區(qū)域201中，由于寬度α1窄至如前所述的5μm程度，故由在第一n+型區(qū)域201迂回這樣的經(jīng)路流過電流，不僅第一n+型區(qū)域201底面部，與相對(duì)面OS相反側(cè)的側(cè)面也形成電流經(jīng)路。
即，由上述圖可知，a結(jié)構(gòu)的情況下，保護(hù)元件的電流經(jīng)路僅是第一電流經(jīng)路I1，b結(jié)構(gòu)的保護(hù)元件200利用細(xì)的第一n+型區(qū)域201形成第二電流經(jīng)路I2，形成第一電流經(jīng)路I1和第二電流經(jīng)路I2兩個(gè)電流經(jīng)路。
第二電流經(jīng)路I2自第一n+型區(qū)域201的外側(cè)的側(cè)面出入電流。另外，第二電流經(jīng)路I2與第一電流經(jīng)路I1相比，通過比第一及第二n+型區(qū)域深的區(qū)域，迂回(繞遠(yuǎn))到達(dá)第一n+型區(qū)域201，故可在絕緣區(qū)域203內(nèi)得到長(zhǎng)的經(jīng)路。由此，利用絕緣區(qū)域203內(nèi)的陷波(GaAs的情況下為EL2)，可更多地制造電導(dǎo)率調(diào)制效果的機(jī)會(huì)。
即，在b結(jié)構(gòu)中，利用設(shè)置第二電流經(jīng)路I2，和僅為第一電流經(jīng)路I1的情況相比，提高電導(dǎo)率調(diào)制效率，可流過更多的電流。流過第一及第二n+型區(qū)域間的電流值增加在施加靜電壓時(shí)可更多地流過靜電電流，增大作為保護(hù)元件的效果。
這樣，通過故意將電流經(jīng)路較長(zhǎng)地迂回，增加主載流子和與其極性相反的極性的載流子相會(huì)的機(jī)會(huì)，提高電導(dǎo)率調(diào)制效率的手法是在IGBT等電導(dǎo)率調(diào)制設(shè)備中常用的手法，以下詳述。
一般的，將絕緣區(qū)域作為絕緣區(qū)域的是陷波的存在。施主陷波作為原有性質(zhì)具有正電荷，捕捉電子成為中性，能變?yōu)殡妼?dǎo)率調(diào)制的媒體，在GaAs的情況下，EL2是施主陷波。另外，在雜質(zhì)注入形成的絕緣化區(qū)域(203b)上也存在陷波。
圖20中，顯示由圖15顯示的結(jié)構(gòu)的設(shè)備以第一n+型區(qū)域201為正，將施加在第一n+型區(qū)域201-第二n+型區(qū)域202之間的電壓提高時(shí)的向內(nèi)1μm的電壓-電流特性仿真的結(jié)果。正如該圖示的，擊穿電壓為20～30V。
這樣，保護(hù)元件200在20～30V擊穿，當(dāng)施加該電壓以上的電壓時(shí)，形成雙向動(dòng)作，發(fā)生電導(dǎo)率調(diào)制。保護(hù)元件在施加數(shù)百V的靜電電壓的情況下?lián)舸┦褂?，故保護(hù)元件200的動(dòng)作狀態(tài)自初始狀態(tài)發(fā)生電導(dǎo)率調(diào)制，
當(dāng)更多地進(jìn)行該電導(dǎo)率調(diào)制時(shí)，相應(yīng)擊穿后的雪崩倍增更激烈，電子-空穴的生成再結(jié)合頻繁進(jìn)行，故電流更多流動(dòng)。
這樣，通過在保護(hù)元件200上形成第二電流經(jīng)路I2，可提高在深的區(qū)域及與相對(duì)面OS相反側(cè)的第一n+型區(qū)域201的外側(cè)方向的電導(dǎo)率調(diào)制效率。
另外，為了設(shè)置第二電流經(jīng)路I2，使第一n+型區(qū)域201的寬度縮小為5μm以下，故在第一電流經(jīng)路I1中第一n+型區(qū)域201附近的電子也相互混合、相互排斥，主要的載流子電子通過比a結(jié)構(gòu)更深的經(jīng)路，故相應(yīng)地第一電流經(jīng)路I1自身也比現(xiàn)有技術(shù)更多地接受電導(dǎo)率調(diào)制。
使用圖21顯示的圖表，求得第二電流經(jīng)路I2的電流值b對(duì)結(jié)構(gòu)總電流值的比率。這是假定以第一n+型區(qū)域201為正、以220pF、0Ω施加約700V的靜電，向內(nèi)1μm進(jìn)行流動(dòng)1A電流的仿真時(shí)，距表面2μm深度的電子電流密度的X坐標(biāo)依存性圖表。
在距表面2μm的深度的電子電流密度中，將相當(dāng)于第一n+型區(qū)域201正下方的電子電流密度由第一n+型區(qū)域201的X方向的寬度積分，將其值作為第一電流經(jīng)路I1量，將相當(dāng)于第一n+型區(qū)域201更外側(cè)部分上的電子電流密度由該外側(cè)部分的X方向的寬度積分，將得到的值作為第二電流經(jīng)路12的量，計(jì)算第二電流經(jīng)路I2的電流值的比率。
其結(jié)果，第二電流經(jīng)路I2對(duì)總電流值的比率為0.48(2.89/(3.03+2.89))，可知是和第一電流經(jīng)路I1同等的電流值。
另外，后述的b結(jié)構(gòu)的情況的第一電流經(jīng)路I1自身具有比a結(jié)構(gòu)的第一電流經(jīng)路I1更大的電流值?？傊?，在b結(jié)構(gòu)中，第二電流經(jīng)路I2由于和自身的第一電流經(jīng)路I1同等，故總起來會(huì)流動(dòng)遠(yuǎn)比a結(jié)構(gòu)大的電流。
另外，作為副效果，如上所述，將第一電流經(jīng)路I1和第二電流經(jīng)路I2合起來，與a結(jié)構(gòu)相比，電流經(jīng)路大幅地?cái)U(kuò)大，故晶體內(nèi)的溫度比現(xiàn)有的降低，相應(yīng)地電子、空穴的遷移率上升，從而可更多地流動(dòng)電流。
其結(jié)果，由于作為保護(hù)元件200整體的電流值增加，故保護(hù)效果增高。
圖22顯示比較電子電流、空穴電流、再結(jié)合密度的擴(kuò)大的表。這是就a結(jié)構(gòu)的情況和b結(jié)構(gòu)的情況進(jìn)行仿真，將其結(jié)果得到的和圖16～圖18同樣的密度分布的值在一定條件下比較。
在圖22(A)中，y_2是在各密度分布圖中在距表面2μm深度、水平方向上剖切時(shí)的斷面，將各密度為105cm-3的位置的X方向的寬度以μm為單位表示的數(shù)值。
X_0是在圖15顯示的坐標(biāo)中、在X＝0μm的Y方向的剖面中，各密度為105cm-3的位置的距表面的深度以μm為單位表示的數(shù)值。
所謂乘算是將Y_2的值和X_0的值相乘的值，是將描各密度中的105cm-3的點(diǎn)并連起來時(shí)產(chǎn)生的圖形的面積模擬比較的值。即，乘算是表示各電子、空穴、再結(jié)合的各擴(kuò)展的指標(biāo)。
另外，表中a結(jié)構(gòu)是第一n+型區(qū)域201、第二n+型區(qū)域202均以51μm(＝α1＝α2)的寬度，以第二n+區(qū)域202為正，第一n+區(qū)域?yàn)樨?fù)，向內(nèi)1μm的a結(jié)構(gòu)，是流過0.174A的計(jì)算結(jié)果。
b結(jié)構(gòu)-1是將第一n+區(qū)域201的寬度α1為3μm，將第二n+區(qū)域202的寬度α2為51μm，將第二n+區(qū)域202為正，將第一n+區(qū)域?yàn)樨?fù)的b結(jié)構(gòu)，是向內(nèi)1μm、流動(dòng)0.174A的計(jì)算結(jié)果。
b結(jié)構(gòu)-2是和b結(jié)構(gòu)-1施加的極性相反，第一n+區(qū)域201的寬度α1為3μm，第二n+區(qū)域202的寬度α2為51μm，將第一n+區(qū)域?yàn)檎?，將第二n+區(qū)域?yàn)樨?fù)的b結(jié)構(gòu)，是向內(nèi)深度1μm，流動(dòng)0.174A的計(jì)算結(jié)果。
以上三個(gè)各密度中所有的乘算b結(jié)構(gòu)-1、b結(jié)構(gòu)-2均為大于a結(jié)構(gòu)的值。
這表明，無論第一n+區(qū)域201為正，還是第二n+區(qū)域202為正，任何極性中，b結(jié)構(gòu)與a結(jié)構(gòu)比，電子電流、空穴電流、再結(jié)合都分布在大的范圍上，表示該量會(huì)相應(yīng)提高電導(dǎo)率調(diào)制效率。另外，電流在大的區(qū)域流動(dòng)表示溫度降低，其量相應(yīng)提高遷移率，并增加電流。
在此，圖22(B)中，作為b結(jié)構(gòu)-3在向第一n+區(qū)域201上施加正時(shí)，顯示1A時(shí)b結(jié)構(gòu)的計(jì)算結(jié)果。圖22(A)的三個(gè)計(jì)算自計(jì)算能力的點(diǎn)均同一為0.174A進(jìn)行了比較，實(shí)際的靜電電流在靜電電壓700A、220pF、0Ω時(shí)，向內(nèi)1μm為1A左右。通過仿真僅在第一n+區(qū)域201上施加正時(shí)可進(jìn)行1A的計(jì)算，故顯示其結(jié)果。
和圖22(A)的b結(jié)構(gòu)-2比較，b結(jié)構(gòu)-3中，即使相同的極性在自0.174A至1A增加電流進(jìn)行計(jì)算時(shí)，各乘算的值可增加一位或更多。
由此，如圖22(C)，在利用保護(hù)元件200施加高的靜電電壓，比由圖16及其示意19(B)顯示的電流更多的靜電電流流動(dòng)時(shí)，只要絕緣區(qū)域203足夠大，圖16顯示的q1區(qū)域(最高密度區(qū)域的10％程度的電流密度區(qū)域)就進(jìn)一步向下方及與相對(duì)面OS相反側(cè)的外側(cè)方向上擴(kuò)大，即，第二電流經(jīng)路I2變大。第二電流經(jīng)路I2越大，就越能將電導(dǎo)率調(diào)制效率升高，通過的電流就會(huì)增加，q1區(qū)域就向下方擴(kuò)大，故第二電流經(jīng)路I2擴(kuò)大。由此，由于襯底結(jié)晶溫度降低，故可使載流子的遷移率上升，更多地流動(dòng)電流可進(jìn)一步提高保護(hù)效果。
總之，b結(jié)構(gòu)中，施加的靜電的電壓越高，電導(dǎo)率調(diào)制效率越上升，電流經(jīng)路就更擴(kuò)大，故可自動(dòng)調(diào)整電導(dǎo)率調(diào)制效果。
另外，第一電流經(jīng)路I1也在靜電電壓越高越深的位置流動(dòng)電流，第二電流經(jīng)路I2同樣，可調(diào)整電導(dǎo)率調(diào)制效果。
從而，如后所述，只要充分確?？沙蔀榈诙娏鹘?jīng)路I2的絕緣區(qū)域203，則可構(gòu)成保護(hù)被保護(hù)元件不被220pF、0Ω、2500V的靜電擊穿的結(jié)構(gòu)。而且由于幾乎沒有寄生電容，故被保護(hù)元件的高頻特性不惡化。即，通過在原靜電擊穿電壓100V左右的元件連接寄生電容20fF的本保護(hù)元件可將靜電擊穿電壓提高20倍以上。
在此，使用圖23說明b結(jié)構(gòu)的α1最好為5m以下的理由。圖23是將圖22的b結(jié)構(gòu)-2中的電子電流密度變?yōu)榈谝籲+區(qū)域201的寬度α1進(jìn)行計(jì)算。
將第一n+區(qū)域201的寬度α1設(shè)為5μm以下時(shí)，則第二電流經(jīng)路I2的比率急劇地上升。即，由于電流向水平方向和深度方向擴(kuò)大，故相應(yīng)地電導(dǎo)率調(diào)制效率上升，溫度降低，為增加載流子的遷移率，電流值大幅地增加，作為保護(hù)元件的保護(hù)效果大幅增加。
在此，與圖21顯示的α1＝3μm的第二電流經(jīng)路I2的比率為0.48相對(duì)，在上圖23中相同的第一n+區(qū)域，第一n+區(qū)域的寬度3μm的點(diǎn)I2比率僅為0.3，圖23為0.174A，圖21為1A，故可知直至某一定電流值電流多的第二電流經(jīng)路I2的比率變大。由于仿真大的設(shè)備時(shí)的計(jì)算能力的界限以0.174A進(jìn)行了比較，只要是相對(duì)比較則由該電流值可充分比較。
其次說明在第一n+型區(qū)域201外側(cè)要確保的絕緣區(qū)域203的寬度β。如上所述，第二電流經(jīng)路I2在第一n+型區(qū)域201的與相對(duì)面OS相反側(cè)的絕緣區(qū)域203上也擴(kuò)大電流經(jīng)路I2，故只要在此確保充分的寬度β的絕緣區(qū)域203即可。
參照?qǐng)D24說明b結(jié)構(gòu)的β和靜電擊穿電壓。充分確保絕緣區(qū)域203就充分確保能成為第二電流經(jīng)路I2的區(qū)域，保護(hù)效果就高這一點(diǎn)如前所述。總之，如圖2(A)的平面圖所示，在與相對(duì)面OS相反側(cè)確保規(guī)定的絕緣區(qū)域?qū)挾圈隆D24(B)表示實(shí)際地變動(dòng)β值、分析靜電擊穿電壓的結(jié)果。
測(cè)定的被保護(hù)元件是將10KΩ電阻串聯(lián)連接在柵極長(zhǎng)0.5μm、柵極寬600μm的GaAsMESFET的柵極上的元件。保護(hù)元件200連接前，源極或漏極電極和電阻端之間的靜電擊穿電壓為100V左右。其間串聯(lián)連接b結(jié)構(gòu)的保護(hù)元件200的第一n+型區(qū)域201和第二n+型區(qū)域202的兩端，變化β值，測(cè)定靜電擊穿電壓。第一n+型區(qū)域201和第二n+型區(qū)域202間的電容為20fF。
正如圖24(B)顯示的，將β增大至25μm時(shí)，靜電擊穿電壓提高至2500V。圖24(A)顯示的β為15μm時(shí)的靜電擊穿電壓為700V。這表示將靜電電壓自700V提高至2500V時(shí)，在第一n+型區(qū)域201中，第二電流經(jīng)路I2向與相對(duì)面OS相反側(cè)的外側(cè)方向(B)延伸了15μm以上。
靜電電壓變高，相應(yīng)地第二電流經(jīng)路I2就擴(kuò)大?？傊?，在未充分確保絕緣區(qū)域203時(shí)，第二電流經(jīng)路I2的擴(kuò)大受限制，但通過充分確保絕緣區(qū)域203可充分?jǐn)U大第二電流經(jīng)路I2。
即，b結(jié)構(gòu)中，第一n+型區(qū)域201外側(cè)的絕緣區(qū)域203寬度β為10μm以上，理想的是確保15μm以上，則可更加擴(kuò)大第二電流經(jīng)路I2，可更提高電導(dǎo)率調(diào)制效率。
在a結(jié)構(gòu)中，連接保護(hù)元件時(shí)只能將高靜電擊穿電壓提高2～3倍左右，在b結(jié)構(gòu)中，在β為15μm時(shí)，靜電擊穿電壓為700v，將β增至25μm時(shí)為2500v，確認(rèn)靜電擊穿電壓上升了25倍。即，在b結(jié)構(gòu)中，只要確保規(guī)定的β，則與現(xiàn)有的保護(hù)元件相比至少也可流過10倍的電流。
如上所述，第一電流經(jīng)路I1上流動(dòng)的電流和第二電流經(jīng)路I2上流動(dòng)的電流大致同等，可流過現(xiàn)有的保護(hù)元件上流動(dòng)的電流的至少10倍的電流，這表明流入第一電流經(jīng)路I1、第二電流經(jīng)路I2各電流經(jīng)路的電流各自至少是現(xiàn)有的5倍。
這樣，β最好為10μm以上，這意味著在芯片上集成保護(hù)元件200時(shí)，在第一n+型區(qū)域201外側(cè)要確保寬度β的絕緣區(qū)域203來配置其它的構(gòu)成元件或配線等。
同樣的，如圖25，為確保第二電流經(jīng)路I2在深度方向最好也確保充分的絕緣區(qū)域。圖25(A)是剖面圖，在第一n+型區(qū)域201及第二n+型區(qū)域202下方確保規(guī)定深度δ的絕緣區(qū)域203。
在圖25(B)中，假定第一n+型區(qū)域201為正，以220pF、0Ω施加700V的靜電電壓，進(jìn)行在1μm內(nèi)部流動(dòng)1A的仿真，顯示坐標(biāo)X＝0μm中Y方向剖面的電子電流密度的曲線。由此曲線自表面向深度方向積分電子電流密度時(shí)，可知至深度(Y)19μm的積分(陰影線部分)是至整體50μm的積分的90％。即，絕緣區(qū)域203的深度δ最好為20μm以上。
以上說明了在保護(hù)元件200周邊要確保的絕緣區(qū)域203的尺寸(β或δ)和第一n+型區(qū)域201的寬度(α1)，根據(jù)在芯片上的配置不同，有時(shí)不能確保充分的β或δ或相對(duì)面OS間的距離。
此時(shí)，如圖26的平面圖所示，將第一n+型區(qū)域201在自相對(duì)面OS分開的方向上設(shè)置延伸部300，在延伸部300和第二n+型區(qū)域之間的絕緣區(qū)域203之間確保規(guī)定的寬度γ的絕緣區(qū)域203。而后，只要在該絕緣區(qū)域203上形成作為電導(dǎo)率調(diào)制效率高的電子電流及空穴電流經(jīng)路的第三電流經(jīng)路I3即可。
第三電流經(jīng)路I3利用延伸部30及第二n+型區(qū)域202間的絕緣區(qū)域203可確保更大的電流經(jīng)路。圖中是平面顯示，但在與紙面垂直的方向(裝置的深度方向)上也形成第三電流經(jīng)路I3，故深度方向的電流也增加。另外，在相對(duì)面OS的深度方向(與紙面垂直方向)上形成第一電流經(jīng)路I1及第二電流經(jīng)路I2，保護(hù)元件的電流經(jīng)路為第一、第二、第三電流經(jīng)路I1～I(xiàn)3。
圖26(B)顯示實(shí)際測(cè)定γ和靜電擊穿電壓的比較的值。被保護(hù)元件、保護(hù)元件200的連接方法和圖24中變動(dòng)β值測(cè)定靜電擊穿電壓時(shí)相同。
正如圖26(B)顯示的，將γ增大至30μm時(shí)，靜電擊穿電壓提高至1200V。γ為25μm時(shí)的靜電擊穿電壓為700V。這表示在將靜電電壓自700V升高至1200V時(shí)第三電流經(jīng)路I3在延伸部300和第二n+型區(qū)域間的所述絕緣區(qū)域上延伸25μm以上。
這樣，即使在設(shè)置延伸部300的情況下，靜電電壓越高，電流經(jīng)路I3越大，可將電導(dǎo)率調(diào)制效率更加升高?？傊?，可根據(jù)施加的靜電電壓自動(dòng)調(diào)整電導(dǎo)率調(diào)制效果。由此，可使絕緣區(qū)域的溫度降低，載流子的遷移率更加升高，故更多流動(dòng)電流，提高保護(hù)效果。
即，延伸部300最好也在周圍確保充分的絕緣區(qū)域203，通過充分確保γ，可確保第三電流經(jīng)路I3充分?jǐn)U大的空間，可更多流動(dòng)與靜電電壓對(duì)應(yīng)的靜電電流。因此，寬度γ最好為10μm以上，20μm以上更好。另外，延伸部300的兩方的側(cè)面?zhèn)戎灰_保γ，則更提高效果。
另外，在確保β的基礎(chǔ)上確保γ最好，即使β不充分也可通過確保γ提高保護(hù)元件的效果。
圖27中顯示第一n+型區(qū)域201及第二n+型區(qū)域202均為5μm以下時(shí)(以下稱c結(jié)構(gòu))的電流經(jīng)路的示意圖。
c結(jié)構(gòu)是將b結(jié)構(gòu)中的第二n+型區(qū)域202的寬度α2縮小至和第一bn+型區(qū)域α1同等的結(jié)構(gòu)，相互間隔4μm左右對(duì)向配置，將絕緣區(qū)域203配置在周圍。在c結(jié)構(gòu)中也形成第一電流經(jīng)路I1及第二電流經(jīng)路I2。
第一電流經(jīng)路I1自襯底表面形成于第一及第二n+型區(qū)域的相對(duì)面OS間及兩區(qū)域的底面附近間的絕緣區(qū)域203上，作為電子電流及空穴電流的經(jīng)路。
第二電流經(jīng)路I2迂回于比第一及第二n+型區(qū)域更深的區(qū)域，達(dá)至與相互的兩區(qū)域的相對(duì)面OS相反側(cè)的側(cè)面而形成。即，第一n+型區(qū)域201、第二n+型區(qū)域202均可將與相對(duì)面OS相反的外側(cè)的側(cè)面作為電流經(jīng)路利用，在比第一電流經(jīng)路I1更深的區(qū)域形成第二電流經(jīng)路I2。
另外，如圖28，第一n+型區(qū)域201也可以在自相對(duì)面OS分開的方向設(shè)置延伸部300a，在延伸部300a和第二n+型區(qū)域202的絕緣區(qū)域上形成作為引起電導(dǎo)率調(diào)制的電子電流及空穴電流經(jīng)路的第三電流經(jīng)路I3。
另外，同樣，第二n+型區(qū)域202也可以在自相對(duì)面OS分開的方向設(shè)置延伸部300b，在延伸部300b和第一n+型區(qū)域201的絕緣區(qū)域形成作為引起電導(dǎo)率調(diào)制的電子電流及空穴電流經(jīng)路的第三電流經(jīng)路I3。
延伸部300a、300b可設(shè)在一方，也可在兩區(qū)域上設(shè)置。另外，如圖所示，使它們?cè)谧韵鄬?duì)面OS分開的方向上彎曲也可以。由此，如圖28，形成電流經(jīng)路I3，故電流值增加，保護(hù)效果增大。
另外，β、γ、δ的值最好是上述的值，即使是其以下，和a結(jié)構(gòu)比較，也可確保更大的電流經(jīng)路，但最好盡量形成確保各值的圖案。
即，在構(gòu)成保護(hù)元件200的第一n+型區(qū)域201(c結(jié)構(gòu)的情況下第二n+型區(qū)域202也同樣)周圍的絕緣區(qū)域203上確保不阻礙第二電流經(jīng)路I2或第三電流經(jīng)路I3的充分的空間(β、γ)，保護(hù)元件200連接的被保護(hù)元件或其它的構(gòu)成元件及配線等在自第一n+型區(qū)域201向外側(cè)分開10μm程度以上配置即可。另外，由于芯片端部也阻礙電流經(jīng)路，故在第一n+型區(qū)域201為配置在芯片端部的圖案時(shí)，將至芯片端部的距離確保為10μm程度以上即可。
參照?qǐng)D4及圖13的開關(guān)電路裝置說明保護(hù)元件200的圖案。
在圖4的開關(guān)電路裝置中，例如，在輸出端子焊盤O1和輸出端子焊盤O2上連接保護(hù)元件200。如上所述，在各焊盤70的近旁配置高濃度雜質(zhì)區(qū)100b，各焊盤70的最下面的柵極金屬層68形成GaAs半絕緣性襯底和肖脫基結(jié)，高濃度雜質(zhì)區(qū)域100b和各焊盤70形成肖脫基結(jié)。
即，在圖4中，通過將電阻R3及R4分別配置在輸出端子焊盤O1及O2附近，構(gòu)成電阻R3、R4的N+型區(qū)域和焊盤周邊的高濃度雜質(zhì)區(qū)域100b的間隔距離成為4μm，并在周圍配置絕緣區(qū)域203而成為保護(hù)元件200。電阻R3及R4的一部分是第一n+型區(qū)域201，輸出端子焊盤O1、O2周邊的高濃度雜質(zhì)區(qū)域100b的一部分是第二n+型區(qū)域202。另外，高濃度雜質(zhì)區(qū)域100b作為保護(hù)元件200和輸出端子焊盤O1連接，即，α2的寬度為擴(kuò)大的b結(jié)構(gòu)。即，在開關(guān)電路裝置的控制端子-輸出端子間并列連接保護(hù)元件200。
在該圖案中，電阻R3及R4的寬度是α1，使其為5μm以下。
另外，配置其它的構(gòu)成要素，將作為第一n+型區(qū)域201的電阻R3、R4外側(cè)的絕緣區(qū)域203的寬度β確保為10μm以上。該圖案的情況下β端是芯片端，將自電阻R3、R4至芯片端的距離β確保19μm以上。
但是在圖4中，有β不能確保為10μm以上情況，因此流經(jīng)電流經(jīng)路I2的電流變少。作為其對(duì)策設(shè)置延伸在保護(hù)元件200的第一n+型區(qū)域201的一部分的延伸部300，在延伸部300和第二n+型區(qū)域202間的絕緣區(qū)域203上確保形成第三電流經(jīng)路I3的區(qū)域。
圖4的圖案中，在電阻R3和高濃度雜質(zhì)區(qū)域100b間的絕緣區(qū)域203上，在和各個(gè)區(qū)域直交的方向上作為γ，通過確保其寬度為10μm以上，電阻R3和R4以及高濃度雜質(zhì)區(qū)域100間的絕緣區(qū)域203成為電流經(jīng)路I3。即，即使不能充分確保第二電流經(jīng)路I2，也形成第三電流經(jīng)路I3，對(duì)于靜電充分保護(hù)開關(guān)電路裝置的控制端子-輸出端子間的肖脫基結(jié)。
另一方面，圖13的開關(guān)電路裝置和圖4相同，在輸出端子焊盤O1及輸出端子焊盤O2上連接保護(hù)元件200。在圖13的開關(guān)電路裝置中，在各電極焊盤70周邊配置有形成焊盤和肖脫基結(jié)的周邊n+型區(qū)域160。
即，圖13中，通過將電阻R3及R4分靠近接輸出端子焊盤O1及O2而配置，構(gòu)成電阻R3、R4的N+型區(qū)域和周邊n+型區(qū)域160的間隔距離為4μm，在周圍配置絕緣區(qū)域203成為保護(hù)元件200。電阻R3及R4的一部分是第一n+型區(qū)域201，輸出端子焊盤O1、O2周邊n+型區(qū)域160的一部分是第二n+型區(qū)域202。即，在開關(guān)電路裝置的控制端子-輸出端子間并列連接保護(hù)元件200。
該圖案中，電阻R3及R4的寬度是α1，使其為5μm以下。另外，圖13的圖案中第二n+型區(qū)域202不在焊盤下全面，而僅在周邊部。但是，如上述，在該圖案的情況下由于沒有將與相對(duì)面OS相反的側(cè)面作為第二電流經(jīng)路I2而利用，故該情況b為結(jié)構(gòu)。
在該圖案中，將作為第一n+型區(qū)域201的電阻R3、R4的外側(cè)的絕緣區(qū)域203的寬度β確保為10μm以上，而配置其它的構(gòu)成要素。該圖案的情況下β端是芯片端，自電阻R3、R4至芯片端的距離β確保為10μm以上。
另外，在β不能確保為10μm以上時(shí)，例如在第一n+型區(qū)域201上設(shè)置延伸部300，在延伸部300和第二n+型區(qū)域202之間的絕緣區(qū)域203上形成電流經(jīng)路I3。
這樣，本實(shí)施例的保護(hù)元件200使第一N+型區(qū)域201及第二N+型區(qū)域中至少任何一方的高濃度區(qū)域的寬度為5μm以下，在周圍確保充分的絕緣區(qū)域(β、γ)，并在作為被保護(hù)元件的兩端子間配置。
以上絕緣區(qū)域203是以GaAs的情況作為例子進(jìn)行說明，絕緣區(qū)域203如上所述，為在襯底上注入、擴(kuò)散雜質(zhì)從而絕緣化的區(qū)域，在該情況下也可以利用硅襯底進(jìn)行實(shí)施。
發(fā)明效果如上述的，本發(fā)明得到以下的效果。
第一，利用開關(guān)電路裝置的構(gòu)成要素，由于在電阻的圖案上下功夫可連接保護(hù)元件。由此，將并聯(lián)FET的柵電極及源極之間或柵電極及漏極電極之間的靜電擊穿電壓和保護(hù)元件連接前相比可提高20v以上，可使作為開關(guān)電路裝置的靜電擊穿電壓為200V以上。
第二，通過將電極焊盤的一部分作為連接保護(hù)元件的金屬電極而使用，或者，通過在電極焊盤和劃線間配置保護(hù)元件，可抑制由于連接保護(hù)元件所導(dǎo)致的芯片內(nèi)的面積的增大。
第三，為提高絕緣，可將焊盤周邊設(shè)置的高濃度區(qū)域作為保護(hù)元件的一個(gè)端子，從而實(shí)現(xiàn)了絕緣的提高和靜電擊穿電壓的提高。
第四，保護(hù)元件由高濃度區(qū)域-絕緣區(qū)域-高濃度區(qū)域構(gòu)成，由于沒有pn結(jié)合，故不產(chǎn)生保護(hù)元件自身的寄生電容?？膳c開關(guān)電路裝置和同一襯底上制作保護(hù)元件，幾乎不產(chǎn)生寄生電容的增加，從而不惡化現(xiàn)有的高頻特性，可防止開關(guān)電路裝置的并聯(lián)FET的靜電擊穿。
第五，通過在和開關(guān)電路裝置的端子連接的焊盤處近接地連接保護(hù)元件，可在靜電能量的施加之后立刻放電，可進(jìn)一步提高靜電擊穿電壓。
第六，通過在自開關(guān)電路裝置端子至動(dòng)作區(qū)域的經(jīng)路途中連接保護(hù)元件，可最有效地對(duì)于靜電擊穿，保護(hù)動(dòng)作區(qū)域中容易被靜電擊穿的接合。
第七，由于保護(hù)元件將靜電能量放電的面和作為水平面的保護(hù)二極管不同，為垂直面，故幾乎不導(dǎo)致芯片面積的增大，可以集成化。
第八，保護(hù)元件200通過使作為保護(hù)元件端子的第一N+型區(qū)域201及第二N+型區(qū)域中至少任何一方的高濃度區(qū)域的寬度為5μm以下，在絕緣區(qū)域203上形成第二電流經(jīng)路I2，電子電流、空穴電流、再結(jié)合中的任何一個(gè)都在擴(kuò)大的區(qū)域分布，從而電導(dǎo)率調(diào)制效率變高。
第九，利用第二電流經(jīng)路I2，在擴(kuò)大的區(qū)域分布電流，所以溫度降低，載流子的遷移率上升，進(jìn)一步增加了電流。
第十，利用第二電流經(jīng)路I2，施加的靜電電壓越高，電導(dǎo)率調(diào)制效率逐漸提高，由于電流經(jīng)路擴(kuò)大為很大，故可自動(dòng)調(diào)整電導(dǎo)率調(diào)制效果。
第十一，由于作為保護(hù)元件的一方的端子的高濃度區(qū)域的寬度為5μm以下，故靜電電壓越高第一電流經(jīng)路I1在越深的位置流動(dòng)電流，與第二電流經(jīng)路I2相同，可自動(dòng)調(diào)整電導(dǎo)率調(diào)制效果。
第十二，通過充分確保作為第二電流經(jīng)路I2而得到的絕緣區(qū)域203，可將靜電擊穿電壓提高20倍以上。
第十三，在b結(jié)構(gòu)中，確保第一N+型區(qū)域201的外側(cè)的絕緣區(qū)域203寬度β為10μm以上，從而更加擴(kuò)大了第二電流經(jīng)路I2，并更加提高了電導(dǎo)率調(diào)制效率。具體地說，如果將β確保為25μm，則與a結(jié)構(gòu)的保護(hù)元件相比至少可通過約10倍的電流。
第十四，利用芯片上的配置，在不能充分確保β或δ或相對(duì)面OS間的距離時(shí)，在從相對(duì)面OS將第一N+型區(qū)域201分開的方向上設(shè)置延伸部300，在延伸部300和其它的構(gòu)成要素之間確保寬度(γ)為10μm以上的絕緣區(qū)域203，并在延伸部300和第二N+型區(qū)域202之間形成電導(dǎo)率調(diào)制效率高的作為電子電流及空穴電流的經(jīng)路的第三電流經(jīng)路I3。
由此，在延伸部300及第二N+型區(qū)域202之間，可確保更大的電流經(jīng)路。由于在裝置的深度方向上形成第三電流經(jīng)路I3，故深度方向的電流也增加。
權(quán)利要求
1.一種開關(guān)電路裝置，其包括襯底上的絕緣區(qū)域；第一及第二FET，其設(shè)有與所述襯底上設(shè)置的溝道區(qū)域表面連接的源極、柵電極及漏極電極；共通輸入端子，其共通連接在所述第一及第二FET的源極或漏極電極上；第一及第二輸出端子，其各自連接在所述第一及第二FET的漏極電極或源極上；第一及第二控制端子，其各自連接在所述第一及第二FET的柵電極之任何一個(gè)上；連接裝置，其連接所述兩控制端子和所述柵電極；第三及第四FET，其使所述第一及第二輸出端子各自和源極或漏極電極連接，將漏極電極或源極和高頻GND端子連接，將柵電極分別和第二或第一控制端子連接，其特征在于，在第一高濃度雜質(zhì)區(qū)域和第二高濃度雜質(zhì)區(qū)域之間配置所述絕緣區(qū)域的保護(hù)元件并聯(lián)連接在所述第三及第四FET中至少一個(gè)FET的所述柵電極及源極之間或所述柵電極及漏極電極之間，由所述保護(hù)元件使自外部施加在所述柵電極和源極之間或所述柵電極和漏極電極之間的靜電能量放電，將到達(dá)所述柵電極和源極極之間或所述柵電極和漏極電極之間的靜電能量衰減為不超出所述電極間的靜電擊穿電壓的程度。
2.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，使所述至少一個(gè)FET的所述柵電極及源極之間或所述柵電極及漏極電極之間的靜電擊穿電壓和連接所述保護(hù)元件前相比，提高20V以上。
3.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述開關(guān)電路裝置的靜電擊穿電壓在200V以上。
4.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述保護(hù)元件沿所述至少一個(gè)輸出端子連接的焊盤的至少一邊配置。
5.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述第一高濃度雜質(zhì)區(qū)域和所述至少一個(gè)控制端子連接的焊盤或連接在焊盤上的配線連接。
6.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述第一高濃度雜質(zhì)區(qū)域是連接所述至少一個(gè)控制端子連接的焊盤和至少一個(gè)FET的所述柵電極的電阻的一部分。
7.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述第二高濃度雜質(zhì)區(qū)域和所述至少一個(gè)輸出端子連接的焊盤或與焊盤連接的配線連接。
8.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述第二高濃度雜質(zhì)區(qū)域是設(shè)于所述至少一個(gè)輸出端子的焊盤或焊盤上連接的配線的周邊或者所述焊盤或所述配線的下方的第三高濃度雜質(zhì)區(qū)域的一部分。
9.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述絕緣區(qū)域是襯底上設(shè)置的雜質(zhì)注入?yún)^(qū)域。
10.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述絕緣區(qū)域是半絕緣襯底的一部分。
11.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述絕緣區(qū)域的雜質(zhì)濃度為1×1014cm-3以下。
12.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述保護(hù)元件的第一及第二高濃度雜質(zhì)區(qū)域以可通過靜電能量的距離分開。
13.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述第一及第二高濃度雜質(zhì)區(qū)域的雜質(zhì)濃度都在1×1017cm-3以上。
14.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述絕緣區(qū)域的電阻率為1×103Ω·cm以上。
15.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述第一及第二高濃度雜質(zhì)區(qū)域的至少一方和金屬電極連接，且所述金屬電極和所述各端子連接的焊盤或與該焊盤連接的配線的至少一個(gè)連接。
16.如權(quán)利要求15所述的開關(guān)電路裝置，其特征在于，所述金屬電極和所述第一及第二高濃度雜質(zhì)區(qū)域的至少一方形成肖脫基結(jié)。
17.如權(quán)利要求15所述的開關(guān)電路裝置，其特征在于，所述金屬電極在據(jù)第一及/或第二高濃度雜質(zhì)區(qū)域端部0μm～5μm的外側(cè)和所述絕緣區(qū)域表面形成肖脫基結(jié)。
18.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述FET是MESFET、結(jié)型FET或HEMT。
19.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述保護(hù)元件包括第一高濃度雜質(zhì)區(qū)域，其具有兩個(gè)側(cè)面；第二高濃度雜質(zhì)區(qū)域，其與所述第一高濃度雜質(zhì)區(qū)域的一個(gè)側(cè)面相對(duì)配置，與該第一高濃度雜質(zhì)區(qū)域相比，其寬度足夠?qū)?；絕緣區(qū)域，其配置在所述第一及第二高濃度雜質(zhì)區(qū)域的周圍；第一電流經(jīng)路，作為電子電流及空穴電流的經(jīng)路，其形成在所述第一及第二高濃度雜質(zhì)區(qū)域的相對(duì)面之間及該兩區(qū)域的底面附近間的所述絕緣區(qū)域上；第二電流經(jīng)路，作為電子電流及空穴電流的經(jīng)路，其形成于自所述第二高濃度雜質(zhì)區(qū)域、在與所述第一及第二高濃度雜質(zhì)區(qū)域相比足夠深的區(qū)域環(huán)繞、直至所述第一高濃度雜質(zhì)區(qū)域的另一側(cè)面的所述絕緣區(qū)域上。
20.如權(quán)利要求19所述的開關(guān)電路裝置，其特征在于，所述第一高濃度雜質(zhì)區(qū)域設(shè)置有延伸部，在該延伸部和所述第二高濃度雜質(zhì)區(qū)域之間的所述絕緣區(qū)域形成作為電子電流及空穴電流經(jīng)路的第三電流經(jīng)路。
21.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述保護(hù)元件包括第一高濃度雜質(zhì)區(qū)域，其具有兩個(gè)側(cè)面；第二高濃度雜質(zhì)區(qū)域，其具有兩個(gè)側(cè)面，并以和所述第一高濃度雜質(zhì)區(qū)域相同的寬度，和該區(qū)域相互使一個(gè)側(cè)面相對(duì)配置；絕緣區(qū)域，其配置在所述第一及第二高濃度雜質(zhì)區(qū)域的周圍；第一電流經(jīng)路，作為電子電流及空穴電流的經(jīng)路，其形成在所述第一及第二高濃度雜質(zhì)區(qū)域的相對(duì)面之間及該兩區(qū)域的底面附近間的所述絕緣區(qū)域上；第二電流經(jīng)路，作為電子電流及空穴電流的經(jīng)路，其形成在自所述第二高濃度雜質(zhì)區(qū)域的另一側(cè)面、在與所述第一及第二高濃度雜質(zhì)區(qū)域相比足夠深的區(qū)域環(huán)繞、直至所述第一高濃度雜質(zhì)區(qū)域的另一側(cè)面的所述絕緣區(qū)域上。
22.如權(quán)利要求21所述的開關(guān)電路裝置，其特征在于，所述第一高濃度雜質(zhì)區(qū)域設(shè)置有延伸部，在該延伸部和所述第二高濃度雜質(zhì)區(qū)域之間的所述絕緣區(qū)域設(shè)置作為電子電路及空穴電流經(jīng)路的第三電流經(jīng)路。
23.如權(quán)利要求21所述的開關(guān)電路裝置，其特征在于，所述第二高濃度雜質(zhì)區(qū)域設(shè)置有延伸部，在該延伸部和所述第一高濃度雜質(zhì)區(qū)域之間的所述絕緣區(qū)域設(shè)置作為電子電路及空穴電流經(jīng)路的第三電流經(jīng)路。
24.如權(quán)利要求19或21所述的開關(guān)電路裝置，其特征在于，所述第一高濃度雜質(zhì)區(qū)域?qū)挾葹?μm以下。
25.如權(quán)利要求19或21所述的開關(guān)電路裝置，其特征在于，所述第二電流經(jīng)路具有比所述第一電流經(jīng)路高得多的電導(dǎo)率調(diào)制效率。
26.如權(quán)利要求19或21所述的開關(guān)電路裝置，其特征在于，通過所述第二電流經(jīng)路的電流值等于或大于通過所述第一電流經(jīng)路的電流值。
27.如權(quán)利要求19或21所述的開關(guān)電路裝置，其特征在于，第二電流經(jīng)路自所述第一高濃度雜質(zhì)區(qū)域的所述另一側(cè)面確保10μm以上的寬度而形成。
28.如權(quán)利要求19或21所述的開關(guān)電路裝置，其特征在于，所述第二電流經(jīng)路自所述第一及第二高濃度雜質(zhì)區(qū)域底部向深度方向確保20μm以上的寬度而形成。
29.如權(quán)利要求19或21所述的開關(guān)電路裝置，其特征在于，所述第二電流經(jīng)路隨著所述靜電能量的增加，電流經(jīng)路大幅度擴(kuò)展，從而提高電導(dǎo)率調(diào)制效率。
30.如權(quán)利要求19或21所述的開關(guān)電路裝置，其特征在于，所述第一高濃度雜質(zhì)區(qū)域和第二高濃度雜質(zhì)區(qū)域之間的電容為40fF以下，通過將所述第一及第二高濃度雜質(zhì)區(qū)域連接，和連接前相比，靜電擊穿電壓提高10倍以上。
31.如權(quán)利要求20、22或23中任一項(xiàng)所述的開關(guān)電路裝置，其特征在于，所述第三電流經(jīng)路具有比所述第一電流經(jīng)路高得多的電導(dǎo)率調(diào)制效率。
32.如權(quán)利要求20、22或23中任一項(xiàng)所述的開關(guān)電路裝置，其特征在于，所述第三電流經(jīng)路自所述延伸部的側(cè)面確保10μm以上的寬度而形成。
33.如權(quán)利要求20、22或23中任一項(xiàng)所述的開關(guān)電路裝置，其特征在于，所述第三電流經(jīng)路隨著所述靜電能量的增加，電流經(jīng)路大幅度擴(kuò)展，從而提高電導(dǎo)率調(diào)制效率。
34.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述保護(hù)元件具有第一高濃度雜質(zhì)區(qū)域、第二高濃度雜質(zhì)區(qū)域和在所述第一及第二高濃度雜質(zhì)區(qū)域周圍接觸配置的絕緣區(qū)域，所述第一及第二高濃度雜質(zhì)區(qū)域的至少一個(gè)區(qū)域中，與所述兩高濃度雜質(zhì)區(qū)域相對(duì)的面相反側(cè)的所述絕緣區(qū)域確保10μm以上。
35.如權(quán)利要求1所述的開關(guān)電路裝置，其特征在于，所述保護(hù)元件具有第一高濃度雜質(zhì)區(qū)域、第二高濃度雜質(zhì)區(qū)域和在所述第一及第二高濃度雜質(zhì)區(qū)域周圍接觸配置的絕緣區(qū)域，在所述第一及第二高濃度雜質(zhì)區(qū)域相對(duì)的面的延伸方向上確保10μm以上所述絕緣區(qū)域。
全文摘要
一種開關(guān)電路裝置，5GHz頻帶寬帶用GaAs開關(guān)IC與2.4GHz相比形成兩倍的頻率，故寄生電容對(duì)絕緣的惡化上產(chǎn)生大的影響。因此，設(shè)置并聯(lián)FET提高絕緣的裝置必不可少的。但是，并聯(lián)FET具有柵極寬度小，靜電擊穿電壓低的問題。在并聯(lián)FET的兩個(gè)端子之間并聯(lián)連接由第一n+型區(qū)域、絕緣區(qū)域、第二n+型區(qū)域構(gòu)成的保護(hù)元件。由于可在近接的第一、第二區(qū)域間放電，故可不增加寄生電容，衰減到達(dá)并聯(lián)FET的動(dòng)作區(qū)域的靜電能量。
文檔編號(hào)H01L27/04GK1497722SQ200310102409
公開日2004年5月19日 申請(qǐng)日期2003年10月17日 優(yōu)先權(quán)日2002年10月17日
發(fā)明者淺野哲郎, 榊原干人, 中島好史, 石原秀俊, 人, 俊, 史 申請(qǐng)人:三洋電機(jī)株式會(huì)社