專利名稱：具有非矩形存儲條的存儲芯片結構以及用于布置存儲條的方法
技術領域：
本發(fā)明涉及一半導體存儲裝置；并且，更具體地涉及存儲條的半導體存儲芯片結構，每個存儲條具有多個存儲塊，以及墊/控制塊，以及以一空間有效的方式在一半導體存儲裝置中的所述存儲條上布置所述存儲塊的一種方法。
背景技術：
眾所周知，一半導體存儲裝置通常被提供了一半導體存儲芯片以及一封裝。所述半導體存儲芯片具有多個存儲條，每個存儲條要被單獨地訪問。典型地，所述存儲裝置包括例如四個存儲條，并且每個存儲條包括例如四個存儲塊。每個存儲塊包括多個布置成矩陣的存儲單元，并且由相同的X-解碼器以及Y-解碼器來選擇。


圖1是表示所述半導體存儲芯片中的一典型的存儲條的平面圖。例如，示出一個256兆比特的半導體存儲芯片。
如所示出的，所述半導體存儲芯片包括16個存儲塊MB，每個具有正方形或者矩形形狀，并且四個存儲塊被指定作為一個存儲條Bank_0，Bank_1，Bank_2或Bank_3。每個存儲條Bank_0，Bank_1，Bank_2或Bank_3也被構造為矩形形狀。每個存儲塊MB包括多個對應于16兆比特的單元區(qū)。所述單元區(qū)被組成四個單元存儲塊UMB，并且每個單元存儲塊UMB對應于4-兆比特存儲塊。每個存儲塊包括沿著X-軸線的X-解碼器以及沿著Y-軸線的Y-解碼器，以選擇一個存儲單元。
除了所述存儲塊之外，多個墊12以及一個控制塊14應被設置在所述半導體存儲芯片區(qū)域內。根據(jù)如圖1所示的現(xiàn)有技術，所述墊12以及控制塊14沿著X-軸線被設置在所述半導體存儲芯片10的中心。眾所周知，所述墊被采用以傳送信號到所述半導體存儲芯片10的外部電路，并且所述控制塊14控制自所述存儲單元的數(shù)據(jù)輸入/輸出以響應于從一外部電路施加的一控制信號。
圖2是一個示意性的平面圖，表示具有一增大尺寸的半導體存儲芯片以及一常規(guī)封裝之間的關系。
參考數(shù)字20表示例如使用在256兆比特半導體存儲裝置的實施中的所述常規(guī)的封裝。參考數(shù)字22表示通過使用與所述256兆比特中使用的相同的設計規(guī)則設計的512兆比特半導體存儲芯片的一存儲條。
如圖所示，例如，根據(jù)聯(lián)合電子裝置工程委員會(JEDEC)的標準封裝規(guī)則，使用相同設計規(guī)則將所述具有16個存儲塊MB的512兆比特半導體存儲芯片布置在所述常規(guī)的封裝中。但是，隨著所述半導體存儲芯片的存儲容量的增加，例如從256兆比特到512兆比特，所述半導體存儲芯片尺寸在相同設計規(guī)則下被大大地增加了。結果，512兆比特半導體存儲芯片的所述尺寸增加的16個存儲塊就不能再被布置在如圖2所示的所述常規(guī)封裝中。因此，為了在同一封裝中布置所述半導體存儲芯片，一更高技術的設計規(guī)則應該被應用。但是需要高成本和時間以開發(fā)這樣一更高技術設計規(guī)則，于是有一個問題即存儲器制造商不能正確并及時地向所需要的系統(tǒng)提供存儲容量更加提高的半導體存儲芯片。
另外，當所述半導體存儲芯片具有正方形形狀時，即該芯片中的水平長度對垂直長度的比率為1∶1時，從一晶片獲得的半導體存儲芯片的數(shù)量被最大化。但是，如果，如圖2中所示，所述半導體存儲芯片以這樣一種方式形成，即該芯片中的水平長度對垂直長度的比率變?yōu)楦?，則從所述晶片獲得的芯片的數(shù)量可能會大大地減少。

發(fā)明內容
因此，本發(fā)明的一個目標是提供一能夠高度集成存儲芯片的半導體存儲裝置，而不用開發(fā)高技術。
根據(jù)本發(fā)明的一方面，提供了一具有半導體存儲芯片的半導體存儲裝置，每個半導體存儲芯片包括要被單獨訪問的多個存儲條，每個存儲條具有多個存儲塊，其中，至少兩個在同一存儲條中彼此相鄰的存儲塊具有不同數(shù)量的單元存儲塊，以使每個存儲條具有一非矩形的形狀。
根據(jù)本發(fā)明的另一方面，提供了一半導體存儲裝置，其具有一半導體存儲芯片，該芯片被分成面積相等的為3行×6列陣列的18個區(qū)域，所述半導體存儲芯片包括一第一存儲條，其包括布置在選自2nd行×1st列區(qū)域，2nd行×2nd列區(qū)域以及2nd行×3rd列區(qū)域的一區(qū)域，以及在1st行×1st列區(qū)域，1st行×2nd列區(qū)域和1st行×3rd列區(qū)域的存儲塊，；一第二存儲條，包括布置在選自2nd行×1st列區(qū)域，2nd行×2nd列區(qū)域以及2nd行×3rd列區(qū)域的一區(qū)域，以及在3rd行×1st列區(qū)域，3rd行×2nd列區(qū)域以及一3rd×3rd列區(qū)域的存儲塊；一第三存儲條，包括布置在選自2nd行×4th列區(qū)域，2nd行×5th列區(qū)域以及2nd行×6th列區(qū)域的一區(qū)域，以及在1st行×4th列區(qū)域，1st行×5th列區(qū)域以及1st行×6th列區(qū)域的存儲塊；一第四存儲條，包括布置在選自2nd行×4th列區(qū)域，2nd行×5th列區(qū)域以及2nd行×6th列區(qū)域的一區(qū)域，以及在3rd行×4th列區(qū)域，3rd行×5th列區(qū)域以及3rd×6th列區(qū)域的存儲塊；墊和控制塊，布置在選自2nd行×1st列區(qū)域，2nd行×2nd列區(qū)域，2nd行×3rd列區(qū)域，2nd行×4th列區(qū)域，2nd行×5th列區(qū)域以及2nd行×6th列區(qū)域的一區(qū)域。
根據(jù)本發(fā)明的再一方面，提供了一種用于將存儲塊配置為半導體裝置中的半導體存儲芯片的方法，包括以多個相鄰的單元存儲塊配置多個存儲塊；以及以所述相鄰的存儲塊來配置多個存儲條，其中，在同一存儲條中的至少兩個存儲塊彼此具有不同數(shù)量的單元存儲塊，以使每個存儲條具有一非矩形的形狀。
以下結合附圖對優(yōu)選實施方式的描述會使本發(fā)明的上述和其他的目標和特征變得明顯，其中
圖1是示出所述半導體存儲芯片中的一典型存儲條的平面圖。
圖2是一個示意性的平面圖，示出一512兆比特的半導體存儲芯片和一常規(guī)封裝之間的關系；圖3是一平面圖，示出根據(jù)本發(fā)明的第一實施方式的512兆比特DDRSDRAM芯片；圖4A是一示意性的平面圖，示出具有一常規(guī)條陣列的512兆比特的半導體存儲芯片和一常規(guī)封裝之間的關系；圖4B是一示意性的平面圖，示出具有根據(jù)本發(fā)明的條陣列的512兆比特半導體存儲芯片和一常規(guī)封裝之間的關系；圖5A和5B是示意性的平面圖，通過改變本發(fā)明第一實施方式中的48兆比特存儲塊以及所述控制塊的位置，來示出所述半導體存儲芯片以及所述封裝之間的關系；圖6是一平面圖，示出根據(jù)本發(fā)明第二實施方式的一半導體存儲芯片，例如一512兆比特DDR SDRAM；圖7是一示意性的平面圖，示出根據(jù)本發(fā)明的第二實施方式的一半導體存儲芯片以及滿足常規(guī)封裝尺寸的一常規(guī)封裝之間的關系；圖8A和8B是示意性的平面圖，通過改變圖7中所述控制塊的位置示出所述半導體存儲芯片和所述封裝之間關系；圖9是一平面圖，示出根據(jù)本發(fā)明第三實施方式的一512兆比特DDRSDRAM芯片；圖10是一示意性的平面圖，示出圖9中的所述半導體存儲芯片以及一常規(guī)封裝之間的關系；圖11A和11B是示意性的平面圖，通過改變根據(jù)本發(fā)明第三實施方式的所述第一和第二控制塊的位置來表示所述半導體存儲芯片以及所述封裝之間的關系；圖12是一個示意性的平面圖，示出根據(jù)如圖6中所示的本發(fā)明第二實施方式的待被彼此線連接的電源引線框(power lead frame)和墊之間的互連；以及圖13是一個平面圖，示出根據(jù)如圖6中所示的本發(fā)明第二實施方式的數(shù)據(jù)線的配置。
具體實施例方式
下文中，將參照附圖詳細描述根據(jù)本發(fā)明的能夠將具有增加了的存儲容量的半導體存儲芯片封裝到一常規(guī)封裝中的一半導體存儲裝置。
為了方便，將以512兆比特雙數(shù)據(jù)速率同步動態(tài)隨機存儲器(DDRSDRAM)為例進行描述。
1)第一實施方式圖3是一平面圖，表示根據(jù)本發(fā)明第一實施方式的所述512兆比特DDR SDRAM(下文中稱為一半導體存儲芯片)。
如圖所示，半導體存儲芯片包括12個存儲塊，MB_0到MB_11，每個存儲塊包括一個沿x軸線方向的x-解碼器和一個沿y軸線方向的y-解碼器，它們用來選擇包含在每個存儲塊中的一個存儲單元。在這里，y軸線通常比x軸線短。每個存儲條包括三個存儲塊MB，且半導體存儲芯片包括四個存儲條Bank_0，Bank_1，Bank_2，Bank_3，其中，每個存儲條能獨立輸出/輸入存儲單元中的數(shù)據(jù)。
其中的一個存儲條Bank_0包括三個存儲塊MB_0至MB_2。第一個存儲塊MB_0包括六個單元存儲塊UMB，每個單元存儲塊有一8Mbit的存儲單元。因此，第一個存儲塊MB_0對應一個48-Mbit的存儲塊。第二個和第三個存儲塊MB_1和MB_2分別包括五個單元存儲塊，因此，第二和第三存儲塊MB_1和MB_2的每一個對應一個40-Mbit的存儲塊。另外3個存儲條Bank_1、Bank_2、Bank_3的結構與第一存儲條Bank_0的結構相似。因此，每個存儲條都有一個非矩形的形狀。
在48-Mbit存儲塊中的X-解碼器形成于連續(xù)形成的六個單元存儲塊中的第五單元存儲塊和第六單元存儲塊之間，以便與相鄰的40-Mbit存儲塊有相同的設計。在48-Mbit存儲塊中的X-解碼器有兩個驅動端子(在圖3中沒有示出)，以便由48-Mbit存儲塊中的X-解碼器來驅動48-Mbit存儲塊。一個驅動端子用來驅動具有五個單元存儲塊的40-Mbit存儲塊，另一個驅動端子用來驅動其余的8-Mbit單元存儲塊。該48-Mbit存儲塊可布置在任意存儲塊。
如圖3所示，第一存儲條bank_0被布置在第二象限，第二存儲條bank_1被布置在第三象限。第三存儲條bank_2被布置在第一象限，第四存儲條bank_3被布置在第四象限。在第一存儲條bank_0和第二存儲條bank_1中的48-Mbit存儲塊被布置在其最左邊的區(qū)域，在第三存儲條bank_2和第四存儲條bank_3中的48-Mbit存儲塊被布置在其最右邊的區(qū)域。
如圖所示，在彼此垂直相鄰的48-Mbit存儲塊，例如，MB_0和MB_3或MB_8和MB_11之間沒有空間來提供墊和控制塊。由于在垂直相對的40-Mbit存儲塊之間有足夠的空間30，墊120和控制塊140被設置在其間。即，墊120和控制塊140被水平安設置在半導體存儲芯片的中心區(qū)域。當x軸線被分為6個區(qū)域時，墊120和控制塊140被設置在中心區(qū)域，例如，僅從第二區(qū)到第五區(qū)。
圖4A是一示意性的平面圖，其展示了具有常規(guī)存儲條陣列的512-Mbit半導體存儲芯片和常規(guī)封裝之間的關系；圖4B是一示意性的平面圖，其展示了一個具有根據(jù)本發(fā)明的存儲條陣列的512-Mbit半導體存儲芯片與常規(guī)封裝之間的關系。
如圖所示，當用相同的設計規(guī)則時，本發(fā)明的第一實施例滿足常規(guī)封裝尺寸，然而，如圖4A，現(xiàn)有技術不能滿足這種封裝。
圖5A和圖5B通過改變本發(fā)明第一實施例中的48-Mbit存儲塊和控制塊的位置，示出半導體存儲芯片和封裝間的關系。圖5A示出在每個存儲條中的每個48-Mbit存儲塊被布置在半導體存儲芯片的中央，圖5B示出48-Mbit存儲塊被設置在每個存儲條中的每個40-Mbit存儲塊之間。在這里，即使通過被分成兩個或三個區(qū)域來布置墊120和控制塊140，圖5A和5B示出半導體存儲芯片滿足傳統(tǒng)的封裝尺寸。另外，與現(xiàn)有技術相比，根據(jù)本發(fā)明，每一晶片上得到的芯片數(shù)量增加，這是因為x軸線長度與y軸線長度的比率降低了。
2)第二實施例圖6是一平面視圖，展示了根據(jù)本發(fā)明第二實施例的一半導體存儲芯片，例如，512-Mbit DDR SDRAM。
如圖所示，該半導體存儲芯片被垂直分成3個區(qū)域，水平分成6個區(qū)域。也就是說，該半導體存儲芯片被分成一個具有18個區(qū)域的3*6的塊陣列。在這里，半導體存儲芯片的水平軸線的長度(以下稱為x軸線)長于垂直軸線(以下稱為y軸線)的長度。
在y軸線的中間區(qū)域，與18個區(qū)域中的第二行和第一列的區(qū)域相對應的(2，1)區(qū)域被分為兩個區(qū)域，(2a，1a)和(2b，1b)。另外，與第二行和第三列相對應的區(qū)域(2，3)被分為兩個區(qū)域(2a，3a)和(2b，3b)。被分開的上部區(qū)域(2a，1a)和(2a，3a)連同(1，1)，(1，2)，(1，3)區(qū)域被包含在第一存儲條bank_0中。被分開的下部區(qū)域(2b，1b)和(2b，3b)連同(3，1)，(3，2)，(3，3)區(qū)域被包含在第二存儲條bank_1中。因此，第一存儲條bank_0和第二存儲條bank_1具有不同于現(xiàn)有技術的非矩形形狀。第一控制塊被布置在(2，2)區(qū)域，以控制第一和第二存儲條。
第三存儲條Bank_2和第四存儲條Bank_3與第一存儲條Bank_0和第二存儲條Bank_0具有相同的結構。在中間區(qū)域，區(qū)域(2，4)被分為兩個區(qū)域(2a，4a)和(2b，4b)；區(qū)域(2，6)被分為兩個區(qū)域(2a，6a)和(2b，6b)。被分開的上部區(qū)域(2a，4a)和(2a，6a)與區(qū)域(1，4)、(1，5)、(1，6)一起在第三存儲條Bank_2中。被分的下部區(qū)域(2b，4b)和(2b，6b)與區(qū)域(3，4)、(3，5)、(3，6)一起被包含在第四存儲條Bank_3中。因此，第三存儲條Bank_2和第四存儲條Bank_3具有不同于現(xiàn)有技術的非矩形形狀。多個墊被布置在第一存儲條Bank_0與第二存儲條Bank_1之間和第三存儲條Bank_2與第四存儲條Bank_3之間。另外，第二控制塊被布置在區(qū)域(2，5)，以控制第三和第四存儲條Bank_2和Bank_3。
第一存儲條Bank_0包括布置在區(qū)域(1，1)和(2a，1a)中的48Mbits的第一存儲塊；布置在區(qū)域(1，2)中的32Mbits的第二存儲塊；布置在區(qū)域(1，3)和(2a，3a)中的48Mbits的第三存儲塊。在第一存儲塊中，每個對應于8-Mbit存儲塊的四個單元存儲塊被布置在區(qū)域(1，1)中，兩個單元存儲塊被布置在區(qū)域(2a，1a)中。
由于第二存儲條Bank_1到第四存儲條Bank_3的結構與第一存儲條的結構相同，所以在這里縮略他們結構的細節(jié)描述。
由于每個存儲條包括兩個48Mbits存儲塊以及一個32Mbits的第三存儲塊，每個存儲條具有一非矩形形狀。并且，本發(fā)明的第二實施方式滿足一常規(guī)的封裝尺寸，而不用開發(fā)一改進的設計規(guī)則。
圖7是一示意性的平面圖，表示根據(jù)本發(fā)明的第二實施方式的所述半導體存儲芯片以及滿足一常規(guī)封裝尺寸的一常規(guī)封裝之間的關系，即使應用了與現(xiàn)有技術相同的規(guī)則。而且，每一個晶片將獲得的半導體存儲芯片的數(shù)量會增加，因為X-軸線對Y-軸線的比率被減小了。
每個存儲塊包括一對X-解碼器和Y-解碼器。在所述48兆比特存儲塊中的所述X-解碼器形成在連續(xù)形成的六個單元存儲塊中的第四單元存儲塊以及第五單元存儲塊之間，以與相鄰的32兆比特存儲塊具有類似的設計。為了以所述48兆比特存儲塊中的X-解碼器驅動所述48兆比特存儲塊，所述X-解碼器具有兩個驅動端子(沒有示出)。一個驅動端子用于驅動具有四個單元存儲塊的所述32兆比特存儲塊，并且另一個驅動端子用于驅動其余的16兆比特存儲塊。
多個墊PAD沿所述X-軸線被布置在第一存儲條Bank_0和第二存儲條Bank_1之間，以及第三存儲條Bank_2和第四存儲條Bank_3之間。
圖8A和8B是示意性的平面圖，通過改變圖7中的控制塊的位置表示所述半導體存儲芯片以及所述封裝之間的關系。所述第一控制塊被布置在(2，1)區(qū)域，所述第二控制塊被布置在(2，6)區(qū)域，如圖8A中所示，并且與圖7中不同，所述第一控制塊以及所述第二控制塊在圖8B中被布置在(2，3)區(qū)域和(2，4)區(qū)域。
另外，圖8A和8B中的所述第一到第四存儲條具有非矩形的形狀并且滿足一常規(guī)的封裝尺寸。
3)第三實施方式圖9是一個平面圖，表示根據(jù)本發(fā)明第三實施方式的512兆比特DDRSDRAM芯片；如圖所示，半導體存儲芯片被垂直分成3并且被水平分成6部分。也就是說，所述半導體存儲芯片被等分為一具有18區(qū)域的3×6塊陣列。這里，所述半導體存儲芯片的水平軸線(下文中稱為X-軸線)的長度比其垂直軸線(下文中稱為Y-軸線)的長度長。每個存儲塊被布置在16個區(qū)域并且一個存儲條包括四個彼此相鄰的存儲塊。第一以及第二控制塊被布置在另兩個區(qū)域。
四個32兆比特存儲塊，每個具有四個8兆比特單元存儲塊，被分別布置在第一存儲條Bank_0中的(1，1)，(1，2)，(1，3)和(2，1)區(qū)域。盡管每個32兆比特存儲塊具有一矩形形狀，所述包括四個存儲塊的第一存儲條Bank_0具有不同于所述常規(guī)存儲條的非矩形形狀。
四個32兆比特存儲塊被分別布置在第二存儲條Bank_1中的(2，3)，(3，1)，(3，2)和(3，3)區(qū)域。盡管每個32兆比特存儲塊具有一矩形形狀，所述包括四個存儲塊的第二存儲條Bank_1具有不同于所述常規(guī)存儲條的非矩形形狀。第一控制塊被布置在由第一存儲條Bank_0和第二存儲條Bank_1圍繞的(2，2)區(qū)域。
所述第三存儲條Bank_2和所述第四存儲條Bank_3被與所述第一以及第二存儲條Bank_0和Bank_1類似地配置。所述第二控制塊被布置在由第三存儲條Bank_2和第四存儲條Bank_3圍繞的(2，5)區(qū)域。
并且，每個存儲塊包括一對沿著X-軸線的X-解碼器以及沿著Y-軸線的Y-解碼器。屬于同一存儲條的垂直相鄰的32兆比特存儲塊彼此分享所述X-解碼器。
多個墊沿著所述半導體存儲芯片的中心被布置在所述第一存儲條Bank_0和所述第二存儲條Bank_1之間，以及在所述第三存儲條Bank_2和所述第四存儲條Bank_3之間。
也就是，一個存儲條包括四個32兆比特存儲塊并且其形狀為非矩形形狀。
圖10是一個示意性的平面圖，表示圖9中的所述半導體存儲芯片以及一常規(guī)封裝，滿足根據(jù)本發(fā)明的第三實施方式的一常規(guī)的封裝尺寸。
圖11A和11B是示意性的平面圖，通過改變根據(jù)本發(fā)明第三實施方式的所述第一和第二控制塊的位置來表示所述半導體存儲芯片和所述封裝之間的關系。
如圖11A中所示，第一控制塊被布置在(2，1)區(qū)域，所述第二控制塊被布置在(2，6)區(qū)域，不同于圖9中的所述陣列。另外，第一控制塊也可以被布置在(2，3)區(qū)域，所述第二控制塊也可以被布置在(2，4)區(qū)域，如圖11B中所示。根據(jù)本發(fā)明的第三實施方式，所述存儲條Bank_0到Bank_3具有非矩形形狀，并且所述半導體存儲芯片滿足一常規(guī)的封裝尺寸，因此，當應用同樣的規(guī)則時，不需要擴展用于具有一增加的存儲容量的半導體存儲芯片的所述封裝的X-軸線。
由于所述存儲條被制成非矩形形狀而不是規(guī)則的矩形形狀，所以存儲容量增加的半導體存儲芯片能夠滿足所述常規(guī)的封裝尺寸。因此，可制出低成本、高效率的半導體存儲芯片。
以下將描述待在上述結構中應用的多個墊的陣列，電源線以及數(shù)據(jù)線。
圖12是一示意性的平面圖，表示根據(jù)如圖6中所示的本發(fā)明第二實施方式的將彼此線連接的電源引線框和墊之間的互連。
參考符號1a，1b和1c表示用于VSS的引線框，參考符號2a，2b和2c表示用于VDD的引線框。另外，參考符號3表示墊，參考符號4表示電線。
通常，一SDRAM具有三對VDD和VSS的封裝針。如圖12所示，所述電源引線框被布置在所述半導體存儲芯片的左側和右側以及中間部分。并且定位在所述半導體存儲芯片的中間部分的所述引線框1b和2b通過雙向擴展所述引線框到所述X-軸線而形成為與三對VDD和VSS引線連接。在圖6中，不需要在所述區(qū)域(2a，3a)和(2b，3b)之間，以及在所述區(qū)域(2a，4a)和(2b，4b)之間形成用于所述引線框的電源總線。另外，上面的引線框可以被應用到圖3和9的實施方式中。
布置在所述芯片的一晶片級中的所述電源線被構造為在所述芯片的所述存儲塊上的一平面網(wǎng)孔類型。如果所述電源線或者信號線被布置在所述Y-解碼器的輸出線之間，所述電源線或者信號線可以被連接在所述第一控制塊和所述第二控制塊之間。因此，不需要在所述區(qū)域(2a，3a)以及(2b，3b)之間，以及在所述區(qū)域(2a，4a)以及(2b，4b)之間形成所述電源線或者信號線，于是由所述墊以及所述控制塊占據(jù)的空間可以被減少。
圖13是一平面圖，表示根據(jù)如圖6中所示的本發(fā)明第二實施方式的數(shù)據(jù)線的配置。
通常，一存儲陣列的數(shù)據(jù)線被連接到Y-解碼器中的一檢測放大器。用于每個存儲條的數(shù)據(jù)線被連接到一公用數(shù)據(jù)線。此時，為了減少由于所述線導致的數(shù)據(jù)延遲，每個存儲條的左數(shù)據(jù)線7a被連接到左數(shù)據(jù)墊3a，并且每個存儲條的右數(shù)據(jù)線7b被連接到右數(shù)據(jù)墊3b，如圖13中所示。
由于所述半導體存儲芯片具有平面非矩形形狀的存儲條，存儲容量增加的半導體存儲裝置可以被應用到所述常規(guī)的封裝而不用開發(fā)改進的設計規(guī)則。也就是說，所述半導體存儲芯片可以以低成本來提供。
另外，由于不需要擴展所述封裝尺寸，即特別是X軸線，以獲取高存儲容量的所述半導體存儲芯片，可有效地減小所述半導體存儲芯片的所述X軸線以及所述Y軸線之間的比率。因此，增加了每個所述晶片所獲得的芯片的數(shù)量。
另外，由于每個存儲條的X-解碼器的數(shù)量可以被減少，由所述X-解碼器占據(jù)的面積也可以被減少。
盡管本發(fā)明已經(jīng)參照特定實施方式進行了描述，對于本專業(yè)技術人員來說，很明顯可以在不脫離后面的權利要求所限定的本發(fā)明的精神和范圍內進行各種變化和修改。
權利要求
1.一種具有半導體芯片的半導體存儲裝置，每個半導體存儲芯片包括能夠被獨立訪問的多個存儲條，每個存儲條具有多個存儲塊，其中至少兩個在同一存儲條中彼此相鄰的存儲塊具有不同數(shù)量的單元存儲塊，以使每個存儲條具有非矩形形狀。
2.如權利要求1所述的半導體存儲裝置，還包括布置在相鄰存儲條之間的空閑空間中的多個墊和控制塊。
3.如權利要求1所述的半導體存儲裝置，其中每個存儲塊包括一對X-解碼器以及Y-解碼器。
4.如權利要求1所述的半導體存儲裝置，其中每個存儲條包括奇數(shù)個存儲塊。
5.如權利要求1所述的半導體存儲裝置，其中所述半導體存儲芯片的總存儲區(qū)域被分成四個存儲條，其中四個存儲條被分別布置到所述半導體存儲芯片的第一，第二，第三以及第四象限。
6.如權利要求5所述的半導體存儲裝置，其中每個存儲條包括第一存儲塊，其具有第一數(shù)量的單元存儲塊；第二存儲塊，其具有第二數(shù)量的單元存儲塊，所述第二數(shù)量小于所述第一存儲塊的數(shù)量；以及第三存儲塊，其具有第二數(shù)量的單元存儲塊。
7.如權利要求6所述的半導體存儲裝置，其中布置在所述第二和第三象限的存儲條的第一存儲塊被布置在所述半導體存儲芯片的最左邊的區(qū)域，而布置在所述第一和第四象限的存儲條的第一存儲塊被布置在所述半導體存儲芯片的最右邊的區(qū)域。
8.如權利要求7所述的半導體存儲裝置，還包括布置在相鄰的第二存儲塊之間的多個墊和控制塊，其屬于不同的存儲條，其中所述墊被布置在所述相鄰的第一存儲塊之間。
9.如權利要求6所述的半導體存儲裝置，其中通過使每個存儲條的每個第一存儲塊在所述半導體存儲芯片的中心區(qū)域中相鄰而對其進行布置。
10.如權利要求9所述的半導體存儲裝置還包括布置在相鄰的第二存儲塊之間的多個墊和控制塊，其屬于不同的存儲條，其中所述墊被布置在所述相鄰的第一存儲塊之間。
11.如權利要求6所述的半導體存儲裝置，其中每個存儲條的每個第一存儲塊被分別布置在每個存儲條的中心區(qū)域中。
12.如權利要求11所述的半導體存儲裝置，還包括布置在相鄰的第二存儲塊之間的多個墊和控制塊，其屬于不同的存儲條，其中所述墊被布置在所述相鄰的第一存儲塊之間。
13.如權利要求6所述的半導體存儲裝置，其中每個第一，第二以及第三存儲塊分別具有一對X-解碼器以及Y-解碼器，并且所述第一存儲塊中的所述X-解碼器的一最終驅動端子被分成兩個驅動端子。
14.如權利要求6所述的半導體存儲裝置，其中所述第一存儲塊包括六個8兆比特單元存儲塊，而所述第二存儲塊以及所述第三存儲塊包括五個8兆比特單元存儲塊。
15.如權利要求5所述的半導體存儲裝置，其中每個存儲條包括第一存儲塊，其具有第一數(shù)量的單元存儲塊；第二存儲塊，其具有第二數(shù)量的單元存儲塊，所述第二數(shù)量小于所述第一存儲塊的數(shù)量；以及第三存儲塊，其具有第一數(shù)量的單元存儲塊。
16.如權利要求15所述的半導體存儲裝置，其中布置在所述第二和第三象限的存儲條的所述第二存儲塊被布置在所述半導體存儲芯片的最左邊的區(qū)域，而布置在所述第一和第四象限的存儲條的所述第二存儲塊被布置在所述半導體存儲芯片的最右邊的區(qū)域。
17.如權利要求16所述的半導體存儲裝置還包括布置在相鄰的第二存儲塊之間的多個墊和控制塊，其屬于不同的存儲條，其中所述墊還被布置在所述相鄰的第一存儲塊之間。
18.如權利要求15所述的半導體存儲裝置，其中每個存儲條的每個第二存儲塊被相鄰布置在所述半導體存儲芯片的中心區(qū)域。
19.如權利要求18所述的半導體存儲裝置，還包括布置在相鄰的第二存儲塊之間的多個墊和控制塊，其屬于不同的存儲條，其中所述墊還被布置在所述相鄰的第一存儲塊之間。
20.如權利要求15所述的半導體存儲裝置，其中每個存儲條的每個第二存儲塊被分別布置在每個存儲條的一中心區(qū)域中。
21.如權利要求20所述的半導體存儲裝置，還包括布置在相鄰的第二存儲塊之間的多個墊和控制塊，其屬于不同的存儲條，其中所述墊還被布置在所述相鄰的第一存儲塊之間。
22.如權利要求15所述的半導體存儲裝置，其中每個所述第一，第二和第三存儲塊分別具有一對X-解碼器和Y-解碼器，并且所述第一和第三存儲塊中的所述X-解碼器的一最終驅動端子被分成兩個驅動端子。
23.如權利要求15所述的半導體存儲裝置，其中每個所述第一和第三存儲塊包括六個8兆比特單元存儲塊，并且所述第二存儲塊包括五個8兆比特單元存儲塊。
24.一半導體存儲裝置，其具有一半導體存儲芯片，所述半導體存儲芯片被分成面積相等的為3行×6列陣列的18個區(qū)域，所述半導體存儲芯片包括第一存儲條，包括布置在選自2nd行×1st列區(qū)域，2nd行×2nd列區(qū)域和2nd行×3rd列區(qū)域的一區(qū)域，以及在1st行×1st列區(qū)域，1st行×2nd列區(qū)域和1st行×3rd列區(qū)域的存儲塊；第二存儲條，包括布置在選自2nd行×1st列區(qū)域，2nd行×2nd列區(qū)域和2nd行×3rd列區(qū)域的一區(qū)域，以及在3rd行×1st列區(qū)域，3rd行×2nd列區(qū)域和3rd×3rd列區(qū)域的存儲塊；第三存儲條，包括布置在選自2nd行×4th列區(qū)域，2nd行×5th列區(qū)域和2nd行×6th列區(qū)域的一區(qū)域，以及在1st行×4th列區(qū)域，1st行×5th列區(qū)域和1st行×6th列區(qū)域的存儲塊；第四存儲條，包括布置在選自2nd行×4th列區(qū)域，2nd行×5th列區(qū)域和2nd行×6th列區(qū)域的一區(qū)域，以及在3rd行×4th列區(qū)域，3rd行×5th列區(qū)域和3rd×6th列區(qū)域的存儲塊；墊和控制塊，布置在選自2nd行×1st列區(qū)域，2nd行×2nd列區(qū)域，2nd行×3rd列區(qū)域，2nd行×4th列區(qū)域，2nd行×5th列區(qū)域和2nd行×6th列區(qū)域的一區(qū)域。
25.如權利要求24所述的半導體存儲裝置，其中在同一存儲條中的所述相鄰的存儲塊之間的X-解碼器被彼此共享。
26.如權利要求24所述的半導體存儲裝置，其中所述墊被布置在所述第一和第二存儲條以及所述第三和第四存儲條之間。
27.一種用于將存儲塊布置成一半導體裝置中的半導體存儲芯片的方法，包括以多個相鄰的單元存儲塊來配置多個存儲塊；以及以相鄰的存儲塊來配置多個存儲條，其中在同一存儲條中至少兩個存儲塊彼此具有不同數(shù)量的單元存儲塊，以使每個存儲條具有一非矩形的形狀。
28.如權利要求27所述的方法，其中墊和控制塊被布置在相對具有較小數(shù)量單元存儲塊的所述存儲塊之間。
全文摘要
一種具有半導體芯片的半導體存儲裝置，每個半導體存儲芯片包括能夠被獨立訪問的多個存儲條，每個存儲條具有多個存儲塊，其中至少兩個在同一存儲條中彼此相鄰的存儲塊具有不同數(shù)量的單元存儲塊，以使每個存儲條具有非矩形形狀。
文檔編號H01L27/10GK1647205SQ03808109
公開日2005年7月27日 申請日期2003年4月10日 優(yōu)先權日2002年4月10日
發(fā)明者全焌弦 申請人:海力士半導體有限公司