專利名稱：靜電放電保護(hù)電路及工作方法
技術(shù)領(lǐng)域：
本發(fā)明一般性地涉及提供靜電放電(ESD)保護(hù)的電路，更具體地說涉及分布式ESD保護(hù)方案。
背景技術(shù)：
在生產(chǎn)過程中，在裝配和測試期間，或者在最終的系統(tǒng)應(yīng)用中，集成電路可能遭受靜電放電(ESD)事件。在傳統(tǒng)的集成電路(IC)ESD保護(hù)方案中，通常使用特殊的鉗位電路來在電源軌跡(power supplyrails)間分流ESD電流，從而保護(hù)內(nèi)部元件免受損害。作為有源金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)鉗位電路已知的一類ESD鉗位電路典型地由三個(gè)功能元件組成電阻-電容(RC)暫態(tài)檢測器電路、中間緩沖電路和大MOSFET晶體管，它可以用作基本ESD電流分流裝置。在沿著IC電源總線分布的網(wǎng)絡(luò)中可以使用有源MOSFET鉗位電路來給多個(gè)輸入/輸出焊盤提供強(qiáng)壯且一致的ESD保護(hù)。這種網(wǎng)絡(luò)的多個(gè)實(shí)施方案在標(biāo)題為“Electostatic Discharge(ESD)ProtectionCircuit”且授予本受讓人的美國專利第6,385,021號中公開。
圖1闡述了一個(gè)在IC中保護(hù)多個(gè)I/O電路1030-1032的這種分布式ESD網(wǎng)絡(luò)1000。在該方案中僅表示了三個(gè)I/O電路，在典型的實(shí)現(xiàn)過程中分布式網(wǎng)絡(luò)將包括大得多的I/O電路單元。I/O電路1032包括連接在VSS總線1042和VDD總線1044之間的外部連接焊盤1050。二極管1052具有與VSS總線1042相連的陽極和與I/O焊盤1050相連的陰極。二極管1053具有與I/O焊盤相連的陽極和VDD總線1044相連的陰極。在ESD網(wǎng)絡(luò)1000的一個(gè)實(shí)例中，形成二極管1053用作NWELL二極管中的P+源，并且形成二極管1052用作P-襯底二極管中的N+源。鉗位N-通道MOSFET(NMOSFET)1054被連接在VSS總線1042和VDD總線1044之間。鉗位NMOSFET 1054的柵極被連接到觸發(fā)總線1046上。I/O電路1032中沒有表示出需要保護(hù)的電路，舉例來說如P-通道MOSFET(PMOSFET)和N-通道(NMOSFET)輸出驅(qū)動(dòng)器(output drivers)，以及其它典型地需要I/O操作的電路元件。圖1中還表示了每個(gè)都等同于I/O電路1032的I/O電路1030和1031。遠(yuǎn)程觸發(fā)電路1040包含RC暫態(tài)檢測器電路1063和緩沖電路1064。RC暫態(tài)檢測器電路1063包括連接在VSS總線1042和節(jié)點(diǎn)1065之間的電容器1061以及連接在同一節(jié)點(diǎn)和VDD總線1044之間的電阻器1062。舉例來說，緩沖電路1064在節(jié)點(diǎn)1065的輸入和在節(jié)點(diǎn)1066處到觸發(fā)總線1066的輸出之間可以包含一組三個(gè)串聯(lián)的CMOS倒相級(沒有表示出)。每個(gè)倒相級典型地具有源極連接到VDD總線1044上的PMOSFET，以及源極連接到VSS總線1042上的NMOSFET。
圖1表示出了三個(gè)總線VSS總線1042、VDD總線1044和觸發(fā)總線1046。這些總線典型地圍繞著所有或部分的IC外圍，從而服務(wù)于通常位于該區(qū)域中的I/O電路。在VDD總線1044上，兩個(gè)相鄰I/O電路之間，或者I/O電路和相鄰的遠(yuǎn)程觸發(fā)電路之間表示了一組增量總線電阻器，每個(gè)標(biāo)記為R1。每個(gè)電阻器代表用于兩個(gè)相鄰電路間該段VDD總線1044的分布式附加金屬電阻。可以使用從一個(gè)這種電路的物理中心到相鄰電路物理中心的總線長度來計(jì)算這些電阻值。當(dāng)這些電阻器都用標(biāo)記R1表示時(shí)，應(yīng)該理解成這些電阻值通常隨著I/O電路之間，或者I/O電路和遠(yuǎn)程觸發(fā)電路之間物理距離的變化而成倍地變化。相似地，在觸發(fā)總線1046上表示了可變的增量總線電阻器，每個(gè)以R2標(biāo)記。增量總線電阻還表示在VSS總線1042上，但是為了使示意圖清晰而沒有包括在圖1中。注意在典型的IC應(yīng)用中，可以向ESD保護(hù)網(wǎng)絡(luò)中添加附加的I/O電路和附加的增量總線電阻器(R1，R2)，如位于圖1中所示元件左邊和右邊的點(diǎn)線所示。
在I/O焊盤上參考接地的VSS發(fā)生正向ESD事件期間，集成電路通常很可能受到損傷。ESD網(wǎng)絡(luò)1000對施加到I/O焊盤1050上該事件的初始響應(yīng)如下。作為I/O焊盤電壓的二極管1053的前向偏壓非常快地陡升到0.7V以上。然后，在VDD總線1044上產(chǎn)生快速的電壓對時(shí)間的增加(dV/dt)，或者電壓轉(zhuǎn)換速率。RC暫態(tài)檢測器電路1063是一類電壓暫態(tài)檢測器電路或者電壓轉(zhuǎn)換速率檢測器電路。作為對VDD總線1044上非常快速的ESD誘導(dǎo)dV/dt響應(yīng)，暫態(tài)檢測器電路1063初始保持節(jié)點(diǎn)1065低于VDD很多。緩沖電路1064檢測到這種低電平輸入，并且輸出反向且放大的信號，驅(qū)動(dòng)觸發(fā)總線1046達(dá)到VDD。這就導(dǎo)通了分布在每個(gè)I/O電路上的多個(gè)鉗位NMOSFETs 1054。注意因?yàn)檫h(yuǎn)程觸發(fā)電路1040只驅(qū)動(dòng)分布式鉗位NMOSFETs 1054的柵極，所以傳輸?shù)接|發(fā)總線1046上的最終電流非常小。一旦導(dǎo)通，這種鉗位NMOSFETs的累積網(wǎng)絡(luò)就在VDD總線1044和VSS總線1042之間起著低電阻分流器的作用。鉗位NMOSFETs保持導(dǎo)通一段時(shí)間，這段時(shí)間由暫態(tài)檢測器電路1063的RC時(shí)間常數(shù)來確定。該時(shí)間常數(shù)應(yīng)該被設(shè)定為超過ESD事件的典型持續(xù)時(shí)間(200～500納秒)，同時(shí)也應(yīng)該足夠短，從而在VDD總線的正常上升期間避免錯(cuò)誤地觸發(fā)鉗位NMOSFETs。在正常IC操作期間，VDD上升典型地需要1～5微秒。
如上所述，暫態(tài)檢測器電路通過檢測VDD總線上快速的電壓隨時(shí)間的增加(dV/dt)來響應(yīng)施加的ESD事件。應(yīng)該當(dāng)指出的是現(xiàn)有技術(shù)中存在另一類ESD檢測器電路-電壓閾值檢測器電路。電壓閾值檢測器電路通過檢測VDD總線上預(yù)定電壓閾值已經(jīng)被超過來響應(yīng)施加的ESD事件。如果該閾值沒有被超過，那么鉗位NMOSFETs保持不導(dǎo)通。
在上述的ESD事件期間，隨著施加的ESD事件的峰值電流流向目的耗散通道(dissipation path)，I/O焊盤1050的電壓上升到由電壓降總和設(shè)定的峰值水平。在工業(yè)標(biāo)準(zhǔn)的200V機(jī)器模型ESD事件中，被迫通過IC的峰電流可以達(dá)到約3.8A。為了保護(hù)I/O電路1032中易壞的元件，ESD鉗位網(wǎng)絡(luò)必須典型地阻止I/O焊盤1050的電壓上升到臨界電壓故障閾值之上，依據(jù)加工技術(shù)和輸出緩沖配置，該電壓典型地在6～10V的范圍內(nèi)變化。舉例來說，假定I/O電路的故障閾值為8.0V并且ESD峰電流為3.8A，通過整個(gè)耗散通道的凈電阻不可能超過約2.1歐姆。這種ESD通道需要大的有源器件和這些器件間的強(qiáng)壯連接。
圖1基于的美國專利第6,385,021號教導(dǎo)了與沿著電源總線不太經(jīng)常地放置較大的鉗位NMOSFETs相反，在每個(gè)I/O電路中分布小的鉗位NMOSFETs 1054是有利的。該途徑使VDD總線電阻對ESD性能的影響最小化。當(dāng)參考接地的VSS，任何I/O焊盤經(jīng)歷正向ESD事件時(shí)，分布在每個(gè)I/O電路中的每個(gè)鉗位NMOSFETs 1054并聯(lián)導(dǎo)通。但是，由于VDD總線上的電阻，在沿著總線的兩個(gè)方向上，只有受力焊盤附近的鉗位NMOSFETs趨向于分流大部分的ESD電流。多個(gè)獨(dú)立的小鉗位NMOSFET的累積效果允許多個(gè)器件無害地耗散很大的ESD電流。在更少放置大鉗位NMOSFETs的網(wǎng)絡(luò)中，由于從受力的I/O焊盤到大鉗位NMOSFETs間增加的電流乘以電阻(IR)的電壓降，距這些鉗位電路最遠(yuǎn)處放置的I/O焊盤受到降低的ESD性能的損害。注意即使在圖1描述的分布式小鉗位NMOSFET網(wǎng)絡(luò)中，為了充分地保護(hù)接近該VDD總線部分的I/O焊盤，在VDD總線斷裂或者中斷的任何點(diǎn)上仍然需要大的鉗位NMOSFETs。沒有這種大的鉗位NMOSFETs，VDD總線部分末端的受力I/O焊盤只能夠沿著VDD總線在一個(gè)方向上訪問鉗位NMOSFETs。這將會(huì)轉(zhuǎn)化成顯著降低的ESD性能。在優(yōu)選的配置中，VDD總線繞著IC形成連續(xù)的環(huán)，以至于VDD總線不會(huì)中斷。在這種配置下，I/O電路中小鉗位NMOSFETs網(wǎng)絡(luò)可以提供完全的ESD保護(hù)。
美國專利第6,385,021號還教導(dǎo)了在遠(yuǎn)離I/O電路的位置中放置所有或部分軌夾觸發(fā)器電路(rail clamp trigger circuitry)，從而驅(qū)動(dòng)在I/O電路組中控制每個(gè)鉗位NMOSFETs的觸發(fā)總線1046。在許多方面，在每個(gè)I/O電路中單獨(dú)放置觸發(fā)電路，從而只驅(qū)動(dòng)位于這個(gè)I/O電路中的鉗位NMOSFETs的交替途徑是優(yōu)選的。這是因?yàn)樵谠S多芯片設(shè)計(jì)中，I/O電路在襯底或物理布局面積方面是IC外圍的受約束部分。在I/O電路中降低布局面積經(jīng)常直接導(dǎo)致小的IC芯片尺寸。因此，在I/O電路組的多個(gè)鉗位NMOSFETs中，可以更有效地分享單個(gè)RC暫態(tài)檢測器電路1063。另一方面，緩沖電路1064中的元件尺寸典型地依據(jù)觸發(fā)電路必須驅(qū)動(dòng)的鉗位NMOSFETs的總溝道寬度來決定。如同在美國專利第6,385,021號中教導(dǎo)的一樣，緩沖電路1064的元件可以方便地放在每一個(gè)I/O電路1032中的遠(yuǎn)程觸發(fā)電路1040中，或者分成幾部分并且部分放在遠(yuǎn)程觸發(fā)電路中，部分放在每個(gè)I/O電路中。
當(dāng)如圖1所示，在遠(yuǎn)程觸發(fā)電路1040中放置整個(gè)緩沖電路1064時(shí)，這會(huì)導(dǎo)致對所得的ESD網(wǎng)絡(luò)有一些限制。主要由于沿著VDD總線從受力I/O焊盤到遠(yuǎn)程觸發(fā)電路的IR電壓降，這種途徑的一個(gè)限制是任何I/O焊盤和其最近的遠(yuǎn)程觸發(fā)電路1040之間的最大距離受限制。通過使用標(biāo)準(zhǔn)電路模擬工具在網(wǎng)絡(luò)中模擬ESD事件，并且分析結(jié)果的節(jié)點(diǎn)電壓，可以最好地表明這種限制。假定圖1的網(wǎng)絡(luò)是大的I/O電路組和增量總線電阻的一部分?？紤]參考接地的VSS，I/O焊盤經(jīng)歷正向3.8A峰值電流ESD事件的情況。假定調(diào)節(jié)每個(gè)I/O電路中的二極管1053和鉗位NMOSFETs 1054的尺寸，以及VDD總線上電阻R1的大小，使I/O焊盤1050上的模擬電壓在該ESD事件期間達(dá)到8.0V的峰值。在ESD峰電流水平上，穿過二極管1053和從該二極管到I/O焊盤及到VDD總線的寄生互連電阻(圖1中沒有表示)的電壓降典型地加起來約為3.0V。因此，受力I/O焊盤本地VDD總線上的峰電壓約為5.0V。ESD電流沿著VDD總線在兩個(gè)方向上傳遞離開受力的焊盤，同時(shí)大多數(shù)電流在1～2歐姆的VDD總線電阻內(nèi)部分流通過分布式軌夾NMOSFETs 1054。注意由于這種電流流動(dòng)，發(fā)現(xiàn)VDD總線峰電壓局限在受力I/O焊盤，并且它在遠(yuǎn)離受力焊盤的兩個(gè)方向上逐漸降低。在該實(shí)施例模擬中，I/O電路1031，1030以及遠(yuǎn)程觸發(fā)電路1040本地的VDD總線峰電壓分別為4.7V、4.5V和4.3V。因此，分布式鉗位NMOSFETs的漏極端依據(jù)與受力I/O焊盤的接近程度而被偏置不同的電壓電平。但是，分布式鉗位NMOSFETs的柵極端被偏置成相同的電壓電平，因?yàn)樗鼈兌际墙?jīng)由觸發(fā)總線1046由遠(yuǎn)程觸發(fā)電路1040來驅(qū)動(dòng)的。重要的是應(yīng)該指出觸發(fā)總線的電壓電平取決于遠(yuǎn)程觸發(fā)電路與受力I/O焊盤的接近程度。當(dāng)在ESD事件期間被激活時(shí)，遠(yuǎn)程觸發(fā)電路驅(qū)動(dòng)觸發(fā)總線達(dá)到與該觸發(fā)電路本地的VDD總線電位相等的電壓電平，在這種情況中為4.3V。因此，比遠(yuǎn)程觸發(fā)電路更鄰近受力I/O焊盤的鉗位NMOSFETs將具有小于漏極到源極的電壓(Vds)的柵極到源極的電壓(Vgs)，而比遠(yuǎn)程觸發(fā)電路距離受力I/O焊盤更遠(yuǎn)的鉗位NMOSFETs具有Vgs＞Vds。明顯地，當(dāng)受力I/O焊盤位于比上述情況遠(yuǎn)離遠(yuǎn)程觸發(fā)電路更大的距離時(shí)，沿著VDD總線的IR降導(dǎo)致觸發(fā)總線所得電壓電平的進(jìn)一步降低。非常重要地應(yīng)該指出觸發(fā)總線上的電壓電平對于ESD網(wǎng)絡(luò)的性能是至關(guān)重要的。鉗位NMOSFETs漏極到源極的導(dǎo)通電阻在這些偏壓條件下大約與Vgs成反比。因此，距離遠(yuǎn)程觸發(fā)電路最遠(yuǎn)的I/O焊盤將受最壞的ESD性能的損害。
圖1中所述ESD保護(hù)電路的另一個(gè)限制是當(dāng)沿著VDD總線1044并聯(lián)放置多個(gè)遠(yuǎn)程觸發(fā)電路1040時(shí)，觸發(fā)總線1046經(jīng)歷電壓沖突事件。距離受力I/O焊盤不同距離的兩個(gè)觸發(fā)電路每一個(gè)都試圖驅(qū)動(dòng)觸發(fā)總線達(dá)到不同的電壓電平。這就可能引起嚴(yán)重的總線電壓沖突問題。解決這種電壓沖突事件的一種方案是分割VDD總線并且每個(gè)VDD總線段僅放置一個(gè)遠(yuǎn)程觸發(fā)電路1040。因此，VDD總線段的最大長度被限制，從而使從受力I/O焊盤到遠(yuǎn)程觸發(fā)電路的IR降最小化，并且被限制到單個(gè)遠(yuǎn)程觸發(fā)電路可以服務(wù)的長度。在IC設(shè)計(jì)中，很難將VDD總線分割成這種小段。因此，需要一種對所保護(hù)VDD總線的最大長度具有更少限制的新的分布式軌夾網(wǎng)絡(luò)。
圖1中描述的分布式軌夾網(wǎng)絡(luò)包含多個(gè)放置在每個(gè)I/O電路中的單獨(dú)的、分散的軌夾NMOSFETs。在I/O電路間物理間隔是大的，或者圍繞著集成電路周圍很大變化的情況下，這種方案可能在設(shè)計(jì)中有局限。舉例來說，許多集成電路使用取自標(biāo)準(zhǔn)單元設(shè)計(jì)庫的固定高度和寬度的I/O電路。但是，既定IC中I/O電路間的間隔或間隙可能依據(jù)所需I/O的數(shù)量和物理IC核心的尺寸而變化。因此，在許多IC設(shè)計(jì)中，I/O電路間具有顯著的間隙。另外，通常增加IC邊角附近I/O電路間的間隔，從而在封裝時(shí)適應(yīng)輻射狀連接線的擺動(dòng)。當(dāng)金屬總線圍繞著IC邊角布線時(shí)，典型地也具有較大的I/O電路間隙。
從分布式ESD網(wǎng)絡(luò)設(shè)計(jì)的觀點(diǎn)來看，任何I/O電路間的間隙，或者I/O電路間間隙的任何變化對ESD性能都具有負(fù)面的影響。舉例來說，與物理上毗鄰的I/O電路組中的I/O焊盤相比，寬間隔I/O電路組中央的I/O焊盤將受降低的ESD性能的損害。這是由于在沿著電阻電源總線分布的相同尺寸的小軌夾NMOSFETs網(wǎng)絡(luò)中，I/O焊盤的ESD性能對改變鉗位NMOSFETs間增量總線電阻R1非常敏感。美國專利第6,385,021號中教導(dǎo)的最小化該問題影響的一個(gè)途徑是通過在I/O電路間的間隔單元中放置附加的鉗位NMOSFETs來在I/O電路中增加鉗位NMOSFETs。盡管該途徑能夠有效地最小化鉗位NMOSFETs間最壞情況下增量VDD總線電阻R1，它典型地需要設(shè)計(jì)大量獨(dú)特的間隔單元并且以每個(gè)不同的間隔放置在I/O電路間。但是，因?yàn)閮?yōu)選地ESD保護(hù)網(wǎng)絡(luò)使用最少量簡單的、模塊化的且可再用的ESD元件來構(gòu)建，所以這種途徑是不理想的。因此，當(dāng)在這些分布式網(wǎng)絡(luò)中調(diào)整鉗位NMOSFETs的大小時(shí)，設(shè)計(jì)者經(jīng)?；贗C中最壞情況的實(shí)際焊盤到焊盤的間隔來簡單地假定所有I/O電路間單個(gè)增量總線電阻R1的值。如果所有的I/O電路都是毗鄰的，這種最壞情況的間隔經(jīng)常是所測量的焊盤到焊盤最小間隔的兩倍。這種途徑的缺點(diǎn)是結(jié)果所需的鉗位NMOSFETs溝道寬度大約為如果所有I/O電路實(shí)際上都毗鄰時(shí)所需寬度的兩倍。因此，需要一種新的ESD網(wǎng)絡(luò)方案，它能使用最少量的獨(dú)特ESD元件，但是在每個(gè)I/O電路區(qū)允許有最小的軌夾NMOSFETs通道寬度，并且從一個(gè)I/O焊盤到另一個(gè)焊盤ESD性能變化最小，同時(shí)允許以任意間隔繞著IC外圍放置I/O電路的最大的靈活性。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一方面，提供一種具有靜電放電電路的集成電路，包括多個(gè)焊盤，其中多個(gè)焊盤中的每個(gè)被連接到第一總線、第二總線以及第三總線上；多個(gè)上拉電路，其中多個(gè)上拉電路中的每個(gè)被連接到多個(gè)焊盤中的每個(gè)和第三總線上；多個(gè)分流電路，其中多個(gè)焊盤中的每個(gè)經(jīng)由第一總線被連接到多個(gè)分流電路中的至少一個(gè)上；響應(yīng)在多個(gè)焊盤中至少一個(gè)上發(fā)生的ESD事件，多個(gè)分流電路并聯(lián)工作，從而給多個(gè)焊盤提供靜電放電保護(hù)；及多個(gè)分流電路中的至少一個(gè)被連接到第一總線、第四總線和第二總線上；以及包含暫態(tài)檢測器電路的觸發(fā)電路，所述觸發(fā)電路具有經(jīng)由第三總線連接到多個(gè)焊盤中每個(gè)上的第一接線端、經(jīng)由第四總線連接到多個(gè)分流電路中至少一個(gè)上的第二接線端，以及連接到第二總線上的第三接線端。
根據(jù)本發(fā)明的另一方面，提供一種在集成電路中補(bǔ)償靜電放電的方法，該方法包括在集成電路內(nèi)放置多個(gè)焊盤；經(jīng)由各自的第一二極管器件將多個(gè)焊盤中的每個(gè)連接到第一總線上；經(jīng)由各自的第二二極管器件將多個(gè)焊盤中的每個(gè)連接到第二總線上；將暫態(tài)檢測器電路連接到第二總線和第三總線上，暫態(tài)檢測器電路具有與第四總線相連的輸出；物理上放置每個(gè)都連接到多個(gè)焊盤中的每個(gè)和第三總線上的多個(gè)上拉電路；放置多個(gè)分流電路，其中多個(gè)分流電路中至少一個(gè)被連接到第一總線、第四總線和第二總線上。


本發(fā)明通過實(shí)施例來闡述并且沒有受附圖的限制，附圖中類似的參考數(shù)字表示相似的元件。
圖1示意性地說明現(xiàn)有技術(shù)的ESD保護(hù)電路。
圖2示意性地說明根據(jù)本發(fā)明的分布式且升壓(boosted)的ESD保護(hù)網(wǎng)絡(luò)。
圖3以示意性圖的形式說明用于圖2 ESD鉗位電路的控制電路。
圖4示意性地說明根據(jù)本發(fā)明的分布式且升壓的ESD保護(hù)網(wǎng)絡(luò)的另一實(shí)施方式。
圖5按透視圖的形式說明按照本發(fā)明的分布式且升壓的ESD保護(hù)網(wǎng)絡(luò)的布局。
圖6以透視圖的形式說明根據(jù)本發(fā)明的分流裝置的布局。
熟練的技術(shù)人員能領(lǐng)會(huì)圖中的元件是出于簡單化且清晰化而描述的，因此不需要按比例地畫出。舉例來說，圖中某些元件的尺寸可以相對于其它元件而放大，從而有助于改進(jìn)對本發(fā)明實(shí)施例的理解。
具體實(shí)施例方式
在公知的分布式軌夾ESD保護(hù)電路中，多個(gè)分流裝置的控制電極經(jīng)常被加偏壓到小于施加在正電流電極上電壓的電壓。本發(fā)明的目標(biāo)是實(shí)現(xiàn)ESD保護(hù)，使得施加到分流裝置控制電極上的電壓高于正電流電極上的電壓。這就降低了每個(gè)分流裝置的導(dǎo)通電阻，因而提高了分布式軌夾網(wǎng)絡(luò)的性能，并且降低了實(shí)現(xiàn)強(qiáng)壯的ESD保護(hù)電路所需的布局面積。
本發(fā)明的一個(gè)實(shí)施方案提供了一種ESD保護(hù)電路，其中分流裝置陣列被并聯(lián)連接在ESD總線和VSS總線之間，并且在多個(gè)待保護(hù)的I/O和電源焊盤之間分布。在ESD事件期間以及正常的電路操作期間，使用可以在遠(yuǎn)離這些焊盤位置放置的一個(gè)或多個(gè)觸發(fā)電路來控制每個(gè)分流裝置。ESD事件從任何受力焊盤上連接到兩個(gè)分離的總線ESD總線，以及升壓總線上，ESD總線從焊盤傳遞高的ESD電流到多個(gè)分流裝置的正電流電極上，升壓總線控制觸發(fā)電路。因?yàn)樵贓SD事件期間觸發(fā)時(shí)，觸發(fā)電路產(chǎn)生非常小的電流，沿著升壓總線在任何受力焊盤和觸發(fā)電路間幾乎沒有IR電壓降。因此，觸發(fā)電路能夠驅(qū)動(dòng)多個(gè)分流裝置的控制電極達(dá)到通常高于ESD總線上峰電壓電平的電壓電平。
在一個(gè)實(shí)施方案中，ESD總線和升壓總線用作分離的連接到IC外部電源上的正電源總線。同樣，VSS總線用作也連接到IC外部電源上的接地電源總線。在可選的實(shí)施方案中，這三種總線的任何一種或者全部都可以不直接連接到外部的電源上。VSS總線還可以被連接到硅襯底上，從而使襯底與VSS總線金屬并聯(lián)導(dǎo)通。
圖2描述了本發(fā)明的一個(gè)實(shí)施方案，其中在集成電路內(nèi)部提供ESD保護(hù)網(wǎng)絡(luò)9。ESD保護(hù)網(wǎng)絡(luò)9包括許多電路部分，包括I/O焊盤單元20-22，以及電源焊盤單元40。每個(gè)焊盤單元可以示意性地如圖2所示以及按占據(jù)IC外圍特定面積的物理布局的意義上來描述。每個(gè)這些焊盤單元被連接到升壓總線12、ESD總線14、觸發(fā)總線16和VSS總線18上，它們也包括在ESD保護(hù)網(wǎng)絡(luò)9中。在每個(gè)I/O和電源焊盤單元間的ESD總線14上表示了一系列增量總線電阻。相似的增量總線電阻R2和R3分別表示在觸發(fā)總線16和升壓總線12上。每個(gè)電阻(R1、R2和R3)表示用于兩個(gè)相鄰焊盤單元間相應(yīng)總線該段的有效的分布式附加金屬電阻。舉例來說，從一個(gè)這種焊盤單元的物理中心到相鄰焊盤單元物理中心的總線長度被用于這些電阻值的計(jì)算。雖然沿著總線的增量總線電阻都用一個(gè)標(biāo)記，例如R1表示，但應(yīng)當(dāng)理解成隨著焊盤單元間的物理間隔圍繞IC外圍而變化，這些電阻值通常劇烈變化。增量總線電阻還可以表示在VSS總線上，但是為了使示意圖清晰它們沒有包括在圖2中。應(yīng)當(dāng)理解上述的增量總線電阻從ESD電路設(shè)計(jì)的角度來看是不可取的。它們是在傳遞總線金屬的任何集成電路上限制面積的不可避免的結(jié)果。升壓總線12、ESD總線14、觸發(fā)總線16和VSS總線18可以沿著IC的外圍伸展，擴(kuò)展由圖2中點(diǎn)線表示的ESD保護(hù)網(wǎng)絡(luò)9，從而包括附加的焊盤單元和增量總線電阻(未表示)，它們可以沿著芯片的外圍來提供。雖然只有四個(gè)焊盤單元的組在圖2中被表示，但假定可以實(shí)現(xiàn)更小或者更大的組。在優(yōu)選的形式中，四個(gè)總線繞著IC外圍形成一個(gè)完整的環(huán)，IC上所有的I/O和電源焊盤都在ESD保護(hù)網(wǎng)絡(luò)9內(nèi)保護(hù)。如果ESD總線在任何點(diǎn)斷裂，如前面所述，必須在ESD總線段的兩端或其附近放置大的鉗位NMOSFETs(沒有在圖2中表示)，從而正確地保護(hù)在該段末端附近放置的I/O焊盤。
圖2中I/O焊盤單元22包括連接在升壓總線12、ESD總線14和VSS總線18之間的外部連接焊盤31。二極管32具有連接到VSS總線18上的陽極端和連接到I/O焊盤31上的陰極端。二極管33具有連接到I/O焊盤31上的陽極端和連接到ESD總線14上的陰極端。P-溝道或者p型晶體管，PMOSFET 34具有連接到I/O焊盤31上的第一電流電極或者漏極以及連接到升壓總線12上的第二電流電極或者源極。PMOSFET 34的控制電極或者柵極被連接到控制信號(未表示)上，結(jié)合圖3在下面描述控制信號。但是，在正ESD事件被施加到I/O焊盤31上期間，該控制信號被拉到VSS附近，從而使低電阻的漏極到源極導(dǎo)通通過PMOSFET 34。I/O焊盤單元22還包含N-通道或者n型晶體管、鉗位NMOSFET 36，其源極連接到VSS總線18上，并且漏極連接到ESD總線14上。鉗位NMOSFET 36的柵極連接到觸發(fā)總線16上。I/O焊盤單元20和21與I/O焊盤單元22相似。在該實(shí)施方案中，I/O焊盤單元20和21包括在I/O焊盤單元22中發(fā)現(xiàn)的相同電路，如圖2所示。在ESD事件期間，鉗位NMOSFET 36在ESD總線14和VSS總線18之間提供了直接電流通道。注意每個(gè)I/O焊盤單元中包含的鉗位電路，例如鉗位NMOSFET 36被并聯(lián)，從而提供與哪一個(gè)I/O焊盤接收ESD事件無關(guān)的分布式ESD保護(hù)。在I/O焊盤單元22中沒有表示出待保護(hù)的電路，例如PMOSFET和NMOSFET輸出驅(qū)動(dòng)器、這些輸出驅(qū)動(dòng)器的預(yù)驅(qū)動(dòng)電路、輸入電路，以及正常I/O操作所需的其它電路元件。
圖2中的電源焊盤單元40包括外部連接焊盤41，它被連接到正電源總線VDD1(未表示)上，并且連接在升壓總線12、ESD總線14和VSS總線18之間。在電源焊盤單元40中表示出了二極管42、二極管43、PMOSFET 44和鉗位NMOSFET 46，并且假定它們與I/O焊盤單元22中類似元件相同。因此，在該實(shí)施方案中，象I/O焊盤一樣電源焊盤VDD141被連接到ESD保護(hù)網(wǎng)絡(luò)9上并受之保護(hù)?？蛇x的實(shí)施方案可以使用不同途徑來保護(hù)電源焊盤ESD，而維持圖2中所述的I/O焊盤保護(hù)途徑。
I/O焊盤單元20～22內(nèi)包含的鉗位NMOSFET 36和電源焊盤單元40內(nèi)包含的鉗位NMOSFET 46形成了多個(gè)分流電路。每個(gè)分流電路經(jīng)由觸發(fā)總線16通過電源焊盤單元40中的觸發(fā)電路來控制。觸發(fā)電路50具有連接到升壓總線12上的第一個(gè)接線端、連接到觸發(fā)總線16上的第二個(gè)接線端和連接到VSS總線18上的第三個(gè)接線端。觸發(fā)電路50包含包括電阻52和電容53的RC暫態(tài)檢測器電路51，以及緩沖電路54。在一個(gè)實(shí)施方案中，電阻52和電容53每個(gè)都可以從NMOSFET或者PMOSFET中形成。電阻52的第一個(gè)接線端連接到升壓總線12上。緩沖電路54的輸入被連接到電阻52的第一個(gè)接線端和電容53的第一個(gè)接線端上。緩沖電路54的輸出被連接到觸發(fā)總線16上。電容53的第二個(gè)接線端連接到VSS總線18上。在這種實(shí)施方案下，緩沖電路54在輸入和輸出節(jié)點(diǎn)間包含奇數(shù)個(gè)串聯(lián)的CMOS倒相級(沒有表示)。每個(gè)倒相級包含源極連接到升壓總線12上的PMOSFET和源極連接到VSS總線上的NMOSFET。重要地指出當(dāng)在ESD事件期間使用時(shí)，緩沖電路54應(yīng)該驅(qū)動(dòng)觸發(fā)總線16達(dá)到等于觸發(fā)電路本地的升壓總線12上電壓電平的電壓電平。電源焊盤單元40內(nèi)還包含PMOSFET 58，其柵極連接到觸發(fā)總線16上，源極連接到升壓總線12上，并且漏極連接到ESD總線14上。在該實(shí)施方案下，PMOSFET 58形成平衡電路，它在ESD事件后及正常IC操作期間起著電學(xué)短路ESD總線14與升壓總線12的功能，但是在ESD事件期間基本上保持不導(dǎo)通。
圖2中ESD保護(hù)電路的目的是參考接地的VSS，保護(hù)多個(gè)I/O和電源焊盤不受連接到這些焊盤任何之一上的正ESD事件的影響?？紤]ESD網(wǎng)絡(luò)模擬的情況，其中在大的焊盤單元組中，參考接地的VSS，I/O焊盤31經(jīng)歷正向3.8A的峰值電流ESD事件。假定在模擬中調(diào)節(jié)每個(gè)焊盤單元中二極管33和鉗位NMOSFETs 36及46，以及ESD總線上的多個(gè)電阻RI的大小，從而使I/O焊盤31上的電壓在ESD事件期間上升到8.0V的峰值。對于該ESD事件，連接到I/O焊盤31上的主要希望的ESD電流耗散通道是通過正偏二極管33到達(dá)ESD總線，然后沿著ESD總線在兩個(gè)方向上到達(dá)鄰近受力I/O焊盤簇排的鉗位NMOSFETs網(wǎng)絡(luò)。如前所述，在受力I/O焊盤和鉗位NMOSFETs36及46的漏極端之間有兩個(gè)不可避免的電壓降來源。第一個(gè)是穿過二極管33并且與I/O焊盤及ESD總線(圖2中未表示)電阻互連的大約3V的聯(lián)合電壓降。第二個(gè)是沿著ESD總線在兩個(gè)方向上遠(yuǎn)離受力I/O焊盤的IR電壓降。I/O焊盤單元22、21、20以及電源焊盤單元40本地的模擬ESD總線峰值電壓分別為5.0、4.7、4.5及4.3V。這些具體的電壓僅是通過實(shí)施例給出的。同前面一樣，依據(jù)與受力I/O焊盤的遠(yuǎn)近，分布式鉗位NMOSFETs被偏置成不同的電壓電平，峰電壓由受力焊盤本地得到。圖2中所述ESD保護(hù)電路的關(guān)鍵特征是觸發(fā)電路50經(jīng)由與高電流ESD總線14分離的升壓總線12而被連接到任何的受力I/O焊盤上。注意在ESD事件期間，觸發(fā)電路50僅驅(qū)動(dòng)分布式鉗位NMOSFET的柵極，因此只消耗非常小部分的經(jīng)由ESD總線耗散到多個(gè)鉗位NMOSFETs 36和46中的電流。與ESD總線14相比，非常小的電流被傳遞到升壓總線12上。本發(fā)明的優(yōu)點(diǎn)是沿著升壓總線從任何受力I/O焊盤到觸發(fā)電路50，或者從觸發(fā)電路到任何鉗位NMOSFETs 36和46，只發(fā)生非常小的IR電壓降。因此，鉗位NMOSFETs柵極的電壓電平基本上和遠(yuǎn)程觸發(fā)電路與受力I/O焊盤的遠(yuǎn)近無關(guān)。這是對現(xiàn)有技術(shù)電路的重要改進(jìn)。在圖2所示的實(shí)施方案中，使用PMOSFET 34從I/O焊盤到升壓總線12上連接ESD電壓。在向I/O焊盤31施加正ESD事件期間，驅(qū)動(dòng)連接到PMOSFET 34柵極上的控制信號至接近VSS，使PMOSFET 34導(dǎo)通并且上拉升壓總線12達(dá)到或者接近全受力I/O焊盤的電壓。多個(gè)焊盤單元20-22及40中的PMOSFET 34和其它相似的晶體管(未標(biāo)號)結(jié)合控制這些晶體管(圖3)柵極的電路起著多個(gè)上拉電路的作用。圖2中所示ESD電路的主要目的是為了最小化這些分流裝置的有效導(dǎo)通電阻而分別使每個(gè)I/O和電源焊盤單元中多個(gè)鉗位NMOSFETs 36及46的Vgs最大。在上述ESD網(wǎng)絡(luò)模擬中，在沿著通道最小降低的情況下，受力I/O焊盤上的全電壓(8.0V)經(jīng)由PMOSFET 34連接到升壓總線12，然后經(jīng)由觸發(fā)電路50連接到觸發(fā)總線16上，到達(dá)每個(gè)分布式鉗位NMOSFETs36及46的柵極。在前面參照圖1描述的現(xiàn)有技術(shù)網(wǎng)絡(luò)模擬中，觸發(fā)總線的峰值電壓僅為4.3V。重提在這些偏壓條件下鉗位NMOSFET的導(dǎo)通電阻大約與Vgs成反比。因此，圖2中描述的ESD保護(hù)網(wǎng)絡(luò)9幾乎等分了分布式鉗位NMOSFETs的導(dǎo)通電阻。在每個(gè)鉗位NMOSFET的柵極被偏置到接近IC中最高電壓的情況下，每個(gè)鉗位NMOSFET的導(dǎo)通電阻被有效地最小化了。這有助于使分布式軌夾網(wǎng)絡(luò)的性能最高并且使實(shí)現(xiàn)強(qiáng)壯的ESD保護(hù)電路所需的布局最小。與圖1中所示的現(xiàn)有技術(shù)電路相比，在本文教導(dǎo)下設(shè)計(jì)下的“升壓”ESD網(wǎng)絡(luò)提供了升壓的ESD保護(hù)。
上述升壓ESD網(wǎng)絡(luò)有效操作的關(guān)鍵要求是分布式鉗位NMOSFETs能夠足夠快地導(dǎo)通，從而將受力I/O焊盤的峰電壓限制到該I/O焊盤不能工作的定義閾值電壓以下。因此，必須適當(dāng)調(diào)整圖2ESD保護(hù)網(wǎng)絡(luò)9中的元件，包括PMOSFET 34、用于升壓總線的增量總線電陰R3、觸發(fā)電路50中的元件，以及用于觸發(fā)總線的增量總線電阻R2的大小，從而實(shí)現(xiàn)這種需求，這些元件也是對鉗位NMOSFETs36和46的柵極充電的關(guān)鍵通道。本發(fā)明的一個(gè)優(yōu)點(diǎn)是由于ESD事件期間通過該關(guān)鍵通道的電流非常小，因而甚至是對于包含非常大量的I/O焊盤的網(wǎng)絡(luò)，也很容易調(diào)節(jié)這些元件的大小，從而滿足這種需求。這種方案具有多個(gè)另外的利益。首先，升壓總線12的增量電阻R3和觸發(fā)總線16的增量電阻R2可以比ESD總線14的相應(yīng)電阻大得多。因此，升壓和觸發(fā)總線只需要在ESD總線消耗的IC外圍占據(jù)小部分的布局面積。第二，由于在ESD事件期間只有少量的電流傳導(dǎo)到這些總線上，所以即使在增量總線電阻R3和R2的電阻值很小的情況下，沿著這兩個(gè)總線也只有非常小的IR電壓降。因此，觸發(fā)電路50可以放置在遠(yuǎn)離受力I/O焊盤的很遠(yuǎn)處，而不會(huì)明顯影響網(wǎng)絡(luò)的性能。第三，也由于沿著升壓總線12的IR電壓降最小，沿著升壓總線可以并聯(lián)放置大量的觸發(fā)電路，而沒有現(xiàn)有電路中可見的明顯總線電壓沖突。
在優(yōu)選的形式下，多個(gè)諸如觸發(fā)電路50的觸發(fā)電路沿著升壓總線12來分布，間隔范圍從每5個(gè)到20個(gè)I/O焊盤單元。但是，在特定的應(yīng)用中，或多或少的間隔安排可能是優(yōu)選的。在任何情況下，相鄰觸發(fā)電路間允許的最大距離比單個(gè)I/O焊盤單元沿著升壓總線的物理寬度要大得多。設(shè)定該最大距離，以使輕微的IR電壓降和可能沿著升壓及觸發(fā)總線發(fā)生的RC延遲最小，并且還限制一個(gè)觸發(fā)電路必須驅(qū)動(dòng)多少個(gè)鉗位NMOSFETs 36和46的柵極。
出于上述的原因，ESD總線14段的最大長度典型地大于圍繞著IC外圍全體總線長度。因此，圖2中描述的分布式ESD網(wǎng)絡(luò)9可以在優(yōu)選的實(shí)施方案中實(shí)現(xiàn)，其中四個(gè)總線將IC外圍圍成環(huán)，保護(hù)全體元件，或者IC中的I/O焊盤及電源焊盤子單元。在可選的實(shí)施方案中，觸發(fā)總線16可以沿著ESD總線14和升壓總線12被分成多個(gè)單獨(dú)的段。舉例來說，分布式鉗位NMOSFETs 36和46的整個(gè)網(wǎng)絡(luò)可以被分劃成多個(gè)更小的網(wǎng)絡(luò)，從而使每個(gè)小的鉗位NMOSFETs網(wǎng)絡(luò)由一個(gè)觸發(fā)總線段來控制。一個(gè)觸發(fā)總線段必須將至少一個(gè)觸發(fā)電路50連接到至少一個(gè)鉗位NMOSFETs 36和46上。
在如圖2描述的配置中，ESD網(wǎng)絡(luò)設(shè)計(jì)和物理布局被很大簡化了。在一個(gè)實(shí)施方案中，I/O焊盤單元22內(nèi)的所有ESD元件可以被安排在第一個(gè)布局單元中，并且該單元被放置在IC上所有功能性I/O焊盤單元中。同樣，電源焊盤單元40中的所有ESD元件被安排在第二個(gè)布局單元中，并且該單元被放置在IC上所有功能性電源焊盤單元中。因此，這種網(wǎng)絡(luò)是非常模塊化的，只有幾個(gè)元件重復(fù)很多次。注意通過如圖2所示在每個(gè)電源焊盤單元40中放置觸發(fā)電路50，應(yīng)該滿足觸發(fā)電路的放置間隔需求，因?yàn)樵诖蠖鄶?shù)IC設(shè)計(jì)中，電源焊盤必須是這種頻繁放置的。因此，在大多數(shù)情況中，簡單地按照正常電路操作的要求放置焊盤單元就能保證強(qiáng)壯、正確實(shí)現(xiàn)的ESD保護(hù)網(wǎng)絡(luò)。這使圖2的ESD網(wǎng)絡(luò)9很易于實(shí)現(xiàn)，并且比現(xiàn)有技術(shù)的電路更易于設(shè)計(jì)且具有更少的布局錯(cuò)誤。
在ESD網(wǎng)絡(luò)9的一個(gè)實(shí)施例中，形成二極管33作為NWELL二極管中的P+源(active)，P+源周長為400微米。實(shí)際長度只是通過實(shí)施例給出的，并且可以依據(jù)具體的應(yīng)用而顯著變化。形成二極管32作為P型襯底二極管中的N+源，N+源周長為400微米。PMOSFET 34具有60微米的溝道寬度和0.45微米的溝道長度。NMOSFET 36具有180微米的溝道寬度和0.45微米的溝道長度。增量ESD總線電阻R1被設(shè)定為約0.25歐姆。相應(yīng)的增量觸發(fā)總線電阻R2被設(shè)定為約15歐姆，并且相應(yīng)的增量升壓總線電阻R3被設(shè)定為約5歐姆。增量VSS總線電阻(未在圖2中表示)被設(shè)定為約0.25歐姆。本發(fā)明的一個(gè)優(yōu)點(diǎn)是與圖1中描述的現(xiàn)有技術(shù)電路相比，I/O焊盤單元22中鉗位NMOSFET 36的溝道寬度降低40-50％，因此降低了布局面積。這是由于本文描述的升壓網(wǎng)絡(luò)在鉗位NMOSFETs上提供了更高的Vgs。
在圖2所示的ESD網(wǎng)絡(luò)9的闡述實(shí)施方案中，在電源焊盤單元40中對電源焊盤VDD1提供了ESD保護(hù)。假定該焊盤連接到單獨(dú)的正電源總線上，它沒有在圖2中表示。舉例來說，在同一個(gè)ESD網(wǎng)絡(luò)9中還放置了與電源焊盤單元40相似的附加電源焊盤及焊盤單元，例如VDD2、VDD3。注意如果ESD總線14用作正電源總線，并且連接到IC外圍的電源上，那么VDD1、VDD2和VDD3在正常的IC操作期間不會(huì)超過ESD總線供應(yīng)電壓，從而防止了由于正偏二極管43引起的漏電。但是，如果ESD總線14沒有連接到外部電源上，那么VDD1、VDD2和VDD3每個(gè)都連接到具有不同電壓電平的外部電源上。在這種配置下，由于最高電壓電源焊盤單元中的正偏二極管43，在正常IC操作期間ESD總線14將簡單地上升到低于VDD1、VDD2和VDD3中最高的一個(gè)二極管正向電壓的電壓電平。應(yīng)該充分地理解盡管圖2中每個(gè)焊盤單元都已經(jīng)賦予了具體的功能，例如I/O和電源，但是可以使用其它的焊盤單元功能。
在圖2 ESD網(wǎng)絡(luò)9的可選實(shí)施方案中，電阻52和電容53可以在節(jié)點(diǎn)56附近被倒裝，從而使電阻連接到VSS總線上并且電容連接到升壓總線上。在以這種方式配置的RC暫態(tài)檢測器下，緩沖電路54可以使用例如大量串聯(lián)的CMOS倒相級。本領(lǐng)域技術(shù)人員將認(rèn)識到可以有多個(gè)如圖2中所示的附加暫態(tài)檢測器電路，它們將有效地用于這種應(yīng)用。圖2中緩沖電路54的功能是檢測、反相并且放大暫態(tài)檢測器在節(jié)點(diǎn)56處的輸出信號。有許多常用的電路可以用來實(shí)現(xiàn)這些功能。一般而言，需要觸發(fā)電路50來檢測任何保護(hù)的I/O和電源焊盤上的快速ESD誘導(dǎo)的電壓暫態(tài)(dV/dt)，然后驅(qū)動(dòng)觸發(fā)總線16達(dá)到或接近觸發(fā)電路本地升壓總線電壓電平的電壓電平。
應(yīng)該指出現(xiàn)有技術(shù)和前面所述的電壓閾值檢測器電路在此處所述的升壓ESD網(wǎng)絡(luò)中并不能良好地工作。出現(xiàn)這種情況有三個(gè)主要的原因。第一，這些檢測器電路的實(shí)際電壓閾值對正常的半導(dǎo)體工藝的變化及IC操作溫度的范圍非常敏感。由于這些因素電壓閾值可以在2-3V的范圍內(nèi)變化。第二，在不干擾正常IC操作所需的最小檢測器電壓閾值和ESD事件期間受力I/O焊盤上定義的最大允許電壓之間沒有足夠的電壓空間。在正常的電路操作期間，ESD電壓閾值檢測器不一定打開。舉例來說，正常操作期間VDD＝3.3V的IC在VDD＝5.0V或者更高時(shí)典型地可見生產(chǎn)后的老化(burn-in)。為了確保檢測器電路在老化后不會(huì)啟動(dòng)(fire)并且添加附加的空間以補(bǔ)償工藝變量，ESD檢測器電路的電壓閾值必須被典型地設(shè)定在7-8V的范圍內(nèi)。這不會(huì)提供充分的空間來保護(hù)ESD事件期間I/O焊盤中易壞的元件。重提ESD事件期間I/O焊盤的臨界電壓故障閾值在6-10V的范圍內(nèi)變化。第三，由于沿著升壓總線12的小的但是不可避免的IR電壓降，距離受力I/O焊盤有點(diǎn)遠(yuǎn)放置的電壓閾值檢測器電路不會(huì)正確地檢測ESD事件，這將引起本地放置的檢測器電路啟動(dòng)。當(dāng)多個(gè)觸發(fā)電路沿著升壓總線并聯(lián)分布時(shí)，這可能引起總線電壓的沖突問題。具體地說RC暫態(tài)檢測器電路51，以及一般地說暫態(tài)檢測器電路對上述的問題區(qū)域更不敏感或者不受影響。因此，在這些分布式保護(hù)網(wǎng)絡(luò)中，檢測電壓閾值的ESD檢測器電路不會(huì)工作良好。
在圖2 ESD網(wǎng)絡(luò)9的可選實(shí)施方案中，在每個(gè)I/O焊盤單元中可以放置多個(gè)緩沖電路54的實(shí)例來驅(qū)動(dòng)該焊盤單元本地的鉗位NMOSFET，使得只有RC暫態(tài)檢測器51保留在觸發(fā)電路50中。在另外可選的實(shí)施方案中，緩沖電路54可以被分成幾個(gè)部分，第一部分在觸發(fā)電路50的當(dāng)?shù)?，并且第二部分在每個(gè)I/O焊盤單元的當(dāng)?shù)亍?br> 在圖2闡述的ESD網(wǎng)絡(luò)9中，觸發(fā)電路50表示在電源焊盤單元40中。在其它的實(shí)施方案中，該觸發(fā)電路可以可選地放在I/O焊盤單元20-22中、焊盤單元間的特定間隔單元中，或者任何可獲得的充分空間中。除了如圖2所示放在I/O和電源焊盤單元中外，單個(gè)鉗位NMOSFETs 36和46還可以放在焊盤單元間的特定間隔單元中，或者任何可獲得的空間中。一種方式是提供了這些沿著ESD總線14頻繁且廣泛分布的鉗位NMOSFETs。
盡管鉗位分流裝置36和46作為NMOSFETs來表示，但應(yīng)該領(lǐng)會(huì)到可選的分流裝置和分流電路可以用于這種功能。舉例來說，PMOSFET、兩個(gè)或多個(gè)串聯(lián)的NMOSFETs或者PMOSFETs、結(jié)型場效應(yīng)晶體管(JFET)、觸發(fā)型可控硅整流器(pnpn)、復(fù)合晶體管配置的雙極晶體管電路、或者任何電控開關(guān)都可以用于這種分流的功能。
當(dāng)闡述具體的MOSFET器件時(shí)，應(yīng)當(dāng)很好地理解集成電路中的ESD網(wǎng)絡(luò)9可以使用通過其它類型半導(dǎo)體工藝形成的其它類型的晶體管來實(shí)現(xiàn)，例如CMOS、雙極晶體管、BiCMOS、SOI和體硅、SiGe以及其它晶體管。
在操作中，分布式ESD保護(hù)網(wǎng)絡(luò)9包含多個(gè)集成電路焊盤單元和網(wǎng)絡(luò)操作所需的總線。焊盤單元20-22及40組中的任何一個(gè)經(jīng)歷接受靜電放電電壓及相應(yīng)的電流。與參考在任何別的焊盤處施加VSS的ESD事件相應(yīng)的電路操作與上面在I/O焊盤31處發(fā)生ESD事件時(shí)描述的類似。如果ESD事件被從I/O焊盤31施加到另一個(gè)焊盤上，例如用VDD1焊盤41代替VSS，那么除了二極管42提供了從VSS總線18到接地VDD1焊盤41的返回通道外，ESD網(wǎng)絡(luò)操作和電流通道將是相同的。因此，圖2中表示的網(wǎng)絡(luò)允許在ESD保護(hù)網(wǎng)絡(luò)9中的任意兩個(gè)焊盤之間進(jìn)行ESD保護(hù)。
圖2中的PMOSFET 58形成了平衡電路并且提供了一種方法，使得在正常的電路操作期間和就在ESD事件之后升壓總線12與ESD總線14上的電壓相等。但是，重要的是為了能使升壓總線電壓12能夠適當(dāng)?shù)爻^ESD總線電壓14，PMOSFET 58在ESD事件期間應(yīng)該是不導(dǎo)通的。PMOSFET 58的主要目的是在第一次ESD事件后使升壓總線12放電，重新設(shè)定觸發(fā)電路50，使得它能正確地響應(yīng)第二次ESD事件。一旦檢測到第一次ESD事件并且完全耗散，ESD總線14的電壓將可能低于大約1V。但是，在沒有PMOSFET 58的情況下，對于升壓總線12上的電荷，沒有可比的耗散通道到達(dá)VSS。在第一次ESD事件后，升壓總線12將在一段明顯的時(shí)間內(nèi)保持帶電。當(dāng)這種升壓總線12上的剩余電荷對于單個(gè)施加的ESD事件不會(huì)帶來問題時(shí)，如果集成電路相繼經(jīng)歷一系列快速的ESD事件，那么它將可以引起問題。重提設(shè)計(jì)觸發(fā)電路50從而通過檢測升壓總線12上快速的dV/dt轉(zhuǎn)變來檢測ESD事件。如果升壓總線12在第一次ESD事件后有點(diǎn)上升，那么第二次ESD事件開始期間更小的dV/dt轉(zhuǎn)變不足以使觸發(fā)電路50啟動(dòng)。因此，在ESD結(jié)束后，需要平衡電路(PMOSFET 58)來給升壓總線12提供經(jīng)由ESD總線14到達(dá)VSS的電荷泄漏通道。在正常的IC操作期間，觸發(fā)總線16被保持接近VSS的電勢，并且PMOSFET 58將驅(qū)動(dòng)升壓總線12達(dá)到ESD總線14的電壓。PMOSFET 58的第二個(gè)好處是通過PMOSFET 58內(nèi)存在的NWELL二極管寄生P+漏極來提供。舉例來說，在I/O焊盤31上的ESD事件期間，該二極管(經(jīng)由ESD總線14)可以輔助PMOSFET 34提升升壓總線12的電位。應(yīng)當(dāng)理解PMOSFET 58只是幾個(gè)可以用來實(shí)現(xiàn)這些目的功能的器件或電路之一。
圖3描述的是在I/O焊盤單元22內(nèi)包含的ESD元件的實(shí)施例，包括控制PMOSFET 34柵極的電路實(shí)施方案。在一種方式中，圖2的每個(gè)I/O焊盤單元可以如圖3所述來實(shí)現(xiàn)，其中每個(gè)PMOSFET 34的柵極都被相似地控制。為了方便闡述，與圖2中所述相同的元件在圖3中被相同的標(biāo)記，例如焊盤31、二極管32、鉗位NMOSFETs 36、二極管33和PMOSFET 34，以及升壓總線12、ESD總線14、觸發(fā)總線16和VSS總線18。PMOSFET 60具有連接到ESD總線14的柵極、至源極的電學(xué)體連接，源極連接到I/O焊盤31上，以及連接到節(jié)點(diǎn)61處電阻62第一接線端上的漏極。電阻62的第二接線端被連接到VSS總線18上。倒相器63的輸入被連接到節(jié)點(diǎn)61上，并且倒相器63的輸出被連接到PMOSFET 34的柵極上。節(jié)點(diǎn)64的陽極連接到I/O焊盤31上并且陰極連接到升壓總線12上。在操作中，二極管64能夠作為用作與PMOSFET 34相關(guān)的NWELL二極管的P+源，或者用作單獨(dú)的離散二極管。
在該實(shí)施方案中，PMOSFET 34、二極管64、倒相器63、PMOSFET 60和電阻62包含一個(gè)上拉電路70，當(dāng)該焊盤在ESD事件期間被受力時(shí)，它能夠?qū)⑸龎嚎偩€電壓上升到或者接近I/O焊盤31的電壓。該電路檢測施加到I/O焊盤31上的正ESD事件并且驅(qū)動(dòng)PMOSFET 34的柵極降低，從而使PMOSFET 34導(dǎo)通。在ESD事件期間，當(dāng)受力I/O焊盤的電壓超過本地ESD總線14的電壓達(dá)到高于PMOSFET的閾值電壓時(shí)，節(jié)點(diǎn)61上升到接近I/O焊盤的電壓。調(diào)節(jié)電阻62的大小至小的電阻值，從而使PMOSFET 60很容易驅(qū)動(dòng)節(jié)點(diǎn)61到高電平。在節(jié)點(diǎn)61處的輸入假定為高的或者有效邏輯態(tài)下，倒相器63將驅(qū)動(dòng)PMOSFET 34的柵極為低電平，從而能夠在PMOSFET34中實(shí)現(xiàn)源極到漏極的低電阻導(dǎo)通。在正常的操作期間，節(jié)點(diǎn)61將通過電阻62保持在VSS處，從而引起倒相器63保持PMOSFET 34的柵極處于使PMOSFET 34不導(dǎo)通的電壓電平。因此，在I/O焊盤31上的ESD事件期間，上拉電路70用于升高升壓總線12達(dá)到或者接近焊盤的電壓。
應(yīng)該充分理解許多其它的電路元件可以可選地用來實(shí)現(xiàn)圖3中上拉電路70的功能。舉例來說，PMOSFET 34可以用門控制電路適當(dāng)改變的NMOSFET來代替?？蛇x地，可以完全除去PMOSFET 34而在獨(dú)立配置中使用唯一的二極管64。如果使用獨(dú)立二極管64，在ESD事件期間，從I/O焊盤到升壓總線12將有大約為0.7V的不可避免的二極管壓降。盡管這種壓降部分降低了ESD網(wǎng)絡(luò)的性能，但它具有簡單化的優(yōu)點(diǎn)，因?yàn)槟菚r(shí)上拉電路70只包含二極管64。其它的器件，例如雙極晶體管也可以用來代替PMOSFET 34。
圖1中所述現(xiàn)有技術(shù)的分布式軌夾網(wǎng)絡(luò)包含多個(gè)單獨(dú)的離散軌夾NMOSFETs，它們被放置在每個(gè)I/O焊盤單元中。如前面所述，這種方案在設(shè)計(jì)中是有限制的，它在I/O焊盤單元之間有明顯的縫隙，或者焊盤單元間的縫隙繞著IC的外圍變化很大。這是由于增量ESD總線電阻R1與該空間成正比。重提I/O焊盤單元間R1的任何變化都會(huì)直接導(dǎo)致I/O焊盤ESD性能的變化。為了充分地保護(hù)R1最大的IC外圍區(qū)域的I/O焊盤，每個(gè)I/O焊盤單元中的鉗位NMOSFET的溝道寬度典型地以假定網(wǎng)絡(luò)帶有R1的模擬為基礎(chǔ)來調(diào)整大小，R1被設(shè)定為在IC外圍中發(fā)現(xiàn)的最高值。這種配置有多個(gè)問題。第一，它是無效率的，因?yàn)殂Q位NMOSFETs在I/O焊盤單元被靠近分隔的IC外圍的那些區(qū)域被調(diào)得太大。第二，從一個(gè)I/O焊盤到下一個(gè)，ESD性能可能有顯著的變化。第三，在一個(gè)或多個(gè)焊盤單元被放置成與相鄰焊盤單元具有非常大縫隙的應(yīng)用中，這種途徑不會(huì)良好地工作。在這種情況下，與跨過這些縫隙的ESD總線段相應(yīng)的R1對于分布式鉗位網(wǎng)絡(luò)可能太大而不能有效地被使用。減小這些問題中的每一個(gè)的一個(gè)途徑是在I/O焊盤單元中增加鉗位NMOSFETs，并且附加的鉗位NMOSFETs被放置在I/O焊盤單元間的間隔單元中，如同前面參照圖1和圖2所說明的一樣。盡管它有效，但該途徑典型地需要設(shè)計(jì)大量的獨(dú)立間隔單元并且在焊盤單元間放置成多個(gè)不同的間隔。因此，下面描述的實(shí)施方案提供了更加模塊化的設(shè)計(jì)，需要更少的獨(dú)立設(shè)計(jì)元件。
本發(fā)明的一個(gè)目標(biāo)是實(shí)現(xiàn)ESD保護(hù)網(wǎng)絡(luò)，其中軌夾NMOSFETs在物理上與I/O焊盤單元隔開并且以基本上連續(xù)且均勻分布的方式圍繞著IC的外圍來放置。如果下面參照圖4和圖5的描述一樣，這種新的ESD網(wǎng)絡(luò)方案允許使每個(gè)I/O焊盤單元區(qū)域中的軌夾NMOSFET的溝道寬度最小，并且使ESD性能從一個(gè)I/O焊盤單元到下一個(gè)的變化最小，而且同時(shí)使以任意間隔圍繞著IC外圍放置I/O焊盤單元的靈活性最大。
圖4闡述的是用于保護(hù)IC中I/O和電源焊盤單元組的部分ESD網(wǎng)絡(luò)100。表示了I/O焊盤單元120和121。如同在圖2相似的ESD保護(hù)網(wǎng)絡(luò)9中一樣，提供了ESD升壓總線110、ESD總線111、觸發(fā)總線112和VSS總線113。鉗位NMOSFETs 150-159的網(wǎng)絡(luò)160沿著ESD總線111的長度方向分布。每個(gè)鉗位NMOSFETs 150-159都具有連接到ESD總線111上的漏極、連接到VSS總線113上的源極，以及連接到觸發(fā)總線112上的柵極。注意鉗位NMOSFETs 150-159與I/O焊盤單元120和121并不相關(guān)，并且在單獨(dú)分布的鉗位NMOSFET網(wǎng)絡(luò)160中被替代地聚合地一起。
沿著ESD總線111，在每個(gè)鉗位NMOSFETs 150-159間表示了一系列增量總線電阻R4。沿著觸發(fā)總線112和升壓總線110，分別表示了一系列相似的增量總線電阻R5和R6。每個(gè)電阻(R4、R5和R6)代表有效的分布式寄生金屬電阻，對應(yīng)于兩個(gè)相鄰鉗位NMOSFETs150-159之間的該段相應(yīng)總線。舉例來說，從一個(gè)這種鉗位NMOSFET的物理中心到相鄰鉗位NMOSFET物理中心的總線長度可以用于這些電阻值的計(jì)算。增量總線電阻還可以表示在VSS總線上，但是為了使示意圖清晰沒有包括在圖4中。
升壓總線110、ESD總線111、觸發(fā)總線112和VSS總線113可以沿著IC的外圍伸展，擴(kuò)展ESD保護(hù)網(wǎng)絡(luò)100，并包括圖4中由點(diǎn)線表示的軌夾NMOSFET網(wǎng)絡(luò)160，從而包括可以沿著IC的外圍提供的附加焊盤單元(未表示)。在優(yōu)選的實(shí)施方案中，四個(gè)總線繞著集成電路的外圍或者半導(dǎo)體芯片的外圍應(yīng)該是連續(xù)的，從而保護(hù)IC或者芯片中的大多數(shù)或所有焊盤。當(dāng)ESD總線111在任何點(diǎn)處斷裂時(shí)，在總線的末端或其附近需要大的離散的軌夾NMOSFETs，從而正確地保護(hù)總線末端附近的I/O焊盤。
圖4中的I/O焊盤單元120包括外部連接焊盤131、二極管132(未在圖4中表示，但在圖5中表示)、二極管133以及二PMOSFET 134。為了清晰沒有在圖4中表示的二極管132具有連接到VSS總線18上的陽極端和連接到I/O焊盤131上的陰極端。二極管133具有連接到I/O焊盤131上的陽極端和連接到ESD總線111上的陰極端。PMOSFET134具有連接到I/O焊盤上的漏極和連接到升壓總線110上的源極。PMOSFET 134的柵極被連接到結(jié)合圖3所述的控制信號上。注意對于I/O焊盤單元120沒有特定的鉗位NMOSFET。雖然在I/O焊盤單元120中沒有表示，但是在這些焊盤單元中可以典型地看到PMOSFET和NMOSFET輸出驅(qū)動(dòng)器、這些輸出驅(qū)動(dòng)器的預(yù)驅(qū)動(dòng)電路、輸入電路，以及正常I/O操作所需的其它電路元件。I/O焊盤單元121與I/O焊盤單元120相似。在該實(shí)施方案中，它包括在I/O焊盤單元120中出現(xiàn)的相同電路，如圖4所示。
雖然沒有在圖4中表示，但是對于正確操作ESD網(wǎng)絡(luò)需要一個(gè)或多個(gè)與圖2中觸發(fā)電路50相似的觸發(fā)電路。這些觸發(fā)電路可以可選地放在I/O焊盤單元120-121中、電源焊盤單元中、焊盤單元間的特定間隔單元中，或者任何可獲得的充分空間中。一個(gè)可選的平衡電路(沒有表示)，與圖2的PMOSFET 58類似，被連接在升壓總線110和ESD總線111之間并且由觸發(fā)總線112控制，從而在正常電路操作期間和ESD事件之后將升壓總線110和ESD總線111維持在相關(guān)的電位。
圖4中闡述的ESD網(wǎng)絡(luò)100的關(guān)鍵特征是鉗位NMOSFET網(wǎng)絡(luò)160，它與I/O焊盤單元120-121分開來實(shí)現(xiàn)，并且包含以稍稍連續(xù)且均勻的方式沿著IC外圍分布的單個(gè)鉗位NMOSFETs 150-159的陣列。對于鉗位NMOSFET網(wǎng)絡(luò)160最高效的可能實(shí)施有兩個(gè)重要的要求。第一個(gè)要求是以每單位ESD總線111長度上鉗位NMOSFET溝道寬度基本上不變的方式將網(wǎng)絡(luò)160放置在由ESD網(wǎng)絡(luò)100服務(wù)的IC外圍區(qū)域。如前面所述，這種要求的唯一例外是在ESD總線段的末端典型地需要大的離散的鉗位NMOSFETs來正確地中斷分布式軌夾網(wǎng)絡(luò)。鉗位NMOSFET網(wǎng)絡(luò)160的第二個(gè)重要要求是沿著IC外圍在每個(gè)鉗位NMOSFETs 150-159之間沒有明顯的縫隙。在ESD網(wǎng)絡(luò)100服務(wù)的IC外圍區(qū)域上滿足每單位ESD總線長度鉗位NMOSFET寬度不變，并且每個(gè)鉗位NMOSFETs 150-159之間沒有縫隙這兩個(gè)要求的鉗位NMOSFET網(wǎng)絡(luò)160被定義為“連續(xù)分流網(wǎng)絡(luò)”。這表明這種理想的網(wǎng)絡(luò)提供了兩個(gè)重要的優(yōu)點(diǎn)。第一，它確保了I/O焊盤的ESD性能將是恒定的，而與I/O焊盤單元沿著IC外圍的物理放置無關(guān)。第二，當(dāng)整個(gè)網(wǎng)絡(luò)中使用總體最小的軌夾NMOSFET溝道寬度時(shí)，它對所有的焊盤提供了均勻的保護(hù)。因此，對于保護(hù)分布式I/O和電源焊盤陣列，它是分布式鉗位NMOSFET網(wǎng)絡(luò)160的最高效且致密的可能物理實(shí)現(xiàn)方案。最小化總體軌夾NMOSFET溝道寬度的進(jìn)一步優(yōu)點(diǎn)是在正常IC的操作期間它還能使通過網(wǎng)絡(luò)的斷路泄漏最小。
圖5闡述的是相應(yīng)于圖4示意圖的物理布局圖。在集成電路中表示出一部分ESD網(wǎng)絡(luò)100。形成連續(xù)分流網(wǎng)絡(luò)的連續(xù)鉗位NMOSFET網(wǎng)絡(luò)160沿著集成電路的邊緣216安置。在這種實(shí)施方案中，每個(gè)鉗位NMOSFETs 150-159都是相同的，并且按照工藝技術(shù)允許的設(shè)計(jì)規(guī)則盡可能緊密地放置于一起。相對IC邊緣216，從鉗位NMOSFET網(wǎng)絡(luò)160中放置I/O焊盤單元120和121。注意在兩個(gè)I/O焊盤單元之間有明顯的物理間隔或縫隙。I/O焊盤單元120包括外部連接焊盤(未表示)、二極管132、對應(yīng)圖4的二極管133，以及上拉電路136。假定上拉電路136與參照圖3描述的上拉電路70相似或者相同，并且包括圖4的PMOSFET 134。在該實(shí)施方案下，I/O焊盤單元121被考慮與I/O焊盤單元120相同。為了清晰，圖4中的升壓總線110、ESD總線111、觸發(fā)總線112和VSS總線113在圖5中沒有表示，但是在一個(gè)實(shí)施方案中表示了，這些總線可以在鉗位NMOSFET網(wǎng)絡(luò)160上的一個(gè)或多個(gè)金屬化層以及每個(gè)I/O焊盤單元內(nèi)的ESD元件132、133和136中布線。
因?yàn)殂Q位NMOSFETs 150-159與I/O焊盤單元分開，所以舉例來說創(chuàng)造一個(gè)布局單元來代表鉗位NMOSFET 150，然后將該單個(gè)單元復(fù)制入相同相鄰實(shí)施例的線性陣列中，從而形成連續(xù)分流網(wǎng)絡(luò)(鉗位NMOSFET網(wǎng)絡(luò)160)是一種簡單的事情。在圖5的輔助下可以進(jìn)一步解釋最小化或者消除每個(gè)鉗位NMOSFETs 150-159之間的縫隙能夠節(jié)省IC中的布局面積。這是由于每單位ESD總線111長度需要一定的鉗位NMOSFET寬度來為所有待保護(hù)的I/O和電源焊盤的提供既定的I/O焊盤ESD性能。每一個(gè)鉗位NMOSFETs 150-159在IC外圍占據(jù)一定的高度和寬度。從圖5中可以看出通過使每個(gè)鉗位NMOSFETs150-159相鄰可以最小化每個(gè)鉗位NMOSFETs 150-159的高度，從而滿足每單位ESD總線長度的目標(biāo)鉗位NMOSFET寬度。如果鉗位NMOSFETs 150-159間有縫隙，那么每個(gè)鉗位NMOSFET將不得不更高，從而從IC邊緣216替換I/O焊盤120和121。這只能增加整個(gè)IC的面積。通過將鉗位NMOSFETs 150-159設(shè)計(jì)成不變的高度，并且以如圖5中所示的相鄰方式來放置，可以在最小的可能布局面積中實(shí)現(xiàn)ESD保護(hù)網(wǎng)絡(luò)100。注意對于大量最小間隔的I/O焊盤單元以及寬間隔I/O焊盤單元的組，圖5中闡述的分布式鉗位NMOSFET網(wǎng)絡(luò)160的布局配置都能一樣好地工作。
圖4和圖5中的ESD保護(hù)網(wǎng)絡(luò)100優(yōu)于圖2中電路的一個(gè)優(yōu)點(diǎn)是不需要I/O焊盤單元到任何受力焊盤的左邊和右邊來確保強(qiáng)壯的ESD性能。在ESD保護(hù)網(wǎng)絡(luò)100中，鉗位NMOSFET網(wǎng)絡(luò)160與I/O焊盤單元分開來實(shí)現(xiàn)。因此，即使沿著該部分ESD總線111只放置一個(gè)I/O焊盤單元，該I/O焊盤也將表現(xiàn)出強(qiáng)壯的ESD性能。進(jìn)一步的優(yōu)點(diǎn)是賦予I/O設(shè)計(jì)者最大的靈活性，從而在IC外圍的任何點(diǎn)處以任何焊盤單元到焊盤單元的間隔來放置焊盤單元。二極管132和133，以及上拉電路136可以在沿著IC外圍的任何點(diǎn)處連接到ESD總線、升壓總線、VSS總線，以及分布式軌夾NMOSFET網(wǎng)絡(luò)160上。在這種連續(xù)的分流網(wǎng)絡(luò)中，所得的I/O焊盤ESD性能將是不變的，而與I/O焊盤單元的物理放置無關(guān)。這些都是優(yōu)于現(xiàn)有技術(shù)的顯著優(yōu)點(diǎn)。
ESD保護(hù)網(wǎng)絡(luò)優(yōu)于現(xiàn)有技術(shù)網(wǎng)絡(luò)設(shè)計(jì)的進(jìn)一步優(yōu)點(diǎn)是每個(gè)I/O焊盤單元內(nèi)的簡化ESD設(shè)計(jì)。在每個(gè)I/O焊盤單元中只放置二極管132和133，以及上拉電路136的情況下，很容易產(chǎn)生具有多個(gè)功能配置、物理寬高比、金屬化方案等的I/O焊盤單元庫。另外，對于不同的金屬化方案、目標(biāo)ESD性能等可以方便地產(chǎn)生多個(gè)鉗位NMOSFET網(wǎng)絡(luò)160設(shè)計(jì)。在這些可獲得的庫元件中，對于任何IC應(yīng)用可以任意地選擇最優(yōu)的I/O和鉗位NMOSFET網(wǎng)絡(luò)。這就可以最大程度地簡化ESD網(wǎng)絡(luò)設(shè)計(jì)。
應(yīng)當(dāng)理解圖5的布局只是例釋性的，可以做出大量的修改。舉例來說，軌夾NMOSFET網(wǎng)絡(luò)160可以從IC邊緣216移動(dòng)到相對I/O焊盤單元的位置。軌夾NMOSFET網(wǎng)絡(luò)160、I/O焊盤單元，或者I/O焊盤單元內(nèi)的ESD元件的許多其它的物理配置可以證明是方便的。該實(shí)施方案的一個(gè)重要方面是沿著IC外圍在窄帶中實(shí)現(xiàn)的軌夾NMOSFET網(wǎng)絡(luò)160與I/O焊盤單元120-121物理分離，并且由單獨(dú)的鉗位NMOSFETs 150-159陣列以稍稍連續(xù)且均勻的方式來形成。
圖5中部分鉗位NMOSFET 156的更詳細(xì)實(shí)例布局表示在圖6中?？梢钥闯鲢Q位NMOSFET 156作為多個(gè)單獨(dú)的NMOSFET段或者平行布線的指狀元件來實(shí)現(xiàn)。每個(gè)指狀元件的溝道寬度方向垂直于IC邊緣216。鉗位NMOSFET 156內(nèi)單個(gè)NMOSFET指狀元件的漏極、源極和柵極區(qū)在圖6中標(biāo)示。該鉗位NMOSFET指狀元件的漏極區(qū)214與一部分金屬ESD總線202連接。該鉗位NMOSFET指狀元件的源極區(qū)210與一部分金屬VSS總線206連接。四個(gè)與N+源的方形接觸塊被表示在每個(gè)指狀元件的源極和漏極區(qū)。該鉗位NMOSFET指狀元件的柵極區(qū)208與一部分觸發(fā)總線204連接。從柵極區(qū)之間交替的漏極和源極區(qū)域來形成多指鉗位NMOSFET 156。鉗位NMOSFET156在那些圖案的左邊和右邊可以包含附加的指狀元件，如圖6中的點(diǎn)所示。鉗位NMOSFET 156還可以包含比圖6中所示更少的指狀元件。在鉗位NMOSFET網(wǎng)絡(luò)160的優(yōu)選形式中，鉗位NMOSFETs150-159是相同的相鄰元件。因此，每個(gè)單獨(dú)鉗位NMOSFETs 150-159中的鉗位NMOSFET指狀元件的精確數(shù)量是不重要的。在一個(gè)實(shí)施方案中，鉗位NMOSFETs 150-159可以被合并成包含所有鉗位NMOSFET網(wǎng)絡(luò)160的單個(gè)鉗位NMOSFET。這一個(gè)器件可以在窄帶中延伸通過ESD網(wǎng)絡(luò)100保護(hù)的所有或者一部分IC外圍區(qū)域。舉例來說，在圖5中，這種合并的單一器件將跨越由兩個(gè)I/O焊盤占據(jù)的IC外圍部分。在鉗位NMOSFET網(wǎng)絡(luò)160的一個(gè)實(shí)施例中，每個(gè)鉗位NMOSFET指狀元件僅以5.0微米的溝道寬度畫出。因此，形成鉗位NMOSFET網(wǎng)絡(luò)160的單個(gè)鉗位NMOSFET指狀元件的寬度是非常窄的，并且不會(huì)消耗太多的布局面積。同樣，此處提供的尺寸僅是示例性的并且可以改變。注意通過同時(shí)調(diào)節(jié)鉗位NMOSFET網(wǎng)絡(luò)160中每個(gè)單獨(dú)鉗位NMOSFET指狀元件的溝道寬度可以調(diào)節(jié)每單位ESD總線長度的鉗位NMOSFET通道寬度。
應(yīng)當(dāng)理解圖6的布局只是例釋性的，可以做出大量的修改。與軌夾NMOSFET156連接的總線的實(shí)際物理尺寸和安排可以與圖6中所示的明顯不同。在可選的實(shí)施方案中，鉗位NMOSFET 156可以從一個(gè)或多個(gè)并列，而不是垂直于IC邊緣216放置的鉗位NMOSFET指狀元件來形成。
指出圖2和圖4中分布式軌夾網(wǎng)絡(luò)的差異是重要的。在圖2描述的網(wǎng)絡(luò)中，鉗位NMOSFETs被放置在每個(gè)I/O和電源焊盤單元中。如果焊盤單元之間有明顯的縫隙，那么在焊盤單元之間的間隔單元內(nèi)可以可選地放置附加的軌夾NMOSFETs。如果仔細(xì)實(shí)施，該途徑可以產(chǎn)生近乎理想的連續(xù)的鉗位NMOSFET網(wǎng)絡(luò)。但是，通常必須設(shè)計(jì)大量的常規(guī)間隔單元來使焊盤單元中鉗位NMOSFETs間的縫隙最小。使用這種途徑的ESD設(shè)計(jì)可能需要大量附加的獨(dú)特元件。在圖4描述的網(wǎng)絡(luò)中，稍稍連續(xù)且均勻分布的軌夾網(wǎng)絡(luò)160與I/O和電源焊盤單元分開形成。這種網(wǎng)絡(luò)160很容易通過單個(gè)簡單的軌夾NMOSFET單位單元、舉例來說對應(yīng)于圖5中的軌夾NMOSFET150的線性鄰接陣列來形成。這種簡單的途徑使設(shè)計(jì)和布局時(shí)間、網(wǎng)絡(luò)復(fù)雜性，以及錯(cuò)誤的機(jī)會(huì)最小化了。
如前面所述，對于必須等同地保護(hù)I/O和電源焊盤組的分布式ESD網(wǎng)絡(luò)來說，參照圖4和圖5闡述的連續(xù)分流網(wǎng)絡(luò)是最高效的可能配置。在整個(gè)網(wǎng)絡(luò)需要的總體鉗位NMOSFET溝道寬度方面，以及實(shí)施這種總體網(wǎng)絡(luò)所需的布局面積方面它都是最高效的。應(yīng)當(dāng)注意偶然地局部增加每單位ESD總線長度的鉗位NMOSFET溝道寬度，或者增加鉗位NMOSFET單元間的臨時(shí)縫隙都不會(huì)提高總體的ESD性能。這是由于IC中的ESD性能典型地受到來自最弱焊盤測試結(jié)果的限制。一些，更多個(gè)ESD強(qiáng)壯焊盤不會(huì)影響記錄的總體性能。相似地，這些變化不會(huì)降低，并且可能增加實(shí)施完全的強(qiáng)壯ESD網(wǎng)絡(luò)所需的布局面積?？傊?，本發(fā)明的該實(shí)施方案提供了一種簡單的且高效的ESD保護(hù)網(wǎng)絡(luò)和物理布局配置，其中軌夾NMOSFETs沿著IC外圍以基本上連續(xù)且均勻分布的方式與I/O焊盤單元分離。
到現(xiàn)在為止，應(yīng)當(dāng)領(lǐng)會(huì)已經(jīng)提供了一種可以用于所有類型電路焊盤單元保護(hù)的ESD結(jié)構(gòu)和方法。保護(hù)方案是模塊化的并且可以作為均勻的ESD設(shè)計(jì)單元或塊來設(shè)計(jì)，可以不用專門考慮或者沒有設(shè)計(jì)要求地來放置。本文描述的ESD保護(hù)電路可以按比例縮小成更小的可加工幾何形狀。
因?yàn)閷?shí)施本發(fā)明的大部分裝置由本領(lǐng)域技術(shù)人員公知的電子元件和電路組成，并且為了不會(huì)模糊或者轉(zhuǎn)移本發(fā)明的教導(dǎo)內(nèi)容，電路的細(xì)節(jié)沒有以比上述考慮所需要的更大地程度解釋來理解并領(lǐng)會(huì)本發(fā)明的潛在概念。
在前面的說明書中，本發(fā)明已經(jīng)參照具體的實(shí)施方案來描述。但是，本領(lǐng)域技術(shù)人員能夠領(lǐng)會(huì)可以做出許多修改和變化而不會(huì)背離下面權(quán)利要求所提出的本發(fā)明的范圍。舉例來說，本文描述的晶體管可以用任何加工技術(shù)來得到。對于所述的MOS晶體管，改變導(dǎo)電類型和相應(yīng)的信號邏輯是很明顯的變化。在特定的情況中，可以使用自然存在的寄生二極管，而不用實(shí)施分立的二極管。同樣，焊盤單元內(nèi)部和周圍的觸發(fā)電路、上拉電路和二極管的物理位置可以與所闡述的不同，而不會(huì)影響電路的功能性。因此，說明書和圖表被認(rèn)為是闡述性的，而不是限制意義上的，并且所有這種修改都被包括在本發(fā)明的范圍內(nèi)。
好處、其它的優(yōu)點(diǎn)，以及問題的解決方案都已經(jīng)參照具體的實(shí)施方案描述了。但是，可以引起利益、優(yōu)點(diǎn)，或者解決方案發(fā)生或者變得更明確的利益、優(yōu)點(diǎn)，以及問題的解決方案都沒有被解釋為任何或者所有權(quán)利要求的重要的、必需的，或者基本的特征或要素。本文使用的術(shù)語“包含”、“包括”或者任何其它的變化詞語都被認(rèn)為覆蓋了非唯一的包含意義，以至于包含一系列要素的過程、方法、物品，或者裝置都不僅僅包括那些要素，而且可以包括沒有表達(dá)出的或者這種過程、方法、物品，或者裝置內(nèi)存的其它要素。本文使用的術(shù)語“一個(gè)”被定義為一個(gè)或者一個(gè)以上。本文使用的術(shù)語“多個(gè)”被定義為至少兩個(gè)或者多個(gè)。本文使用的術(shù)語“包括和/或具有”被定義為包含(即開放式語言)。本文使用的術(shù)語“連接”被定義為相連，盡管不需要直接連接，而且也不需要機(jī)械連接。
權(quán)利要求
1.一種具有靜電放電電路的集成電路，包括多個(gè)焊盤，其中多個(gè)焊盤中的每個(gè)被連接到第一總線、第二總線以及第三總線上；多個(gè)上拉電路，其中多個(gè)上拉電路中的每個(gè)被連接到多個(gè)焊盤中的每個(gè)和第三總線上；多個(gè)分流電路，其中多個(gè)焊盤中的每個(gè)經(jīng)由第一總線被連接到多個(gè)分流電路中的至少一個(gè)上；響應(yīng)在多個(gè)焊盤中至少一個(gè)上發(fā)生的ESD事件，多個(gè)分流電路并聯(lián)工作，從而給多個(gè)焊盤提供靜電放電保護(hù)；及多個(gè)分流電路中的至少一個(gè)被連接到第一總線、第四總線和第二總線上；以及包含暫態(tài)檢測器電路的觸發(fā)電路，所述觸發(fā)電路具有經(jīng)由第三總線連接到多個(gè)焊盤中每個(gè)上的第一接線端、經(jīng)由第四總線連接到多個(gè)分流電路中至少一個(gè)上的第二接線端，以及連接到第二總線上的第三接線端。
2.權(quán)利要求1的集成電路，其中多個(gè)分流電路每個(gè)都包含晶體管，其中晶體管的控制電極連接到第四總線上，晶體管的第一電流電極連接到第二總線上，并且晶體管的第二電流電極連接到第一總線上。
3.權(quán)利要求2的集成電路，其中多個(gè)晶體管中的每個(gè)都是NMOSFET晶體管。
4.權(quán)利要求1的集成電路，其中多個(gè)上拉電路中的每個(gè)還包括晶體管，其第一電流電極連接到多個(gè)焊盤的預(yù)定一個(gè)上，并且第二電流電極連接到第三總線上。
5.權(quán)利要求1的集成電路，其中多個(gè)上拉電路中的每個(gè)還包括二極管，其陽極連接到多個(gè)焊盤的預(yù)定一個(gè)上，并且陰極連接到第三總線上。
6.權(quán)利要求1的集成電路，其中第三總線和第一總線經(jīng)由平衡電路彼此相連。
7.權(quán)利要求1的集成電路，其中暫態(tài)檢測器電路包含電阻-電容暫態(tài)檢測器。
8.權(quán)利要求1的集成電路，其中多個(gè)焊盤中包含至少一個(gè)輸入/輸出焊盤。
9.權(quán)利要求1的集成電路，其中多個(gè)分流電路圍繞著半導(dǎo)體芯片外圍部分的連續(xù)分流網(wǎng)絡(luò)的一部分。
10.權(quán)利要求9的集成電路，還包括多個(gè)焊盤單元，每個(gè)都包含多個(gè)焊盤中的一個(gè)和多個(gè)上拉電路中的一個(gè)，并且其中多個(gè)分流電路被物理上安置在多個(gè)焊盤單元的外面。
11.權(quán)利要求10的集成電路，其中多個(gè)分流電路由相同元件的線性陣列形成。
12.權(quán)利要求9的集成電路，其中單個(gè)分流電路跨越由兩個(gè)或多個(gè)I/O焊盤單元占據(jù)的半導(dǎo)體芯片的外圍部分。
13.一種在集成電路中補(bǔ)償靜電放電的方法，該方法包括在集成電路內(nèi)放置多個(gè)焊盤；經(jīng)由各自的第一二極管器件將多個(gè)焊盤中的每個(gè)連接到第一總線上；經(jīng)由各自的第二二極管器件將多個(gè)焊盤中的每個(gè)連接到第二總線上；將暫態(tài)檢測器電路連接到第二總線和第三總線上，暫態(tài)檢測器電路具有與第四總線相連的輸出；物理上放置每個(gè)都連接到多個(gè)焊盤中的每個(gè)和第三總線上的多個(gè)上拉電路；放置多個(gè)分流電路，其中多個(gè)分流電路中至少一個(gè)被連接到第一總線、第四總線和第二總線上。
14.權(quán)利要求13的方法，進(jìn)一步包括以分立的晶體管實(shí)現(xiàn)多個(gè)分流電路中的每個(gè)。
15.權(quán)利要求13的方法，進(jìn)一步包括將多個(gè)分流電路中的每個(gè)實(shí)現(xiàn)成與多個(gè)焊盤中的每個(gè)相連的晶體管，該晶體管的體區(qū)電連接到其預(yù)定電流電極上，并且響應(yīng)在各自焊盤處發(fā)生的ESD事件而被控制為導(dǎo)通，從而響應(yīng)該ESD事件而提高第三總線的電壓電位。
16.權(quán)利要求13的方法，進(jìn)一步包括將多個(gè)上拉電路中的每個(gè)實(shí)現(xiàn)成二極管，該二極管的陽極連接到多個(gè)焊盤中的預(yù)定一個(gè)上并且陰極連接到第三總線上。
全文摘要
一種靜電放電(ESD)保護(hù)電路(9)，包括多個(gè)包含外部焊盤(31，41)以及需要ESD保護(hù)的電路的I/O和電源焊盤單元(22，40)。保護(hù)電路包括分流裝置陣列(36，46)，分流裝置并列地連接在ESD總線(14)和VSS總線(18)之間，并且分布在多個(gè)焊盤單元之間。一個(gè)或多個(gè)觸發(fā)電路(50)控制分流裝置。ESD事件從任何受力焊盤耦合到兩個(gè)分離的總線上將高的ESD電流接入到多個(gè)分流裝置正電流極的ESD總線，以及控制觸發(fā)電路的升壓總線(12)。在ESD事件期間，觸發(fā)電路驅(qū)動(dòng)分流裝置的控制電極達(dá)到高于現(xiàn)有技術(shù)電路可達(dá)到電壓的電壓電平，因而降低了分流裝置的導(dǎo)通電阻。
文檔編號H01L27/04GK1628385SQ03801747
公開日2005年6月15日 申請日期2003年7月22日 優(yōu)先權(quán)日2002年8月9日
發(fā)明者詹姆斯·W·米勒, 杰弗里·B·海爾, 亞歷山大·克拉辛, 邁克爾·施托金格, 馬修·D·阿克爾斯, 維什努·G·卡馬特 申請人:自由度半導(dǎo)體公司