專利名稱：鑲嵌柵極多臺面式金氧半場效應(yīng)晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件制造，特別是采用鑲嵌柵極工藝制造多臺面式金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSEFT)器件的方法。本發(fā)明還指出了通過所發(fā)明的方法形成的多臺面式MOSEFT結(jié)構(gòu)。
背景技術(shù)：
近年來，人們一直在關(guān)注如何提高集成電路(IC)的集成度。這種關(guān)注來自于對更低功耗、更高性能、提高電路功能性和降低制造成本的IC的需求。減少功耗可以通過使其工作電壓降低的方法實現(xiàn)，這就需要成比例地將IC的幾何尺寸縮小以實現(xiàn)期望的性能。隨著幾何尺寸成比例地縮小，導(dǎo)體長度和寄生電容減小，這導(dǎo)致了信號傳播時間的減少。而且，降低工藝制造成本具有一定的經(jīng)濟效益，從而導(dǎo)致了將更大數(shù)量的電路形成于單個晶片或芯片上。但是，有源器件的尺寸被縮小后，為提供穩(wěn)定的器件，器件電壓也必須成比例地降低。因此，器件的可縮放性能通過比較地考慮器件性能和可靠性而受到制約。
某種情況下，將其它類型的器件的尺寸縮小可能會對其性能帶來負面影響，尤其是當(dāng)器件的工作性能依賴于電容耦合效果時。FET，就是一種典型的通過電容耦合電場而依賴于在半導(dǎo)體內(nèi)器件通道的傳導(dǎo)特性改變的器件，當(dāng)其橫向尺寸縮減到極小時，驅(qū)動電壓就不能再隨之縮小，特別是傳導(dǎo)閾值電壓(Vt)。實際上，由于伴隨更高的摻雜濃度，閾下斜率(sub-thresholdslope)下降，要避免對于給定的截止電流的Vt值的增大有時是相當(dāng)困難的。由于柵極介電材料最小厚度的限制，因此就需要更高的摻雜濃度以減少短通道效應(yīng)。此外，減小的尺寸限制了可無損耗地施加于器件的柵極電壓(Vg)，而Vt可量測性的匱乏也減少了有效過激勵電壓(Vg-Vt)以及隨之減少的器件的有效導(dǎo)通電流。因此，現(xiàn)有的體材料的互補式金屬氧化物半導(dǎo)體(CMOS)技術(shù)不能擴展到用于非常低的工作電壓(約小于1.5V)的情況下。
為了避免上面提到的現(xiàn)存CMOS技術(shù)的局限性，曾有人建議使用極低溫工作及硅覆絕緣體(SOIsilicon-on-insulator)結(jié)構(gòu)以試圖降低Vt。然而，在CMOS器件中使用低工作溫度又強加給該器件一些嚴重的限制，例如，該器件作為便攜器件使用的可能性，以及運行這種CMOS器件費用的增加。而且，使用低工作溫度CMOS器件還要求提高封裝的可靠性。另一方面，SOI器件還得承受漂浮體效應(yīng)(floating body effect)和SOI本身結(jié)構(gòu)本身制造成本增高帶來的負面影響。
除了上述提議之外，為了改善閾下斜率和高傳導(dǎo)電流，還曾經(jīng)發(fā)展了一種極狹窄通道MOSFET結(jié)構(gòu)，例如，參見IBM Technical Bull.(技術(shù)通報)Vol.34，No.12，pp.101-102(1992年5月)名為“轉(zhuǎn)角增強場效應(yīng)晶體管(Corner Enhanced Field-Effect Transistor)”。在此項現(xiàn)有技術(shù)的公開中利用了普遍認為是寄生在通道的無法避免的邊緣處的轉(zhuǎn)角傳導(dǎo)效應(yīng)，使得轉(zhuǎn)角對通道余留處的傳導(dǎo)起支配作用。正如IBM技術(shù)通報中描述的那樣，這項原理通過重復(fù)的保形沉積和對氮化物與多晶硅的交替層的非均勻蝕刻，被擴展為所謂的多臺面式結(jié)構(gòu)，其中，氮化物和多晶硅用于填充淺溝槽隔離(STI)區(qū)之間的區(qū)域并且形成多個從晶體管的源極延伸至漏極的狹窄通道。
采用上述重復(fù)沉積和蝕刻的工藝步驟進行多臺面式結(jié)構(gòu)的制造極其昂貴，且在某些情況下會危及生產(chǎn)產(chǎn)量。而且，轉(zhuǎn)角支配的傳導(dǎo)意味著高水平的臺面摻雜以抑制除轉(zhuǎn)角區(qū)以外的其它區(qū)域的傳導(dǎo)。由于柵極區(qū)域的明顯部分與對器件的傳導(dǎo)有重要貢獻的區(qū)域不一致，現(xiàn)有技術(shù)多臺面式器件還要承受不成比例的柵極/輸入電容。
形成類似的多臺面式器件的另一種方法公開在，例如，在IBM技術(shù)通報Vol.34，No.10A(1992年3月)，pp.472-473中。在這項公開中，狹縫被蝕刻至SOI或體結(jié)構(gòu)中形成的通道區(qū)內(nèi)，使每個狹縫實際上形成了兩個背靠背的FET，并且通道層的厚度確定通道的寬度。在這種現(xiàn)有技術(shù)方法中，沒有避免上述SOI結(jié)構(gòu)的問題。而且，現(xiàn)有技術(shù)結(jié)構(gòu)的狹縫和插進通道的尺寸受制于通過目前的光刻技術(shù)可獲取的最小特征尺寸；限定了晶體管能夠占據(jù)的最小覆蓋區(qū)。
授予Brunner等人的美國專利No.5675164提供了一種帶有亞光刻臺面寬度和周期的多臺面式結(jié)構(gòu)。由Brunner等人公布的該多臺面式結(jié)構(gòu)采用減柵極蝕刻工藝(subtractive gate etching processing)形成，該工藝包括步驟在光致抗蝕劑上曝光線樣，所述線樣具有小于二分之一微米的間距；蝕刻亞光刻寬度的溝槽，形成包括臺面結(jié)構(gòu)的溝槽表面；在所述溝槽表面形成氧化物；以及，在氧化物上施加?xùn)艠O電極。
正如在Brunner等人的專利上公開的那樣，減柵極蝕刻工藝的缺陷之一是柵極導(dǎo)體衍梁(gate conductor stringer)殘存于臺面之間。而且，現(xiàn)有技術(shù)的減柵極蝕刻工藝不允許每個被源極/漏極結(jié)邊緣隔開的臺面中的通道摻雜，因此，現(xiàn)有技術(shù)臺面結(jié)構(gòu)具有相對較高的漏電場，與此相關(guān)的是，該漏電場起到了降低熱載流子的可靠性并增加器件殼體充電效果的作用。
除了上述制造多臺面式結(jié)構(gòu)的現(xiàn)有技術(shù)方法的缺陷之外，現(xiàn)有技術(shù)方法還存在下列相關(guān)問題(i)由于采用離子注入使相同水平的雜質(zhì)穿透源極或漏極深度的困難，所以臺面(溝槽)的縱橫比(aspect ratio)受到限制，其中源極或漏極中的每一個是單塊的硅并且對任何摻雜方法僅暴露其頂部；(ii)由于源極/漏極的不均勻縱向摻雜剖面，使得電流驅(qū)動分布極不均衡；以及，(iii)用于使柵極電極延伸的形成的間隔壁(spacer)的使用堵住了臺面，該臺面需被選擇性地蝕刻，同時又要保護柵極間隔壁。
因此，需要提供一種新的、改進的制造多臺面式FET結(jié)構(gòu)的方法，該結(jié)構(gòu)具有改善的電學(xué)特性，例如改善的閾下斜率(sub-threshold slope)、可忽略的反向偏壓靈敏度、對漏極引入壘層降低(DIBL)的高抗干擾性、以及高電流驅(qū)動。

發(fā)明內(nèi)容
本發(fā)明的目的之一是提供一種在源極和漏極區(qū)中臺面的側(cè)壁上具有摻雜的多臺面式FET結(jié)構(gòu)。
本發(fā)明的另一個目的是提供一種能夠提供橫跨電流傳導(dǎo)全寬的均勻水平的源極和漏極摻雜的多臺面式FET結(jié)構(gòu)，并且因此，所發(fā)明的結(jié)構(gòu)具有確定良好的閾值電壓和與之相關(guān)的良好的閾下斜率特性。
本發(fā)明的又一個目的是提供一種能夠通過采用高臺面產(chǎn)生更高水平的每單位硅面積電流密度、對跨越源極和漏極的摻雜的均勻度無限制的多臺面式FET結(jié)構(gòu)。
本發(fā)明的再一個目的是提供一種使用消除相鄰臺面間的柵極導(dǎo)體衍梁的工藝步驟制造多臺面式FET結(jié)構(gòu)的方法。
本發(fā)明的再一個目標是提供一種允許各自獨立地摻雜柵極導(dǎo)體和源極/漏極擴散區(qū)的制造多臺面式FET結(jié)構(gòu)的方法。
本發(fā)明的再一個目的是提供一種表現(xiàn)出改進的電學(xué)特性，例如未退化的閾下斜率、可忽略的反向偏壓靈敏度、對DIBL的高抗干擾性以及較高的電流驅(qū)動，的制造多臺面式FET結(jié)構(gòu)的方法。
本發(fā)明的其它目的還包括(1)允許使用高k柵極介電材料和金屬柵極導(dǎo)體的制造多臺面式FET結(jié)構(gòu)的方法，術(shù)語“高k介電材料”表示具有約為10或更高的介電常數(shù)的介電材料；以及(2)其中每個臺面中的通道摻雜都從源極/漏極結(jié)邊緣隔開，因而能減小漏電場、改善熱載流子可靠性并降低體充電效應(yīng)的制造多臺面式FET結(jié)構(gòu)的方法。
這些和其它的目的及優(yōu)點通過提供采用取代傳統(tǒng)減蝕刻方法的鑲嵌柵極工藝或者可選擇的鑲嵌替換柵極工藝的方法在本發(fā)明中獲得。本發(fā)明的這兩種方法都可以形成具有形成于每個臺面?zhèn)缺诓糠种械脑礃O和漏極區(qū)的多臺面式FET。在本發(fā)明的一些優(yōu)選實施例中，建立的每個臺面區(qū)側(cè)壁部分的均勻摻雜是通過氣相摻雜或等離子體摻雜實現(xiàn)的。
根據(jù)本發(fā)明的一個方面，提供一種多臺面式FET結(jié)構(gòu)，包括多個含硅臺面區(qū)，每個臺面區(qū)具有被摻雜的側(cè)壁表面，以形成源極和漏極區(qū)；通道區(qū)，在每個所述臺面區(qū)內(nèi)，所述通道區(qū)電學(xué)地接觸所述源極和漏極區(qū)；柵極介電部，位于每個所述臺面區(qū)表面上的所述通道區(qū)頂上；以及柵極導(dǎo)體，在所述柵極介電部頂上。
可構(gòu)造本發(fā)明的臺面區(qū)以形成嵌套臺面區(qū)或彼此平行的臺面區(qū)。
含硅臺面區(qū)可包括Si、SiGe、SiC、SiGeC、Si/Si、Si/SiC、Si/SiGeC或硅覆絕緣體(SOI)晶片的含硅層。即，臺面可由體材料Si，諸如SiGe、SiC和SiGeC的硅合金形成，體材料Si可包括形成于其上的Si或Si合金、或SOI晶片。
本發(fā)明的鑲嵌柵極實施例包括步驟提供一平面結(jié)構(gòu)，該平面結(jié)構(gòu)包括位于含硅層頂上的襯墊疊層；去除部分的該襯墊疊層以在所述結(jié)構(gòu)中確定至少一個器件開口；在所述至少一個器件開口中形成包括所述含硅層的一部分的至少一個臺面區(qū)，所述至少一個臺面區(qū)帶有側(cè)壁部分；形成帶有露出所述至少一個臺面區(qū)的一部分的開口的介電材料；在所述開口內(nèi)形成包括通道區(qū)、柵極介電部和柵極導(dǎo)體的第一柵極區(qū)，所述通道區(qū)形成于所述至少一個臺面區(qū)內(nèi)，而所述柵極介電部和柵極導(dǎo)體形成于所述至少一個臺面區(qū)中；去除所述柵極區(qū)周圍的所述介電材料并在所述柵極導(dǎo)體露出的垂直側(cè)壁上形成間隔壁；以及在所述至少一個臺面區(qū)的所述側(cè)壁部分中形成源極和漏極區(qū)。
本發(fā)明的第一實施例還可用于在多個器件開口中形成多個臺面區(qū)。在形成了多個臺面區(qū)時，本發(fā)明第一實施例的方法能在預(yù)定數(shù)量的臺面區(qū)上形成預(yù)定數(shù)量的第一柵極區(qū)，每個第一柵極區(qū)(即NFET或PFET)都具有相同的極性，以及此后可在其它臺面區(qū)中形成的第二柵極區(qū)，其與第一柵極區(qū)(即NFET或PFET)的極性相反。
本發(fā)明的第二實施例中，即鑲嵌柵極替換實施例中，發(fā)明的方法包括步驟提供一平面結(jié)構(gòu)，其包括位于含硅層表面頂上的圖案化的襯墊疊層，所述圖案化的襯墊疊層被延伸到所述含硅層內(nèi)的淺溝隔離區(qū)所環(huán)繞；用氮化層為包括所述圖案化的襯墊疊層的所述結(jié)構(gòu)加襯里；提供與所述位于所述圖案化的襯墊疊層的上表面頂上的所述氮化層共平面的氧化層，并去除所述氮化層及所述圖案化的襯墊疊層的一部分，以形成至少一個器件開口；在所述至少一個器件開口中形成至少一個臺面區(qū)，所述至少一個臺面區(qū)包括側(cè)壁部分；在所述至少一個臺面區(qū)的一部分上形成臺面填充材料；在所述至少一個臺面區(qū)的所述側(cè)壁部分中形成源極和漏極區(qū)；去除該臺面填充材料以露出所述至少一個臺面區(qū)的一部分；以及在所述至少一個臺面區(qū)的所述露出部分上形成包括通道區(qū)、柵極介電部和柵極導(dǎo)體的第一柵極區(qū)，所述通道區(qū)形成于所述至少一個臺面區(qū)內(nèi)，而所述柵極介電部和柵極導(dǎo)體形成于所述至少一個臺面區(qū)上。
此處使用的術(shù)語“臺面填充材料”表示一種可以適當(dāng)?shù)靥畛湫纬捎诿總€臺面區(qū)之間的間隔的材料。適宜材料的例子包括非晶硅或多晶硅。
本發(fā)明的第二實施例還可用于在多個器件開孔中形成多個臺面區(qū)。當(dāng)形成了多個臺面區(qū)時，本發(fā)明的第二實施例的方法可在預(yù)定數(shù)量的臺面區(qū)上形成預(yù)定數(shù)量的第一柵極區(qū)，每個第一柵極區(qū)(即NFET或PFET)都具有相同的極性，并且此后可在其它臺面區(qū)中形成的與第一柵極區(qū)(即NFET或PFET)的極性相反的第二柵極區(qū)。


圖1至23是說明用于本發(fā)明第一實施例，即鑲嵌柵極實施例，的基本工藝步驟的圖片表示；圖24是顯示本發(fā)明第一實施例的一種可選工藝步驟的圖片表示；以及圖25至42是說明用于本發(fā)明第二實施例，即鑲嵌柵極替換實施例，的基本工藝步驟的圖片表示，其中，圖1至42的每個均包括下列視圖A＝帶有劃線1-1’、2-2’及3-3’的頂視圖；B＝沿A中劃線2-2’剖開的剖面圖；C＝沿A中劃線1-1’剖開的剖面圖；以及D＝沿A中劃線3-3’剖開的剖面圖。
具體實施例方式
本發(fā)明提供了制備具有形成于每個臺面?zhèn)缺诓糠种械脑礃O和漏極區(qū)域的多臺面式FET結(jié)構(gòu)的各種不同方法，下面通過參照本申請文件的附圖對本發(fā)明做更為詳細的描述。
本發(fā)明提供了了兩種新穎的用于形成多臺面式FET結(jié)構(gòu)的鑲嵌柵極工藝的實施例以及由此而得到的結(jié)構(gòu)。在圖1至24(包括圖A至D)中說明的第一實施例以柵極導(dǎo)體和源極/漏極區(qū)可各自獨立地摻雜的鑲嵌柵極工藝為特征。由于保護用氧化填充物的存在，柵極導(dǎo)體可被高度摻雜而不會導(dǎo)致在源極/漏極區(qū)產(chǎn)生高濃度摻雜。
此外，源極/漏極區(qū)可以通過氣相摻雜(GPD)、等離子體摻雜、成角度的離子注入中的一種或其組合摻雜。應(yīng)該指出，與幾何結(jié)構(gòu)無關(guān)的摻雜方法，如氣相摻雜和等離子體摻雜方法將產(chǎn)生出性能很高的器件。然而，如果相鄰臺面之間的間隔的縱橫比保持為較低，也就是說，當(dāng)臺面不高且它們之間的間隙較寬時，本發(fā)明也可以在不脫離本發(fā)明的要旨的條件下，采用傳統(tǒng)的成角度注入的摻雜方法實現(xiàn)。應(yīng)該認識到，同采用與幾何結(jié)構(gòu)無關(guān)的摻雜方法制作的器件相比，用該方法制作的器件往往性能較差。
在心棒(mandrel)內(nèi)的柵極區(qū)開放后進行通道摻雜。在將于后面詳細討論的本發(fā)明的一些實施例中，先于通道摻雜，在開口中形成側(cè)壁間隔。該側(cè)壁間隔用于從源極/漏極擴散區(qū)隔開通道摻雜，集中通道摻雜的分布。
圖1A至D說明了本發(fā)明第一實施例中采用的初始結(jié)構(gòu)。顯然，盡管全部圖解是針對SOI襯底的，但應(yīng)了解在傳統(tǒng)的體材料襯底上的實施幾乎無須改動并且是直截了當(dāng)。因此，在本發(fā)明的附圖中，SOI晶片10可以用任何其它類型的帶有由含硅材料構(gòu)成的上層的含硅襯底所替換。該其它類型的含硅襯底的說明例包括Si、SiGe、SiC、SiGeC、Si/Si、Si/SiC和Si/SiGeC。注意這些襯底的每個都包括上含硅材料層，如體材料硅、硅合金或SOI。
特別要指出，圖1A至D所示的初始結(jié)構(gòu)包括硅覆絕緣體(SOI)晶片10，晶片10具有位于其表面上的襯墊疊層(pad stack)16。該SOI晶片包括底部含硅襯底(未具體示出或標出)、位于底部含硅襯底上的埋入絕緣區(qū)(buriedinsulating region)12和含硅層14，即，有源器件可形成于其中或其上的SOI層。埋入絕緣區(qū)可以是氧化物或氮化物，其從含硅層電學(xué)地隔離開含硅襯底。在本申請文件全文中使用的術(shù)語“含硅(Si-containing)”表示該材料至少含有硅。此類含硅材料的說明例包括Si、SiGe、SiC、SiGeC、Si/Si、Si/SiC和Si/SiGeC，但并不限于這些。埋入絕緣區(qū)12可以是連續(xù)的埋入絕緣區(qū)，如圖1所示，或者也可以是不連續(xù)的，即構(gòu)圖的埋入絕緣區(qū)(未示出)。該非連續(xù)的埋入絕緣區(qū)是由含硅層包圍的離散且隔離開的區(qū)域或島。
SOI晶片可使用由本領(lǐng)域技術(shù)人員熟知的傳統(tǒng)SIMOX(氧氣離子注入分離(separation by ion implantation of oxygen))工藝，以及在共同授讓的美國專利申請序號09/861593，提交于2001年5月21日；09/861594，提交于2001年5月21日；09/861590，提交于2001年5月21日；09/861596，提交于2001年5月21日；09/884670，提交于2001年6月19日，以及授予Sadana等人的美國專利No.5930634中提到的各種SIMOX工藝形成。其全部內(nèi)容在此引用，以供參考?；蛘撸揝OI晶片還可以用其它傳統(tǒng)工藝制成，例如，熱接合及切割工藝。
除上述技術(shù)以外，本發(fā)明采用的初始SOI晶片還可以通過沉積工藝以及光刻和蝕刻(用于制作圖案化襯底時)形成。具體地說，藉由常規(guī)沉積或熱生長工藝，該初始SOI晶片可以通過在含硅襯底表面上沉積絕緣的氧化物或氮化物薄膜而形成；可選地，通過采用傳統(tǒng)的光刻和蝕刻對絕緣薄膜構(gòu)圖；以及，其后使用傳統(tǒng)的沉積工藝在絕緣薄膜上形成含硅層，該傳統(tǒng)的沉積工藝包括例如化學(xué)汽相沉積(CVD)、等離子輔助CVD、濺射、蒸發(fā)、化學(xué)溶液沉積積或者外延硅生長。
初始SOI晶片各層的厚度可依據(jù)用于制造晶片的工藝而變化。然而，含硅層14通常具有從約100至200nm的厚度。而對于埋入絕緣層12，該層的厚度約為100至400nm。含硅襯底的厚度對于本發(fā)明是無關(guān)緊要的。應(yīng)注意到以上提供的厚度是示例性的并且不限定本發(fā)明的范圍。
然后，采用本領(lǐng)域技術(shù)人員熟知的工藝在含硅層14的表面上形成襯墊疊層16。如圖1A至D所示，襯墊疊層16分別包括襯墊氧化層18和硬掩模20。依據(jù)本發(fā)明，采用傳統(tǒng)的熱生長工藝首先在含硅層14的表面上形成了襯墊疊層16的襯墊氧化層。另外，襯墊氧化層18可以選用下列傳統(tǒng)的沉積工藝形成化學(xué)汽相沉積(CVD)、等離子輔助CVD、化學(xué)溶液沉積、濺射和蒸發(fā)，但并不局限于此。襯墊氧化層的厚度可依據(jù)用于制做它們的技術(shù)而變化。但是，襯墊氧化層18典型的厚度約為從5到15nm。
然后采用傳統(tǒng)沉積工藝如CVD、等離子輔助CVD、濺射、化學(xué)溶液沉積和蒸發(fā)等，在襯墊氧化層18上形成硬掩模20。該硬掩模由SiN、SiON或其它能被用作硬掩模以及拋光停止層的材料組成。硬掩模20的厚度對本發(fā)明并不是至關(guān)重要的，但硬掩模20的典型厚度約為從50到100nm。
接下來，如圖2A至D，在圖1示出的結(jié)構(gòu)中形成溝槽22，溝槽22隨后將被用于形成淺溝槽隔離區(qū)(shallow trench isolation region)。溝槽22貫通硬掩模20、襯墊氧化層18和含硅層14形成，截止在埋入絕緣區(qū)12上，其利用傳統(tǒng)的光刻和蝕刻形成。
用于形成溝槽的光刻步驟包括步驟將光致抗蝕劑(未示出)涂于硬掩模20的上水平面，用照射圖樣使光致抗蝕劑曝光，以及用傳統(tǒng)的光致抗蝕劑顯影劑在已曝光的光致抗蝕劑中顯影出圖樣。
蝕刻步驟，可采用單步或多步蝕刻步驟，包括采用諸如反應(yīng)離子蝕刻(RIE)、等離子體蝕刻或離子束蝕刻等干法蝕刻工藝。蝕刻步驟在結(jié)構(gòu)中形成隨后用絕緣材料填充的溝槽22。注意合硅層14、襯墊氧化層18和硬掩模20的垂直側(cè)壁在蝕刻之后是裸露的。通常利用傳統(tǒng)的光致抗蝕劑剝離工藝，在圖樣被轉(zhuǎn)印到硬掩模20中之后，將光致抗蝕劑從結(jié)構(gòu)上移除。
確定了溝槽后，對圖2A至D示出的結(jié)構(gòu)進行可選的氧化步驟，其可在溝槽的裸露側(cè)壁和底壁上形成薄襯壁(未分別顯示或標出)。接下來，采用傳統(tǒng)沉積工藝如CVD或等離子輔助CVD，將溝槽(帶有或不帶可選襯壁)用諸如TEOS(四乙基正硅酸鹽tetraethylorthosilicate)的絕緣材料填充，隨后，采用如機械化學(xué)拋光(CMP)或研磨等傳統(tǒng)平面加工工藝將該結(jié)構(gòu)平整，截止于硬掩模20的上表面。將溝槽填充后，在平面加工之前，可以實施可選的填實(densification)步驟。結(jié)果生成的結(jié)構(gòu)例如在圖3A至D中示出，該結(jié)構(gòu)現(xiàn)在包括STI(淺溝槽隔離)區(qū)24。
隨后，如圖4A至D所示，在形成溝槽過程中，硬掩模20的未被去除的存留部分，現(xiàn)在用一種同去除氧化物或絕緣材料相比對去除氮化物或由氧氮化物具有高選擇性的濕法蝕刻工藝去除。具體地說，在本發(fā)明中此處用于去除硬掩模的濕法蝕刻包括，例如，在濕蝕刻槽或其它任何等效的用具中使用濃磷酸。
如圖4A至4D所示，從結(jié)構(gòu)上去除硬掩模20在結(jié)構(gòu)中形成了器件開口26，其停止在襯墊氧化層18的表面部分上或其中。應(yīng)注意到盡管附圖示出的是單個器件開口的形成，而本發(fā)明預(yù)期在結(jié)構(gòu)中形成多個這種器件開口。由于可形成一個或更多的器件開口，因而本申請文本在下文使用了術(shù)語“至少一個器件開口”。至少一個器件開口限定了將形成FET基體的區(qū)域。該基體將會升高，因而在此使用了術(shù)語臺面。另外，本發(fā)明的每個臺面區(qū)將帶有側(cè)壁部分，每個臺面區(qū)與其它臺面區(qū)通過間隔分開。
在本發(fā)明中，通過對兩種不同材料重復(fù)地使用沉積及反應(yīng)離子蝕刻，在所述至少一個器件開口內(nèi)建立了嵌套圖樣。依據(jù)本發(fā)明，該兩種不同材料的一種是抗化學(xué)蝕刻的，和其它可輕易地被蝕刻試劑蝕刻的材料，然而，應(yīng)注意到，本發(fā)明的其它部分對于其它任何在上表面形成臺面圖樣的方法都是兼容的。
此外，在本發(fā)明中，介紹了一種在所述至少一個器件開口內(nèi)轉(zhuǎn)印所述兩種材料的圖樣的方法。但是，本發(fā)明的其它部分對于其它任何將所述兩種材料的圖樣轉(zhuǎn)印到含硅材料層上的方法都是兼容的。
在本發(fā)明中采用的一種用于形成和轉(zhuǎn)印臺面圖樣的優(yōu)選方法如下在確定了至少一個器件開口后，在圖4A至D示出的結(jié)構(gòu)上暴露的水平和垂直表面上保形地形成氮化層28以提供圖5A至D中示出的結(jié)構(gòu)。具體地說，氮化層28是采用傳統(tǒng)沉積工藝，包括如低壓CVD，形成的。當(dāng)本發(fā)明采用這種實施方式用于形成臺面圖樣時，氮化層28的厚度就決定了每個相鄰臺面區(qū)之間的間隔。按照下面將圖樣轉(zhuǎn)印到硅中的確切方法，氮化層還可用來確定每個臺面的寬度。氮化層28的典型厚度約為從10到100nm。
氮化層28沉積后，利用對去除氮化物具有高度選擇性的反應(yīng)離子蝕刻(RIE)工藝去除氮化層28的水平表面部分，以提供圖6A至D中示出的結(jié)構(gòu)。注意，在附圖中，氮化層28的垂直部分仍被留存在STI區(qū)24的垂直側(cè)壁上。
隨后在圖6A至D中示出結(jié)構(gòu)的外露水平及垂直表面上形成非晶硅(a:Si)30的保形層(conformal layer)，以提供圖7A至D中示出的結(jié)構(gòu)。該a:Si是采用傳統(tǒng)沉積工藝，包括如CVD或等離子輔助CVD，形成的。a:Si層30的厚度決定將在下面形成的臺面的寬度。按照下面將圖樣轉(zhuǎn)印到硅中的確切方法，還可以用此層決定相鄰臺面區(qū)之間的間隔。a:Si層30的典型厚度約為從10到100nm。
臺面厚度和臺面之間的間隔的選擇是依據(jù)工藝能力以及所期望的器件結(jié)構(gòu)。一般來說，狹窄臺面器件傾向于工作在類似傳統(tǒng)SOI器件的性能的充分耗盡的模式(fully depleted regime)下。但是，臺面的數(shù)量和高度是確定總導(dǎo)通電流的決定因素。
a:Si層30沉積后，利用對去除a:Si具有高度選擇性的RIE工藝去除位于結(jié)構(gòu)的水平表面上的a:Si，以提供圖8A至D中示出的結(jié)構(gòu)。注意在這些附圖中a:Si仍留存在已被蝕刻的氮化層28的垂直側(cè)壁上。
圖9A至D說明了在經(jīng)過重復(fù)的氮化物的沉積和蝕刻及a:Si的沉積和蝕刻后形成的結(jié)構(gòu)。在圖9A至D中，用附圖標記32表示氮化物而用附圖標記34表示a:Si。如示，至少一個器件開口由交替的氮化層和a:Si層填充。
圖10A至10D示出了進行可選的平面化步驟和可選的a:Si RIE步驟后，本發(fā)明第一實施例的一種可選擇、但是極其優(yōu)選的實施體。該可選的平面化步驟包括機械化學(xué)拋光(CMP)或研磨。a:Si RIE步驟將a:Si的高度降低到低于結(jié)構(gòu)的頂面的深度。也就是說，a:Si RIE提供了具有凹口a:Si層30和34的結(jié)構(gòu)。
對于圖9A至9D和10A至10D示出的兩種結(jié)構(gòu)的任一種結(jié)構(gòu)，氮化層28和32的留存部分利用一種與除去氧化物或a:Si相比對除去氮化物具有高度選擇性的化學(xué)濕法蝕刻工藝去除。具體地說，用于本發(fā)明此處的該化學(xué)濕法蝕刻工藝可包括，例如，在濕法蝕刻槽或類似的用具中使用濃磷酸作為化學(xué)蝕刻劑。注意本發(fā)明的此步驟露出了襯墊氧化層18的一部分。在從結(jié)構(gòu)上濕法蝕刻掉氮化層后，形成了貫穿襯墊氧化層18的露出部分、止于含硅層14表面上的開口36。具體地說，該襯墊氧化層18的露出部分利用對去除氧化物具有高度選擇性的RIE工藝去除。在選擇性地去除氮化物和氧化物之后形成的結(jié)果結(jié)構(gòu)如圖11A至D所示。
接下來，如圖12A至D所示，在本發(fā)明工藝此處，利用與去除氧化物相比對去除Si具有高度選擇性的RIE工藝除掉a:Si層30和34的留存部分。注意襯墊氧化層18和含硅層14的區(qū)域留存在結(jié)構(gòu)中。留存的含硅層的一些區(qū)域形成了本發(fā)明多臺面式FET的基體。例如，圖12A至D所示出的臺面區(qū)14’的存在。
在將a:Si層的留存部分從結(jié)構(gòu)上去除后，形成介電材料38以提供如圖13A至D示出的結(jié)構(gòu)。具體地說，利用傳統(tǒng)沉積工藝將介電材料38形成在圖12A至D所示的結(jié)構(gòu)的所有露出表面上。介電材料38可包括諸如四乙基正硅酸鹽(TEOS)的氧化物或諸如硼磷硅酸鹽玻璃(BPSG)的硅酸鹽玻璃構(gòu)成，其帶有用于防止摻雜物可能擴散進入襯底的、諸如氮化硅的防滲透材料的薄襯。介電材料38的厚度對本發(fā)明不是至關(guān)重要的，但介電材料38的典型厚度約為從100至300nm。
形成介電材料38后，對其進行平面化以提供如圖14A至D所示的結(jié)構(gòu)。用于形成如圖14A至D所示的結(jié)構(gòu)的平面化工藝包括CMP或研磨。
隨后，通過傳統(tǒng)的光刻在介電材料38已平面化的表面上形成圖樣化的光致抗蝕劑40。圖樣化的光致抗蝕劑在結(jié)構(gòu)中將要形成MOSFET的預(yù)先確定的位置處，即臺面區(qū)14’，露出了其下的介電材料38的一部分。在光致抗蝕劑圖案化之后，形成穿透介電材料38的露出部分以及襯墊氧化層18并止于含硅層的表面部分上的(即在臺面區(qū)14處的)柵極開口42。柵極開口42的形成中采用了對去除氧化物具有高度選擇性的RIE工藝。進行了本發(fā)明的這些步驟后形成的結(jié)果結(jié)構(gòu)如圖15A至D所示。
在形成柵極開口后，利用本領(lǐng)域技術(shù)人員熟知的傳統(tǒng)剝離工藝從結(jié)構(gòu)上去除掉圖樣化的光致抗蝕劑。在本發(fā)明此處，在含硅臺面14’的外露部分中形成通道區(qū)44。如果希望，在此處可以使用任何已知的摻雜方法摻雜通道，這些方法包括諸如氣相摻雜、等離子體摻雜，甚至離子注入。應(yīng)該指出離子注入摻雜無法均勻地傳送摻雜物，而是在工藝期間依據(jù)摻雜物的幾何形狀而跨越整個通道表面。
在本發(fā)明的某些實施例中(未具體示出)，柵極開口42由兩步形成，從而有助于沿介電材料38的內(nèi)壁形成間隔壁(spacer)。這通過在硅臺面的頂上或在襯墊氧化層18上停止開口42內(nèi)介電材料38的蝕刻而完成。然后剝?nèi)ス庵驴刮g劑，并且在介電材料38的內(nèi)(柵極側(cè))側(cè)壁上形成間隔壁。然后，可利用另一個光致抗蝕劑層從臺面之間和間隔壁之間蝕刻掉介電材料38的殘余部分。本領(lǐng)域技術(shù)人員將認識到，兩種水平的光刻的使用可減少為一種水平的光刻，若使用硬掩模代替光致抗蝕劑40。得到的結(jié)構(gòu)將具有通道與將在后面暴露的源極/漏極區(qū)之間的內(nèi)建的間隔壁。
在形成了通道區(qū)后，柵極介電部46形成于包括通道區(qū)44的含硅層的暴露表面上。柵極介電部48利用傳統(tǒng)的熱生長工藝形成?；蛘?，柵極介電部可通過傳統(tǒng)的沉積工藝形成，該傳統(tǒng)工藝包括例如CVD、等離子輔助CVD或化學(xué)溶液沉積。柵極介電部是具有約1至10nm厚度的薄層。柵極介電部可包括傳統(tǒng)的氧化物，例如但不限于SiO2、AL2O3、Ta2O3、TiO2和鈣鈦礦型氧化物。柵極介電部46形成后得到的結(jié)構(gòu)如圖16A至D所示。注意，柵極介電部卷繞在含硅層14的腳柱的周圍，見圖14D。
在形成了柵極介電部之后，在部分柵極介電部上位于通道區(qū)44上的部分上形成柵極導(dǎo)體48，見圖17A至D。柵極導(dǎo)體包括導(dǎo)電材料，該導(dǎo)電材料包括例如摻雜的多晶硅、硅酸鹽、基本金屬或它們的任意組合，通過傳統(tǒng)的沉積工藝(如CVD)形成柵極導(dǎo)體。在采用多晶硅時，多晶硅柵極或者在沉積工藝期間原位摻雜(doped in-situ)，或者可選地，多晶硅柵極可在利用傳統(tǒng)的離子注入和退火后進行摻雜。在另一實施例中，多晶硅柵極可在形成源極/漏極區(qū)的同時摻雜。如果需要的話，可在沉積后或在沉積和摻雜后對柵極進行可選的平面化步驟。注意，柵極導(dǎo)體的注入是利用掩模的離子注入工藝進行的，從而形成至少一個NMOS或PMOS FET區(qū)。相對的導(dǎo)電類型的區(qū)域?qū)⒃谙旅娴墓に囍行纬?。注意，通道區(qū)44、柵極介電部46和柵極導(dǎo)體48形成本發(fā)明的柵極區(qū)。
然后，在柵極導(dǎo)體上形成掩模(未示出)，并隨后去除介電材料38的露出部分，直至介電材料的表面與STI區(qū)24等平面。去除的步驟包括利用與去除柵極導(dǎo)體相比對于去除氧化物具有高度選擇性的時控RIE工藝。例如C4H8的化學(xué)試劑可用于介電材料38的選擇性去除中。進行完這些步驟后所得到的結(jié)構(gòu)如圖18A至D所示。注意，柵極導(dǎo)體48的垂直部分現(xiàn)在已暴露出來。
然后，在柵極導(dǎo)體48的暴露的垂直側(cè)壁周圍形成間隔壁50，從而提供如圖19A至D所示的結(jié)構(gòu)。間隔壁優(yōu)選包括氮化物或氮氧化物，但是氧化物的間隔壁也可用于提供柵極導(dǎo)體的高度設(shè)計為使得某些介電材料殘留在柵極導(dǎo)體的根部的情況下。間隔壁通過沉積和蝕刻形成。
然后，利用傳統(tǒng)的光致抗蝕劑剝離工藝去除覆蓋柵極導(dǎo)體的光致抗蝕劑，而任何保留的介電材料，包括介電材料38和STI區(qū)24，都被從結(jié)構(gòu)中去除，從而提供圖20A至D所示的結(jié)構(gòu)。
接著，對圖20A至D所示的結(jié)構(gòu)進行氣相等離子體摻雜工藝、等離子體摻雜工藝和/或成角度的離子注入工藝，從而形成摻雜的源極/漏極擴散區(qū)，并且可選地，形成摻雜的源極/漏極延伸部。注意，該些區(qū)域是形成于前面形成的每個臺面區(qū)的側(cè)壁部分中。圖21A至D示出了形成了源極/漏極及其延伸部的例子。然而，也可以省略源極/漏極延伸部的形成。
附圖中，附圖標記52表示輕摻雜區(qū)，而附圖標記54表示重摻雜區(qū)(與區(qū)域52相比)。附圖標記15此處用于表示含硅層14的摻雜。術(shù)語“輕摻雜區(qū)”通常表示源極/漏極延伸部，并且表示摻雜濃度小于或約等于5×1019原子/厘米3或更小的區(qū)域，而術(shù)語“重摻雜區(qū)”表示摻雜濃度大于5×1019原子/厘米3的區(qū)域。對本領(lǐng)域技術(shù)人員而言，應(yīng)明顯了解的是，適當(dāng)?shù)臐穹ㄎg刻可以為了優(yōu)化FET性能而用于調(diào)整源極/漏極延伸部的位置。
如前所述，本發(fā)明中優(yōu)選使用氣相摻雜或等離子體摻雜，因為采用這些方法進行的摻雜，其均勻性不受幾何形狀的限制，即所有暴露表面可獲得同等程度的摻雜。在此兩種情況的任意一種下，雜質(zhì)在氣相或等離子體狀態(tài)下移動，甚至直到臺面之間間隔的底部，并且同樣數(shù)量或相近數(shù)量的雜質(zhì)穿越露出的側(cè)壁表面而輸運至硅中。使用離子注入將產(chǎn)生不均勻摻雜剖面，但是在臺面很淺的情況下，它可以滿足不對閾值電壓和閾下電壓特性造成太多的負面影響。
摻雜區(qū)52和54形成后，采用傳統(tǒng)的沉積工藝在結(jié)構(gòu)上形成氧化層56，且該氧化物層被平面化以提供如圖22A至D示出的平面結(jié)構(gòu)。用互補的掩模遮蔽其它導(dǎo)電類型的FET區(qū)，并且重復(fù)圖18至22示出的工藝步驟。如此在結(jié)構(gòu)中形成相對導(dǎo)電類型的FET。注意在每種情況下，該FET都形成于含硅臺面上。
隨后，如圖23A至D所示，利用傳統(tǒng)的硅化工藝在結(jié)構(gòu)中圍繞柵極區(qū)(及柵極導(dǎo)體48上)形成了硅化物接觸部58。在一個可選實施例中，可以用a:Si填充源極/漏極區(qū)并隨后利用掩模注入工藝注入，參見圖24A至D。區(qū)域60表示在a:Si沉積和蝕刻之后形成的摻雜的多晶硅。硅化物接觸部58是利用前面提到的傳統(tǒng)硅化工藝形成的。注意，對于特定的器件，該硅化物接觸部58可由非硅化物接觸部替代。
在圖23A至D或圖24A至D這一段，依照所期望的器件特性的類型，臺面之間的間隔可用諸如介電材料、多晶硅、硅化物或金屬等任何材料填充。
以上的描述和圖1至24說明了采用柵極鑲嵌工藝的本發(fā)明的第一實施例。下面的敘述和圖25至42說明采用鑲嵌柵極替換工藝(damascene gatereplacement processing)的本發(fā)明的第二實施例。由于除去了與柵極氧化和源極/漏極退火相關(guān)聯(lián)的正常的熱積累(thermal budget)，本發(fā)明的第二實施例利于使用高k介電材料和金屬柵極導(dǎo)體。
首先制成如圖25A至D所示的初始結(jié)構(gòu)，其包括SOI晶片10(包括含硅襯底、埋入絕緣層12和含硅層14)及襯墊疊層16(包括襯墊氧化層18和硬掩模20)。注意該初始結(jié)構(gòu)與圖1A至D示出的結(jié)構(gòu)是一樣的，因而與圖1A至D相關(guān)的附圖標記在這里也是一致的。盡管全部說明都是在SOI基底上，很明顯在傳統(tǒng)的體材料襯底上實施基本不要求改動并且是直截了當(dāng)?shù)摹?br> 圖26A至D和圖27A至D分別示出了溝槽22和STI區(qū)24的形成。注意這些附圖與圖2A至D和圖3A至D相同，因此與前面圖2A至D和圖3A至D相關(guān)的附圖標記也在這里引用。
接下來，如圖28A至D所示，STI區(qū)24被做成凹口且在結(jié)構(gòu)的全部露出表面上形成氮化層70。被用作蝕刻停止層的氮化層70是通過傳統(tǒng)的沉積工藝如CVD而形成的。氮化層70的厚度可變，且對本發(fā)明不是至關(guān)重要的。僅出于說明的目的，氮化層70的典型厚度約為5至50nm。
在結(jié)構(gòu)上形成氮化層70后，沉積并平面化氧化物層72以提供如圖29A至D所示的結(jié)構(gòu)。注意氮化層70的位于硬掩模20水平表面上的部分是露出的。接著，利用與去除氧化物相比對于去除氮化物具有高度選擇性的濕法蝕刻工藝從結(jié)構(gòu)上去除掉氮化層72的暴露部分和下面的硬掩模20。該蝕刻步驟止于襯墊氧化層18上。本發(fā)明的這些步驟結(jié)束后形成的結(jié)構(gòu)如圖30A至D所示。注意本發(fā)明此處還形成了器件開口26，并且圍繞硬掩模20形成的氮化層70的垂直部分在本發(fā)明此處也被去除。
圖3 1A至D到圖35A至D分別說明了在氮化層28沉積及RIE后、a:Si30沉積及RIE后、氮化層32沉積及RIE后和a:Si層34沉積及RIE后形成的不同結(jié)構(gòu)。注意在這些步驟中所用的工藝方法與在圖5至9中提及的方法是相同的，因此參照圖5至9所描述的工藝步驟可等效地用于本發(fā)明的本實施例。
圖36A至D示出了經(jīng)平面化(CMP或研磨)、氧化物RIE及a:Si RIE后形成的結(jié)構(gòu)。平面化步驟和a:Si RIE是可選擇的，而去除氧化層72的氧化物RIE是必需的。該氧化物RIE包括利用對去除氧化物具有高選擇性的RIE化學(xué)試劑，而可選的a:Si RIE則利用對去除Si有高選擇性的RIE化學(xué)試劑。注意蝕刻止于氮化層70上。
接下來，利用對去除氮化物具有高度選擇性的化學(xué)濕法蝕刻工藝從結(jié)構(gòu)中去除留存的氮化物(層28、32和70)。所得到的結(jié)構(gòu)如圖37A至D所示。注意襯墊氧化層18的某些部分現(xiàn)在被露出了。特別強調(diào)在氮化物去除過程中，部分的襯墊氧化層18被減薄。
利用氧化物RIE工藝形成開口36。該氧化物RIE工藝從結(jié)構(gòu)上去除露出的氧化物，尤其是襯墊氧化層18，使得含硅層14露出。注意臺面14’在本發(fā)明這一步形成。正如前面的本發(fā)明第一實施例中討論的那樣，隨著開口36的形成，a:Si層30和34的留存部分被去除，以提供如圖38A至D所示的結(jié)構(gòu)。注意一些已圖案化的含硅層用作將要隨后形成FET器件的臺面區(qū)。
然后，對圖38A至D所示的結(jié)構(gòu)進行氧化工藝，在含硅層14的露出壁部分的周圍形成了氧化物薄層。該氧化物薄層在本發(fā)明的附圖中未單獨示出或標出。隨后沉積a:Si層74，以提供圖39A至D中說明的結(jié)構(gòu)。隨后施加NFET和PFET掩模(未示出)，以在a:Si中開放源極/漏極區(qū)。在確定對NFETs的源極/漏極摻雜的同時，用a:Si層保護PFET。注意a:Si層74不一定是a:Si，也可以是多晶硅層或任何能夠填充臺面之間的間隔、能利用光刻構(gòu)圖、并且能選擇性地蝕刻為摻雜或不摻雜的二氧化硅的材料。在本發(fā)明中，層74作為臺面填充材料。
圖40A至D示出了在執(zhí)行下列后續(xù)步驟后形成的結(jié)構(gòu)首先，施加NFET掩模并蝕刻暴露的a:Si層74。該暴露區(qū)域?qū)?yīng)于NFET的源極/漏極區(qū)。接下來，剝離薄氧化物并使用氣相等離子體摻雜、等離子體摻雜和/或成角度的離子注入形成源極/漏極區(qū)。然后，通過沉積形成如二氧化硅的介電材料38，例如通過在CVD反應(yīng)器中TEOS的分解?；蛘?，也可隨后通過沉積形成薄SiN襯里76并隨之沉積介電材料38。介電材料沉積后，對結(jié)構(gòu)進行平面化并隨后實施短暫的SiN RIE工藝。注意SiN間隔壁可以在用介電材料38填充前，在a:Si層74的側(cè)壁上額外形成。這樣可允許形成無邊緣擴散接觸。
然后，施加PFET掩模并限定a:Si(在PFET區(qū)中)，完成上面提及的與圖40A至D相關(guān)的工藝步驟。
圖41A至D示出了在完成了下列后續(xù)工藝步驟后形成的結(jié)構(gòu)。首先，采用傳統(tǒng)的蝕刻工藝去除a:Si，然后通過前面討論的通道摻雜限定通道區(qū)44。如在本發(fā)明第一實施例中那樣，該通道摻雜可包括犧牲間隔壁的使用。接下來，去除襯墊氧化物并在通道區(qū)44當(dāng)前暴露的表面上形成柵極介電部46。在本發(fā)明第二實施例中，可以使用傳統(tǒng)的介電材料以及諸如五氧化鉭、鈦酸鍶鋇和硅酸釔的高k介電材料。術(shù)語高k介電材料在此用于表示具有介電常數(shù)為10或更高的介電材料。在形成柵極介電部46以后，在柵極介電部上形成柵極導(dǎo)體48。該柵極可被平面化、做成凹口并在做成凹口的柵極導(dǎo)體上可選地形成SiN帽層。在此實施例中，使用金屬的柵極導(dǎo)體。
圖42A至D示出了在完成了下列工藝步驟后形成的結(jié)構(gòu)首先，利用一種選擇性去除介電材料38的蝕刻工藝開放接觸通道至SiN層76，隨后利用對去除氮化物具有高度選擇性的蝕刻工藝開放SiN層76。如前面討論的那樣，然后形成了硅化物接觸部(或非硅化物接觸部)58。
在圖42A至D這一段，依照所期望的器件特性的類型，臺面之間的間隔可用諸如介電材料、多晶硅、硅化物或金屬等任何材料填充。
應(yīng)該注意到本發(fā)明提供了一種其中柵極填充了狹窄Si臺面對之間的間隔的包覆(warpped)柵極介電材料。因此，與形成包覆結(jié)構(gòu)的前述方法相比，F(xiàn)ET的有效寬度增加了許多。
不同于現(xiàn)有技術(shù)方法，這里描述的本發(fā)明方法有利于直接在臺面的側(cè)壁上進行源極和漏極摻雜。而且，優(yōu)選的摻雜方法不會為了閾值電壓控制原因而限制臺面高度。
參照實施例詳細對本發(fā)明進行了具體的展示和描述，本領(lǐng)域技術(shù)人員應(yīng)十分清楚上述及其它的對形式與細節(jié)的變化并不脫離本發(fā)明的要旨和范疇。本發(fā)明不應(yīng)局限于所描述和闡明的確切形式和細節(jié)，而是歸于所附權(quán)利要求限定的精神和范圍內(nèi)。
權(quán)利要求
1.一種多臺面式場效應(yīng)晶體管(FET)結(jié)構(gòu)，包括多個含硅臺面區(qū)，每個臺面區(qū)具有被摻雜的側(cè)壁表面，以形成源極和漏極區(qū)；通道區(qū)，在每個所述臺面區(qū)內(nèi)，所述通道區(qū)電學(xué)地接觸所述源極和漏極區(qū)；柵極介電部，位于每個所述臺面區(qū)表面上的所述通道區(qū)頂上；以及柵極導(dǎo)體，在所述柵極介電部頂上。
2.如權(quán)利要求1所述的多臺面式FET結(jié)構(gòu)，其特征在于，所述含硅臺面包括硅覆絕緣體晶片的含硅層。
3.如權(quán)利要求1所述的多臺面式FET結(jié)構(gòu)，其特征在于，所述多個含硅臺面區(qū)構(gòu)造為嵌套圖案。
4.如權(quán)利要求1所述的多臺面式FET結(jié)構(gòu)，其特征在于，所述多個含硅臺面區(qū)構(gòu)造為平行圖案。
5.如權(quán)利要求1所述的多臺面式FET結(jié)構(gòu)，其特征在于，所述柵極介電材料為一種介電常數(shù)大于10的介電材料。
6.如權(quán)利說明1所述的多臺面式FET結(jié)構(gòu)，其特征在于，穿透所述側(cè)壁表面均勻地摻雜所述源極和漏極區(qū)。
7.一種形成鑲嵌柵極場效應(yīng)晶體管(FET)結(jié)構(gòu)的方法，包括步驟提供一平面結(jié)構(gòu)，該平面結(jié)構(gòu)包括位于含硅層頂上的襯墊疊層；去除部分的該襯墊疊層以在所述結(jié)構(gòu)中定義至少一個器件開口；在所述至少一個器件開口中形成包括所述含硅層的一部分的至少一個臺面區(qū)，所述至少一個臺面區(qū)具有側(cè)壁部分；形成具有露出所述至少一個臺面區(qū)的一部分的開口的介電材料；在所述開口內(nèi)形成包括通道區(qū)、柵極介電部和柵極導(dǎo)體的第一柵極區(qū)，所述通道區(qū)形成于所述至少一個臺面區(qū)內(nèi)，而所述柵極介電部和柵極導(dǎo)體形成于所述至少一個臺面區(qū)上；去除所述柵極區(qū)周圍的所述介電材料并在所述柵極導(dǎo)體露出的垂直側(cè)壁上形成間隔壁；以及在所述至少一個臺面區(qū)的所述側(cè)壁部分中形成源極和漏極區(qū)。
8.如權(quán)利要求7所述的方法，還包括在柵極形成后的兩個階段中去除所述柵極區(qū)周圍的所述介電材料，所述兩個階段包括步驟首先去除所述至少一個臺面區(qū)側(cè)壁部分上的所述絕緣體，至該至少一個臺面區(qū)的頂部上的高度；在所述柵極導(dǎo)體露出的垂直側(cè)壁上形成間隔壁；以及，去除源極和漏極區(qū)上存留的介電材料，從而完全露出所述至少一個臺面區(qū)的側(cè)壁部分。
9.如權(quán)利要求7所述的方法，還包括通過在形成一種類型的FET后形成另一種類型的FET，在其它臺面區(qū)中形成與多個所述第一柵極區(qū)相對的第二柵極區(qū)，其中在每一次重復(fù)操作中，不包括特定類型的FET的區(qū)域被抗蝕劑和耐CMP硬掩模所阻擋，每一次重復(fù)后將其去除。
10.如權(quán)利要求7所述的方法，還包括在包括源極和漏極區(qū)的至少一個臺面區(qū)的頂上形成硅化物或非硅化物接觸部。
11.如權(quán)利要求7所述的方法，其特征在于，所述源極和漏極區(qū)通過氣相摻雜工藝、等離子體摻雜工藝、成角度的離子注入或它們的組合形成。
12.如權(quán)利要求7所述的方法，其特征在于，間隔壁在形成所述通道區(qū)之前形成于所述開口中，所述間隔壁通過以下步驟形成首先去除通道區(qū)上的高于至少一個臺面區(qū)頂部的所述介電材料形成；在介電材料露出的垂直側(cè)壁上形成間隔壁；以及去除至少一個臺面區(qū)上的介電材料，從而露出側(cè)壁部分。
13.如權(quán)利要求7所述的方法，其特征在于，所述至少一個器件開口用兩種材料的交替層填充，一種為抗蝕刻試劑的抗蝕劑，而另一種易于被所述蝕刻試劑所蝕刻，所述交替層用于限定至少一個臺面區(qū)。
14.一種形成場效應(yīng)晶體管的方法，包括步驟提供一平面結(jié)構(gòu)，其包括位于含硅層表面頂上的圖案化的襯墊疊層，所述圖案化的襯墊疊層被延伸到所述含硅層內(nèi)的淺溝隔離區(qū)所環(huán)繞；用氮化層為包括所述圖案化的襯墊疊層的所述結(jié)構(gòu)加襯里；提供與位于所述圖案化的襯墊疊層的上表面頂上的所述氮化層的表面共平面的氧化層，并去除所述氮化層及所述圖案化的襯墊疊層的一部分，以形成至少一個器件開口；在所述至少一個器件開口中形成至少一個臺面區(qū)，所述至少一個臺面區(qū)包括側(cè)壁部分；在所述至少一個臺面區(qū)的一部分上形成臺面填充材料；在所述至少一個臺面區(qū)的所述側(cè)壁部分中形成源極和漏極區(qū)；去除該臺面填充材料以露出所述至少一個臺面區(qū)的一部分；以及在所述至少一個臺面區(qū)的所述露出部分上形成包括通道區(qū)、柵極介電部和柵極導(dǎo)體的第一柵極區(qū)，所述通道區(qū)形成于所述至少一個臺面區(qū)內(nèi)，而所述柵極介電部和柵極導(dǎo)體形成于所述至少一個臺面區(qū)上。
15.如權(quán)利要求14所述的方法，還包括通過依次摻雜每一類型的源極和漏極區(qū)，在其它臺面區(qū)中形成與多個所述第一柵極區(qū)相對的第二柵極區(qū)，其中在每一次重復(fù)操作中，露出一種類型的FET的源極和漏極，并摻雜露出的源極和漏極區(qū)，并且，通過沉積介電材料和平面化填充露出的源極和漏極上方的體積，使得介電材料表面的頂部與所述介電填充材料的頂部水平。
16.如權(quán)利要求14所述的方法，還包括在形成淺溝隔離區(qū)與形成至少一個器件開口之間的工藝步驟，所述工藝步驟包括部分地去除所述淺溝隔離區(qū)并且用氮化硅層或耐受二氧化硅的濕法蝕刻試劑的材料層為包括所述襯墊疊層的所述結(jié)構(gòu)加襯里；以及，提供與位于所述襯墊疊層上表面頂上的所述氮化層的表面共平面的第二層二氧化硅層并且去除所述氮化層及所述襯墊疊層的一部分，以形成至少一個器件開口。
17.如權(quán)利要求14所述的方法，其特征在于，所述柵極介電部是具有介電常數(shù)約為10或更高的高k介電材料。
18.如權(quán)利要求14所述的方法，還包括在源極和漏極區(qū)中露出的臺面結(jié)構(gòu)上形成硅化物或非硅化物接觸部。
19.如權(quán)利要求14所述的方法，還包括用絕緣材料或?qū)щ姴牧咸畛鋫?cè)壁部分中至少一個臺面區(qū)之間的間隔。
20.如權(quán)利要求14所述的方法，其特征在于，所述源極和漏極區(qū)通過氣相摻雜工藝、等離子體摻雜工藝、成角度的離子注入或它們的組合形成。
全文摘要
本發(fā)明公開了一種帶有用于源極/漏極區(qū)的摻雜側(cè)壁的多臺面式FET結(jié)構(gòu)及其形成方法。在制造過程中，源極和漏極側(cè)壁的暴露使得整個側(cè)壁能夠被均勻地摻雜，尤其是當(dāng)采用與幾何形狀無關(guān)的摻雜方法時，如氣相摻雜或等離子體摻雜。得到的器件具有高度獨立并且精確控制的閾值電壓及電流強度，并且，由于與采用現(xiàn)有技術(shù)形成的臺面相比臺面可以非常高，因此可以具有非常高的硅的單位面積電流。用于形成多臺面式FET結(jié)構(gòu)的方法提供為可以采用鑲嵌柵極工藝(damascene gate process)，或者采用鑲嵌替換柵極工藝(damascene replacement gate process)，而不是傳統(tǒng)的減蝕刻方法。
文檔編號H01L29/786GK1490881SQ03158448
公開日2004年4月21日 申請日期2003年9月10日 優(yōu)先權(quán)日2002年10月1日
發(fā)明者樸炳柱, 杰克·A·曼德爾曼, 古川俊治, A 曼德爾曼, 治 申請人:國際商業(yè)機器公司