專利名稱：使用源極區(qū)和溝道區(qū)的閃存單元擦除方案的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路非易失性存儲器，尤其涉及閃存。閃存是可電擦除非易失性存儲器，其中，可以在單個操作中擦除多組單元。
背景技術(shù)：
現(xiàn)在已熟知多種類型的集成電路存儲器，以及制造它們的工藝。一種特殊類型的集成電路存儲器是非易失性存儲器。之所以稱為非易失性存儲器，是因為它在存儲器斷電時，不丟失存儲在存儲器中的信息。非易失性存儲器在可中斷供電的產(chǎn)品有許多應用。例如，一種采用閃存的熟知產(chǎn)品是PCMCIA或PC卡。PC卡是小型信用卡大小的插件，包括非易失性存儲器，在非易失性存儲器內(nèi)存儲有計算機程序或其它信息。這種器件允許用戶將存儲卡連接到計算機或其它電子設備，或者從計算機或其它電子設備斷開，而不丟失存儲在存儲卡內(nèi)的程序。
非易失性存儲器件包括只讀存儲器(ROM)、可編程只讀存儲器(PROM)、可電擦除只讀存儲器(EEPROM)及其它各種類型。在可電擦除可編程存儲器的領(lǐng)域中，已知某類器件為閃存或閃速EEPROM。這種存儲器可選擇性地為可編程和可擦除，通常在單個操作中可擦除多組單元。
在傳統(tǒng)的閃存中，每個存儲單元由具有源極、漏極、控制柵極極和浮置柵極的晶體管形成。浮置柵極形成在控制柵極與襯底之間?？梢杂酶≈脰艠O上存在或不存在俘獲的電荷來表示存儲單元的內(nèi)容。在浮置柵極上俘獲的電荷改變了晶體管的閾值電壓，使得能夠檢測其二進制狀態(tài)。圖1A說明了典型的傳統(tǒng)閃存單元和與其相關(guān)的擦除方法。圖1B說明了用于與傳統(tǒng)閃存單元有關(guān)的擦除方法的擦除Vt退化。
在大部分閃存中，通過在存儲器正常操作狀態(tài)之外的狀態(tài)下操作存儲器，將電荷置于浮置柵極上，或從浮置柵極去除電荷，用來讀取其內(nèi)容。例如，通過調(diào)節(jié)柵極與源極、漏極或溝道區(qū)之間的相對電位，可以將電子形式的電荷注入到浮置柵極上，或者從浮置柵極去除。用浮置柵極上的負電荷表示在存儲單元中存在“1”或“0”。

發(fā)明內(nèi)容
在一個實施例中，擦除非易失性存儲器的方法包括將第一極性的第一電位施加到控制柵極上；將第二極性的第二電位施加到體區(qū)上，第二電位是N幅度；以及，將第二極性的第三電位施加到源極區(qū)，第三電位是M幅度，其中，N和M大致相同。
在另一實施例中，用于擦除閃存器件的方法包括將第一幅度的第一負電位施加到控制柵極；以及，將第二幅度的第二正電位施加到源極區(qū)，其中第二幅度的絕對值不少于第一幅度。
在又一實施例中，用于擦除閃存器件的方法包括將第一幅度的第一電位施加到控制柵極；以及，將第二幅度的第二電位經(jīng)匹配部件施加到源極區(qū)。第二電位的幅度足夠大，以便將帶電粒子從浮置柵極注到源極區(qū)中，其中，在先前的編程操作中寄留帶電粒子。第二幅度在約6V到8V之間。溝道區(qū)和源極區(qū)都用于接收來自浮置柵極的帶電粒子，以便改善存儲器件的擦除速度和擦除閾值電壓退化特性。


圖1A說明了閃存單元上的傳統(tǒng)擦除方法；圖1B說明了圖1A的傳統(tǒng)擦除方法的擦除Vt退化；圖2A說明了根據(jù)本發(fā)明一個實施例的閃存單元上的擦除方法；圖2B說明了對于溝道擦除方法以及溝道和源極擦除方法的擦除速度的模擬結(jié)果；圖2C說明了對于溝道擦除方法以及溝道和源極擦除方法的擦除Vt退化實驗；圖2D說明了根據(jù)本發(fā)明一個實施例的另一閃存單元上的擦除方法；以及圖3至31說明了用于制造圖2D的閃存單元的方法的優(yōu)選實施例。
具體實施例方式
圖1A說明了使用在襯底302上形成的閃存單元300的傳統(tǒng)擦除方法。襯底可以是晶片或者從晶片切成的芯片。在襯底302上形成大量存儲單元，如下所述。閃速單元或器件300包括形成在襯底上的浮置柵極304。將柵極氧化物(未示出)設置在襯底與浮置柵極之間，使它們相互電絕緣?？刂茤艠O306形成在浮置柵極上，用于施加控制信號或電壓。ONO層或互聚物層(未示出)設置在浮置柵極與控制柵極之間，使它們相互電絕緣。鄰近浮置柵極304的相對邊緣設置源極區(qū)308和漏極區(qū)310。在浮置柵極下面設置在源極與漏極之間的部分312稱為溝道，其在源極區(qū)308與漏極區(qū)310之間提供電流通路。
通常，所示的閃存單元會在很大的存儲器中提供單個位，例如，在具有幾百萬位閃存的集成電路芯片或閃存器件中提供單個位。集成電路上的各個晶體管構(gòu)成具有正交布置的位線和字線的矩陣。通常，漏極區(qū)310會與位線連接，而控制柵極306與字線連接。以這種方式提供矩陣尋址。
閃存單元300可以用幾種不同的模式工作——編程、擦除和讀取。編程操作包括用現(xiàn)有技術(shù)熟知的熱電子注入法經(jīng)柵極氧化物將電子注入到浮置柵極中。讀取操作包括將所選擇的電壓施加到位線上，從而確定在浮置柵極中是否存在電子，如現(xiàn)有技術(shù)中已知的那樣。
圖1A說明了擦除模式。將較大的負電壓，一般是-8V，施加到選定要擦除的一組單元的控制柵極上。允許位線或漏極和源極浮置。將較大的正電壓，例如8V，施加到襯底上?？刂茤艠O上的負電位與襯底上正電位的組合將浮置柵極上的電子經(jīng)溝道312移至襯底中，從而使浮置柵極放電并擦除這些單元。
由于電子重復穿過柵極氧化物進行擦除和編程操作造成柵極氧化物損壞，所以，重復的擦除操作造成了器件退化。許多柵氧化物的損壞是由使用熱選擇注入法的編程操作引起的。由于氧化物損壞，導致擦除閾值電壓退化(或擦除Vt退化)，如圖1B所示。擦除Vt退化指的是使編程后狀態(tài)的閾值電壓返回目標的擦除狀態(tài)閾值電壓時要求更長時間的現(xiàn)象。每個循環(huán)之后，存儲單元逐漸地停留在更高的擦除Vt。圖1B中，X軸表示執(zhí)行編程/擦除循環(huán)的次數(shù)，Y軸表示隨著執(zhí)行越來越多的編程/擦除操作，編程/擦除狀態(tài)中閾值電壓對時間的改變。擦除Vt退化表示為δ，其在105個周期后變得顯著。
隨著存儲單元尺寸持續(xù)縮小，用于擦除操作的面積更小了，氧化物的損壞和所導致的擦除Vt退化變得越來越嚴重。例如，對于溝道長度小于等于0.2μm且溝道寬度0.3μm的存儲單元尺寸，由于在漏極區(qū)附近的熱點占總溝道面積，即擦除面積的百分比更大，無法再忽略氧化物的損壞和所導致的擦除Vt退化。
圖2A說明了根據(jù)本發(fā)明一個實施例的閃存單元或器件400上的擦除方法。通常，閃存器件指在芯片上形成有幾百萬個存儲單元的半導體器件。然而，在本文中，術(shù)語“存儲器件”和“存儲單元”是可互換的。閃存器件400形成在襯底402上并包括形成在襯底上的浮置柵極404。該襯底在本實施例中是P型襯底。柵極氧化物(未示出)設置在襯底與浮置柵極之間，使它們相互電絕緣?？刂茤艠O406形成在浮置柵極上，用于施加控制信號或電壓。ONO層或互聚物層(未示出)設在浮置柵極與控制柵極之間，使它們相互電絕緣。
鄰近浮置柵極304的相對邊緣設置源極區(qū)408和漏極區(qū)410。源極區(qū)和漏極區(qū)在本實施例中為N型。在浮置柵極下面設置在源極與漏極之間的部分412稱為溝道，其在源極區(qū)408與漏極區(qū)410之間提供了電流通路。匹配部件414與源極區(qū)耦連，用于匹配襯底與源極之間的RC常數(shù)，目的是便于在擦除操作期間將擦除電壓施加到源極上。在一個實施例中，匹配部件414包括與源極區(qū)串聯(lián)的電阻器416和電容器418。擴散阱用于在一種實施中形成電阻器416。
根據(jù)本發(fā)明一個實施例的擦除方法要求總共約12V至約20V的電位差。源極接收約6V至10V的電位?？刂茤艠O接收約-6V至約-10V的電位。襯底接收約6V至約10V的電位。漏極浮置。
在一個具體的擦除操作中，將大的負電壓，例如-8V，施加到選定的要擦除的一組器件的控制柵極上。允許位線或漏極浮置，同時向源極施加大的正電壓，例如8V。將大的正電壓，例如8V，施加到襯底上?？刂茤艠O上的負電位與襯底和源極上正電位的組合將浮置柵極上的電子經(jīng)溝道312和源極區(qū)移回襯底中。在一個實施例中，施加到源極的電壓大致與施加到襯底上的電壓相同，例如，相互差在約1V或約0.6V內(nèi)。在一個實施例中，施加到襯底和源極上的電位相互差在0.2V或0.1V內(nèi)。在另一實施例中，施加到襯底和源極上的電位相互差在0.5V、0.4V或0.3V內(nèi)。
在一個實施例中，幾乎在同時施加源極和襯底的電位，目的是防止從P型襯底到N型源極的瞬態(tài)正向偏壓或者從源極到襯底的瞬時結(jié)擊穿，這會永久損壞器件。根據(jù)本發(fā)明的一個實施例，匹配部件414用于確保幾乎同時施加電位。在本發(fā)明的其它實施例中，可以為了這一目的，用其它方法或機構(gòu)。
由于在擦除操作中使用更大的面積來抵消器件收縮，所以，上面的擦除方法改善了器件的可靠性，擦除時間比傳統(tǒng)擦除方法更快。使用覆蓋在源極區(qū)上面的柵極氧化物(未示出)和覆蓋在溝道區(qū)上面的柵極氧化物，以便從浮置柵極去除電子。通常，由于覆蓋在源極區(qū)上面的柵極氧化物離漏極區(qū)遠，所以保留其完整性的時間較長，不太可能在編程操作期間損壞。結(jié)果，在本擦除方法下減小了擦除Vt退化的影響。另外，由于用附加區(qū)域從浮置柵極去除電子，所以擦除操作執(zhí)行得更快。
圖2B說明了所述擦除方法的擦除速度的提高。曲線420表示本擦除方法的模擬擦除速度，這里，溝道區(qū)和源極區(qū)都用于擦除該器件。曲線422表示傳統(tǒng)擦除方法的模擬擦除速度，這里，只用溝道區(qū)來擦除該器件。
圖2C將本實施例的擦除方法(溝道和源擦除)與傳統(tǒng)方法(溝道擦除)下的擦除Vt退化進行比較。該實驗基于溝道長度0.2微米且溝道寬度0.3微米的存儲單元。編程時間是5微秒，擦除時間是10微秒。下面的表1提供了結(jié)果的概述，這里所示的數(shù)字是多個實驗的平均值。如示，在擦除操作中使用溝道區(qū)和源極區(qū)時，擦除速度提高了約19％。另外，當在擦除操作中使用溝道區(qū)和源極區(qū)時，擦除Vt退化改善了約12.5％。圖2C表示了一個這樣的實驗。

表1圖2D說明了另一閃存單元10的截面圖，其上，可以根據(jù)本發(fā)明的一個實施例應用與上述擦除方法可比的擦除方法(即，使用溝道區(qū)和源極區(qū)的擦除方法)。優(yōu)選在硅襯底20中制造閃存單元。襯底是P導電型硅，在P襯底20上形成N導電型硅阱22(下面描述制造圖2A和2B所示結(jié)構(gòu)的工藝)。N阱22包括所描繪的閃存單元，通常大到足以包括幾百或幾千個這樣的單元。通常，至少在N阱22中形成與在批擦除操作中要擦除的單元一樣多的單元。在N阱22內(nèi)，形成P導電型阱24。在P阱中形成源極27和漏極26以及附加摻雜區(qū)28，以便提供與P阱24的電接觸。還顯示了浮置柵極29和控制柵極21。提供與N阱的觸點25，以便能使N阱22偏置。匹配部件12與源極區(qū)耦連，用于匹配P阱與源極區(qū)之間的RC常數(shù)。
可以用圖2D所示的狀態(tài)來擦除所說明的器件。如圖所示，為了擦除單元，控制柵極設置在約-6至-10V之間的負電位，優(yōu)選約-8V，同時P阱24和N阱22取約6V至10V之間的正電位，優(yōu)選約8V。與控制柵極上的負電位耦連的阱和源極上的正電位造成浮置柵極上的電子經(jīng)覆蓋在溝道區(qū)和源極區(qū)上面的柵極氧化物被吸引回襯底中，從而擦除了該器件。
圖3至31說明了用于制造根據(jù)本發(fā)明的一個實施例的閃存單元10的工藝的優(yōu)選實施例。為了完全說明本發(fā)明，圖中所示和下文討論的工藝包括五種不同類型晶體管的形成。圖3以及后面圖的上部顯示了利用本發(fā)明的工藝形成的不同類型晶體管。尤其是，本發(fā)明的工藝能制造閃存單元以及P溝道和N溝道型的外圍CMOS電路。當然，在實現(xiàn)特殊的閃存產(chǎn)品時，不同時需要P和N溝道型晶體管；然而，為完整，在圖中說明了這兩種類型。
如圖3上部所示，在從圖3至圖31的每幅圖的左邊部分描述形成薄氧化物N溝道晶體管必須的步驟。諸如這種的N溝道晶體管在大約+5V的電壓下操作。緊鄰著薄氧化物N溝道制造工藝描述了制造厚氧化物N溝道器件的工藝。將在施加更高電壓的外圍電路中使用厚氧化物N溝道器件。例如，這種器件通常用于施加直至大約+9V的電位時的管理編程和擦除模式。
在每幅圖的中央，描述形成閃存單元的工藝。如上所述，該閃存單元形成為三阱結(jié)構(gòu)，其中在P襯底中形成N阱，并且在完全處于N阱內(nèi)的P阱中形成存儲單元。當然，若需要，在圖中未示出的截面，也可以在P阱中形成N溝道器件。這些N溝道器件不包括浮置柵極，不象存儲單元那樣。
緊鄰著圖示中的存儲單元，描述形成薄氧化物P溝道晶體管的工藝。在外圍電路中用這種器件來處理較低的電位，例如，直到約+5V。在圖中，與它們相鄰的是形成厚氧化物P溝道晶體管的工藝。這些晶體管在比與它們相鄰形成的較薄氧化物P溝道器件更高的電位下工作。如同厚氧化物N溝道器件一樣，厚氧化物P溝道器件用于產(chǎn)生和分布更高電位的電路，所述的更高電位是閃存單元編程和擦除所需要的。
圖3中，提供了P導電性硅襯底，優(yōu)選是8至10歐姆厘米的電阻率，晶體取向<100>。用傳統(tǒng)的工藝，氧化襯底，以提供二氧化硅的薄層31。在二氧化硅31的上表面上形成掩模32，優(yōu)選是光致抗蝕劑。用已知的技術(shù)，曝光和顯影掩模，以將其從預期作為N阱22(見圖2A)的區(qū)域移開。下面，再次用已知技術(shù)，將N導電型雜質(zhì)，例如磷，注入到硅的表面中，以摻雜N阱。優(yōu)選以2.2mev的能量和6×1012cm-2的雜質(zhì)濃度來執(zhí)行注入。在注入結(jié)束時，出現(xiàn)圖3所示的結(jié)構(gòu)。已經(jīng)以用于將要形成外圍電路晶體管和存儲單元(閃速)的典型位置的標志標記了圖3。在大部分集成電路中，表面主要由存儲單元組成。
下面，如圖4所示，去除光致抗蝕劑32，執(zhí)行退火工藝，以驅(qū)入N阱摻雜劑并產(chǎn)生N阱40。將一層新的光致抗蝕劑41涂覆到集成電路的上表面，然后掩模和顯影從而暴露預期是P阱的區(qū)域。然后，例如用硼或其它的P導電型雜質(zhì)，以1.5×1013cm-2的濃度和100kev的能量，執(zhí)行P阱注入。
N阱將包含芯片的存儲單元區(qū)。其可包括如預期的盡量少或盡量多的存儲單元，而在其它N阱中形成其它組的存儲單元。使用N阱能擦除小的塊，例如，單個字線，任意地為擦除塊選擇塊尺寸。與現(xiàn)有技術(shù)的源極側(cè)擦除相比，這是三阱工藝要求較低電位的結(jié)果。在現(xiàn)有技術(shù)器件中，由電流限制來定義擦除塊尺寸。需要大的解碼晶體管來處理所使用的高功率，這過度消耗了芯片面積。本發(fā)明中，使用N阱消除了對大的解碼晶體管的需要，能同時擦除任意多個組的單元。另外，如上所述，可以用溝道擦除進行更均勻地擦除。圖4說明了注入P型雜質(zhì)后該結(jié)構(gòu)的外觀。
去除光致抗蝕劑41，如圖5所示，用熱退火工藝驅(qū)入P阱摻雜劑。例如，用酸洗或等離子蝕刻工藝，剝?nèi)ド媳砻嫔系乃卸趸琛Ｈ缓?，例如，用熱處理，在集成電路的上表面上形成新的二氧化?1層，以便產(chǎn)生200埃的二氧化硅。用已知技術(shù)，例如化學汽相沉積，在二氧化硅51的上表面上，形成一層多晶硅53，優(yōu)選厚度約是400埃。多晶硅層53起應力釋放層的作用。再用化學汽相沉積，在多晶硅層53的頂上，沉積一層氮化硅54，通常厚度約2000埃。在氮化硅54的頂上，沉積另一層光致抗蝕劑55。然后，再用已知技術(shù)，將層55曝光和顯影。在所有預期為場氧化物區(qū)域的地方去除光致抗蝕劑。然后，執(zhí)行等離子體或反應離子蝕刻，去除暴露在光致抗蝕劑55島之間的氮化硅54的區(qū)域。這種蝕刻在本領(lǐng)域是公知的。工藝中的這一階段的結(jié)構(gòu)外觀如圖5所描繪的那樣。
結(jié)合圖6討論該工藝的以下步驟。如圖所示，從該結(jié)構(gòu)的上表面去除光致抗蝕劑，通常在高溫下執(zhí)行氧化以產(chǎn)生場氧化物區(qū)域61，即圖中的FOX。場氧化物區(qū)域61起著將集成電路的各個部分彼此電絕緣的作用。在優(yōu)選實施例中，場氧化物是0.5微米厚，通過將襯底加熱到1150℃，持續(xù)300分鐘，從而形成場氧化物。諸如區(qū)域61的場氧化物在本領(lǐng)域是公知的。
在形成場氧化物區(qū)域之后，例如用浸入熱H2PO4溶液中(磷酸)，從該結(jié)構(gòu)的表面剝?nèi)サ瘜?。然后，去除覆蓋在上面的多晶硅，以及多晶體下面的二氧化硅層51。然后，優(yōu)選通過加熱硅，在該結(jié)構(gòu)的上表面上形成新的一層二氧化硅63。因為以后要去除氧化物63，所以將它稱為犧牲物。形成犧牲氧化物63之后該結(jié)構(gòu)的外觀如圖6所示。
下面，在該結(jié)構(gòu)的上表面上形成一層光致抗蝕劑71，然后，掩模并顯影，暴露預期是場注入(fieldimplant)的區(qū)域。場注入將被引入P型區(qū)域。在后面要形成有源N溝道器件的區(qū)域中，N溝道場注入是深注入。如圖7所示。優(yōu)選用165kev的能量、5×1012/cm-2雜質(zhì)濃度的硼引入N溝道注入。
圖8說明了該工藝下面的步驟。如圖所示，再用已知的光刻技術(shù)，在集成電路的表面的預期區(qū)域上形成新的光致抗蝕劑掩模層81。至少從將來要形成存儲單元的區(qū)域去除光致抗蝕劑，然后在這些區(qū)中執(zhí)行閾值電壓調(diào)節(jié)注入。
如圖9所示，形成新的掩模83，執(zhí)行P溝道閾值電壓注入來調(diào)節(jié)這些外圍晶體管。然后去除光致抗蝕劑，接著，執(zhí)行蝕刻操作，從集成電路的暴露部分的表面去除犧牲氧化物。
如圖10所示，在該結(jié)構(gòu)上形成新的一層二氧化硅92。這個新的層在外圍電路中為厚氧化物P和N溝道晶體管提供了厚柵極氧化物。如圖11所示，施加新的光致抗蝕劑掩模94，暴露要發(fā)生存儲單元閾值電壓注入的區(qū)域96。用3×1013cm-2的劑量和40kev的能量，引入優(yōu)選為硼的P型雜質(zhì)的單元注入。
單元注入之后，用相同的掩模94去除厚柵極氧化物92。然后，蝕刻暴露的二氧化硅(見圖12)，再用已知技術(shù)形成新的柵極氧化物98。新的層98會提供隧穿氧化物，電子在存儲單元的編程和擦除期間經(jīng)過隧穿氧化物隧穿。隧穿氧化物98優(yōu)選是85埃厚，并通過在蒸汽將該結(jié)構(gòu)加熱到850℃持續(xù)45分鐘，在N2中在900℃退火30分鐘，形成隧穿氧化物98。
形成氧化物98之后，例如用化學汽相沉積，在該結(jié)構(gòu)的上表面上沉積一層多晶硅95，以形成約1000埃厚的層。然后，用磷雜質(zhì)摻雜該層，使其導電。多晶硅層95為存儲單元提供了浮置柵極，并在外圍電路中為晶體管提供了控制柵極。
如圖14所示，在該結(jié)構(gòu)上形成另一掩模99，優(yōu)選是光致抗蝕劑，以便掩模將要保留在該結(jié)構(gòu)上的多晶硅95的預期區(qū)域。例如，用已知的等離子體蝕刻或各向異性蝕刻工藝，從該結(jié)構(gòu)的表面蝕刻這樣暴露的多晶硅95。完成蝕刻之后，該結(jié)構(gòu)的外觀如圖14所描繪的那樣。
圖15說明了制造工藝中下面的步驟。剝?nèi)ス庵驴刮g劑層99，然后，執(zhí)行二氧化硅、氮化硅和二氧化硅的順序沉積，以產(chǎn)生“ONO夾層”復合絕緣層102，層102在形成了多晶硅層95的區(qū)域中的多晶硅95頂上，以及在該電路的其它區(qū)中的厚柵極氧化物92頂上。優(yōu)選用化學汽相沉積來沉積ONO層；然而，可以利用其它已知技術(shù)。ONO層優(yōu)選包括50埃的下部二氧化硅、60埃的中間氮化硅和50埃的上部二氧化硅。形成ONO層之后，沉積和定義新的掩模層107，以保護保留多晶硅層95的區(qū)域。
形成掩模107之后，如圖16所示，用傳統(tǒng)的蝕刻工序去除ONO夾層結(jié)構(gòu)的暴露區(qū)域。該步驟去除ONO復合層，也去除了暴露區(qū)域中的厚柵極氧化物層92。然后剝?nèi)ス庵驴刮g劑。形成新的柵極氧化物層128。新的柵極氧化物較薄(約110埃)，其形成在要形成較低功率P和N溝道晶體管的地方。
然后，如圖17所示，在該結(jié)構(gòu)的表面上沉積第二層多晶硅132。多晶硅132優(yōu)選是1000埃厚，用傳統(tǒng)的化學汽相沉積工藝技術(shù)來沉積。沉積多晶硅132之后，用POCl3工藝摻磷雜質(zhì)。這一“多晶硅2(poly2)”層將在電路中提供互連。可以用第二層多晶硅在電路的外圍區(qū)域中提供與第一層多晶硅的互連。也可以提供電容器，或者用于存儲單元區(qū)的其它連接。然后，形成掩模135，選擇性地保護第二多晶硅(second poly)。如圖18所示，然后，蝕刻多晶硅132，從該結(jié)構(gòu)上不預期的位置去除多晶硅。然后，在多晶硅132的上表面上沉積一層硅化鎢133。在硅化鎢的上表面上，沉積抗反射涂層(未示出)，這能通過減小從硅化鎢的上表面的反射而得到更精確的掩模容限。最后，在該結(jié)構(gòu)的上表面上形成掩模139，以進一步限定要保留第二層多晶硅的該結(jié)構(gòu)的區(qū)域。在圖中所示的截面中，這些區(qū)域是預期為柵電極的區(qū)域。用掩模139蝕刻第二層多晶硅。然后，形成新的掩模140(見圖19)，以保護該結(jié)構(gòu)的多個部分，并限定多晶硅1層95中的控制柵極和浮置柵極(見圖19)。
如圖20所示，然后再用傳統(tǒng)的工藝技術(shù)，蝕刻第二層多晶硅132。蝕刻第二層多晶硅132之后，用多晶硅層132作為掩模，以去除ONO夾層的暴露區(qū)。然后，ONO夾層起掩模的作用，用于第一級多晶硅層95的蝕刻。以這種方式，形成存儲單元柵極。蝕刻之后，重新加熱該結(jié)構(gòu)，以再在由此暴露的硅的區(qū)上形成氧化物的保護層。注意，存儲單元晶體管包括浮置柵極和控制柵極，而要用于外圍電路的其它晶體管不包括浮置柵極和控制柵極。
圖21說明了制造工藝中下面的步驟。在該結(jié)構(gòu)的表面上形成掩模161，以保護存儲單元晶體管的源極區(qū)以外的區(qū)域。然后，執(zhí)行雙注入，第一注入的是N導電型雜質(zhì)，以相對低的劑量3×1014cm-2和50keV的能量級。第一注入之后，執(zhí)行更高濃度的第二注入。這些注入為存儲單元定義了雙擴散源極區(qū)濃度。
如圖22所示，去除所有的光致抗蝕劑，并形成只暴露存儲單元的漏極區(qū)的新掩模171。執(zhí)行另一注入，這時的砷雜質(zhì)濃度是3.5×1015cm-2，能量是50kev。圖22說明了得到的注入后漏極區(qū)。
圖23顯示了類似通過掩模175的注入，以為其它晶體管形成源極區(qū)和漏極區(qū)。去除光致抗蝕劑，接著將該結(jié)構(gòu)加熱到900℃的溫度，持續(xù)25分鐘，以便退火源漏極注入。這導致形成了源極區(qū)181和漏極區(qū)182。退火操作也導致在多晶硅上形成了二氧化硅層184。然后，用覆蓋蝕刻去除該層的大部分。通過在去除所有氧化物之前停止蝕刻，間隔壁區(qū)域184保持在多晶硅柵極的側(cè)壁上。這能形成輕摻雜漏極結(jié)構(gòu)。然后，形成新的掩模175，以暴露預期為更高摻雜的源極/漏極的外圍晶體管；然后，執(zhí)行3.5×1015cm-2的注入，如圖23所示。
如圖26所示，退火之后，在該結(jié)構(gòu)的上表面上沉積一層二氧化硅，而后是一層BPSG(硼磷硅酸鹽玻璃)186。然后，加熱該結(jié)構(gòu)，大體平整BPSG層186。
在BPSG的上表面上形成掩模(未示出)，如圖27所示，蝕刻BPSG，以定義與該結(jié)構(gòu)表面接觸的位置和其它區(qū)域。然后，在圖28中，將阻擋層金屬(例如鈦/氮化鈦)沉積到BPSG層186的開口中，而后沉積預期的第一層金屬。第一層金屬優(yōu)選是鋁。在鋁的上表面上沉積一層氮化鈦，以提供抗反射涂層。然后，掩模和蝕刻第一層金屬，剝?nèi)ス庵驴刮g劑。其余的金屬觸點188如圖28所示。用化學汽相沉積，在BPSG186和金屬觸點188的上表面上沉積金屬間氧化物，例如氧化硅材料。IMO層211如圖29所示。在IMO層頂上，沉積旋涂玻璃涂層212，在其上表面上沉積另一金屬間氧化物214。層211優(yōu)選是約1000埃厚，而層214約為2000微米厚。然后，在第二金屬間氧化物的上表面上形成掩模(未示出)。曝光和顯影該掩模，以建立用于層212和214的蝕刻的開口。然后，優(yōu)選用等離子體蝕刻這些層，從而為通孔217形成到第一層金屬的開口。去除光致抗蝕劑，在圖21中描繪了該結(jié)構(gòu)的外觀。
如圖30所示，在芯片的上表面上沉積另一層金屬，例如鋁，以便填充通孔開口217，并提供給第二金屬層。在其上表面上，沉積抗反射氮化鈦涂層，然后，掩模和蝕刻第二層金屬，剝?nèi)ス庵驴刮g劑，從而產(chǎn)生圖30所描繪的結(jié)構(gòu)。
圖31說明了在第二層金屬221的上表面上施加鈍化層232之后完成的結(jié)構(gòu)。掩模和蝕刻鈍化層，剝?nèi)ス庵驴刮g劑，然后在氮氣中退火該結(jié)構(gòu)，從而在晶片內(nèi)產(chǎn)生完成的集成電路。
該步驟之后，用已知半導體制造操作，可以測試置于封裝中、與封裝互連并密封得到的產(chǎn)品。
上文中描述了本發(fā)明的閃存單元，及其制造工藝。雖然提供了許多具體的時間、溫度和其它工藝細節(jié)，但是，本領(lǐng)域技術(shù)人員可對該工藝和結(jié)構(gòu)進行多種改變，而不背離本發(fā)明的范圍。本發(fā)明的范圍由所附的權(quán)利要求來限定。
權(quán)利要求
1.一種擦除非易失性存儲器的方法，包括將第一極性的第一電位施加到控制柵極上；將第二極性的第二電位施加到體區(qū)上，第二電位是N幅度；以及將第二極性的第三電位施加到源極區(qū)，第三電位是M幅度，其中，N和M大致相同。
2.根據(jù)權(quán)利要求1所述的方法，其中，N與M之間的差不大于約0.6V。
3.根據(jù)權(quán)利要求1所述的方法，其中，N與M之間的差不大于約0.3V。
4.根據(jù)權(quán)利要求1所述的方法，其中，N與M之間的差不大于約0.1V。
5.根據(jù)權(quán)利要求1所述的方法，其中，第一電位是約-8V，第二電位是約8V，而第三電位是約8V。
6.根據(jù)權(quán)利要求1所述的方法，其中，溝道區(qū)和源極區(qū)用于擦除非易失性存儲器。
7.根據(jù)權(quán)利要求1所述的方法，其中，存儲器是閃存。
8.根據(jù)權(quán)利要求1所述的方法，其中，將第二和第三電位幾乎同時分別施加到體區(qū)和源極區(qū)上。
9.根據(jù)權(quán)利要求1所述的方法，其中，體區(qū)是硅襯底。
10.根據(jù)權(quán)利要求1所述的方法，其中，體區(qū)是形成在N阱區(qū)內(nèi)的P阱區(qū)。
11.一種用于擦除閃存器件的方法，包括將第一幅度的第一負電位施加到控制柵極；以及將第二幅度的第二正電位施加到源極區(qū)，其中第二幅度的絕對值不少于第一幅度。
12.根據(jù)權(quán)利要求11所述的方法，還包括將第三幅度的第三正電位施加到體區(qū)上，其中第三幅度大致與第二幅度相同。
13.根據(jù)權(quán)利要求11所述的方法，其中，體區(qū)是硅襯底。
14.根據(jù)權(quán)利要求11所述的方法，其中，體區(qū)是形成在N阱內(nèi)的P阱。
15.根據(jù)權(quán)利要求11所述的方法，其中，第二正電位是8V或8V以下。
16.根據(jù)權(quán)利要求11所述的方法，其中，第二正電位是6V或6V以下。
17.一種用于擦除閃存器件的方法，包括將第一幅度的第一電位施加到控制柵極；以及將第二幅度的第二電位經(jīng)匹配部件施加到源極區(qū)，其中，第二電位的幅度足夠大，以便將帶電粒子從浮置柵極注到源極區(qū)中，其中，在先前的編程操作中寄留帶電粒子。
18.根據(jù)權(quán)利要求17所述的方法，其中，匹配部件包括電阻器和電容器。
19.根據(jù)權(quán)利要求17所述的方法，還包括將第三幅度的第三電位施加到體區(qū)上，其中，形成源極區(qū)，第三幅度在第二幅度的0.6V之內(nèi)，其中，第一電位是負電位，第二和第三電位是正電位。
20.根據(jù)權(quán)利要求19所述的方法，其中，第二幅度大于6V。
21.根據(jù)權(quán)利要求20所述的方法，其中，第二幅度不大于8V。
22.根據(jù)權(quán)利要求17所述的方法，其中，溝道區(qū)和源極區(qū)都用于從浮置柵極接收帶電粒子，以便改善存儲器件的擦除速度和擦除閾值電壓退化特性。
全文摘要
本發(fā)明公開了一種擦除非易失性存儲器的方法，包括將第一極性的第一電位施加到控制柵極上；將第二極性的第二電位施加到體區(qū)上，第二電位是N幅度；以及，將第二極性的第三電位施加到源極區(qū)，第三電位是M幅度，其中，N和M大致相同。
文檔編號H01L29/788GK1507036SQ03158010
公開日2004年6月23日 申請日期2003年5月24日 優(yōu)先權(quán)日2002年5月24日
發(fā)明者辛亞·A·王, 周開誠, 彼德·拉布金, 拉布金, 辛亞 A 王 申請人:海力士半導體有限公司