專利名稱：電編程三維集成存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路領(lǐng)域，更確切地說，涉及電編程三維集成存儲器。
背景技術(shù)：
三維集成電路(簡稱為3D-IC)將一個或多個三維集成電路層(簡稱為3D-IC層)在垂直于襯底的方向上相互疊置在襯底上。3D-IC層由非單晶(即多晶或非晶)半導(dǎo)體材料構(gòu)成，它可具有邏輯、存儲、模擬等功能。對于具有邏輯和模擬功能的3D-IC層來說，它們對缺陷較敏感。由于非單晶半導(dǎo)體材料的缺陷密度較大，故這類3D-IC的成品率不高。同時，邏輯和模擬功能功耗較高，它們的三維集成面臨較大的散熱問題。相比之下，因為一般存儲器具有修復(fù)缺陷的能力，它對缺陷較不敏感；且其功耗低，不存在散熱問題。故存儲器較適合于三維集成。
三維存儲器(3-dimensional memory，簡稱為3D-M)將一個或多個存儲層在垂直于襯底的方向上相互疊置在襯底電路上。如圖1A所示，3D-M含有兩個疊置于半導(dǎo)體襯底0s上的三維存儲層100、200，每個三維存儲層(如100)上有多條地址選擇線(包括字線20a和位線30a)和多個3D-M元(1aa...)。襯底0s上有多個晶體管。接觸通道口(20av、30av...)為地址選擇線(20a、30a...)和襯底電路提供電連接。
3D-M可以根據(jù)其編程的方式來分類如果其所存儲的內(nèi)容是通過電的形式來編程的，則該3D-M被稱為電編程3D-M(EP-3DM)；如果其所存儲的內(nèi)容是通過非電的形式(如掩模)來編程的，則該3D-M被稱為非電編程3D-M(NEP-3DM)。
電編程3D-M(EP-3DM)可以進一步分為三維隨機存取存儲器(3D-RAM)、三維一次電編程存儲器(3-D one-time programmable，簡稱為3D-OTP)和三維多次電編程存儲器(3-Dwrite-many，簡稱為3D-WM)。3D-RAM元的電路與常規(guī)RAM元類似，只是它一般由薄膜晶體管1t構(gòu)成(圖1B)。3D-OTP元可以含有一層3D-ROM膜22(如二極管膜)和一層反熔絲膜22a(圖1C)，它通過反熔絲22af的完整性來表示邏輯信息。3D-WM包括3D-flash、3D-MRAM(三維基于magneto-resistive材料的RAM)、3D-FRAM(三維基于ferroelectric材料的RAM)、3D-OUM(三維Ovonyx統(tǒng)一存儲器)等。它可以使用如薄膜晶體管(TFT)1t的有源元件(圖1DA、圖1DB)，這些TFT可以含有懸浮柵30fg(圖1DA)或具有垂直溝道25c(圖1DB)。
一種典型的非電編程3D-M(NEP-3DM)是掩模編程三維只讀存儲器(3D-MPROM)。它以信息開口24(通道孔)的存在(即設(shè)置介質(zhì)26的不存在)來表示邏輯“1”(圖1EA)；信息開口24的不存在(即設(shè)置介質(zhì)26的存在)來表示邏輯“0”(圖1EB)。與3D-OTP元類似，3D-MPROM元也可以含有一層3D-ROM膜22(如二極管膜)。
3D-M也可以采用常規(guī)半導(dǎo)體存儲器的分類法來分類，即它可以分為三維隨機存取存儲器(3D-RAM)和三維只讀存儲器(3D-ROM，包含3D-MPROM、3D-OTP、3D-WM等)。由同一發(fā)明人提出的中國專利(專利號ZL98119572.5)和中國專利申請(如專利申請02131089.0等)即采取這種分類法。在本申請中，上述分類法被交替使用。
3D-M具有低成本、高密度等優(yōu)點。但由于它一般基于非單晶半導(dǎo)體，3D-M元的性能尚難于與常規(guī)的、基于單晶半導(dǎo)體的存儲元相比。分離(standalone)的3D-M在讀寫速度、成品率、可編程性等方面尚待改進。這需要充分利用3D-M優(yōu)良的可集成性。通過三維集成，3D-M能與常規(guī)的可讀可寫存儲器和/或數(shù)據(jù)處理器集成在一個芯片上，從而實現(xiàn)三維集成存儲器(3DiM)。3DiM的整體性能(如速度、成品率、可編程性和數(shù)據(jù)的安全性)遠較分離(standalone)的3D-M優(yōu)良。本發(fā)明提出了多種提高3D-M可集成性的方法。3DiM的另一重要應(yīng)用領(lǐng)域為集成電路測試載有測試數(shù)據(jù)的3D-M可以與被測試電路集成在一起，從而實現(xiàn)其現(xiàn)場自測試和同速測試。
雖然本發(fā)明對各種三維存儲器(包括電編程三維存儲器和非電編程三維存儲器)作了描述，本發(fā)明覆蓋的范圍僅限于電編程三維存儲器。非電編程三維存儲器，如掩模編程三維只讀存儲器，被明確排除在本發(fā)明所覆蓋的范圍之外。
發(fā)明目的本發(fā)明的主要目的是進一步提高電編程三維存儲器(EP-3DM)的可集成性。
本發(fā)明的另一目的是進一步提高EP-3DM存儲數(shù)據(jù)的安全性。
根據(jù)這些以及別的目的，本發(fā)明提供了一種電編程三維集成存儲器(EP-3DiM)。

發(fā)明內(nèi)容
與常規(guī)存儲器相比較，三維存儲器(3D-M)的一個最大優(yōu)勢是其可集成性。由于3D-M元不占襯底面積，因此可利用襯底上的半導(dǎo)體面積形成較為復(fù)雜的襯底集成電路。襯底集成電路可以包含常規(guī)的存儲器、數(shù)據(jù)處理器、模擬電路等。3D-M與這些襯底集成電路集成后形成的3D-M系統(tǒng)芯片(3D-M SoC)被稱為三維集成存儲器(3-dimensional integrated memory，簡稱為3DiM)。3DiM可進一步提高3D-M的速度、成品率、可編程性和數(shù)據(jù)安全性等。
在3DiM中，與3D-M集成的襯底集成電路可包括嵌入式可讀可寫存儲器(embeddedRWM，簡稱為eRWM)和嵌入式數(shù)據(jù)處理器(embedded processor，簡稱為eP)。3D-M和eRWM各有千秋3D-M在可集成性和容量/價格方面有優(yōu)勢，eRWM在速度和可寫性方面有優(yōu)勢。它們之間的集成可以發(fā)揮各自的優(yōu)勢，以達到優(yōu)化系統(tǒng)性能的目的。同時，如將3D-M和eP集成起來，則可在3DiM芯片內(nèi)對3D-M所載的數(shù)據(jù)進行處理，從而提高3D-M的數(shù)據(jù)安全性。
一個典型的eRWM是嵌入式RAM(embedded RAM，簡稱為eRAM)。eRAM的首訪時間很短，它可以作為3D-M的數(shù)據(jù)緩沖區(qū)(cache)，即存放3D-M數(shù)據(jù)的一個備份。eP在讀數(shù)據(jù)時，先到eRAM中尋找。如找不到，則再到3D-M中尋找。這樣能解決eP和3D-M數(shù)據(jù)供需速度不同的問題。另一個典型的eRWM是嵌入式ROM(embedded ROM，簡稱為eROM)。eROM一般是非易失性存儲器(NVM)，其優(yōu)良的可編程性能彌補3D-M有限的可編程性。eROM是存儲3D-M糾錯數(shù)據(jù)和升級碼的理想載體(參見PCT申請“三維存儲器”等在先申請)。
把3D-M和eP、eRWM集成在一起，可以實現(xiàn)單芯計算機(computer-on-a-chip，簡稱為ConC)。ConC能完成當今計算機的多種功能。一個典型的ConC是單芯播放器(player-on-a-chip，簡稱為PonC)。PonC可以用來存儲和播放資料(如音像作品、電子書、地圖等)，并為它們提供優(yōu)良的版權(quán)保護。對于利用光盤、常規(guī)ROM來存儲資料的技術(shù)，盜版者可以通過監(jiān)聽資料存儲載體的輸出信號或?qū)Y料存儲載體進行反設(shè)計(reverseengineering)來獲取原始資料。在PonC中，3D-M與資料播放器(最好含一片內(nèi)D/A轉(zhuǎn)換器)集成在一個芯片里，其輸出信號為模擬信號和/或解碼信號。在使用時，原始資料不會以任何形式輸出到PonC外，它很難被數(shù)字化地復(fù)制，故PonC提供極強的版權(quán)保護。
對于使用掩模編程3D-M來存儲數(shù)據(jù)的3DiM，3D-M中信息開口所代表的數(shù)據(jù)最好為加密數(shù)據(jù)。并且，3DiM內(nèi)最好含有一片內(nèi)解密引擎，它對3D-M數(shù)據(jù)進行解密，解密后的數(shù)據(jù)被直接送至片內(nèi)別的功能塊。這樣，很難通過剝離(de-layering)等反設(shè)計手段來獲取3D-M所載的數(shù)據(jù)(包括資料和代碼)。
本發(fā)明從存儲器結(jié)構(gòu)的角度來進一步提高3D-M的可集成性。首先，最好使用具有簡單結(jié)構(gòu)的存儲元，如基于二極管的三維只讀存儲元(3D-ROM)，尤其是三維掩模編程存儲元(3D-MPROM)等；其次，如3D-M的工藝流程使用了較高溫度，則襯底電路的互連線系統(tǒng)最好由在該溫度下穩(wěn)定的耐熔性導(dǎo)體(如耐熔性金屬)和熱穩(wěn)定介質(zhì)(如氧化硅、氮化硅)構(gòu)成；再次，3D-M陣列中最好含有多個地址選擇線空隙，它們使嵌入式引線能穿過該3D-M層，從而為襯底集成電路提供外界接口；另外，對于高速襯底集成電路，在至少部分3D-M層和襯底電路之間最好有一屏蔽層。
3DiM的另一個重要應(yīng)用領(lǐng)域是集成電路測試?，F(xiàn)有的測試技術(shù)難以對高速集成電路實現(xiàn)同速測試(at-speed test)，且其價格昂貴，并不支持集成電路的現(xiàn)場自測試和診斷。隨著3D-M，尤其是3D-ROM的出現(xiàn)，這些問題可以得到解決。3D-M作為測試數(shù)據(jù)的載體，可以和被測試電路(CUT)集成在一個芯片上。在測試時將輸入測試矢量從3D-M中下載送至被測試電路，然后將其輸出與預(yù)期測試矢量比較，以決定被測試電路的性能。這種基于三維存儲器進行的自測試(3DMST)有諸多優(yōu)點第一，3D-M與CUT集成在一起，它們之間具有很大帶寬，可以很容易地對高速集成電路進行同速測試；第二，3D-M成本較低，在CUT中嵌入3D-M導(dǎo)致的附加成本很低；第三，使用3DMST的芯片能進行現(xiàn)場自測試和診斷，進而提高系統(tǒng)的可靠性；第四，3D-M對CUT的版圖設(shè)計影響很?。坏谖?，3D-M存儲量極大，它存儲的測試矢量能對CUT提供較高的測試覆蓋率。
把測試矢量從三維存儲器下載至被測試電路可以采用串行下載或平行下載兩種方式。在串行下載過程中，測試矢量被逐一移位移進測試觸發(fā)器鏈中。在平行下載過程中，測試矢量被平行輸入至測試觸發(fā)器中。3DMST集成電路還支持平行自測試、混合信號電路測試、印刷電路版的系統(tǒng)自測試、測試數(shù)據(jù)的壓縮和解壓縮等功能。3DMST測試還可以用在混合型測試中，即它可以與別的測試手段(如BIST測試和外界掃描測試)結(jié)合起來，以優(yōu)化測試成本和測試可靠性。
在3DMST測試過程中，如輸出測試矢量與預(yù)期測試矢量不相符，有兩種可能一種可能是被測試電路有缺陷；另一種可能是3D-M有缺陷。第二種可能的情形會導(dǎo)致成品率不必要的損失。為了避免這種情形，可以使用“可信賴的3DMST測試”或?qū)Ρ粶y試電路進行二次甄別?！翱尚刨嚨?DMST測試”保證3D-M數(shù)據(jù)無誤。二次甄別是在完成3DMST測試后，對未通過的芯片再進行一次外界掃描測試。如該芯片仍不能通過該掃描測試，它才被認為是廢品。這種測試模式又被稱為雙重測試。為了縮短雙重測試時外界掃描測試的時間，在3DMST測試時，可將問題測試矢量(即輸出測試矢量與預(yù)期測試矢量不相符的測試矢量)記錄下來，這樣在進行外界掃描測試時，可僅對芯片進行問題測試矢量的測試。
由于其突出的可制造性和可集成性，掩模編程3D-M(3D-MPROM)被認為是一種很有前途的3D-M。本發(fā)明提供了多種自對準3D-MPROM。在自對準3D-MPROM的工藝流程中，其3D-ROM膜與字線和位線均自對準，即不需要一單獨的工藝步驟來對3D-ROM膜進行圖形轉(zhuǎn)換。這些3D-ROM膜可以為柱形，即3D-ROM膜的第一邊長等于字線線寬，第二邊長等于位線線寬；也可以具有自然結(jié)結(jié)構(gòu)，即3D-ROM膜是在字線和位線交叉接觸處自然形成的。另外，3D-MPROM還可以使用nF開口掩模版來定義其所載的數(shù)據(jù)。nF開口掩模版的開口大小為本技術(shù)支持的最小尺寸的n倍，故其成本較低。同時，3D-MPROM還可以使用相互交叉的存儲層來提高存儲密度。在相互交叉的存儲層中，兩個相鄰的存儲層共享一層地址選擇線。另外，3D-MPROM的地址選擇線可以只含半導(dǎo)體材料，這樣能簡化工藝。


圖1A是一種3D-M的透視圖；圖1B、圖1DA、圖1DB表示多種基于薄膜晶體管的3D-M元；圖1EA、圖1EB表示一邏輯“1”和“0”3D-MPROM元；圖1C表示一種3D-EPROM元。
圖2A-圖2C表示一種三維集成存儲器(3DiM)及其襯底電路的框圖。
圖3A-圖3D描述多種單芯計算機(ConC)。
圖4A-圖4B描述兩種單芯播放器(PonC)。
圖5AA-圖5CB表示多種3DiM的屏蔽層。
圖6AA-圖6CB表示多種3DiM襯底集成電路的接口結(jié)構(gòu)。
圖7AA-圖7BC表示多種折疊的地址譯碼器以及它們使用的布線層。
圖8A-圖8B描述一種現(xiàn)有技術(shù)使用的集成電路測試方式。
圖9A-圖9C描述一種基于3D-M的集成電路自測試(3DMST)。
圖10AA-圖10BD表示多種測試數(shù)據(jù)下載的方式。
圖11A-圖11C是平行自測試、混合信號測試和印刷電路板系統(tǒng)自測試的多種實施例。
圖12AA-圖12BB提供多種減少測試數(shù)據(jù)量的方法。
圖13表示一種“可信賴的3DMST測試”。
圖14A-圖14CB表示多種具有雙重測試能力的實施例。
圖15A-圖15B比較一種3D-MPROM工藝過程中使用的1F和nF開口圖形及其與地址選擇線圖形的相對位置。
圖16A-圖16C描述多種自對準、柱形3D-MPROM及其工藝流程。
圖17A-圖17ED描述多種自對準、自然結(jié)3D-MPROM及其工藝流程。
圖18A-圖18B表示兩種使用金屬-半導(dǎo)體地址選擇線的3D-EPROM存儲元。
圖19AA-圖19CB”表示多種倒U形連接的結(jié)構(gòu)和工藝流程。
為簡便計，在本說明書中，如果一個圖號缺應(yīng)有的后綴，則表示它代表所有具有該后綴的圖。如圖17指圖17A-圖17ED；圖17E指圖17EA-圖17ED。
具體實施例方式
1.三維集成存儲器(3DiM)圖2A是一三維集成存儲器(3DiM)的截面圖。3DiM將3D-M陣列0A和襯底電路0s集成在一起。3D-M陣列0A含有一層或多層三維存儲層100。每個三維存儲層100中含有多條地址選擇線(20a、30i...)和多個3D-M元(1ai...)。這些地址選擇線含有金屬材料和/或摻雜的半導(dǎo)體材料。襯底上的晶體管0T及其互連線0I(0Ia、0Ib...)組成襯底電路0s。從電路的角度，襯底電路0s含有一襯底集成電路0SC和地址譯碼器12、18/70(圖2B)。這些地址譯碼器12、18/70為3D-M陣列0A提供地址譯碼。接觸通道口(20av...)為地址選擇線(20a...)和襯底電路0s(如地址譯碼器)提供電連接。
在一些應(yīng)用中，3D-M中的地址選擇線使用多晶半導(dǎo)體(參見圖16-圖18)。采用常規(guī)工藝生成多晶硅需要經(jīng)過＞500℃的高溫。為了避免在這些溫度時損傷襯底電路，其互連線系統(tǒng)0I(包括金屬連線之間的絕緣介質(zhì))最好由耐熔性導(dǎo)體(如耐熔性金屬、攙雜的多晶硅、金屬硅化物等)和熱穩(wěn)定介質(zhì)(如氧化硅、氮化硅)構(gòu)成。這里，鎢(W)是一個優(yōu)良的耐熔性導(dǎo)體的候選材料。其工藝成熟，導(dǎo)電率僅為5.2μΩ·cm。采用鎢互連線的襯底集成電路能完全勝任大多數(shù)3DiM應(yīng)用，尤其能滿足音像播放器對數(shù)據(jù)處理能力的要求。
圖2B是3DiM襯底電路0s的平面圖。由于3D-M的存儲元不占用襯底面積，且其地址譯碼器12、18/70在襯底0s上占的面積不大，襯底0s大部分面積上的晶體管可以用來形成各種襯底集成電路0SC。如圖2C所述，襯底集成電路0SC含有嵌入式可讀可寫存儲器(embedded RWM，簡稱為eRWM)80和嵌入式處理器(embedded processor，簡稱為eP)88等。eRWM 80可以包括嵌入式RAM(簡稱為eRAM)和嵌入式ROM(簡稱為eROM)。eRAM中的RAM可以是SRAM或DRAM等；eROM中的ROM最好是非易失性存儲器(NVM)，如MROM、EPROM、EEPROM、flash等。eP 88可以包括嵌入式的解碼器、數(shù)-模(D/A)轉(zhuǎn)換器和解密引擎等，一個典型的eP是資料(如音像)播放器(embeddedmedia-player，簡稱為eMP)。襯底集成電路0SC能與3D-M0相結(jié)合完成各種功能eRAM可用作3D-M的數(shù)據(jù)緩沖區(qū)(cache)；eROM可用作3D-M的冗余電路和軟件升級決；eP可用作形成單芯計算機(computer-on-a-chip)和單芯播放器(player-on-a-chip，參見圖3-圖4)。在上述應(yīng)用中，襯底集成電路0SC為3D-M0服務(wù)。另一方面，3D-M0也能為襯底集成電路0SC服務(wù)它可以作為集成電路測試矢量的載體，從而實現(xiàn)基于3D-M的自測試(參見圖9-圖14)。
A.單芯計算機(ConC)圖3A-圖3D表示多種單芯計算機(computer-on-a-chip，簡稱為ConC)的框圖。ConC的襯底集成電路0SC含有eRAM 82和eP 88等。3D-M0和eRAM 82組成存儲區(qū)86。來自3D-M的數(shù)據(jù)一般先存儲在eRAM中，然后再被eP處理。這樣能解決eP和3D-M讀取速度不同的問題。這種方法的具體實施例可參見圖17。ConC的這種層次結(jié)構(gòu)(3D-M0→eRAM82→eP 88)類似于常規(guī)計算機的層次結(jié)構(gòu)(HDD→RAM→CPU)。在常規(guī)計算機中，因硬盤容量大，它被用作主要的存儲載體，但因其首訪時間較長(～ms)，它需要RAM作為其數(shù)據(jù)緩沖區(qū)(cache)。在ConC中，3D-M容量大，它也可作為主要的存儲載體，同時，因其首訪時間稍長，它也需要eRAM 82作為其cache。但是，因為3D-M的首訪時間(～μs)遠較硬盤短。故3D-M所需的、作為cache的eRAM遠比HDD所需的RAM要少。
ConC的軟件代碼適于存儲在3D-M中，數(shù)據(jù)一般可存儲在eRAM和/或eROM中。當ConC的軟件代碼下載到eRaM時，它可以和存儲在eRAM中的數(shù)據(jù)共享同一eRAM 82(圖3A)，或分隔在eRAM 82的兩個扇區(qū)82a、82b內(nèi)(如扇區(qū)82a存儲代碼，扇區(qū)82b存儲數(shù)據(jù))(圖3B)。對于存儲在eROM 84中數(shù)據(jù)，它們可以先下載到eRAM 82中，然后再在那里執(zhí)行；或直接在eROM 84中執(zhí)行(圖3C)。為了簡化硬件設(shè)計，ConC還可以使用地址轉(zhuǎn)換的方案(圖3D)。3D-M0、eRWM 80可組成一統(tǒng)一存儲空間86S。來自eP 88的地址86A首先被送至一地址轉(zhuǎn)化塊86T，該地址轉(zhuǎn)化塊86T將該地址86A視為虛擬地址并將其轉(zhuǎn)化為物理地址86TA。該物理地址86TA被送到該統(tǒng)一存儲空間86S的地址譯碼器164D。然后，根據(jù)該物理地址86TA決定從3D-M0或eRWM 80中讀取數(shù)據(jù)。地址轉(zhuǎn)化的一個具體實施例可參見PCT申請“三維存儲器”等在先申請。
在資料(如電子書、地圖等，尤其是音像作品)存儲方面，ConC可以用來實現(xiàn)單芯播放器(player-on-a-chip，簡稱為PonC)。PonC為資料供應(yīng)商提供優(yōu)良的版權(quán)保護?，F(xiàn)有的資料發(fā)行一般通過光盤(如CD、DVD等)來進行。因光盤不能與資料(如音像)播放器集成，盜版者可以很容易地從光盤與資料播放器的接口處竊取到原始資料。而如圖4A所示，在PonC中，作為資料載體的3D-M0與一資料播放器eMP 88MP集成在一起。eMP 88MP中的解碼器88DP對原始資料進行處理(如解碼等)。更為理想的是，一片內(nèi)D/A轉(zhuǎn)換器88DA將數(shù)字音像信號89d轉(zhuǎn)換為模擬音像信號89a。此外，如果原始資料是在加工廠中利用掩膜編程、或是在出售前由資料供應(yīng)商等通過電編程等手段“固化”在3D-M中，那么原始資料在使用過程中不以任何形式被第二者得知，它很難被數(shù)字化地復(fù)制，故PonC能提供極強的版權(quán)保護。PonC有助于“隨身聽”、“可背式電腦(wearable computer)”等的小型化，今后它們只需要一個芯片、電池和輸出設(shè)備(耳塞或屏幕)。
對于使用3D-MPROM存儲資料或別的敏感數(shù)據(jù)的3DiM，為了防止職業(yè)盜版者通過剝離(de-layering)等反設(shè)計(reverse engineering)手段從信息開口圖形處竊取其所載的數(shù)據(jù)，可對3D-MPROM所載數(shù)據(jù)進行加密。同時，可以充分利用3D-M優(yōu)良的可集成性，在襯底集成電路0SC中形成一片內(nèi)解密引擎88DE和一片內(nèi)密鑰存儲器85(圖4B)。3D-MPROM所載的信息在片內(nèi)進行解密，解密后的數(shù)據(jù)89dd直接被送至襯底上別的集成電路塊0SCX中進行處理。這樣，很難對3D-MPROM進行反設(shè)計。
B.屏蔽在3DiM中，當襯底電路在高速運行時，它可能對3D-M的數(shù)據(jù)讀取會產(chǎn)生干擾。為避免這種干擾，在一些應(yīng)用中有必要在襯底電路和數(shù)據(jù)讀取線(如位線)之間形成一屏蔽層10S。圖5AA-圖5CB描述了三種屏蔽層。圖5AA和圖5AB是第一種具有屏蔽層10S的3DiM的截面圖和屏蔽層10S的平面圖。該實施例的屏蔽層10S是一能覆蓋大部分襯底電路0s的金屬版0IS。圖5BA和圖5BB是第二種具有屏蔽層的3DiM的截面圖和屏蔽層10S的平面圖。該實施例中，字線層20a將剩余的3D-M0與襯底電路0s分開。由于字線間距為該技術(shù)的最小間距，且字線20a一般處于靜態(tài)(即只處于GND和VR兩個電勢下)，因此字線層20a可以作為屏蔽層10S并將襯底電路0s和3D-M0之間的大部分電磁干擾屏蔽掉。圖5CA和圖5CB是第三種具有屏蔽層的3DiM的截面圖和屏蔽層10S的平面圖。由于襯底電路的電源互連層一般位于襯底電路的最頂層，它可以用作襯底電路的屏蔽層10S。為了減少襯底電路0s和3D-M0之間的電磁干擾，最好能盡量縮小VDD互連線0Ib1和GND互連線0Ib2的間隔d。注意到，在圖5BA-圖5CB中，現(xiàn)成的布線層被用作屏蔽層，故不需專為屏蔽制造一屏蔽層10S。
C.接口引線圖6AA表示一按常規(guī)方法設(shè)計的3D-M存儲陣列以及布置在其四周的接觸通道口20av-20hv。圖6AB為其沿A’A″的截面圖。從存儲陣列下方的襯底集成電路往四周看，這些接觸通道口20av-20hv以及存儲陣列形成一道“密集的網(wǎng)”。這道“密集的網(wǎng)”使襯底集成電路較難于與外界(芯片外)接口。
為了方便襯底集成電路與外界的接口，可以使用嵌入式引線和/或地址選擇線彎折等手段。圖6BA-圖6BB描述一種利用嵌入式引線20ei。它尤其適合于翻轉(zhuǎn)芯片(flip-chip)、BGA等封裝。這里，在多條地址選擇線之間留有間隙在字線20p和20q之間留有第一間隙20gp，在位線30p和30q之間留有第二間隙30gp(圖6BA)。第一間隙20gp和第二間隙30gp之間的空間可以用來形成一平臺墊(landing pad)20lp1。存儲層100中的平臺墊20lp1、存儲層200中的20lp1’和接觸通道口20lv1-20lv3構(gòu)成嵌入式引線20ei(圖6BB)，它為襯底集成電路提供接口。嵌入式引線20ei幾乎可以分布在芯片的任意位置，且其長度較短，這有助于提高接口速度。
圖6CA-圖6CB描述一種通過地址選擇線彎折來提供襯底集成電路與外界接口的方法。字線20a-20h分為兩組字線組A，包括字線20a-20d；字線組B，包括字線20e-20h。每組字線被彎折(圖6CA)，從而在其接觸通道口20av-20dv、20ev-20hv之間形成接口通道20gpb、20gpb’(圖6CB)。這些接口通道允許襯底集成電路的引線通過并與外界接口。另外，接觸通道口的間距dcv設(shè)計更為靈活，它可以比常規(guī)方法設(shè)計的3D-M的dcv大(常規(guī)方法設(shè)計的3D-M的dcv等于地址選擇線的間距dal，參見圖6AA)，這能更方便地址譯碼器的版圖設(shè)計。
D.地址譯碼器折疊一種提高3D-M容量的方法是提高其陣列效率。陣列效率為存儲陣列的面積與整個芯片面積之比。由于常規(guī)存儲器的周邊電路和存儲陣列均位于襯底里，周邊電路一般只能位于存儲陣列“外面”，故陣列效率一般～60％。另一方面，由于3D-M的存儲陣列高于襯底，且周邊電路可以通過布線層被折疊至存儲陣列下方(參見美國專利5,835,396的圖14)，故存儲陣列幾乎可以占有芯片的整個面積，從而得到近于理想的陣列效率。同時，對于與襯底電路集成的3D-M來說，其布線層可以利用襯底電路上現(xiàn)成的互連線層(圖2A)，故不需為布線層制造額外的互連線層，這能簡化工藝流程。圖7AA-圖7BC描述了多種地址譯碼器折疊以及它們使用的布線層。
圖7AA-圖7AC描述了一種使用獨用布線層的地址譯碼器折疊。該實施例含有互連線0R和存儲陣列0A?；ミB線0R含有四層布線層0r1-0r4，存儲陣列0A含有四層地址選擇線20a’、30a’、20a、30a。每層布線層(30a、20a、30a’、20a’)單獨供一地址選擇線層(0r1-0r4)使用(圖7AA、圖7AB)，故這些布線層被稱為獨用布線層。布線層0r2將與字線20a相連的譯碼器折疊至存儲陣列0A下；布線層0r1、0r3、0r4也有類似功能。相應(yīng)地，周邊電路幾乎可以放置于存儲陣列0A下的任何位置(圖7AC)行譯碼器12l、12r可放置其左右兩邊；列譯碼器18t、18b可放置在其上下兩邊；存儲陣列角上的行譯碼器12tl(通過連接線0cw與相應(yīng)的字線相連接)可放置在存儲陣列0A稍中位置的下面。因此，所有的周邊電路均可位于存儲陣列0A內(nèi)。很明顯，獨用布線層支持兩端驅(qū)動的地址選擇線(如3D-EPROM的字線和位線，以及3D-MPROM的字線)。
圖7BA-圖7BC描述了一具有共享布線層的3D-M。從它的名稱可以知道，兩層地址選擇線共享一布線層，如字線20a和位線30a共享布線層0r1’，字線20a’和位線30a’共享布線層0r2’(圖7BA、圖7BB)。同樣地，布線層0r1’、0r2’將譯碼器折疊至存儲陣列0A下(圖7BC)。它較適合單端驅(qū)動的地址選擇線。
E.支持高溫操作的3D-M在3DiM的一些應(yīng)用中，尤其是ConC中，3D-M可能需要承受較高工作環(huán)境溫度。在高溫下，使用多晶或非晶硅的3D-M可能會有較大的漏電流。為了保證其正常運行，可以在3D-M中使用具有隙寬(band-gap)半導(dǎo)體材料，如C、SiCx等；也可以通過離子注入等方式在3D-M使用的半導(dǎo)體材料中摻C、O、N等元素，這些元素也能調(diào)節(jié)3D-M中半導(dǎo)體材料的隙寬。相應(yīng)地，圖1DA的3D-ROM膜22可含有一層高隙寬半導(dǎo)體材料，如SiCx(x＞0)、SiOy(y＞0)、SiNz(z＞0)。
2.基于3D-M的自測試(3DMST)在上述3DiM中，襯底集成電路為3D-M服務(wù)。另一方面，3D-M也可以為襯底集成電路服務(wù)。其中的一個典型例子是基于3D-M的自測試(3DMST)。
現(xiàn)有集成電路采用的“易于測試的設(shè)計(Design-for-test，簡稱為DFT設(shè)計)”將具有多路選擇功能的觸發(fā)器(muxed flip-flop，簡稱為Mux-FF)串聯(lián)形成至少一條掃描鏈(scan chain)。在測試過程中，首先將輸入測試矢量(input test vector，簡稱為ITV)移入掃描鏈，然后將被測試電路(簡稱為CUT)的運算結(jié)果-輸出測試矢量(output test vector，簡稱為OTV)-移出掃描鏈，并與測試儀(tester)中的預(yù)期測試矢量(expected test vector，簡稱為ETV)進行比較。如果所有的OTV與ETV均相符，則該CUT通過此測試。
圖8A是一典型的CUT 0cut。它含有三個流水線級(pipelined stage)S1-S3。每一級(例如S1)含有多個觸發(fā)器(01f、02f)以及一邏輯電路網(wǎng)絡(luò)(1N)，前一級(S1)邏輯電路網(wǎng)絡(luò)(1N)的輸出是后一級(S2)觸發(fā)器(03f)的輸入X3。在本說明書中，所有的CUT以圖8A為例子。
圖8B是采用常規(guī)DFT的CUT。它將圖8A中的所有觸發(fā)器01f-04f全換為Mux-FF01sf-04sf。為簡便計，圖8A中的所有邏輯電路網(wǎng)絡(luò)1N、2N被合并為一個電路網(wǎng)絡(luò)12N。Mux-FF的輸入D、SI由“掃描有效信號(SE)”控制當SE為低時，mux-FF中的觸發(fā)器使用常規(guī)輸入D；當SE為高時，它使用掃描輸入SI。這里，Mux-FF 01sf-04sf首尾相連組成一掃描鏈；ITV 002通過輸入端SI 00si輸入，OTV 006由輸出端SO 00so輸出。在該實施例中，ITV 002的寬度為3，OTV 006的寬度為2。
A.3DMST測試的概念現(xiàn)有的測試技術(shù)難以對高速集成電路實現(xiàn)同速測試(at-speed testing)。測試儀價格昂貴，且不支持現(xiàn)場測試和現(xiàn)場診斷。隨著3D-M，尤其是3D-ROM的出現(xiàn)，工業(yè)界擁有了一種大容量、便宜的存儲器。這種存儲器是測試數(shù)據(jù)(如ITV和ETV)的理想載體。更為重要的是，3D-M能很容易地與CUT集成在一個芯片上。實際上，這種集成的3D-M和CUT是一種3DiM(參見圖2A)，其集成方式對CUT的版圖設(shè)計影響很小(參見圖2B)。集成后，3D-M與CUT之間有很大的帶寬(參見圖17)，故能容易地實現(xiàn)同速測試。很明顯，3D-M支持CUT的現(xiàn)場自測試。相應(yīng)地，這種測試手段被稱為基于3D-M的自測試(3D-M-basedself-test，簡稱為3DMST)。
實際上，3D-M陣列不一定要覆蓋整個CUT的芯片面積。如CUT有一部分區(qū)域內(nèi)的相鄰兩層互連線無布線要求，則可以在該區(qū)域內(nèi)形成3D-M陣列。這樣，3D-M的引入并不一定需要增加新的互連線層，從而減少附加成本。另一方面，在CUT正常工作時，3D-M沒有必要處于工作狀態(tài)；它僅在測試時才需要工作。故在CUT正常工作時，可以利用狀態(tài)控制端6E強制3D-M進入“軟斷開”模式(參見圖14DD)，以降低能耗。
圖9A是一種3DMST集成電路(簡稱為3DMST-IC)的框圖，圖9B為一種3DMST測試的流程圖。3DMST-IC含有CUT 0cut、3D-M0和測試矢量緩沖區(qū)(test-vector buffer，簡稱為TVB)206。3D-M0存儲其測試數(shù)據(jù)(如ITV和ETV)。TVB 206含有ITV緩沖區(qū)202和ETV緩沖區(qū)208。3D-M0所載的測試矢量206td首先下載到測試矢量緩沖區(qū)206中。它包括將ITV 002下載到ITV緩沖區(qū)202(步驟222)和將ETV002下載到ETV緩沖區(qū)208(步驟224)的步驟。CUT 0cut將ITV 002運算后得到OTV 006(步驟223)。比較器210比較OTV 006與ETV 008。如相符(步驟226)，或在不相符但需要進行進一步診斷或準備二次甄別(步驟225)的情形下，產(chǎn)生一新的3D-M地址，并重復(fù)步驟222-226，直到3DMST測試完畢(步驟227)；在其它情形下，可認為CUT未通過測試(步驟228)。
圖9C詳細描述載有一測試數(shù)據(jù)的3D-ROM陣列0A及TVB 206的結(jié)構(gòu)。它們能完成圖9A-圖9B中的步驟222、224。3D-ROM陣列0A中含有多條字線(20a)和多條位線(30b)，以及多個代表測試數(shù)據(jù)的二極管(1ab-1aj)。在該實施例中，一條字線(20a)上載有兩個測試矢量(006、006’)。它們均含有5位測試數(shù)據(jù)，包括3位ITV和2位ETV?；谛械刂?和列地址2c，測試矢量006被送至TVB 206中。在TVB 206中，觸發(fā)器1f1-1f3構(gòu)成ITV緩沖區(qū)202，觸發(fā)器1f4-1f5構(gòu)成ETV緩沖區(qū)208。
因為3D-M0與TVB 206是以三維的形式集成在一起，3D-M中所載的測試矢量可通過大量接觸通道口平行地傳輸至TVB 206中，故它們之間的接口具有很大帶寬。加上TVB 206中的觸發(fā)器1f1-1f5均為高速觸發(fā)器，故以這種形式集成的CUT支持同速(高速)測試。在圖9C中，測試矢量006直接經(jīng)過列譯碼器70送到TVB 206中。另一種可能是先將測試矢量006復(fù)制到一eRAM中，再將其從eRAM中送到TVB 206(參見圖17)。
圖10AA-圖10BC描述兩種將3D-M0中所載的測試數(shù)據(jù)下載至CUT的方法一種是串行下載(圖10AA-圖10AD)，即測試矢量被逐一移位移進測試觸發(fā)器鏈中；另一種是平行下載(圖10BA-圖10BC)，即測試矢量被平行輸入至測試觸發(fā)器中。
圖10AA是串行測試觸發(fā)器(serial test flip-flop，簡稱為SL-TFF)的一個實施例，它與圖8B中使用的Mux-FF相同。圖10AB是一使用串行下載的3DMST-IC(serial-load3DMST-IC，簡稱為SL-3DMST-IC)。與圖8B相比，首位SL-TFF 01sf的輸入SI 00si是來自于ITV緩沖區(qū)202的ITV 002；末位SL-TFF 04sf的輸出SO 00so直接與來自于ETV緩沖區(qū)208的ETV 008比較；所得結(jié)果CO 00co送到后端甄別電路00pp，以決定CUT是否通過該測試。ITV緩沖區(qū)202和ETV緩沖區(qū)208均含有平行輸入、串行輸出塊(parallel-in-serial-outmodule，簡稱為PISO)。它們的輸出202i、208o分別在緩沖區(qū)時鐘CKI 202c、CKO 208c的驅(qū)動下進行，輸入202td、208td分別在平行輸入控制信號PEI 202p、PEO 208p的控制下進行。在開始3DMST測試時，清零信號00cl將計數(shù)器00ctr置零。然后，隨著每個時鐘CKT00ct的到來，計數(shù)器00ctr提供一個3D-M的新地址。
圖10AC是SL-3DMST-IC的一種時序圖。在該實施例中，CK、CKI、CKO使用相同的時鐘源，PEI、PEO使用相同的時鐘源。在時鐘周期T1-T3中，串行下載控制信號SE 00s為高，第n個輸入測試矢量ITV(n)被逐次移位移進SL-TFF 01sf-03sf中。在時鐘周期T4時，SE 00s變低，SL-TFF 03sf-04sf接受常規(guī)輸入X3、X4。這些常規(guī)輸入X3、X4是ITV(n)在電路網(wǎng)絡(luò)12N中的運算結(jié)果，即OTV(n)。OTV(n)在時鐘周期T5-T6時被逐次移出，并與ETV 208o相比較。這里，輸入、運算和輸出這些步驟共需要4個時鐘周期，它們組成一測試周期STC。因OTV的寬度為2，只有在時鐘周期T5-T6內(nèi)的比較結(jié)果CO 00co才有效，故T5-T6被稱為有效OTV時鐘周期。注意到，與第一測試周期(T1-T4)中ITV(n)對應(yīng)的ETV(n)在第二測試周期(T5-T8)中才被讀出。
圖10AD表示該3DMST-IC的一種后端甄別電路00pp。在此實施例中，只要在任何一個有效OTV時鐘周期內(nèi)，如OTV與ETV不相符(即00co為“1”)，則甄別電路00pp的輸出P/F 00pf被鎖存為“1”。該后端甄別電路00pp還含有存儲器208pn、計數(shù)器208ctr和比較器208lt，它們決定在此時鐘周期內(nèi)的CO是否為有效比較結(jié)果。其中，存儲器208pn存儲OTV的寬度；計數(shù)器208ctr記錄在一個測試周期開始后經(jīng)歷的時鐘數(shù)；比較器208lt將這兩個數(shù)進行比較，如果時鐘數(shù)小于OTV的寬度，則比較結(jié)果有效。
圖10BA-圖10BB是平行測試觸發(fā)器(parallel test flip-flop，簡稱為PL-TFF)的兩個實施例。PL-TFF 01pf有一預(yù)期值輸入端ER和一比較輸出端CO。來自ER的數(shù)據(jù)與來自觸發(fā)器輸出Y的數(shù)據(jù)相比較，其結(jié)果由CO輸出。數(shù)據(jù)選擇端PE決定觸發(fā)器0f捕獲常規(guī)輸入D或來自3D-M的測試數(shù)據(jù)PI。圖10BA還有一開關(guān)00sw。在電路正常運行時，開關(guān)00sw把比較電路00xo與CUT隔開；在測試過程中，開關(guān)00sw才接通。
圖10BC是一使用平行下載的3DMST-IC(parallel-load 3DMST-IC，簡稱為PL-3DMST-IC)。這里，TVB 206為一簡單的緩沖區(qū)，其輸入在時鐘CKP’的控制下進行，輸出在在時鐘CKP的控制下進行。在TVB 206中的測試矢量(202a-202c、208a-208b)被同時平行輸入至PL-TFF 01pf-04pf中。因為PL-TFF 01pf-02pf是CUT流水線的第一級S1，它們不處理信號(參見圖8A)，它們無相應(yīng)的預(yù)期值，故只需將PL-TFF 03pf-04pf的比較結(jié)果00co送至后端甄別電路。
PL-3DMST-IC的操作可結(jié)合圖10BD中的時序圖來說明。在時鐘CKP的控制下，在時刻tx，將3D-M中的測試數(shù)據(jù)206td送至TVB 206中。在時鐘周期Ta內(nèi)，平行輸入控制信號PE置高，所有測試矢量被平行下載至PL-TFF 01pf-04pf中。然后，ITV 202a-202c經(jīng)過CUT運算后得到結(jié)果OTV。在時鐘周期Tb內(nèi)，PE置低，這時OTV被流水線下一級的PL-TFF捕獲并進行評估。相應(yīng)地，一測試周期PTC含有2個時鐘周期。
B.3DMST測試的應(yīng)用在實際應(yīng)用中，3DMST可以使用平行自測試(圖11A)，它也可以應(yīng)用到混合信號測試(圖11BA-圖11BC)、系統(tǒng)自測試(圖11C)等情形。
大多數(shù)邏輯電路含有多條掃描鏈。圖11A描述一支持平行自測試的3DMST-IC。在該實施例中，測試矢量206tda、206tdb被分別下載至ITV 206a、206b。這個下載步驟是平行進行的。這樣，對兩個CUT 0cuta、0cutb可以平行測試，從而縮短測試時間。
混合信號電路含有模擬信號。因為數(shù)-模(D/A)轉(zhuǎn)換比模-數(shù)轉(zhuǎn)換快很多，故在模擬信號測試時，在必要情況下可將ITV和/或ETV轉(zhuǎn)換成模擬信號。圖11BA描述一支持混合信號測試的3DMST-IC。在此實施例中，CUT 0cutm的輸入002a含有模擬信號，輸出006全為數(shù)字信號。一片內(nèi)模擬信號仿真器0sg將ITV 002d轉(zhuǎn)換成模擬信號002a，并送至CUT 0cutm。圖11BB表示一種模擬信號仿真器0sg。它包含一數(shù)-模轉(zhuǎn)換器0dac和一混頻器(mixer)0sm。數(shù)-模轉(zhuǎn)換器0dac將ITV 002d轉(zhuǎn)換成一模擬信號002a’；混頻器0sm將它與一載波002cw混合，從而產(chǎn)生所需的測試信號002a。另一方面，圖11BC中的0cutm輸出包括模擬信號006，則可通過數(shù)-模轉(zhuǎn)換器0dac’將ETV 008轉(zhuǎn)換成模擬信號008a，并在模擬比較器210a處比較，以得到比較結(jié)果00co。模擬比較器210a可含一如17C的差分放大器和一積分器。
圖11C描述一支持印刷電路版(PCB)系統(tǒng)自測試的3DMST-IC。該PCB 268除含有一3DMST-IC芯片262外，還含有芯片264、266等。3DMST-IC 262的3D-M不僅載有3DMST-IC262的測試矢量，還載有芯片264、266的測試矢量。這樣3DMST-IC 262可支持對整個PCB268的系統(tǒng)自測試。因為3D-M容量大，該系統(tǒng)自測試的覆蓋范圍較廣。
在圖11C的實施例中，第一接口269是PCB系統(tǒng)268與外界的標準接口，第二接口261可用來對3DMST-IC 262進行單獨測試。該單獨測試的目的是保證該3DMST-IC 262中的3D-M無錯誤。該測試是一存儲器測試，它可由中低速測試儀來完成。一旦3DMST-IC 262通過此單獨測試，則PCB系統(tǒng)自測試可高速地進行。
C.減少測試數(shù)據(jù)量為了減少存儲在3D-M中的測試數(shù)據(jù)量，可以使用測試數(shù)據(jù)壓縮(圖12AA-圖12AB)，或混合型測試(圖12BA-圖12BB)。
圖12AA是一使用壓縮測試數(shù)據(jù)的3DMST-IC。與圖9A比較，在CUT的輸入端有一輸入數(shù)據(jù)還原器0dc(data de-compressor)，在輸出端有一輸出數(shù)據(jù)壓縮器0cp。3D-M0存儲ITV的籽數(shù)據(jù)002c，它經(jīng)過輸入數(shù)據(jù)還原器0dc產(chǎn)生ITV 002。運算結(jié)果006經(jīng)輸出數(shù)據(jù)壓縮器0cp壓縮后的006c才與ETV 008比較。
圖12AB表示一種輸入數(shù)據(jù)還原器0dc。它是一個LFSR發(fā)生器0dc。在測試前，控制信號SL 0sl置高，并將籽數(shù)據(jù)002c下載至觸發(fā)器01if-03if中。在測試過程中，SL 0sl置低，LFSR發(fā)生器0dc產(chǎn)生準隨機數(shù)。輸出數(shù)據(jù)壓縮器0cp可以使用特征分析器(signatureahalyzer)。在實際應(yīng)用中，可視情況采用以上測試數(shù)據(jù)壓縮方案中的一種或兩種。
圖12BA-圖12BB描述兩種混合型測試方法。混合型測試是指在測試過程中使用至少兩種測試手段，包括3DMST、內(nèi)建自測試(BIST測試)、外界掃描測試(external scan test，簡稱為EST測試)等?；旌闲蜏y試充分利用這些測試手段各自的特長。如圖12BA所示，基本電路塊(如RAM等)可采用BIST測試。在高一層次的電路設(shè)計中(如芯片層次的功能/結(jié)構(gòu)測試)可采用3DMST測試。又如圖12BB所示，對電路的高速測試可使用3DMST和/或BIST測試，對電路的中低速測試則采用EST測試。這樣可以降低整體測試成本。再則，可以用3DMST測試重要測試矢量(即在芯片工作中容易出錯的測試矢量)，而用EST測試一般測試矢量。這樣，自測試時發(fā)現(xiàn)運行錯誤的可能性較大。混合型測試可以優(yōu)化測試成本和測試可靠性。
D.3DMST測試的可信賴度在3DMST測試過程中，如OTV與ETV不相符，有兩種可能一種可能是CUT有缺陷；另一種可能是3D-M有缺陷。第二種可能的情形會導(dǎo)致成品率不必要的損失。為了提高3DMST測試的可信度，可以使用“可信賴的3DMST測試”，即保證3D-M無錯，對有錯的3D-M進行糾錯(圖13)；或?qū)UT進行“二次甄別(即雙重測試)”，即對未通過3DMST測試的芯片再進行一次EST測試(圖14A-圖14D)。
圖13描述一使用“可信賴的3DMST測試”的流程圖。該測試保證與載有測試矢量的3D-M無錯。相應(yīng)地，在3DMST測試前，需要對3D-M0進行測試(步驟231)。該測試可以通過一中低速測試儀來完成，其測試費用較為低廉。如3D-M0未通過測試(步驟232)，則對其發(fā)現(xiàn)的錯誤應(yīng)盡量糾錯(步驟234，參見圖25A-圖26C)。如糾錯不成功(步驟235)，則對CUT進行EST測試(步驟236)和/或雙重測試(步驟237，見圖14)。
圖14A-圖14CB描述多種具有雙重測試功能(dual-testing capacity，簡稱為DTC)的集成電路(DTC-IC)。DTC-IC除了能支持3DMST測試外，還能支持EST測試。如圖14A所示，在雙重測試時，對CUT進行“二次甄別”，即對未通過3DMST測試的芯片再進行一次EST測試(步驟230)。如該芯片仍不能通過EST測試，則它被認為是廢品。為了縮短雙重測試時EST測試的時間，在3DMST測試時，可將問題測試矢量(questionable test vector，簡稱為QTV，即OTV與ETV不相符的ITV)記錄下來(步驟229)。在EST測試時，可僅進行對QTV 004的測試(步驟229C)。
圖14BA描述一具有DTC功能的SL-3DMST-IC。它在SL-TFF鏈00sfc的兩端各自增加了多路選擇器00m1、00m2。多路選擇器00m1決定輸入SL-TFF鏈00sfc的ITV是來自3D-M0的ITV 202i或來自外界測試儀的測試數(shù)據(jù)ESI 00esi。另一方面，多路選擇器00m2決定從SL-TFF鏈00sfc中輸出的數(shù)據(jù)00eo是比較結(jié)果CO 00co或OTV SO 00so。
圖14BB是該SL-3DMST-IC的一后端甄別電路00pp’。與圖10AD不同之處是，它含有一QTV存儲器204。該QTV存儲器204含有多個QTV地址寄存器204a-204d，以及多個比較結(jié)果寄存器204af-204df。QTV地址2QA可包括3D-M0的地址2和不相符位在OTV中的位置208n。這里，不相符位是指OTV與ETV中不相符的位，它可以幫助找到CUT的缺陷。如一有效比較結(jié)果CO 00co為“1”，則2QA被送至第一QTV地址寄存器204a，且以前的2QA被依次移位至下一個QTV寄存器。一旦輸出00pf為“1”，它表示該CUT未通過3DMST測試。
圖14CA-圖14CB描述一具有DTC功能的PL-3DMST-IC。它將圖10BC中的所有PL-TFF 01pf-04pf換為平行串行測試觸發(fā)器(parallel-serial test flip-flop，簡稱為PS-TFF)01df-04df。這些PS-TFF 01df-04df組成一PS-TFF鏈00dfc。每個PS-TFF在控制信號DE
00de的控制下決定從以下三個輸入中捕獲一個常規(guī)輸入D；來自于外界掃描儀的、串行下載的ITV ESI；來自3D-M0的、平行下載的ITV PI。它的一個實施例由圖14CB表示，對于熟悉本專業(yè)的人士應(yīng)易于理解其操作。
3.3D-ROM結(jié)構(gòu)由于其結(jié)構(gòu)簡單、易于制造，基于二極管的三維只讀存儲元(3D-ROM)極有可能成為第一種大量生產(chǎn)的3D-M。同時，3D-ROM優(yōu)良的可集成性使它能廣泛地應(yīng)用在ConC/PonC中。本發(fā)明對3D-ROM結(jié)構(gòu)做了進一步完善。
A.3D-MPROM在各種3D-ROM中，掩模編程3D-M(3D-MPROM)技術(shù)尤其易于實現(xiàn)。3D-MPROM通過通道孔的存在與否來區(qū)分邏輯“0”和“1”。相應(yīng)地，這些通道孔也被稱為信息開口。3D-MPROM芯片成本包括地址選擇線(字線和位線)光刻成本和信息開口光刻成本。地址選擇線光刻成本不高。這是因為地址選擇線圖形具有很強的重復(fù)性，可以使用移相掩模版(PSM)和成熟的光刻技術(shù)；同時，地址選擇線掩模版可以用在數(shù)量眾多的3D-MPROM芯片中，故每個3D-MPROM芯片分攤到的地址選擇線掩模版成本較低。相對而言，信息開口光刻成本較高。幸運的是，可以使用nF開口掩模版和光刻編程技術(shù)來降低其成本。圖15A-圖15B比較了1F開口掩模版和nF開口掩模版及其在3D-MPROM工藝中的應(yīng)用。
圖15A表示一3D-MPROM工藝中常規(guī)1F開口圖形與地址選擇線圖形在硅片上的相對位置。由于通道孔落在字線和位線的交叉區(qū)域內(nèi)，因而常規(guī)信息開口(如1ca)的尺寸最好小于或等于地址選擇線(如20c、30a)的線寬，即1F。實際上，3D-MPROM可以使用具有較大尺寸的開口(參見圖16-圖17)。圖15B表示一3D-MPROM中nF信息開口圖形與地址選擇線圖形在硅片上的相對位置。這里，n＝2，即指信息開口(如1ca+)的尺寸為地址選擇線(如20c、30a)線寬的2倍。對于使用0.25μm技術(shù)的3D-MPROM來說，信息開口掩膜版可以使用0.5μm技術(shù)。另外，由于相鄰的2F信息開口可以合并在一起，且光刻時掩模版與其下方圖形的套刻精度要求較低，信息開口的光刻成本可以被極大地降低。圖16-圖17的實施例均使用nF開口掩模版。當然，它們也可以使用1F開口掩模版。
圖16A-圖16C描述多種自對準、柱形3D-MPROM(self-aligned pillar-shaped3D-MPROM，簡稱為SP3D-MPROM)及其工藝流程。在SP3D-ROM的工藝過程中，沒有一單獨的3D-ROM膜刻蝕步驟，3D-ROM膜是在字線刻蝕步驟和位線刻蝕步驟中自然形成的。在SP3D-MPROM中，3D-ROM膜為柱形，其第一邊長等于字線線寬，第二邊長等于位線線寬。圖16A-圖16BD的實施例中存儲層相互交叉，圖16C中存儲層相互隔離。
圖16A表示一層間交叉的3D-MPROM(inter-digitated SP 3D-MPROM，簡稱為ISP3D-MPROM)。在該實施例中，存儲層相互交叉且相鄰存儲層共享地址選擇線，如存儲層ML 100和存儲層ML 200共享字線20a。共享的地址選擇線要求相鄰存儲層的二極管極性相反，即存儲元的薄膜順序相反假設(shè)存儲層ML 100中的3D-ROM膜22的分層結(jié)構(gòu)為N+、N-、P+(按形成的先后順序排列)，則存儲層ML 200中的3D-ROM膜22’的分層結(jié)構(gòu)為P+、N-、N+。對位于字線20a和位線30c之間的存儲元而言，字線和位線之間有一設(shè)置介質(zhì)膜23，它將字線和位線隔離，故該存儲元代表邏輯“0”；對位于字線20a和位線30b之間的存儲元而言，字線和位線之間有一信息開口24，電流能夠從字線流到位線，故該存儲元代表邏輯“1”。注意到，由于使用了nF開口掩模版，在沿高層地址選擇線(字線20a)的方向上，信息開口24的邊長大于低層地址選擇線(位線30b)的線寬。
在讀ISP 3D-ROM(如存儲層ML 200)時，在字線20a上加讀電壓VR，在位線30a’-30c’上探測讀電流。同時，對別的存儲層上的地址選擇線20a’、30a-30c上加一偏壓，從而避免讀電流流到這些存儲層中去，如在20a’上加0V，30a-30c上加VR。
圖16BA-圖16BD是ISP 3D-MPROM的一種工藝流程圖。首先，連續(xù)形成位線膜和第一3D-ROM膜22，然后利用第一刻蝕依次刻蝕位線膜30a和第一3D-ROM膜22，形成位線條。在位線條之間填充低層介質(zhì)26，再使用CMP等方法將其平面化并暴露第一3D-ROM膜22(圖16BA)。位線條的另一種方案是在形成位線膜30a和第一3D-ROM膜22后連續(xù)形成一位線緩沖膜26e(圖16BA’)。該位線緩沖膜20e最好是導(dǎo)電的且在第一刻蝕時被刻蝕成形。該方案可用來形成無縫3D-ROM元(見“提高成品率的方法”)。
此后，在平面化后的低層介質(zhì)26上形成設(shè)置介質(zhì)膜23。如使用nF開口掩模版，則設(shè)置介質(zhì)23最好與低層介質(zhì)26采用不同介質(zhì)材料。譬如說，設(shè)置介質(zhì)23可以使用氮化硅或SiNx/SiO2多層結(jié)構(gòu)(SiNx在SiO2下面)，而低層介質(zhì)26使用氧化硅。之后，對nF開口掩膜版進行光刻。在邏輯“0”存儲元(如與位線30a交叉處)處的光刻膠23pr留下；在邏輯“1”存儲元(如與位線30b交叉處)處的光刻膠曝光被去掉，以便形成信息開口24(圖16BB)。
光刻后對設(shè)置介質(zhì)23進行第二刻蝕。該第二刻蝕最好對設(shè)置介質(zhì)23和低層介質(zhì)26有較好的刻蝕選擇比，即它能較快地刻蝕設(shè)置介質(zhì)膜23，但會停止在低層介質(zhì)26上。這里，在x方向上，信息開口24的邊長大于低層地址選擇線(位線30b)的線寬，這并不會影響3D-MPROM的功能。在第二刻蝕之后，連續(xù)形成字線膜20a和第二3D-ROM膜22’(圖16BC)。接著，利用第三刻蝕依次刻蝕第二3D-ROM膜22’、字線膜20a和第一3D-ROM膜22(第三刻蝕在位線膜30a上停止)，形成字線條(圖16BD表示其y-z的截面圖。注意到，圖16BA-圖16BC均為x-z的截面圖)。
上述工藝流程沒有使用一個單獨的刻蝕步驟來定義3D-ROM膜22，3D-ROM膜22是在第一刻蝕步驟和第三刻蝕步驟時自然形成的。相應(yīng)地，它與字線和位線是自對準的。3D-ROM膜22為柱形，該柱形的第一邊長22wx等于位線線寬30w(圖16A)，第二邊長22wy等于字線線寬20w(圖16BD)。
圖16C表示一層間分離的SP 3D-MPROM(separate SP 3D-MPROM，簡稱為SSMMPROM)截面圖。在該實施例中，存儲層之間由層間介質(zhì)27隔開且不共享地址選擇線。
圖17A-圖17ED描述多種自對準、自然結(jié)3D-MPROM(self-aligned natural-junction3D-MPROM，簡稱為SN 3D-MPROM)及其工藝流程。在SN 3D-ROM中沒有一單獨的3D-ROM膜。二極管結(jié)及類似的結(jié)自然形成在字線和位線的交叉接觸處，3D-ROM膜的一部分位于字線內(nèi)，另一部分位于位線內(nèi)。圖17A-圖17CD的實施例中存儲層相互交叉，圖17D-圖17ED的實施例中存儲層相互隔離。
圖17A表示一層間交叉的SN 3D-MPROM(inter-digitated SN 3D-MPROM，簡稱為ISN3D-MPROM)。它的結(jié)構(gòu)類似于圖16A中ISP 3D-MPROM，只是ISN 3D-MPROM沒有一單獨的3D-ROM膜22。圖17BA-圖17BD表示多種ISN 3D-MPROM元。在每個圖中有兩個存儲元1nj、1l0，其中存儲元1nj疊置在存儲元1l0之上，它們共享一個電極20a。存儲元1nj代表邏輯“1”，存儲元1l0代表邏輯“0”。
圖17BA描述一自然P+/N-/N+二極管結(jié)。對于存儲元1nj來說，字線20a(含有P+多晶硅或其它半導(dǎo)體材料)和位線30a’(含有N+多晶硅30a1’、N-多晶硅30a2’、N-多晶硅30a3’)在交叉處相互接觸且形成一自然P+/N-/N+二極管結(jié)，從而代表邏輯“1”。同時，N-多晶硅30a3’可以與上一層的字線20a’形成另一自然結(jié)(參見圖17A，此處略去未繪出)。對于存儲元1l0而言，由于字線20a和位線30a(含N-多晶硅30a1、N+多晶硅30a2)之間存在一設(shè)置介質(zhì)23，它們之間不能形成自然結(jié)，故該存儲元代表邏輯“0”。
圖17BA中的存儲元可以利用常規(guī)工藝流程來形成地址選擇線30a、20a、30a’由標準多晶硅工藝形成；在形成所有地址選擇線后，一高溫退火步驟激活摻雜雜質(zhì)并形成優(yōu)良的自然二極管結(jié)。由于使用較高溫度，襯底電路的互連線最好使用耐熔性導(dǎo)體，比如說，摻雜的多晶硅、難熔金屬及其合金或化合物。
圖17BB與圖17BA相比，其字線20a含有金屬材料，如鎢、鉑等。在其字線20a和位線30a’交叉接觸處形成一自然肖特基二極管1nj’。類似地，該存儲元也可以使用常規(guī)工藝流程來形成。
圖17BC與圖17BA相比，其字線和位線加入了至少一層金屬材料膜。在此實施例中，位線30a’含有N-多晶硅30a2’、N+多晶硅30a5’、金屬材料膜30a4’、N+多晶硅30a6’、N-多晶硅30a3’，字線20a含有P+多晶硅20a2、金屬材料20a1、P+多晶硅20a3。金屬材料膜30a4’、20a1、30a3能減少地址選擇線的串聯(lián)寄生電阻，提高讀速度。另外，還可以只有一條地址選擇線含有金屬材料，而另一條地址選擇線仍舊使用多晶硅(半導(dǎo)體)。
類似地，圖17BB中的多晶位線也可以含有金屬材料膜30a3、30a4’，這在圖17BD中表示。另一種降低地址選擇線串聯(lián)寄生電阻的方法是對圖17BA或圖17BB中的多晶地址選擇線進行金屬離子注入(metal ion implant)。相應(yīng)地，地址選擇線中含有一定的金屬成分，故能減少地址選擇線的串聯(lián)寄生電阻。這種方法不需要單獨的金屬層，可以簡化工藝流程。
圖17CA-圖17CD是ISN 3D-MPROM的一種工藝流程圖。該工藝流程與圖16BA-圖16BD中的工藝流程極為相似。圖17CA是在形成位線條并將層內(nèi)介質(zhì)平面化后的截面圖。圖17CB是在形成設(shè)置介質(zhì)23和對nF開口掩膜版進行光刻后的截面圖。圖17CC是在對設(shè)置介質(zhì)23進行圖形轉(zhuǎn)換并形成字線膜后的截面圖。圖17CD是對字線進行刻蝕并平面化后的y-z截面圖(圖17CA-圖17CC為x-z截面圖)。ISN 3D-MPROM的工藝流程很簡單。對于圖17BA和圖17BB的存儲元來說，其地址選擇線只含有一種材料，故其刻蝕較容易實施。
圖17D是一層間分離的SN 3D-MPROM(separate SN 3D-MPROM，簡稱為SSN3D-MPROM)的截面圖。它含有兩個分離的存儲層ML 100和ML 200，它們之間由層間介質(zhì)27隔開。
圖17EA-圖17ED表示幾種SSN 3D-MPROM元的結(jié)構(gòu)圖。因為在SSN 3D-MPROM中相鄰的存儲層沒有共享字線和位線，因此其結(jié)構(gòu)較圖17BA-圖17BD中的結(jié)構(gòu)簡單。圖17EA表示一在字線20a和位線30b之間形成的自然P+/N-/N+二極管結(jié)1nj。圖17EB表示在字線20a和位線30b之間形成的自然肖特基二極管結(jié)1nj’。圖17EC與圖17EA的差別是在其字線和位線中加入了金屬材料膜20a1、30b3。同樣地，也可以只在一條地址選擇線(尤其是字線)中加入金屬材料膜。圖17ED與圖17EB的差別在于位線30b中加入了金屬材料膜30b3。這些金屬材料膜20a1、30b3可以減少地址選擇線的寄生串聯(lián)電阻，因而提高讀速度。另一種降低地址選擇線串聯(lián)寄生電阻的方法是對圖17EA或圖17EB中的多晶地址選擇線進行金屬離子注入(metal ion implant)。
B.3D-EPROM元圖18A-圖18B表示兩個使用金屬-多晶半導(dǎo)體地址選擇線的3D-EPROM元。它借用了圖17BC-圖17BD和圖17EC-圖17ED的方案在多晶地址選擇線中加了金屬材料膜20a1、30c3，或?qū)λM行金屬離子注入(metal ion implant)。這樣可以減少地址選擇線的寄生串聯(lián)電阻。在同樣編程條件下，地址選擇線中可以導(dǎo)通更大的編程電流，故編程更為快速可靠。同時，因為RC延遲變短，讀取速度也會變快。反熔絲膜22af可以夾在N+多晶硅30c2和N-多晶硅30c1之間(圖18A、圖18B)，也可以夾在圖18A的P+多晶硅20a2和N-多晶硅30c1之間，或夾在圖18B的字線20a和N-多晶硅30c1之間。
C.倒U形連接圖16-圖18中很多地址選擇線(如圖17BA-圖17BD中的30a’)是復(fù)合線。復(fù)合線含有一高導(dǎo)電層和一底低摻雜(半導(dǎo)體)層。從其名稱可知，底低摻雜層位于該復(fù)合線的底部。對于欲與該復(fù)合線相連的通道孔來說，如其采用常規(guī)的、從下方接觸的方式(參見圖2A)，則它較難于與底低摻雜層形成歐姆接觸。為了實現(xiàn)歐姆接觸，最好利用倒U形連接從上方和/或側(cè)面直接對復(fù)合線中的高導(dǎo)電層接觸。圖19AA-圖19CB”表示多種倒U形連接的結(jié)構(gòu)和工藝流程。
圖19AA-圖19AB表示對第一復(fù)合線30的兩種倒U形連接。第一復(fù)合線30是一兩層結(jié)構(gòu)，它含有一高導(dǎo)電層30mc和一位于底部的低摻雜層(底低摻雜層)30lda。在圖19AA中，通道孔30v利用第一倒U形連接30uc從上方對第一復(fù)合線30實現(xiàn)歐姆接觸。在圖19AB中，通道孔30v利用第二倒U形連接30bc從上方和側(cè)面對第一復(fù)合線30實現(xiàn)歐姆接觸。
圖19BA-圖19BB表示對第二復(fù)合線30’的兩種倒U形連接。第二復(fù)合線30’是一三層結(jié)構(gòu)，它還含有一位于頂部的低摻雜層(頂?shù)蛽诫s層)30ldb，高導(dǎo)電層30mc位于30lda、30ldb之間。通道孔30v可以利用第三倒U形連接30uc’從上方對第二復(fù)合線30’實現(xiàn)歐姆接觸(圖19BA)；或利用第四倒U形連接30bc’從上方和側(cè)面對第二復(fù)合線30’實現(xiàn)歐姆接觸(圖19BB)。注意到，一部分頂?shù)蛽诫s層30ldb被刻蝕掉并暴露了一部分高導(dǎo)電層30mc。
圖19CA-圖19CC表示第一倒U形連接30uc的一種工藝流程。在通道孔30v成形后，形成復(fù)合線30，并淀積一層介質(zhì)30vd(圖19CA)。這時，通道孔30v和復(fù)合線30間無接觸。在介質(zhì)30vd內(nèi)形成二開口30v1、30v2。其中，開口30v1將通道孔30v暴露，開口30v2將一部分復(fù)合線30從上方暴露(圖19CB)。然后，在這些開口中填充導(dǎo)體30uc’(圖19CC)。之后，再進行一次金屬化步驟，即形成圖19AA中的結(jié)構(gòu)。
圖19AB的工藝流程與圖19AA的工藝流程類似。只是其開口30v3還將復(fù)合線30的側(cè)壁暴露(圖19CB’)，以便從上面和側(cè)面對復(fù)合線30進行接觸。
圖19BA和圖19BB的工藝流程與圖19AA和圖19AB的工藝流程類似。只是在形成開口30v2時，最好能將一部分頂?shù)蛽诫s層30ldb刻蝕掉，并暴露一部分高導(dǎo)電層30mc。同時，它還可以采用雙重平面化填充(dual damascene)等技術(shù)。圖19CB’表示一使用雙重平面化填充的倒U形連接在導(dǎo)體填充前的截面圖。除開口30v1、30v2外，在介質(zhì)30vd中還形成了一溝道30t。
雖然本發(fā)明對各種三維存儲器(包括電編程三維存儲器和非電編程三維存儲器)作了描述，本發(fā)明覆蓋的范圍僅限于電編程三維存儲器。非電編程三維存儲器，如掩模編程三維只讀存儲器，被明確排除在本發(fā)明所覆蓋的范圍之外。
雖然以上說明書具體描述了本發(fā)明的一些實例，熟悉本專業(yè)的技術(shù)人員應(yīng)該了解，在不遠離本發(fā)明的精神和范圍的前提下，可以對本發(fā)明的形式和細節(jié)進行改動，譬如說，本說明書中的3DMST實施例均基于Mux-FF，實際上，它還可以基于LSSD等。這并不妨礙它們應(yīng)用本發(fā)明的精神。因此，除了根據(jù)附加的權(quán)利要求書的精神，本發(fā)明不應(yīng)受到任何限制。
權(quán)利要求
1.一種電編程三維集成存儲器(EP-3DiM)，其特征在于含有一襯底電路(0s)，所述襯底電路(0s)含有一襯底集成電路(0SC)和一地址譯碼器(12，18/70)，該襯底集成電路(0SC)含有一嵌入式可讀可寫存儲器(eRWM)(82)和/或一嵌入式數(shù)據(jù)處理器(eP)(88)；至少一電編程三維存儲器(EP-3DM)層(100)堆疊在該襯底電路(0s)上方并通過多個接觸通道口(20v)與所述地址譯碼器相連，所述地址譯碼器為至少部分所述EP-3DM層進行地址解碼。
2.根據(jù)權(quán)利要求1所述的EP-3DiM，其特征在于所述eRWM含有一嵌入式RAM(eRAM)，至少部分所述eRAM的輸入/輸出最終與至少部分所述地址譯碼器的輸入/輸出相連，所述eRAM存儲所述EP-3DM層中數(shù)據(jù)的一個備份。
3.根據(jù)權(quán)利要求1所述的EP-3DiM，其特征在于所述eRWM含有一嵌入式ROM(eROM)，所述eROM存儲所述EP-3DM層中數(shù)據(jù)的糾錯數(shù)據(jù)和/或升級碼；所述襯底電路還含有一從所述eROM和所述EP-3DM層中選擇數(shù)據(jù)的電路。
4.根據(jù)權(quán)利要求1所述的EP-3DiM，其特征在于至少部分所述eRWM與至少部分所述EP-3DM層構(gòu)成一統(tǒng)一存儲空間(86S)；所述襯底電路還含有一地址轉(zhuǎn)換塊(86T)，該地址轉(zhuǎn)換塊的至少部分輸出(86TA)最終與該統(tǒng)一存儲空間的地址譯碼器(164D)的至少部分輸入相連。
5.根據(jù)權(quán)利要求1所述的EP-3DiM，其特征在于所述eP含有數(shù)-模轉(zhuǎn)換器(88DA)、解壓縮處理器(88DP)和解密引擎(88DE)中的至少一種。
6.根據(jù)權(quán)利要求1所述的EP-3DiM，其特征還在于所述EP-3DM層(100)含有多晶半導(dǎo)體材料；所述襯底電路(0s)含有多個有源元件及其將它們相互連接的互連線系統(tǒng)(0I)，該互連線系統(tǒng)由耐熔性導(dǎo)體和熱穩(wěn)定介質(zhì)構(gòu)成。
7.根據(jù)權(quán)利要求1所述的EP-3DiM，其特征還在于還含有以下(A)-(C)結(jié)構(gòu)中的至少一種(A)一介于所述襯底電路(0s)和至少部分所述EP-3DM層(100)之間的屏蔽層(10S)；(B)至少一引線空隙(20gp)和至少一嵌入式引線(20ei)，該引線空隙位于所述EP-3DM層(100)中相鄰兩條地址選擇線(30p、30q)之間，所述嵌入式引線從該引線空隙穿過所述EP-3DM層(100)；(C)至少一布線層(0R)，該布線層使用所述襯底電路的互連線層，并為所述EP-3DM層(100)及所述地址譯碼器(12、18)提供電連接，至少備份所述地址譯碼器位于所述EP-3DM層下方。
8.根據(jù)權(quán)利要求1所述的EP-3DiM，其特征還在于該EP-3DM層中的至少一條地址選址線為復(fù)合線(30)，該復(fù)合線含有一高摻雜層(30mc)和一低摻雜層(30lda)，該低摻雜層位于該復(fù)合線的底部；所述EP-3DiM還含有一通道孔(30v)和一倒U形連接(30uc，30bc，30uc’，30bc’)，該通道孔位于該復(fù)合線一端的附近，所述倒U形連接從上方和/或側(cè)面與所述復(fù)合線的高摻雜層接觸。
9.一種電編程三維存儲元，其特征在于含有一第一地址選擇線(20a)；一第二地址選擇線(30b)；和一具有非線性電阻特性的3D-ROM膜(22)；至少一條地址選擇線含有一半導(dǎo)體膜(20a2)和一金屬膜(20a1)，所述半導(dǎo)體膜含有摻雜的半導(dǎo)體材料，所述金屬膜含有金屬材料。
10.一種電編程三維存儲元，其特征在于含有一第一地址選擇線(20a)；一第二地址選擇線(30b)；和一具有非線性電阻特性的3D-ROM膜(22)；至少一條地址選擇線含有半導(dǎo)體材料，該半導(dǎo)體材料中含有由金屬離子注入法引入的金屬離子。
全文摘要
在電編程三維集成存儲器(EP－3DiM)中，電編程三維存儲器(EP－3DM)與常規(guī)的可讀可寫存儲器和/或數(shù)據(jù)處理器集成在一個芯片上。EP－3DiM的整體性能(如速度、成品率、可編程性和數(shù)據(jù)的安全性)遠較分離(standalone)的EP－3DM優(yōu)良。本發(fā)明提出了多種提高EP－3DM可集成性的方法。
文檔編號H01L27/115GK1497728SQ0314566
公開日2004年5月19日 申請日期2002年9月30日 優(yōu)先權(quán)日2001年10月7日
發(fā)明者張國飆 申請人:張國飆