專利名稱：虛接地陣列的混合信號嵌入式屏蔽只讀存儲器及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)一種用于先進(jìn)混合信號應(yīng)用的集成電路組件及其制造方法，且特別是有關(guān)于一種具有嵌入式內(nèi)存陣列的混合信號集成電路。
(2)背景技術(shù)集成電路技術(shù)的應(yīng)用，已經(jīng)發(fā)展至模擬與數(shù)字組件可以整合在單一芯片上，例如，發(fā)展出具有存儲陣列(memory array)、邏輯電路與電容所組成的混合信號組件(mixed signal devices)。于美國專利第6,440,798B1號中，Lai等人揭示了一具有嵌入式光罩只讀存儲器(embedded mask ROM)、氮化物只讀存儲器(NROM)與電容所組成的混合信號電路。
當(dāng)集成電路的組件尺寸縮小，混合信號組件的集成電路的設(shè)計就變得更復(fù)雜，例如，在微小尺寸的晶體管中，需要應(yīng)用自動對準(zhǔn)金屬硅化物(salicide)制程，以能夠于周邊電路(peripheral circuit)的源極/漏極的表面上，形成能導(dǎo)電的金屬硅化物，以改善導(dǎo)電性。然而，對需要自動對準(zhǔn)金屬硅化物(salicide)制程的存儲陣列與能夠處理混合信號的電路而言，則產(chǎn)生如下的困難由于必須保護(hù)集成電路的陣列部分，使陣列部分與自動對準(zhǔn)金屬硅化物制程形成隔離，因而金屬硅化物不形成于字符線(wordline)間的空間。例如，在字符線空間中的金屬硅化物會在平坦式內(nèi)存(flat ROM)的虛接地陣列(ground array)中，產(chǎn)生一泄漏的通道，所以，具有混合信號組件的嵌入式內(nèi)存對集成電路已不實用，例如對0.25um或更小線寬的集成電路而言。
因此，需要提供一混合信號集成電路，以及混合信號集成電路的制程，其中，混合信號集成電路包括位于單一基板上的微小線寬的存儲陣列、周邊電路與電容。
(3)

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種應(yīng)用于混合信號組件的高效能的制造方法，且克服現(xiàn)有的嵌入式只讀存儲器的混合信號組件，于小線寬制程時的自對準(zhǔn)金屬硅化物的困難。本發(fā)明提供極好的小線寬的混合信號組件，其是具有以自對準(zhǔn)金屬硅化物完成的晶體管。
根據(jù)本發(fā)明的目的，一種包括一嵌入式只讀存儲器的混合信號集成電路，是利用二多晶硅制程制造完成一第一多晶硅層是形成于集成電路基板的非陣列區(qū)域上，其是用以形成晶體管柵極與電容下電極，第一多晶硅層是至少于電容區(qū)域覆蓋著介電層；一第二多晶硅層形成于介電層上，其是用以形成基板的陣列區(qū)域的字符線與電容上電極；圖案化第二多晶硅層以形成陣列區(qū)域的字符線與電容上電極；接著，保護(hù)陣列區(qū)域與電容上電極，并圖案化第一多晶硅層，以形成晶體管柵極與電容下電極的外部尺寸；根據(jù)本發(fā)明的流程，當(dāng)金屬硅化物的形成是隔離于集成電路的陣列區(qū)域的字符線空間時，自對準(zhǔn)金屬硅化物是應(yīng)用于集成電路的非陣列區(qū)域。
根據(jù)本發(fā)明提供一混合信號集成電路，其包括一只讀存儲器、一多晶硅-絕緣體-多晶硅電容、以及一具有金屬硅化物于基板的源極/漏極區(qū)域的周邊電路。本發(fā)明的又一實施例包括一周邊電路與一利用微影制程形成的0.25um或更小的線寬的只讀存儲器陣列。
根據(jù)本發(fā)明的一特定實施例，提供一制程方法如下形成一淺溝槽隔離結(jié)構(gòu)于該基板上；形成一柵極氧化層于該基板的非陣列區(qū)域覆蓋一第一多晶硅層于該非陣列區(qū)域與該隔離結(jié)構(gòu)；覆蓋一電容介電層于該非陣列區(qū)域的第一多晶硅層上、該隔離結(jié)構(gòu)上的第一電容板區(qū)域上；圖案化多個位線圖案于該陣列區(qū)域中，其是依著一位線方向進(jìn)行；植入摻質(zhì)于所述位線圖案之間的基材中；移除所述位線圖案；形成一柵極氧化層于該陣列區(qū)域中；覆蓋一第二多晶硅層與一金屬硅化物于留下的該第一多晶硅層與該第一電容板區(qū)域上、以及該陣列區(qū)域上；
圖案化多個字符線于該陣列區(qū)域中以及一上電容板于該第一電容板區(qū)域上，并蝕刻該第二多晶硅層與該金屬硅化物以形成多個字符線于該陣列區(qū)域中以及形成上電容板結(jié)構(gòu)于該第一電容板區(qū)域上；圖案化該第一多晶硅層與該電容介電層，以形成多個晶體管柵極于該非陣列區(qū)域中以及一下電容板于一下電容板區(qū)域中；形成一自對準(zhǔn)金屬硅化物于該非陣列區(qū)域的漏極和源極區(qū)域中；植入只讀存儲器數(shù)據(jù)碼(ROM codes)于該陣列區(qū)域中；植入一第一摻質(zhì)于該非陣列區(qū)域中，其是以該非陣列區(qū)域的所述晶體管柵極構(gòu)造為屏蔽；形成多個間隙壁于所述晶體管柵極構(gòu)造上與該陣列區(qū)域的字符線之間，其是利用形成一氮化硅完成；植入一第二摻質(zhì)于該非陣列區(qū)域中，其是以所述間隙壁為屏蔽；覆蓋一介電層于該陣列區(qū)域及該非陣列區(qū)域上；覆蓋一圖案化金屬層于該介電層上。
因此，本發(fā)明克服了現(xiàn)有技術(shù)中，制造具有嵌入式只讀存儲器的混合信號組件的自對準(zhǔn)金屬硅化物的制程困難。特別是，利用簡單的陣列阻隔與簡單直接的制作流程，基板的陣列區(qū)域是隔離于自對準(zhǔn)金屬硅化物的制程。所以，本發(fā)明的集成電路實施例是提供具有嵌入式只讀存儲器的小線寬的混合信號設(shè)計。
為讓本發(fā)明的上述目的、特點和優(yōu)點能更明顯易懂，下面特舉一較佳實施例，并配合附圖進(jìn)行詳細(xì)說明。
(4)


圖1A與1B是本發(fā)明一實施例的制造方法的流程圖。
圖2～9是一制程實施例于各步驟中的結(jié)構(gòu)圖，其是用以形成一包括嵌入式光罩只讀存儲器的混合信號集成電路。
(5)具體實施方式
本發(fā)明實施例的詳細(xì)說明是提供附圖以利參考，其中圖1A～1B是本發(fā)明代表性的制造方法的基本流程，而于各個制造步驟中的相關(guān)結(jié)構(gòu)則繪示于圖2～9中，其是以一應(yīng)用于混合信號的光罩式只讀存儲器，其光罩式只讀存儲器是嵌入于一內(nèi)存組件中。
于制程過程中的第一步驟(區(qū)塊10)是為形成一形成基板的陣列區(qū)域110與非陣列區(qū)域111的隔離結(jié)構(gòu)，圖2顯示進(jìn)行該步驟后的剖面圖。于圖2中所顯示的實施例，陣列區(qū)域110是利用一介電絕緣結(jié)構(gòu)112與非陣列區(qū)域111隔離。對一邏輯電路的典型的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)實施例而言，非陣列區(qū)域111是以一介電絕緣結(jié)構(gòu)113再區(qū)分為一N信道區(qū)域與一P信道區(qū)域。另外，于此實施例中，一隔離結(jié)構(gòu)120是形成于一基板的非陣列區(qū)域111上的電容區(qū)域中。利用區(qū)域硅氧化法(LOCOS)或其它現(xiàn)有的技術(shù)，沉積一氧化層或其它介電層于一溝槽中，介電結(jié)構(gòu)112、113與隔離結(jié)構(gòu)120即形成。以一較佳實施例而言，淺溝槽隔離(STI)結(jié)構(gòu)的形成是如第6,191,000 B1號的美國專利申請案中，Huang等人所揭示的技術(shù)，其發(fā)明名稱為″應(yīng)用于半導(dǎo)體晶片中的淺溝槽隔離技術(shù)″(SHALLOW TRENCH ISOLATION METHOD USED IN ASEMICONDUCTOR WAFER)。于說明的實施例中，隔離結(jié)構(gòu)120具有一平坦的表面，其中，電容的下電極的形成如下說明，或是，隔離結(jié)構(gòu)120的表面亦可具有形狀，如此可以增加形成于隔離結(jié)構(gòu)120上的電容電極的表面。
N信道區(qū)域是以一P型井114形成，其中，一N信道組件是形成于P型井114中，P信道區(qū)域是以一N型井115形成，其中，一P信道組件是形成于N型井115中。于此實施例中，陣列區(qū)域110包括深N型井116，其中，一P型井117形成于深N型井116中，且一N信道內(nèi)存組件形成于P型井117中。于一制程的實施例中，濃度倒置型井(retrograde well)的形成是用以產(chǎn)生一深井結(jié)構(gòu)，并于內(nèi)存單元區(qū)域中，提供電壓閾植入(Vt implant)的摻質(zhì)。此過程包括形成兩次濃度倒置型井的過程，而濃度倒置型井形成的過程是包括利用相同罩幕所進(jìn)行的一井植入→一反穿透(anti-punch through)的植入→一電壓閾植入。依據(jù)上述形成濃度倒置型井形成的方式，是應(yīng)用兩個罩幕于此實施例中，以形成N型井116及P型井117。對于制造NMOS組件而言，其典型植入?yún)?shù)如下以50K～80K KeV的電壓與劑量1012dose/cm2的二氟化硼進(jìn)行電壓閾植入；以50K～80K KeV的電壓與劑量1012dose/cm2的硼進(jìn)行反穿透植入；以150K～250K KeV的電壓與劑量1013dose/cm2的硼進(jìn)行井植入。對于制造PMOS組件而言，其典型植入?yún)?shù)如下以100K～120K KeV的電壓與劑量2*1012dose/cm2的磷進(jìn)行電壓閾植入；以250K～300K KeV的電壓與劑量2*1012dose/cm2的磷進(jìn)行反穿透植入；以550K～600K KeV的電壓與劑量1013dose/cm2的磷進(jìn)行井植入。在某些實施例中，此陣列區(qū)域110中的井結(jié)構(gòu)的組合是為隔離的目的。
在圖1A之下一個步驟(區(qū)塊11)中，一犧牲介電層118與一周邊柵極介電層119是分別形成于陣列區(qū)域與非陣列區(qū)域中，如圖2所示。陣列區(qū)域中的犧牲介電層118與非陣列區(qū)域中的周邊柵極介電層119可以于同一制程步驟中形成，也可以為了于不同區(qū)域中建立不同的介電參數(shù)而于不同的制程步驟中形成。同時，周邊柵極介電層119可以于不同的區(qū)域而具有不同的特性，以提供種種混合信號的集成電路的組合。
接著，沉積一第一多晶硅層125于犧牲介電層118與周邊柵極介電層119之上(區(qū)塊12)，對N信道MOS組件而言，植入摻質(zhì)于第一多晶硅層125的區(qū)域121中，而對電容下電極而言，植入摻質(zhì)于第一多晶硅層125的區(qū)域122中(區(qū)塊13)，如圖3所示。
于制備第一多晶硅層125之后，是利用一光罩，對陣列區(qū)域進(jìn)行曝光，并以蝕刻制程移除陣列區(qū)域的第一多晶硅層，而留下基板上的非陣列區(qū)域與電極區(qū)域的第一多晶硅層。如圖4所示，基板的非陣列區(qū)域上的保護(hù)介電層126是位于留下的第一多晶硅層的表面上，以及陣列區(qū)域的周圍的第一多晶硅層側(cè)壁上(區(qū)塊14)。于此實施例中，保護(hù)介電層126包含一具有厚度約為300埃熱氧化層，其它材料同樣可以應(yīng)用于此，以作為保護(hù)層或電容介電層。留下的第一多晶硅層125與保護(hù)介電層126的組合，可以作為形成內(nèi)存陣列步驟時的屏蔽用。
于下個步驟中，是利用微影制程與接續(xù)的離子植入與光阻剝除制程，形成埋藏擴(kuò)散位線(buried diffusion bitlines)。于一實施例中，位線的線寬是以微影制程所形成，其大小約為0.25um或更小。產(chǎn)生的位線包含互相平行且延伸于紙平面的法線方向的擴(kuò)散線130、131(區(qū)塊15)，如圖4所示。一進(jìn)行埋藏擴(kuò)散的植入的參數(shù)范例可為以15K～40K KeV的摻入能量與1~5*1013atom/cm2濃度的P型硼。于此之前，先進(jìn)行典型的埋藏擴(kuò)散植入，其是利用濃度2~3.5*1015atom/cm2的砷以及30K～60K KeV的摻入能量。當(dāng)然，所有的植入制程，其能量與濃度是根據(jù)特定芯片的結(jié)構(gòu)與特定無塵室的制程調(diào)整而得。接著，陣列區(qū)域的犧牲介電層被移除，而為了陣列區(qū)域埋藏擴(kuò)散位線，形成柵極介電層135，以及為了埋藏擴(kuò)散位線，形成一隔離氧化層136(區(qū)塊16)。
當(dāng)陣列的位線130、131與柵極氧化層135完成后，一第二晶硅層136沉積于基板的第一晶硅層125與保護(hù)層126上，如圖5所示。于一實施例中，第二多晶硅層136是以化學(xué)氣相沉積法形成。以一較佳實施例而言，一硅化鎢層137是沉積于第二多晶硅層136之上，一氧化層138是以化學(xué)氣相沉積法形成于厚度約為300~500埃的硅化鎢層137上(區(qū)塊17)。此第二多晶性層136與硅化鎢層137的組合，是用以形成上述的陣列區(qū)域中的字符線與電容區(qū)域中的電容的上電極。
繼續(xù)下一步驟，是利用光微影制程形成字符線145與電容上電極146，且第二多晶性層136與硅化鎢層137的組合被蝕刻至保護(hù)層126為止(區(qū)塊18)，如圖6所示。字符線145的線寬是于微影制程時決定，于一些實施例中，其線寬可為0.25um或更小。進(jìn)行下一步驟，其是利用微影制程形成在非陣列區(qū)域的柵極結(jié)構(gòu)147，148與電容區(qū)域的下電極149，此時字符線是保護(hù)著陣列區(qū)域，而于蝕刻時，是往下蝕刻至非陣列區(qū)域的柵極介電層119(區(qū)塊19)，如圖7所示。周邊電路的一或其更多晶體管的柵極結(jié)構(gòu)的線寬是在微影制程時形成，于一些實施例中，其線寬可為0.2um或更小。接著，光阻被移除，并繼續(xù)進(jìn)行非陣列區(qū)域CMOS的制程，其中包括自對準(zhǔn)金屬硅化物的制程。
典型的CMOS制程包括一再氧化制程以及一于再氧化制程之后的輕摻雜漏極(lightly doped drain，LDD)制程，輕摻雜漏極制程是以柵極結(jié)構(gòu)147，148為屏蔽，并以于非陣列區(qū)域中進(jìn)行第一植入步驟為開始。請參考圖8，其是顯示一平行于字符線的剖面圖。經(jīng)第一植入步驟之后，產(chǎn)生一幾乎與柵極結(jié)構(gòu)147的側(cè)邊對齊的擴(kuò)散區(qū)域155與一擴(kuò)散區(qū)域156，接著，藉由沉積一氮化硅層與非等向性蝕刻至氮化硅層下的結(jié)構(gòu)，形成了氮化硅間隙壁157，158。一種沉積氮化硅的實施例的參數(shù)，包括化學(xué)氣相沉積中的N2/NH3/SiH2C12混合氣體，以及反應(yīng)室的730℃的溫度。于一實施的制程中，氮化硅的蝕刻是利用干蝕刻制程，例如是75mt/1600W/C4F8/Ar/CH3F，其中，mt代表1*10-3torr，W代表瓦特，而其蝕刻終點是設(shè)定停止于二氧化硅柵極介電層上。如圖8所示，此蝕刻步驟產(chǎn)生基板上之間隙壁的結(jié)構(gòu)，例如157與158(區(qū)塊20)。于非陣列區(qū)域的輕摻雜漏極制程是完成于第二植入步驟，其是以間隙壁157，158為屏蔽，如圖8所示，此步驟產(chǎn)生一與間隙壁157，158對齊，而與柵極結(jié)構(gòu)147兩側(cè)有一間隔的擴(kuò)散區(qū)域169，160，且此擴(kuò)散區(qū)域169，160與擴(kuò)散區(qū)域155，156有部分重迭。于此實施例中，間隙壁157，158是以氮化硅形成，若于氮化硅下具有一介電層于基板的表面時，此氮化硅可以改善于間隙壁的回蝕(etch back)步驟時的蝕刻選擇率。其它對于柵極介電層物質(zhì)具有相對蝕刻選擇率的材料，亦可以作為間隙壁的構(gòu)成物質(zhì)。
下一個步驟，是應(yīng)用自對準(zhǔn)金屬硅化物的制程，如圖8所示，自對準(zhǔn)金屬硅化物制程，是于非陣列區(qū)域中，先形成一與間隙壁157，158對齊的導(dǎo)電金屬硅化物159于暴露的擴(kuò)散區(qū)域上，以及于柵極結(jié)構(gòu)之上。于一形成金屬硅化物的實施例中，陣列區(qū)域中的擴(kuò)散位線，是利用陣列光罩，以避開自對準(zhǔn)金屬硅化物的制程。例如，在自對準(zhǔn)金屬硅化物制程的回蝕刻過程中，陣列區(qū)域是用一陣列光罩，以避免組件的陣列區(qū)域形成間隙壁，以留下一氮化硅層，阻擋金屬硅化物形成于字符線之間。另一種方法，為氮化硅沉積后，再形成可以填滿字符線間的空間之間隙壁，保護(hù)字符線間的空間，以避開自對準(zhǔn)金屬硅化物的制程。還有一種方法，是于圖案化第一多晶硅層之前，即沉積一CVD氧化層于字符線之間，以避免因非陣列區(qū)域的CMOS制程，對陣列區(qū)域所形成的損害。
于自對準(zhǔn)金屬硅化物制程之后，是于組件的陣列區(qū)域進(jìn)行一只讀存儲器數(shù)據(jù)碼(ROM code)的植入(區(qū)塊21)，其包括下列步驟形成一圖案化光阻層、離子植入與光阻移除。
最后，形成介電層163、接觸洞161與圖案化的金屬層162以完成組件的形成(區(qū)塊22)。對上述的組件再進(jìn)行焊線與封裝，以形成一具有平坦式內(nèi)存(flat ROM)的混合信號的集成電路(區(qū)塊23)。
圖8顯示一具有光罩只讀存儲器于其陣列區(qū)域110與周邊電路于其非陣列區(qū)域111的集成電路的剖面圖，其中，陣列區(qū)域110是以平坦化的虛接地架構(gòu)排列，非陣列區(qū)域111具有利用CMOS制程而形成的邏輯與模擬晶體管。
同時，多晶硅-絕緣層-多晶硅(PIP)電容是形成于隔離結(jié)構(gòu)120之上，其中，隔離結(jié)構(gòu)120是為了避免基板的寄生電容的產(chǎn)生。PIP電容包括一利用第一多晶硅層形成的下電極149，一利用第二多晶硅層形成的上電極146，于一實施例的制程中，上電極146約為4um2，所以，此上電極的電容值是使典型的混合信號的應(yīng)用可實施。當(dāng)然，為了特殊信號的應(yīng)用，更小或更大尺寸的上電極亦可實施于本發(fā)明中。另外，下電極149的邊緣，最好與沿著隔離結(jié)構(gòu)120側(cè)邊的主動區(qū)的邊緣，相隔約1um。
圖9其是顯示集成電路平行于埋藏擴(kuò)散位線130的剖面圖，且相對于圖8的制程步驟，其中，字符線結(jié)構(gòu)150，151是與位線垂直排列，于此實施例中，位于字符線之間的空間170，是被上述氮化硅間隙壁制程的氮化硅所填滿，以于自對準(zhǔn)金屬硅化物制程中，保護(hù)介電層136，避免形成金屬硅化物。
如果集成電路的制造過程縮小至0.25um以下，對改善導(dǎo)電率而言，位于周邊電路的源極/漏極區(qū)域、與柵極電極上的金屬硅化物的沉積，則變得更具關(guān)鍵性。然而，現(xiàn)有技術(shù)的方法與自對準(zhǔn)金屬硅化物制程已不兼容，其中，自對準(zhǔn)金屬硅化物的制程是最為人所知的用以形成一金屬硅化物的制程。本發(fā)明是克服了自對準(zhǔn)金屬硅化物制程的困難，并使得小尺寸的混合信號組件的運(yùn)作可以實現(xiàn)。
綜上所述，雖然本發(fā)明已以一較佳實施例揭示如上，然而熟悉本技術(shù)的人員可以明了本發(fā)明的技術(shù)并不局限在此，任何熟悉本技術(shù)的人員在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作出各種的更動與替換，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求所界定的為準(zhǔn)。
權(quán)利要求
1.一種在一基板上制造一集成電路的方法，該方法是形成一位于該基板上的一陣列區(qū)域的光罩式只讀存儲器以及一位于該基板上一非陣列區(qū)域的其它電路組件，該方法包括覆蓋一第一多晶硅層于該非陣列區(qū)域上；覆蓋一電容介電層至少于一第一電容板區(qū)域的第一多晶硅層上；形成多個位線與一柵極介電層于該基板上的陣列區(qū)域；覆蓋一第二多晶硅層于該非陣列區(qū)域的該第一多晶硅層、該電容介電層、與該陣列區(qū)域上；形成多個字符線于該陣列區(qū)域中以及形成一上電容板于該第一電容板區(qū)域上，其是利用該第二多晶硅層完成；形成一晶體管柵極與一下電容板區(qū)域的一下電容板，其是利用該非陣列區(qū)域上的該第一多晶硅層完成；植入摻質(zhì)，以形成一漏極和源極區(qū)域于該非陣列區(qū)域中；以及覆蓋一介電層于該陣列區(qū)域及該非陣列區(qū)域上，并覆蓋一圖案化金屬層于該介電層之上。
2.如權(quán)利要求1所述的方法，其特征在于，還包括形成一金屬硅化物于該基板的非陣列區(qū)域的漏極和源極區(qū)域中，其是當(dāng)該金屬硅化物的形成隔離于該基板的陣列區(qū)域時實施。
3.如權(quán)利要求1所述的方法，其特征在于，還包括形成一金屬硅化物于該陣列區(qū)域的字符在線。
4.如權(quán)利要求1所述的方法，其特征在于，還包括植入摻質(zhì)于該非陣列區(qū)域的柵極區(qū)域的第一多晶硅層中，以及于一絕緣結(jié)構(gòu)上的第一電容板區(qū)域中。
5.如權(quán)利要求1所述的方法，其特征在于，于該植入摻質(zhì)以形成源極與漏極區(qū)域于該非陣列區(qū)域步驟之前，還包括再氧化該非陣列區(qū)域中的氧化層。
6.如權(quán)利要求1所述的方法，其特征在于，該植入摻質(zhì)以形成該漏極和源極區(qū)域于該非陣列區(qū)域中的步驟中，還包括植入一第一摻質(zhì)，其是以該晶體管柵極構(gòu)造為屏蔽；形成多個間隙壁于該晶體管柵極構(gòu)造上；以及植入一第二摻質(zhì)，其是以該些間隙壁為屏蔽。
7.如權(quán)利要求1所述的方法，其特征在于，該植入摻質(zhì)以形成該漏極和源極區(qū)域于該非陣列區(qū)域的步驟中，還包括植入一第一摻質(zhì)，其是以該晶體管柵極構(gòu)造為屏蔽；形成多個間隙壁于該晶體管柵極構(gòu)造上與該陣列區(qū)域的字符線之間，其是利用形成一氮化硅完成；以及植入一第二摻質(zhì)于該非陣列區(qū)域中，其是以該些間隙壁為屏蔽。
8.如權(quán)利要求1所述的方法，于該形成自對準(zhǔn)金屬硅化物與該植入只讀存儲器數(shù)據(jù)碼于該陣列區(qū)域的步驟后，還包括形成自對準(zhǔn)金屬硅化物于該非陣列區(qū)域中。
9.如權(quán)利要求1所述的方法，其特征在于，所述位線的線寬約為0.25um或更小。
10.如權(quán)利要求1所述的方法，其特征在于，該非陣列區(qū)域的至少一所述柵極結(jié)構(gòu)的線寬約為0.25um或更小，且還包括形成一金屬硅化物于該基板的非陣列區(qū)域的漏極和源極區(qū)域中，其是當(dāng)該金屬硅化物的形成隔絕于該基板的陣列區(qū)域時實施。
11.一種在一基板上制造一集成電路的方法，該方法是形成一位于該基板上的一陣列區(qū)域的光罩式只讀存儲器以及包括一位于該基板上一非陣列區(qū)域的其它電路組件，該方法包括形成一絕緣結(jié)構(gòu)于該基板上；形成一柵極氧化層于該基板的非陣列區(qū)域覆蓋一第一多晶硅層于該非陣列區(qū)域與該絕緣結(jié)構(gòu)；覆蓋一電容介電層于該非陣列區(qū)域的第一多晶硅層上、該絕緣結(jié)構(gòu)的第一電容板區(qū)域上；圖案化多個位線圖案于該陣列區(qū)域中，其是依著一位線方向進(jìn)行；植入摻質(zhì)于該些位線圖案之間的基材中；移除該些位線圖案；形成一柵極氧化層于該陣列區(qū)域中；覆蓋一第二多晶硅層于留下的該第一多晶硅層與該電容介電層上、以及該陣列區(qū)域上；圖案化多個字符線于該陣列區(qū)域中以及一上電容板于該第一電容板區(qū)域上，并蝕刻該第二多晶硅層以形成多個字符線于該陣列區(qū)域中以及形成上電容板結(jié)構(gòu)于該第一電容板區(qū)域上；圖案化該第一多晶硅層與該電容介電層，以形成多個晶體管柵極于該非陣列區(qū)域中，并形成一下電容板于一下電容板區(qū)域中；植入摻質(zhì)，以形成一漏極和源極區(qū)域于該非陣列區(qū)域中；覆蓋一介電層于該陣列區(qū)域及該非陣列區(qū)域上；覆蓋一圖案化金屬層于該介電層上。
12.如權(quán)利要求11所述的方法，其特征在于，還包括形成一金屬硅化物于該基板的非陣列區(qū)域的漏極和源極區(qū)域中，其是當(dāng)該金屬硅化物的形成隔離于該基板的陣列區(qū)域時實施。
13.如權(quán)利要求11所述的方法，其特征在于，還包括形成一金屬硅化物于該陣列區(qū)域的字符在線。
14.如權(quán)利要求11所述的方法，其特征在于，還包括植入摻質(zhì)于該非陣列區(qū)域的柵極區(qū)域的第一多晶硅層中，以及于該絕緣結(jié)構(gòu)上的第一電容板區(qū)域中。
15.如權(quán)利要求11所述的方法，其特征在于，于該植入摻質(zhì)以形成源極與漏極區(qū)域于該非陣列區(qū)域步驟之前，還包括再氧化該非陣列區(qū)域中的氧化層。
16.如權(quán)利要求11所述的方法，其特征在于，該植入摻質(zhì)以形成該漏極和源極區(qū)域于該非陣列區(qū)域的步驟中，還包括植入一第一摻質(zhì)，其是以該些晶體管柵極構(gòu)造為屏蔽；形成多個間隙壁于該些晶體管柵極構(gòu)造上；以及植入一第二摻質(zhì)，其是以該些間隙壁為屏蔽。
17.如權(quán)利要求11所述的方法，其特征在于，該植入摻質(zhì)以形成該漏極和源極區(qū)域于該非陣列區(qū)域的步驟中，還包括植入一第一摻質(zhì)，其是以該些晶體管柵極構(gòu)造為屏蔽；形成多個間隙壁于該些晶體管柵極構(gòu)造上與該陣列區(qū)域的字符線之間，其是利用形成一氮化硅完成；以及植入一第二摻質(zhì)于該非陣列區(qū)域中，其是以該些間隙壁為屏蔽。
18.如權(quán)利要求11所述的方法，其特征在于，于該形成自對準(zhǔn)金屬硅化物與該植入只讀存儲器數(shù)據(jù)碼于該陣列區(qū)域的步驟后，還包括形成自對準(zhǔn)金屬硅化物于該非陣列區(qū)域中。
19.如權(quán)利要求11所述的方法，其特征在于，該些位線的線寬約為0.25um或更小。
20.如權(quán)利要求11所述的方法，其特征在于，該非陣列區(qū)域的至少一該柵極結(jié)構(gòu)的線寬約為0.25um或更小，且還包括形成一金屬硅化物于該基板的非陣列區(qū)域的漏極和源極區(qū)域中，其是當(dāng)該金屬硅化物的形成隔離于該基板的陣列區(qū)域時實施。
21.一種在一基板上制造一集成電路的方法，該方法是形成一位于該基板上一陣列區(qū)域的光罩式只讀存儲器以及包括一位于該基板上一非陣列區(qū)域的其它電路組件，該方法包括形成一淺溝槽隔離結(jié)構(gòu)于該基板上；形成一柵極氧化層于該基板的非陣列區(qū)域覆蓋一第一多晶硅層于該非陣列區(qū)域與該隔離結(jié)構(gòu)；覆蓋一電容介電層于該非陣列區(qū)域的第一多晶硅層上、該隔離結(jié)構(gòu)上的第一電容板區(qū)域上；圖案化多個位線圖案于該陣列區(qū)域中，其是依著一位線方向進(jìn)行；植入摻質(zhì)于所述位線圖案之間的基材中；移除所述位線圖案；形成一柵極氧化層于該陣列區(qū)域中；覆蓋一第二多晶硅層與一金屬硅化物于留下的該第一多晶硅層與該第一電容板區(qū)域上、以及該陣列區(qū)域上；圖案化多個字符線于該陣列區(qū)域中以及一上電容板于該第一電容板區(qū)域上，并蝕刻該第二多晶硅層與該金屬硅化物以形成多個字符線于該陣列區(qū)域中以及形成上電容板結(jié)構(gòu)于該第一電容板區(qū)域上；圖案化該第一多晶硅層與該電容介電層，以形成多個晶體管柵極于該非陣列區(qū)域中，并形成一下電容板于一下電容板區(qū)域中，其中至少一所述柵極結(jié)構(gòu)的線寬約為0.25um或更小；形成一自對準(zhǔn)金屬硅化物于該非陣列區(qū)域的漏極和源極區(qū)域中；植入只讀存儲器數(shù)據(jù)碼于該陣列區(qū)域中；植入一第一摻質(zhì)于該非陣列區(qū)域中，其是以該非陣列區(qū)域的所述晶體管柵極構(gòu)造為屏蔽；形成多個間隙壁于所述晶體管柵極構(gòu)造上與該陣列區(qū)域的字符線之間，其是利用形成一氮化硅完成；植入一第二摻質(zhì)于該非陣列區(qū)域中，其是以所述間隙壁為屏蔽；覆蓋一介電層于該陣列區(qū)域及該非陣列區(qū)域上；覆蓋一圖案化金屬層于該介電層上。
22.如權(quán)利要求21所述的方法，其特征在于，還包括植入摻質(zhì)于該非陣列區(qū)域的柵極區(qū)域的第一多晶硅層中，以及于該隔離結(jié)構(gòu)上的第一電容板區(qū)域的第一多晶硅層中。
23.如權(quán)利要求21所述的方法，其特征在于，于該植入摻質(zhì)以形成源極與漏極區(qū)域于該非陣列區(qū)域步驟之前，還包括再氧化該非陣列區(qū)域中的氧化層。
24.一種集成電路，至少包括一半導(dǎo)體基板；一只讀存儲器陣列單元，其是位于該半導(dǎo)體基板上；一周邊電路，其是與該陣列耦合并位于該半導(dǎo)體基板上，該周邊電路包括多個具有源極與漏極區(qū)域的晶體管以及位于該源極與漏極區(qū)域上的金屬硅化物，其中該源極與漏極區(qū)域是位于該半導(dǎo)體基板中；以及一電容，其是位于該半導(dǎo)體基板上。
25.如權(quán)利要求24所述的集成電路，其特征在于，該電容還包括一多晶硅-絕緣體-多晶硅組件。
26.如權(quán)利要求24所述的集成電路，其特征在于，該陣列包括多個具有多晶硅的字符線，且該電容包括一具有多晶硅的上板與一具有多晶硅的下板。
27.如權(quán)利要求24所述的集成電路，其特征在于，該周邊電路包括具有晶體管柵極的晶體管，該晶體管柵極至少包括一第一多晶硅，該陣列包括多個具有一第二多晶硅的字符線，且該電容包括一具有該第二多晶硅的上板與一具有該第一多晶硅的下板。
28.如權(quán)利要求24所述的集成電路，其特征在于，該只讀存儲器至少包括光罩式只讀存儲器。
29.如權(quán)利要求24所述的集成電路，其特征在于，包括一氮化硅間隙壁于該周邊電路的所述晶體管上。
30.如權(quán)利要求24所述的集成電路，其特征在于，該電容至少包括一多晶硅-絕緣體-多晶硅組件于一淺溝槽隔離結(jié)構(gòu)。
31.如權(quán)利要求24所述的集成電路，其特征在于，該周邊電路具有多個晶體管柵極的晶體管，且至少一所述晶體管柵極的線寬約為0.25um或更小。
全文摘要
一種包括一嵌入式的混合信號集成電路，是利用二多晶硅制程制造完成，且混合信號集成電路具有小線寬一覆蓋著一介電層的第一多晶硅層是形成于基板的非陣列區(qū)域上，其是用以形成晶體管柵極與電容下電極；一第二多晶硅層形成于介電層上，其是用以形成基板的陣列區(qū)域的字符線與電容上電極；圖案化第二多晶硅層以形成陣列區(qū)域的字符線與電容上電極；接著，保護(hù)陣列區(qū)域與電容上電極，并圖案化第一多晶硅層，以形成晶體管柵極與電容下電極；自對準(zhǔn)金屬硅化物是應(yīng)用于集成電路的非陣列區(qū)域。
文檔編號H01L27/112GK1553497SQ0314238
公開日2004年12月8日 申請日期2003年6月4日 優(yōu)先權(quán)日2003年6月4日
發(fā)明者黃仲仁 申請人:旺宏電子股份有限公司