專利名稱：芯片運送體用墊及其制造方法
技術領域：
本發(fā)明涉及在帶式自動焊接(TAB)帶等的芯片運送體相互重合時夾在這些芯片運送體間，用于防止半導體芯片的破損的芯片運送體用墊及其制造方法。
背景技術：
帶式自動焊接(TAB)帶和芯片載置薄膜(Chip on film)帶等的芯片運送體，是對長的撓性基材、沿其長度方向將作為LSI等的組成物的半導體芯片按規(guī)定間隔配置，對設于各半導體芯片周圍的試墊焊上引線。
這種芯片運送體有卷繞于卷繞架而成重合狀態(tài)的情況。如以單獨運送體直接進行這種重合，則半導體芯片相互接觸，恐怕會產生半導體芯片本身損傷、以及試墊與引線的損傷。
因此，為了避免產生這種不良情況，以芯片運送體用墊夾于芯片運送體的相互重合之間，來防止半導體芯片相互抵接。
在現(xiàn)有技術中，芯片運送體用墊，有著由對樹脂制基片材噴注成形墊突起而一體設置的構造(例如，參照日專利公報特公平8-1916號公報)。即，在前述基片材的寬度方向兩緣部沿長度方向按一定間隔預先列設出孔，借以各孔為目標分別噴射以樹脂，通過孔向基片材的表背兩面附著形成墊突起。
這樣，預先在基片材上形成孔，是為了確保墊突起對基片材的固著力。但是，隨之而來的，由于做孔工序，增加了麻煩自不待說，另外，必須使噴注樹脂與這些孔準確一致地進行，而且還必須準確控制這些噴射噴出的樹脂量，非常繁雜。
從而，這些成了瓶頸，使提高芯片運送體用墊的制造效率變得很困難。另外，對于對基片材的墊突起的不同列設間距、或僅在基片材單面上設墊突起等，也難以靈活應對。

發(fā)明內容
本發(fā)明即是有簽于上述事實而提出的，其目的在于提供可容易制造并可提高制造效率、對各種設計變更可靈活應對的芯片運送體用墊及其制造方法。
為達到前述目的，本發(fā)明采取了如下的技術手段。
即，本發(fā)明的特征在于，它是在使半導體芯片在長的撓性基材上按規(guī)定配置保持而成的芯片運送體相互重合時、夾于這些芯片運送體的重合之間使用的芯片運送體用墊，在具有撓性且較長的基片材的至少對著前述芯片運送體的面上，設置另外制作的墊突起，這些墊突起具有形成半導體芯片與基片材間的空隙的突出量、并在基片材的寬度方向兩緣部沿長度方向隔開間隔配置。
最好是，前述墊突起具有超過前述半導體芯片的壁厚的突出量。
由此，在芯片運送體用墊重合于芯片運送體間時，在芯片運送體上的半導體芯片與基片材間形成足夠大的空隙，半導體芯片與基片材不會接觸，可防止對半導體芯片的損壞。
另外，由于與基片材分別制作前述墊，借助相互固著來形成芯片運送體用墊，芯片運送體用墊的制造變得容易，可提高其制造效率。另外對將墊突起安裝于任意位置等的設計變更也可靈活應對。
另外本發(fā)明的特征還在于，前述墊突起僅設于基片材的一面。
由此，由少量的墊突起形成芯片運送體用墊，可使半導體芯片與基片材不相互接觸，防止半導體芯片的破損。
另外，本發(fā)明的特征又在于，前述墊突起設于基片材兩面，在兩面間的設置位置可一致、或不一致。
由此，墊突起可在基片材兩面間以相同間距或不同間距配置，可確實形成基片材與芯片運送體間的空隙，可防止半導體芯片與基片材的抵接。
還有，本發(fā)明的特征另在于，在前述基片材的一面或兩面的整個面上形成低導電層，在該低導電層的寬度方向中途部形成高導電層，由此，在寬度方向兩緣部形成低導電區(qū)。
這樣，芯片運送體上帶的靜電，經由低導電區(qū)流入高導電區(qū)，借此可防止半導體芯片帶電。
本發(fā)明的制造方法的特征在于，它是在使半導體芯片在長的撓性基材上按規(guī)定配置保持而成的芯片運送體相互重合時，夾于這些芯片運送體的重合間使用的芯片運送體用墊的制造方法，分別預先制作撓性且較長的基片材、和具有在前述半導體芯片與基片材間形成空隙的突出量的墊突起，而后，在前述基片材的至少對著芯片運送體的面上，在其寬度方向兩緣部于長度方向隔開間隔配置固著前述墊突起。
由此，由于分別預先制作基片材與墊突起，再使兩者相互固著，故可容易而廉價地制作芯片運送體用墊。
另外，本發(fā)明的制造方法的特征還在于，與制作前述基片材的同時或不同時地在基片材的一面或兩面的整個面上形成低導電層，而后，在該低導電層的寬度方向中途部形成高導電區(qū)，借此在寬度方向兩緣部形成低導電區(qū)。
由此，可在芯片運送體用墊的基片材的寬度方向中央部形成高導電區(qū)、在寬度方向兩緣部形成低導電區(qū)。


圖1是表示芯片運送體用墊的制造方法的一個工序的側視圖。
圖2是表示圖1接下來的工序的側視圖。
圖3是表示芯片運送體用墊的第一實施例的主體圖。
圖4是圖3的側視圖。
圖5是表示第一實施例的使用狀態(tài)的正面剖面圖。
圖6是表示芯片運送體用墊的第二實施例的側視圖。
圖7是表示芯片運送體用墊的第三實施例的側視圖。
圖8是表示芯片運送體用墊的第四實施例的立體圖。
具體實施例方式
下邊借

本發(fā)明的最佳實施方式。
圖3～5示出了本發(fā)明的芯片運送體用墊1的第一實施例。圖1、2示出了該芯片運送體用墊1的制造方法的一個工序。
芯片運送體用墊1具有長的基片材2和設于該基片材2上的墊突起3。
詳而言之，如圖3所示，基片材2形成與帶式自動焊接(TAB)帶等的芯片運送體5大致同寬的帶狀。
另外，墊突起3成截頭四角錐狀，其高度超過前述半導體芯片8膨出的壁厚尺寸。該墊突起3，在基片材2的寬度方向兩緣部沿長度方向按一定間隔配列。另外，墊突起3設于基片材2的表里兩面，在該表里兩面間的墊突起的配置，使芯片運送體5的長度方向與寬度方向兩個方向都一致。
基片材2的寬度方向的墊突起3的間隔W，如圖5所示，按跨越設于芯片運送體5的半導體芯片8和設于該半導體芯片8的周圍的引線9與試墊10的尺寸來設定。
在將芯片運送體5卷繞保持于卷繞架6的情況下，如圖5所示，該芯片運送體用墊1被夾于芯片運送體5的重合之間。即，由墊突起3在半導體芯片8與基片材2間形成空隙17，這樣可防止在重合狀態(tài)半導體芯片8相互抵接、和半導體芯片8與基片材2相接觸而損壞。
前述芯片運送體用墊1的基片材2與墊突起3，分別經各自獨立的制作工序制作。
基片材2由聚對苯二甲酸乙二酯、聚醚酰亞胺、聚酰亞胺等有撓性的合成樹脂形成帶狀，其寬度尺寸形成得與芯片運送體5的寬度尺寸大致相同。在該基片材2上，不需像現(xiàn)有例那樣在設墊突起3的預定位置打孔。
另一方面，墊突起3可以與前述基片材2采用相同材料、或聚丙烯、聚縮醛、聚乙烯等具有耐熱性與耐藥品性的合成樹脂為材料，由噴注(包括擠出的與滴下的材料)或從棒狀成形品切出的等各種造粒方法分別成形。
作為墊突起3的形狀，也不限于截頭四角錐形，也可以是截頭多角錐形、半球形、圓柱形、多角柱形等。另外，該墊突起3，可以是實心構造，也可以是中空構造。但是，墊突起3的高度尺寸要形成為至少超出芯片運送體5表背面上半導體芯片8膨出的壁厚尺寸的突出量。
另外，如圖4所示，墊突起3沿基片材2長度方向的大小M，要形成得比在前述長度方向的墊突起3的間隔(間隙)L大。
由此，即使在與芯片運送體5一起卷繞的芯片運送體用芯片1的墊突起3上下不是正好相對相合的狀態(tài)下，由于上下一方的墊突起3可跨越其相對的另一方墊突起3、3間(L＜M)配置，故芯片運送體5可很好地以墊突起3進行保持、而防止其嫩菜芽(ヮカメ)狀變形。
這樣分別制作的墊突起3，在基片材2的兩面于寬度方向兩緣部且沿長度方向按一定間隔固定，由此形成了芯片運送體用墊1。作為其固定法，有粘結劑粘結、超聲波熔化、加熱熔化等。
圖6表示了本發(fā)明的芯片運送體用墊1的第二實施例。
該第二實施例的芯片運送體用墊1與前述第一實施例的不同點在于，僅在基片材2的單面設墊突起3。
像上述這樣，在本發(fā)明的制造方法中，由于對于基片材2不需形成用于設置墊突起3的孔，本第二實施例這樣設置墊突起3的方法變得更為簡單。
其他的構成與作用效果，由于與第一實施例大致相同，這里省略其詳細說明。
圖7示出了本發(fā)明的芯片運送體用墊1的第三實施例。
在該第三實施例中，與第一實施例一樣，在基片材2的表背兩面設墊突起3。但是，在基片材2的表背面間的墊突起3的設置位置錯開了半個間距。
其他構成與作用效果，由于與第一實施例大致相同，這里省略其詳細說明。
以上，從第一到第三實施例可以看出，在本發(fā)明中，由于是分別制作基片材2與墊突起3之后、再將兩者相互固定的構造與制造方法，故墊突起3的設置位置可任意變更。
從而，在上述各實施例之外，也可以變成僅在基片材2的寬度方向一方側設墊突起3，或在基片材2的長度方向中途改變墊突起3的配置間距，或將墊突起3整個做隨機配置。
在圖8中，作為第四實施例，示出了在基片材2的寬度方向中央部形成高導電區(qū)13、而在寬度方向兩端部形成低導電區(qū)14的芯片運送體用墊1。
詳細來說，前述基片材2，在其兩面或一面形成用于將芯片運送體5產生的靜電導向芯片運送體用墊1一側的低導電層15。作為形成低導電層15的材料，可使用電阻為108～1011Ω/cm2左右的導電性界面活性劑。借將其涂覆于基片材2的表面來形成低導電層15。
為強固前述導電性界面活性劑向基片材2的涂覆，在該基片材2上涂覆導電性界面活性劑之后，進行二軸壓延處理的重合處理。即，借在基片材2上進行二軸壓延處理，基片材2的構成分子在延伸方向延伸且分子間的聚合解開成規(guī)則并置(產生分子配向)，在產生基片材2表面的分子配向的分子間含浸前述導電性界面活性劑。因此，導電性界面活性劑的固著更為強固，形成強固的低導電層15。
由于這種二軸壓延處理，基片材2的拉伸強度也大幅度增加，也就形成了高剛性的芯片運送體用墊1。
再者，在低導電層15的寬度方向中途部分，在以涂覆合成樹脂中含有導電物質的高導電材料而形成高導電區(qū)13的同時，在其寬度方向兩緣部，由不涂覆前述高導電材料，而形成露出低導電層15的低導電區(qū)14。前述高導電材料，以對其所希望的電阻值來設定其碳等導電物質的含量。
形成高導電區(qū)13的高導電材料的電阻值為105～109Ω/cm2，最好是106～108Ω/cm2。
在低導電區(qū)14的長度方向，和第一～第三實施例大致相同，按一定間距固著多個墊突起3。在該墊突起3的表面也形成低導電層15，成為低導電區(qū)14的一部分。
在將前述芯片運送體5卷繞于卷繞架6或從卷繞架6解下時，由于芯片運送體5與卷繞架6的凸緣16或芯片運送體用墊1的摩擦，往往在芯片運送體5上、特別是在半導體芯片8上帶上靜電。
這種靜電，通過與芯片運送體5相接觸的墊突起3流入芯片運送體用墊1的低導電區(qū)14，而后該靜電以更小的電阻流入高導電區(qū)13。
從半導體芯片8流入高導電區(qū)13的靜電，由向空中慢慢放電或接地進行放電，可以防止芯片運送體5的帶電。
本發(fā)明，除上述之外，可根據實施形態(tài)進行適當變更。
例如，基片材2不做成長的，也可以是一定尺寸的帶狀。
另外，也可以借煉入低導電性聚合物、形成具有低導電性的基片材2，而后利用它構成芯片運送體用墊1。這種情況下，不需在基片材2上涂覆導電性界面活性劑等。
還有，也可在墊突起3上熬進前述高導電材料，或在表面上涂覆前述高導電材料而使墊突起3自身具有高導電性。這樣，由連著在基片材2的大致中央形成的高導電區(qū)13配置，可將芯運送體用墊1的高導電區(qū)13形成于從其寬度方向大致中央沿寬度方向兩緣部的墊突起的寬廣范圍內。
換句話說，也不限于只是在基片材2的寬度方向大致中央為高導電區(qū)13的構成，也可以在墊突起3的中途部分或整個成高導電區(qū)13。
本發(fā)明，在使帶式自動焊接帶或芯片載置薄膜帶等的芯片運送體相互重合時，可利用所使用的墊夾于這些芯片運送體間用于防止半導體芯片的損傷。
權利要求
1.一種芯片運送體用墊，是在使半導體芯片(8)按規(guī)定配置保持于長尺寸的撓性基材(7)上而成的芯片運送體(5)相互重疊時，夾于這些芯片運送體(5)的重合之間使用的芯片運送體用墊，其特征在于，在具有撓性的長尺寸的基片材(2)的至少對著前述芯片運送體(5)的面上，設置另外制作的墊突起(3)，該墊突起(3)具有形成半導體芯片(8)與基片材(2)間的空隙(17)的突出量、并在基片材(2)的寬度方向兩緣部沿長度方向隔開間隔進行配置。
2.按權利要求1所記述的芯片運送體用墊，其特征在于，前述墊突起(3)具有超過前述半導體芯片(8)的壁厚的突出量。
3.按權利要求1或2所記述的芯片運送體用墊，其特征在于，前述墊突起(3)僅設于基片材(2)的單面。
4.按權利要求1或2所記述的芯片運送體用墊，其特征在于，前述墊突起(3)設于基片材(2)的兩面，在兩面間的設置位置可一致或不一致。
5.按權利要求1或2所記述的芯片運送體用墊，其特征在于，在前述基片材(2)的一面或兩面的整個面上形成低導電層(15)，在該低導電層(15)的寬度方向中途部形成高導電區(qū)(13)，由此在寬度方向兩緣部形成低導電區(qū)(14)。
6.一種芯片運送體用墊的制造方法，是在使半導體芯片(8)按規(guī)定配置保持于長的撓性基材(7)上而成的芯片運送體(5)相互重疊時，夾于這些芯片運送體(5)的重合之間使用的芯片運送體用墊的制造方法；分別預先制作撓性的長尺寸的基片材(2)、和具有在前述半導體芯片(8)與基片材(2)間形成空隙(17)的突出量的墊突起(3)，而后，在前述基片材(2)的至少對著芯片運送體(5)的面上，在其寬度方向兩緣部沿長度方向隔開間隔配置固著前述墊突起(3)。
7.按權利要求6所記述的芯片運送體用墊的制造方法，其特征在于，與制作前述基片材(2)同時或不同時地在基片材(2)的一面或兩面的整個面上形成低導電層(15)，而后，在該低導電層(15)的寬度方向中途部形成高導電區(qū)(13)，以此在寬度方向兩緣部形成低導電區(qū)(14)。
全文摘要
所發(fā)明的芯片運送體用墊(1)容易制造、并可靈活對應各種設計變更。本發(fā)明的芯片運送體用墊(1)，在撓性的長尺寸的基片材(2)的至少對著前述芯片運送體(5)的面上，設置另外制作的墊突起(3)，該墊突起(3)具有在半導體芯片(8)與基片材(2)間形成空隙(17)的突出量、并在基片材(2)的寬度方向兩緣部沿長度方向隔開間隔配置。
文檔編號H01L21/02GK1521820SQ03103878
公開日2004年8月18日 申請日期2003年2月14日 優(yōu)先權日2003年2月14日
發(fā)明者小高得央 申請人:大日化成工業(yè)株式會社