專利名稱：用于光電繼電器的快速開/關(guān)光電發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體光電發(fā)生器，更具體地說，涉及增加了其關(guān)斷速度的光電發(fā)生器的新結(jié)構(gòu)。
背景技術(shù)：
光電發(fā)生器(“PVG”s)是眾所周知的，例如，在Kinzer的美國專利US4,721,986、Cantarini的US5,549,792和Cantarini及Lizotte的US5,973,257中就公開了上述光電發(fā)生器。使用這些器件來為半導(dǎo)體器件例如功率MOSFET等提供開啟控制信號(hào)，其中在上述半導(dǎo)體器件中，將輸入控制信號(hào)與MOSFET輸入光隔離。已知整個(gè)繼電器是光電繼電器(PVR)，這樣，在PVR中，來自LED等的輸入輻射信號(hào)照亮光電發(fā)生器(PVG)的表面，以便產(chǎn)生到MOSFET或其它柵控開關(guān)器件柵極的輸出柵電壓。
通過開啟和關(guān)斷PVG的時(shí)間來至少部分限制PVR的頻率響應(yīng)。這些開啟和關(guān)斷時(shí)間通過設(shè)計(jì)調(diào)整來匹配，其中減少關(guān)斷時(shí)間的結(jié)構(gòu)將增加開啟時(shí)間，反過來亦然。例如，增加SOI厚度減小開啟時(shí)間，但增加關(guān)斷時(shí)間。目前的PVG“疊層”采用SOI結(jié)構(gòu)，其中大約35微米厚的N型硅層由較厚的“加工”晶片支撐并與其絕緣。SOI層的頂表面包含淺P型擴(kuò)散區(qū)，使得進(jìn)入硅的光子產(chǎn)生空穴-電子對(duì)，空穴-電子收集在P/N結(jié)處，以便產(chǎn)生輸出電壓。在普通的硅芯片中多個(gè)相同的絕緣結(jié)構(gòu)彼此橫向分離且串連連接，以便產(chǎn)生想要的輸出電壓信號(hào)。
使用35微米厚SOI層的這種疊層具有大約100μs的關(guān)斷時(shí)間(輸入光信號(hào)消除之后)和大約30μs的開啟時(shí)間。通過使用較薄的SOI層，例如20微米厚，將關(guān)斷時(shí)間減小到大約50μs，但開啟時(shí)間增加到50μs。SOI厚度的進(jìn)一步減小進(jìn)一步降低關(guān)斷時(shí)間，但進(jìn)一步增加開啟時(shí)間。(上述數(shù)據(jù)假設(shè)12微安驅(qū)動(dòng)繼電器輸入。)希望能夠減小關(guān)斷時(shí)間而不極大地增加開啟時(shí)間。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，開槽阱的矩陣延伸穿過N-硅體的厚度，以便當(dāng)除去器件表面的照明時(shí)提供增加的復(fù)合位置來更快地破壞輸出電壓。通過利用非臨界面積和長度的截面區(qū)開槽阱并且通過使它們隔開相當(dāng)遠(yuǎn)的距離(相對(duì)于它們的寬度尺寸)，僅減小了小量的N-硅區(qū)，使得開啟時(shí)間少量減小。本發(fā)明的開槽阱可以是通過在硅中蝕刻形成的具有任何希望截面形狀的阱；用薄氧化物(300至500厚)給溝槽作襯，然后用本征多晶硅填充阱。
通過實(shí)例，如果使用35微米SOI層(給出更快的開啟)，間隔10um(中心至中心)的3μm×3μm開槽阱的矩陣將N-硅區(qū)減小不到10％，這樣限制開啟速度的損失。此外，可以增加SOI層的厚度，例如增加到50μm，使得能在由增加的SOI厚度獲得的附加10％的吸收中得回由于開槽阱導(dǎo)致的開啟速度的損失。
還應(yīng)結(jié)合影響PVGs關(guān)斷時(shí)間的其它因素考慮開槽阱的新的應(yīng)用。這樣，存在彼此組合的4項(xiàng)，能夠改進(jìn)微電子繼電器的整個(gè)響應(yīng)時(shí)間性能。該4項(xiàng)包含1)控制電路，2)SOI厚度，3)掩埋植入層，4)開槽阱。下面更詳細(xì)地描述這4項(xiàng)1)控制電路通過試驗(yàn)，已經(jīng)表明“BOSFET”控制電路(專利4,721,986圖14)是用于“快速關(guān)斷”響應(yīng)時(shí)間的最佳電路。根據(jù)SOI厚度，該關(guān)斷時(shí)間超過專利5,549,792控制電路的響應(yīng)時(shí)間大約50％?？刂齐娐穼?duì)開啟時(shí)間沒有什么影響，但顯著提高了關(guān)斷時(shí)間。
2)SOI厚度較薄的SOI厚度減小了關(guān)斷時(shí)間，但交換地，由于從較厚的SOI層產(chǎn)生了較高的短路電流，因此增加了開啟時(shí)間。已經(jīng)發(fā)現(xiàn)開啟時(shí)間和關(guān)斷時(shí)間的最佳組合為20μm(最好在15-25μm)的較薄SOI厚度。在僅減小大約15％-20％開啟時(shí)間的同時(shí)，利用較薄的SOI獲得了少大約30％-35％的較快的關(guān)斷時(shí)間。
3)掩埋植入層當(dāng)比較掩埋N+層時(shí)(在硅層的底部)，關(guān)斷時(shí)間具有大約30％的改進(jìn)，對(duì)開啟時(shí)間沒有影響。
4)開槽阱在僅減小15-20％的開啟時(shí)間的同時(shí)，通過添加開槽阱，比標(biāo)準(zhǔn)單元(沒有開槽阱)減小40-50％的關(guān)斷時(shí)間。為了得到開啟時(shí)間對(duì)關(guān)斷時(shí)間的最佳組合，硅(由于開槽的阱)減少的最佳百分比是單元面積中減少10-20％的區(qū)域。
總結(jié)通過組合所有的4項(xiàng)，可以明顯提高響應(yīng)時(shí)間。在下表中可以看出比現(xiàn)有技術(shù)的器件提高了4倍的頻率響應(yīng)。




圖1是包含本發(fā)明要點(diǎn)的PVG的一小部分的截面。
圖2是圖1的PVG的頂視圖。
具體實(shí)施例方式
參考圖1和2，示出了美國專利US5,549,792所示類型的PVG，其中支撐或加工晶片20(圖1)具有利用氧化物絕緣層22粘接于其上的薄SOI硅層21。利用非導(dǎo)電多晶硅填料壁板(web)35限定多個(gè)阱30、31、32、33和34。每個(gè)阱30-34都具有底N+層36?？梢岳迷谖g刻溝槽中的薄氧化物層35a和本征多晶硅填充物35b形成壁板35。每個(gè)阱30-34都具有底N+層36。每個(gè)阱30-34都分別具有淺P+擴(kuò)散區(qū)40-44和N+接觸擴(kuò)散區(qū)(圖1的50和51)，以便串連連接圖1所示的單元。
根據(jù)本發(fā)明，形成在圖1中示意性地示出為60-63的多個(gè)開槽阱，使其垂直穿過SOI層21，并且在SOI層21的全部表面上設(shè)置相同的開槽阱(圖2)。像用大約300至500厚的氧化物作襯并且用本征多晶硅填充的溝槽的壁板35那樣形成每個(gè)阱。
SOI層21最好大約20μm厚，應(yīng)在15-25μm的范圍內(nèi)。開槽阱60-63最好具有大約3μm×3μm的尺寸，并且中心至中心間隔大約10μm。中心至中心的間隔可以在大約7-13μm的范圍，開槽阱的尺寸還可以根據(jù)需要選擇。阱可以具有任何想要的深度，且不需要延伸到N+層36。此外，可以從器件的底部形成溝槽阱而不完全延伸到硅的頂部。
圖2示出了作為矩形陣列的基座，可以使用其它的幾何圖形。例如，開槽阱可以交錯(cuò)并且還可以形成為溝槽型拉長阱，以便得到開槽阱與硅區(qū)域的適當(dāng)百分比。
盡管已經(jīng)描述了本發(fā)明的具體實(shí)施例，但對(duì)于本領(lǐng)域技術(shù)人員來說，許多其它的修改和變化以及其它的應(yīng)用都將變得顯而易見。因此，最好本發(fā)明不限于這里具體公開的內(nèi)容。
權(quán)利要求
1.一種光電發(fā)生器，包括絕緣支撐晶片；設(shè)置在所述支撐晶片頂部且與所述支撐晶片絕緣的一種導(dǎo)電型的單晶硅層；延伸穿過所述硅層的介質(zhì)阻擋壁板，將所述硅層分為多個(gè)橫向分離的阱；每個(gè)所述阱包含第二導(dǎo)電型的淺擴(kuò)散區(qū)，從而限定了產(chǎn)生輸出電壓的結(jié)，所述輸出電壓響應(yīng)于所述光電發(fā)生器的表面照明；從頂表面延伸穿過至少所述硅層的全部厚度部分的多個(gè)間隔開的開槽阱。
2.權(quán)利要求1的器件，其中所述硅層具有大于大約10μm的厚度。
3.權(quán)利要求1的器件，其中所述開槽阱中心到中心彼此間隔大約5微米至大約20微米。
4.權(quán)利要求1的器件，其中每個(gè)所述開槽阱都具有矩形截面。
5.權(quán)利要求1的器件，其中所述阱串連電連接。
6.權(quán)利要求1的器件，其中所述硅層中的每個(gè)所述單元的底部都用所述一種濃度型的高濃度薄層作襯。
7.權(quán)利要求1的器件，其中所述硅層是外延形成層。
8.權(quán)利要求1的器件，其中所述介質(zhì)壁板是多晶硅。
9.權(quán)利要求2的器件，其中所述開槽阱中心到中心彼此間隔大約5微米至大約20微米。
10.權(quán)利要求9的器件，其中所述開槽阱中心到中心彼此間隔大約5微米至大約20微米。
11.權(quán)利要求10的器件，其中每個(gè)所述開槽阱在任何方向上都具有大約3微米的最大厚度。
12.權(quán)利要求11的器件，其中所述硅層是外延形成層。
13.權(quán)利要求12的器件，其中所述介質(zhì)阻擋壁板是多晶硅。
14.權(quán)利要求13的器件，其中所述阱串連電連接。
15.權(quán)利要求14的器件，其中所述硅層中的每個(gè)所述單元的底部都用所述一種濃度型的高濃度薄層作襯。
16.權(quán)利要求1的器件，其中從SOI層的底表面形成所述開槽阱，但不延伸穿過整個(gè)SOI層。
全文摘要
將在SOIN
文檔編號(hào)H01L27/142GK1426116SQ0216024
公開日2003年6月25日 申請(qǐng)日期2002年12月6日 優(yōu)先權(quán)日2001年12月6日
發(fā)明者S·C·利佐特 申請(qǐng)人:國際整流器有限公司