專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，具體而言是涉及一種具有縱型MOS(金屬氧化物半導(dǎo)體)柵極結(jié)構(gòu)的半導(dǎo)體器件。
背景技術(shù)：
在半導(dǎo)體中形成溝(trench溝)、利用該溝形成的漏極、柵極結(jié)構(gòu)應(yīng)用于IGBT(絕緣柵雙極晶體管)和MOSFET(場效應(yīng)晶體管)等半導(dǎo)體元件中，是特別有利于功率用等用途的結(jié)構(gòu)。例如，具有漏極、柵極結(jié)構(gòu)的MOSFET的轉(zhuǎn)換速度快，電流容量大，可得到幾十伏-100伏左右的耐壓，所以廣泛用于便攜型終端或個人計算機等轉(zhuǎn)換電源等中。
下面舉例說明n溝道型溝MOSFET，作為這種MOS柵極功率半導(dǎo)體器件的一個例子。
圖10是表示本發(fā)明者在完成本發(fā)明的過程中試作的n溝道型溝MOSFET的主要部分剖面結(jié)構(gòu)的模式圖。
即，該圖表示作為功率MOSFET在半導(dǎo)體晶片上并列形成的多個元件單位中的一個元件單位一半(半個間距)的剖面結(jié)構(gòu)。
說明其簡要結(jié)構(gòu)，在疊層形成n-型漂移層108和p型基極層110的半導(dǎo)體晶片上形成溝T，通過形成于該溝T內(nèi)壁面上的柵極絕緣膜102來形成柵極104。在n-型漂移層108的背面?zhèn)韧ㄟ^n+型漏極區(qū)域112形成漏極114。另一方面，在p型基極層110上設(shè)置鄰接?xùn)艠O形成的n+型源極區(qū)域116和鄰接n+型源極區(qū)域116形成的p+型區(qū)域118，跨躍這些區(qū)域來形成源極120。
在這種功率MOSFET中，當(dāng)向柵極104施加規(guī)定電壓時，在鄰接p型基極層110中的柵極絕緣膜102的區(qū)域中形成反型層，在源極和漏極之間形成導(dǎo)通狀態(tài)。
但是，在圖10所示的MOSFET中，元件細微化后也存在不能有效降低導(dǎo)通電阻的問題。
即，在圖10所示的MOSFET的情況下，主要由‘溝道電阻分量’和‘漂移電阻分量’來確定導(dǎo)通時的元件電阻，即‘導(dǎo)通電阻’。所謂‘溝道電阻分量’是導(dǎo)通時形成于p型基極區(qū)域110中的溝道區(qū)域的電阻分量，另一方面，所謂‘漂移電阻分量’是n-型漂移層108中流過導(dǎo)通電流的電阻分量。
為了降低元件的導(dǎo)通電阻，最初通過縮小圖10的元件單位的間距a來增加元件密度、即溝道密度，使元件的導(dǎo)通電阻降低。
但是，隨著近年來半導(dǎo)體細微加工技術(shù)的迅速發(fā)展，溝道密度急劇增大，‘溝道電阻分量’大幅度降低。具體而言，元件間距a下降到0.5微米時才能進行細微化。即，雖然圖10中表示元件單位的一半(一半間距)，但在向左右展開的該圖示結(jié)構(gòu)的實際元件中，夾在相鄰兩個漏極、柵極之間的p型基極層110的寬度與元件間距a基本相等，下降到0.5微米時才能進行細微化。
另外，在這種狀況下，最新的功率MOSFET的導(dǎo)通電阻中所述漂移電阻分量約占整個電阻的2/3。
即，即使進一步改良制造工藝、進一步細微化元件間距a，也會產(chǎn)生元件導(dǎo)通電阻明顯下降的不希望的問題。
例如，在元件耐壓為30伏的MOSFET的情況下，很難將元件的導(dǎo)通電阻降到20mΩmm2以下。
為了解決該問題，必需減薄漂移層108的層厚t，降低‘漂移電阻分量’。因此，考慮當(dāng)柵極絕緣膜厚、向柵極(源極)、漏極之間施加電壓時，由柵極絕緣膜分擔(dān)部分施加電壓，減薄漂移層厚度的方法。
圖11是表示根據(jù)該構(gòu)想制作的MOSFET的剖面結(jié)構(gòu)的模式圖。
即，在該圖所示的MOSFET的情況下，通過形成厚的柵極絕緣膜102來負擔(dān)施加電壓，由此來減薄漂移層108的膜厚t。
但是，當(dāng)如此形成厚的柵極絕緣膜102時，閾值電壓上升。結(jié)果，僅施加相同柵極電壓時的導(dǎo)通電阻中溝道電阻變高的部分上升，存在不能有效降低元件整體的導(dǎo)通電阻這類的問題。
如上所述，在現(xiàn)有的功率MOSFET中，因為導(dǎo)通電阻由‘漂移電阻分量’確定，所以即使細微化元件，也不能有效降低其導(dǎo)通電阻。

發(fā)明內(nèi)容
本發(fā)明是基于對該問題的認識作出的，其目的在于提供一種具有獨特結(jié)構(gòu)的功率MOSFET等半導(dǎo)體器件，通過有效降低漂移電阻分量，可細微化元件并進一步降低導(dǎo)通電阻。
為了實現(xiàn)上述目的，本發(fā)明的半導(dǎo)體器件，具備第一導(dǎo)電型漏極；設(shè)置在上述漏極層上的第一導(dǎo)電型漂移層；設(shè)置在上述漂移層上的第二導(dǎo)電型基極層；設(shè)置在上述基極層上的第一導(dǎo)電型源極區(qū)域；和具有貫穿上述基極層到達上述漂移層的形成于溝內(nèi)壁面中的柵極絕緣膜及通過柵極絕緣膜設(shè)置在上述溝內(nèi)部的柵極的溝、柵極，其特征在于，上述柵極絕緣膜中鄰接上述漂移層的部分比鄰接上述基極層的部分形成得厚，上述漂移層在上述漏極層的附近沿上述溝道的深度方向接近上述漏極層，從而具有上述第一導(dǎo)電型雜質(zhì)濃度上升的濃度梯度。
根據(jù)上述結(jié)構(gòu)，可在維持耐壓的同時有效降低漂移電阻分量。
其中，當(dāng)上述漂移層的上述雜質(zhì)濃度在與上述基極層相鄰的部分中為1×1016至9×1016cm-3的范圍內(nèi)，在與上述漏極層相鄰的部分中為1×1017至3×1017cm-3的范圍內(nèi)時，可形成耐壓和導(dǎo)通電阻的平衡良好的半導(dǎo)體器件。
另外，上述漂移層通過具有沿上述溝道的深度方向上述第一導(dǎo)電型雜質(zhì)濃度變得很小的部分，可形成耐壓和導(dǎo)通電阻的平衡良好的半導(dǎo)體器件。
其中，當(dāng)上述漂移層的上述雜質(zhì)濃度在與上述基極層相鄰的部分中為1×1017至3×1017cm-3的范圍內(nèi)，在上述變?yōu)楹苄〉牟糠种袨?×1016至9×1016cm-3的范圍內(nèi)，在與上述漏極層相鄰的部分中為1×1017至3×1017cm-3的范圍內(nèi)時，耐壓和導(dǎo)通電阻的平衡非常好。
另外，設(shè)置在相鄰的一對上述溝、柵極之間的上述基極層的寬度為0.5微米的細微化時，本發(fā)明特別有效。
另外，通過使上述溝、柵極到達上述漏極層，可減薄漂移層的厚度，明顯降低漂移電阻分量。


圖1是表示本發(fā)明實施例的n溝道溝MOSFET的主要部分剖面結(jié)構(gòu)的模式圖。
圖2是舉例表示本發(fā)明MOSFET的漂移層8的深度方向的雜質(zhì)濃度梯度的曲線圖。
圖3是表示MOSFET的耐壓V和導(dǎo)通電阻Ron對于漂移層8下端雜質(zhì)濃度的相關(guān)性的曲線圖。
圖4是表示本發(fā)明漂移層8的雜質(zhì)濃度分布再一實例的曲線圖。
圖5是表示MOSFET的耐壓V和導(dǎo)通電阻Ron對于圖4所示施加雜質(zhì)濃度分布時的漂移層8下端雜質(zhì)濃度的相關(guān)性的曲線圖。
圖6是表示元件內(nèi)部擊穿時的電場分布一實例的模式圖。
圖7是表示本發(fā)明MOSFET的第一變形例的主要部分剖面圖。
圖8是表示本發(fā)明MOSFET的第二變形例的主要部分剖面圖。
圖9是表示本發(fā)明MOSFET的第三變形例的主要部分剖面圖。
圖10是表示本發(fā)明者在完成本發(fā)明的過程中試作的n溝道型溝MOSFET的主要部分剖面結(jié)構(gòu)的模式圖。
圖11是表示厚柵極絕緣膜的MOSFET的剖面結(jié)構(gòu)的模式圖。
具體實施例方式
下面參照附圖來說明本發(fā)明的實施例。
圖1是表示本發(fā)明實施例的n溝道溝MOSFET的主要部分剖面結(jié)構(gòu)的模式圖。
即，該圖表示作為功率MOSFET在半導(dǎo)體晶片上并列形成的多個元件單位中的一個元件單位的一半(一半間距)的剖面結(jié)構(gòu)。
概述該結(jié)構(gòu)，在疊層n+型漏極層12、n型漂移層8和p型基極層10所形成的半導(dǎo)體晶片上形成溝T，通過形成于該溝T內(nèi)壁面上的柵極絕緣膜2來形成柵極4。即，溝、柵極形成為從晶片的表面?zhèn)蓉灤﹏型漂移層8到達n+型漏極層12。
在p型基極層10上設(shè)置鄰接溝、柵極形成的n+型源極區(qū)域16和與其相鄰形成的p+型區(qū)域18，跨躍這些區(qū)域形成源極20。
另一方面，在n+型漏極層12的背面?zhèn)刃纬陕O14。
其中，在圖1所示的MOSFET中，其特征之一在于柵極絕緣膜2的厚度分二階段變化。即，在溝、柵極中，柵極絕緣膜2在p型基極層10之前薄，在鄰接漂移層8和n+型漏極層12的部分中，柵極絕緣膜形成得厚。因此，通過對柵極絕緣膜2的厚度設(shè)置分布，不會提高元件的閾值，使柵極絕緣膜2分擔(dān)電壓，減薄漂移層8的厚度。
即，在形成溝道的p型基極層10的部分b1中，柵極絕緣膜2的膜厚C1形成得薄。由此，當(dāng)鄰接基極層10的柵極絕緣膜2薄時，施加相同的電壓值，則與絕緣膜厚的情況相比，閾值可降低。同時，因為溝道的反型度增加，所以電流的流量變大，可降低導(dǎo)通電阻。
另外，通過在漂移層8以下的部分b2中較厚地形成柵極絕緣膜2的膜厚C2，可分擔(dān)施加在柵極(源極)、漏極間的部分電壓。結(jié)果，漂移層8的層厚t薄，可有效降低‘漂移電阻分量’。結(jié)果，可降低元件的導(dǎo)通電阻。
由此，因為漂移層8的層厚t薄，所以在圖1所示結(jié)構(gòu)的情況下，溝、柵極可構(gòu)造成貫穿薄的漂移層8，直到漏極層12。其中，如下面本發(fā)明的變形例所述，并非一定要貫穿漂移層8，也可在漂移層8的途中形成溝、柵極。
本發(fā)明MOSFET的第二個特征在于漂移層8的雜質(zhì)濃度梯度。即，在本發(fā)明中，在深度方向上所見的漂移層8的雜質(zhì)濃度梯度不恒定，通過獨特分布，可進一步有效降低‘漂移電阻分量’。
圖2是舉例表示本發(fā)明MOSFET的漂移層8的深度方向的雜質(zhì)濃度梯度的曲線圖。在本發(fā)明中，首先，如圖所示，漂移層8的n型雜質(zhì)濃度分布成在深度方向上依次增加。根據(jù)本發(fā)明者的試作研究結(jié)果，如圖所示，在漂移層8的上端A、即與p型基極層10鄰接部分的雜質(zhì)濃度希望在1×1016至9×1016cm-3的范圍內(nèi)。當(dāng)上端A的濃度比該范圍高時，元件的耐壓不充分，反之，當(dāng)濃度比該范圍低時，不能充分降低導(dǎo)通電阻。
另外，當(dāng)考慮元件的耐壓和導(dǎo)通電阻的平衡時，更實用地期望上端A的漂移層8的雜質(zhì)濃度在3×1016至7×1016cm-3的范圍內(nèi)，最好是在4×1016至6×1016cm-3的范圍內(nèi)。
下面說明漂移層8的雜質(zhì)濃度如圖2變化時的下端B、即與漏極層12鄰接部分的雜質(zhì)濃度。
圖3是表示MOSFET的耐壓V和導(dǎo)通電阻Ron對于漂移層8下端雜質(zhì)濃度的相關(guān)性的曲線圖。
即，該圖的橫軸表示漂移層8下端B的雜質(zhì)濃度，該圖的左縱軸表示MOSFET的耐壓V，右縱軸表示導(dǎo)通電阻Ron。其中，漂移層8的上端A的雜質(zhì)濃度固定在5.5×1016cm-3。
另外，作為這里使用的元件結(jié)構(gòu)參數(shù)，圖1所示元件單位的一半間距a＝0.4微米，漂移層8的膜厚t＝1.2微米，薄的柵極絕緣膜部分b1＝0.5微米，厚的柵極絕緣膜部分b2＝1.5微米，薄的柵極絕緣膜膜厚c1＝0.015微米，厚的柵極絕緣膜膜厚c2＝0.15微米。
由圖3可知，元件的導(dǎo)通電阻Ron因下端B的雜質(zhì)濃度上升而下降，另一方面，元件的耐壓V相對于雜質(zhì)濃度具有極大值。例如，在漂移層的雜質(zhì)濃度約為2.1×1017cm-3時，耐壓達到約36.3伏的峰值，此時的導(dǎo)通電阻約為1.73mΩmm2。
另外，當(dāng)漂移層8下端的雜質(zhì)濃度為2.3×1017cm-3時，元件的耐壓V為36伏，導(dǎo)通電阻約為1.7mΩmm2。與漂移層的雜質(zhì)濃度穩(wěn)定前的MOSFET相比，在上述具體實例的情況下，導(dǎo)通電阻約降低到1/10。
通常，漂移層8的上述雜質(zhì)濃度在與漏極層12鄰接的部分中為1×1017至3×1017m-3的范圍內(nèi)。另外，當(dāng)考慮元件的耐壓和導(dǎo)通電阻的平衡時，漂移層8的上述雜質(zhì)濃度在與漏極層12鄰接的部分中為1.7×1017至2.4×1017cm-3的范圍內(nèi)。另外，當(dāng)在與漏極層12鄰接的部分中為1.8×1017至2.3×1017cm-3的范圍內(nèi)時，可得到超過36伏的高耐壓。
根據(jù)本發(fā)明，通過使漂移層8的雜質(zhì)濃度分布成沿深度方向依次增加，可在維持耐壓的同時，有效降低‘漂移電阻分量’。即，在維持耐壓的同時，可降低元件的導(dǎo)通電阻。
因為漂移層8的漏極層12的雜質(zhì)濃度的兩位不同，所以存在交界面上電場集中的問題。根據(jù)本發(fā)明，通過柵極絕緣膜2增厚來提高臨界電場，并通過在漂移層8上設(shè)置濃度梯度來抑制電場僅集中在交界部，通過從漂移層的下部(接近漏極層的部分)向中部擴大電場集中區(qū)域使之緩和，可提高耐壓，通過提高漂移層濃度，可降低導(dǎo)通電阻。
圖2中雖然表示漂移層8的雜質(zhì)濃度基本直線形變化的分布，但本發(fā)明不限于此，雜質(zhì)濃度也可按曲線形或階段形變化。即，漂移層8的雜質(zhì)濃度沿深度方向依次增加地分布。只要得到相同的效果，就包含在本發(fā)明的范圍內(nèi)。因此，例如，在漂移層8的形成中，可依次形成雜質(zhì)濃度不同的多個層。
本發(fā)明者通過在漂移層8的雜質(zhì)濃度中加入再一種辦法，得知在維持耐壓的同時可進一步降低導(dǎo)通電阻。
圖4是表示本發(fā)明漂移層8的雜質(zhì)濃度分布再一實例的曲線圖。即，該圖的橫軸表示漂移層8的深度方向的距離，縱軸表示漂移層8的雜質(zhì)濃度。
從深度方向看，圖4所示雜質(zhì)濃度具有‘基本V字形’的雜質(zhì)濃度分布。換言之，為在圖2所示的雜質(zhì)濃度分布中，在上側(cè)、即與p型基極層10鄰接的部分中附加高的雜質(zhì)濃度區(qū)域的分布。
本發(fā)明者還對具有圖4所示雜質(zhì)濃度分布的元件作為定量評價。
圖5是表示MOSFET的耐壓V和導(dǎo)通電阻Ron對于圖4所示施加雜質(zhì)濃度分布時的漂移層8下端雜質(zhì)濃度的相關(guān)性的曲線圖。
即，該圖的橫軸表示漂移層8下端B的雜質(zhì)濃度，該圖的左縱軸表示MOSFET的耐壓V，右縱軸表示導(dǎo)通電阻Ron。這里的元件結(jié)構(gòu)參數(shù)與圖3所述的相同。另外，漂移層8的上端A的雜質(zhì)濃度固定在1.5×1017cm-3。
由圖5可知，元件的導(dǎo)通電阻Ron因下端B的雜質(zhì)濃度上升而下降，另一方面，元件的耐壓V相對于雜質(zhì)濃度具有極大值。這些傾向雖與圖3所示相同，但與圖3相比，耐壓可維持在基本相同的水平，同時可有意降低導(dǎo)通電阻Ron。
例如，在圖5中，漂移層的雜質(zhì)濃度約為1.9×1017cm-3-2.1×1017cm-3，耐壓達到約36.3伏的峰值。此時的導(dǎo)通電阻在雜質(zhì)濃度約為1.9×1017cm-3時約為1.68伏，在雜質(zhì)濃度約為2.1×1017cm-3時下降到約1.66伏。即，與圖3相比，耐壓相同，導(dǎo)通電阻約下降10％。
這里再返回到圖4來說明一般的情況，期望漂移層8的上端A、即與p型基極層10相鄰的部分的雜質(zhì)濃度在1×1017至3×1017cm-3的范圍內(nèi)。當(dāng)上端A的濃度比該范圍高時，元件的耐壓不充分，反之，當(dāng)濃度比該范圍低時，不能充分降低導(dǎo)通電阻。
另外，當(dāng)考慮元件的耐壓和導(dǎo)通電阻的平衡時，更實用地期望上端A的漂移層8的雜質(zhì)濃度在1.4×1017至2×1017cm-3的范圍內(nèi)。
另一方面，在漂移層8的雜質(zhì)濃度為極小的部分中，期望該值在1×1016至9×1016cm-3的范圍內(nèi)。
另外，期望漂移層8的上述雜質(zhì)濃度在與漂移層12相鄰的部分中為1×1017至3×1017cm-3的范圍內(nèi)。當(dāng)考慮元件的耐壓和導(dǎo)通電阻的平衡時，期望漂移層8的上述雜質(zhì)濃度在與漂移層12相鄰的部分中為1.4×1017至2.6×1017cm-3的范圍內(nèi)。另外，若該部分的雜質(zhì)濃度為1.7×1017至2.2×1017cm-3的范圍內(nèi)，則可得到超過36伏的耐壓，效果明顯。
圖6是表示元件內(nèi)部擊穿時的電場分布一實例的模式圖。即，圖(a)表示漂移層的雜質(zhì)濃度分布在深度方向上一定時的電場分布，圖(b)表示漂移層的雜質(zhì)濃度分布具有圖4所示分布的元件電場分布。
這里，在圖6(a)元件的情況下，因為是與本發(fā)明的圖(b)元件基本相同的導(dǎo)通電阻，所以n型雜質(zhì)的濃度在漂移層整體上都為1.45×1017cm-3。評價結(jié)果，與漂移層的雜質(zhì)濃度分布一定時(圖6(a))的耐壓約為34伏相反，基于本發(fā)明的施加約為V字形的濃度分布時(圖6(b))的耐壓可提高到約36.3伏。即，與漂移層的雜質(zhì)濃度一定的情況相比，根據(jù)本發(fā)明，可在元件的導(dǎo)通電阻變?yōu)橄嗤那闆r下提高耐壓。
在漂移層中設(shè)置圖4所示基本V字形的濃度分布時元件特性提高的原因如下。
即，首先，通過在漂移層8的下側(cè)施加向漏極層12上升的濃度梯度，如上所述，可緩和漂移層8和漏極層12之間的電場集中，提高耐壓并降低導(dǎo)通電阻。
另外，通過溝道導(dǎo)通后向流過電流的漂移層8的上側(cè)(基極層側(cè))插入適度的高濃度區(qū)域，可在緩和電場的同時降低導(dǎo)通電阻。這與下側(cè)的電場集中區(qū)域相分離，在影響少的上側(cè)提高濃度，來緩和電場。
參見圖6所示的擊穿時的電場分布，與在漂移層的濃度一定時(圖6(a))耐壓達到34.0伏左右相反，在設(shè)置基本V字形的濃度梯度時(圖6(b))耐壓上升到36.4伏，盡管擊穿電壓高(施加電壓高)，可知可同等地抑制漂移層8和漏極層12及柵極絕緣膜2相交部分的電場集中度。
因此，根據(jù)本發(fā)明，通過使漂移層的濃度方向濃度分布為基本V字形，不降低耐壓，就可有效降低元件的導(dǎo)通電阻。這表示有效降低了元件導(dǎo)通狀態(tài)的電阻分量中的‘漂移電阻分量’，即漂移層8的電阻分量。
結(jié)果，‘溝道電阻分量’占元件導(dǎo)通電阻的比例增加。因此，通過縮小元件間距(圖1的寬度a)，溝道密度上升，‘溝道電阻分量’降低，則可進一步降低元件的導(dǎo)通電阻。即，實現(xiàn)細微化元件單位引起的導(dǎo)通電阻降低。
在向左右展開圖1所示元件單位時形成的實際元件結(jié)構(gòu)中，夾在相鄰溝、柵極間的p型基極層10的寬度下降0.5微米來細微化時，本發(fā)明的效果特別明顯。
即，根據(jù)本發(fā)明，細微化元件，‘漂移電阻分量’占導(dǎo)通電阻的比較明顯時，有效降低該‘漂移電阻分量’，結(jié)果，可大幅度降低元件的導(dǎo)通電阻。
圖4中雖然表示漂移層8的雜質(zhì)濃度基本連續(xù)曲線形變化的分布，但本發(fā)明不限于此，雜質(zhì)濃度也可按直線形或階段形變化。即，只要漂移層8的雜質(zhì)濃度沿深度方向具有有極小值的基本V字形分布，就包含在本發(fā)明的范圍內(nèi)。因此，例如，在漂移層8的形成中，可依次形成雜質(zhì)濃度不同的多個層。
下面介紹本發(fā)明的MOSFET的幾個變形例。
圖7是表示本發(fā)明MOSFET的第一變形例的主更部分剖面圖。圖中，向與圖1至圖6所述要素附加相同符號，省略詳細說明。
在該變形例中，漂移層8具有圖2或圖4所示的雜質(zhì)濃度分布。另外，在本變形例中，溝、柵極不貫穿n型漂移層8，終止在漂移層8的途中。在耐壓比元件的導(dǎo)通電阻優(yōu)先的用途中，這種結(jié)構(gòu)最適合。
圖8是表示本發(fā)明MOSFET的第二變形例的主更部分剖面圖。圖中，向與圖1至圖7所述要素附加相同符號，省略詳細說明。
在該變形例中，漂移層8具有圖2或圖4所示的雜質(zhì)濃度分布。另外，在本變形例中，柵極絕緣膜2的膜厚具有沿溝T的深度方向依次增加的分布。因此，不提高元件的閾值，在與漂移層鄰接的部分中，厚的柵極絕緣膜2分擔(dān)部分施加在柵極(源極)、漏極之間的電壓，漂移層8的膜厚t薄，可降低‘漂移電阻分量’。
在圖8所示的具體實例中，雖然溝、柵極貫穿漂移層8，但代替該情況，如圖7所示，溝、柵極也可終止在漂移層8的途中。
圖9是表示本發(fā)明MOSFET的第三變形例的主要部分剖面圖。圖中，向與圖1至圖8所述要素附加相同符號，省略詳細說明。
在本變形例中，漂移層8具有圖2或圖4所示的雜質(zhì)濃度分布。另外，在本變形例中，柵極絕緣膜2的膜厚具有沿溝T的深度方向階段增加的分布。因此，不提高元件的閾值，在與漂移層鄰接的部分中，厚的柵極絕緣膜2分擔(dān)部分施加在柵極(源極)、漏極之間的電壓，漂移層8的膜厚t薄，可降低‘漂移電阻分量’。
在圖9所示的具體實例中，雖然溝、柵極終止在漂移層8的途中，但代替該情況，如圖1-8所示，溝、柵極也可貫穿漂移層8。
上面參照具體實例說明了本發(fā)明的實施例。但是，本發(fā)明并不限于這些具體實例。
例如，在各具體實例的各要素的尺寸或形狀、導(dǎo)電型、雜質(zhì)濃度、材料等中，當(dāng)事人可從公知的范圍中進行適當(dāng)選擇，只要得到與本發(fā)明相同的作用效果，就包含在本發(fā)明的范圍內(nèi)。
如上所述，根據(jù)本發(fā)明，通過溝道部的柵極絕緣膜形成得薄，與漂移層鄰接的柵極絕緣膜形成得厚，不提高元件的閾值，使柵極絕緣膜分擔(dān)電壓，可使漂移層的厚度薄。結(jié)果，降低漂移電阻分量，有效降低元件的導(dǎo)通電阻。
另外，根據(jù)本發(fā)明，通過使漂移層的雜質(zhì)濃度分布成沿深度方向依次增加的分布，可在維持耐壓的同時，有效降低漂移電阻分量。即，在維持耐壓的同時，可降低元件的導(dǎo)通電阻。
另外，根據(jù)本發(fā)明，通過使漂移層的濃度方向濃度分布為基本V字形，不降低耐壓，就可有效降低元件導(dǎo)通電阻中的漂移電阻分量。結(jié)果，‘溝道電阻分量’占元件導(dǎo)通電阻的比例增加，通過縮小元件間距，溝道密度上升，‘溝道電阻分量’降低。則可進一步降低元件的導(dǎo)通電阻。
即，根據(jù)本發(fā)明，可提高一種在維持耐壓的同時導(dǎo)通電阻降低的半導(dǎo)體器件，對生產(chǎn)有利。
權(quán)利要求
1.一種半導(dǎo)體器件，具備第一導(dǎo)電型漏極；設(shè)置在上述漏極層上的第一導(dǎo)電型漂移層；設(shè)置在上述漂移層上的第二導(dǎo)電型基極層；設(shè)置在上述基極層上的第一導(dǎo)電型源極區(qū)域；和具有貫穿上述基極層到達上述漂移層的形成于溝內(nèi)壁面中的柵極絕緣膜及通過柵極絕緣膜設(shè)置在上述溝內(nèi)部的柵極的溝、柵極，其特征在于，上述柵極絕緣膜中鄰接上述漂移層的部分比鄰接上述基極層的部分形成得厚，上述漂移層在上述漏極層的附近沿上述溝道的深度方向接近上述漏極層，從而具有上述第一導(dǎo)電型雜質(zhì)濃度上升的濃度梯度。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述漂移層的上述雜質(zhì)濃度在與上述基極層相鄰的部分中為1×1016至9×1016c-3的范圍內(nèi)，在與上述漏極層相鄰的部分中為1×1017至3×1017c-3的范圍內(nèi)。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述漂移層具有沿上述溝道的深度方向上述第一導(dǎo)電型雜質(zhì)濃度變得很小的部分。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于上述漂移層的上述雜質(zhì)濃度在與上述基極層相鄰的部分中為1×1017至3×1017cm-3的范圍內(nèi)，在上述變?yōu)楹苄〉牟糠种袨?×1016至9×1016cm-3的范圍內(nèi)，在與上述漏極層相鄰的部分中為1×1017至3×1017cm-3的范圍內(nèi)。
5.根據(jù)權(quán)利要求1-4之一所述的半導(dǎo)體器件，其特征在于設(shè)置在相鄰的一對上述溝、柵極之間的上述基極層的寬度為0.5微米以下。
6.根據(jù)權(quán)利要求1-4之一所述的半導(dǎo)體器件，其特征在于上述溝、柵極到達上述漏極層。
全文摘要
本發(fā)明半導(dǎo)體器件，通過有效降低漂移電阻分量，可大幅度降低導(dǎo)通電阻。半導(dǎo)體器件具備第一導(dǎo)電型漏極(12)；設(shè)置在漏極層上的第一導(dǎo)電型漂移層(8)；設(shè)置在漂移層上的第二導(dǎo)電型基極層(10)；設(shè)置在基極層上的第一導(dǎo)電型源極區(qū)域(16)；和具有貫穿上述基極層到達上述漂移層且形成于溝(T)內(nèi)壁面上的柵極絕緣膜(2)和柵極(4)的溝、柵極。柵極絕緣膜(2)中鄰接漂移層的部分比鄰接基極層的部分形成得厚，漂移層(8)在漏極層的附近沿上述溝道的深度方向接近上述漏極層，從而具有上述第一導(dǎo)電型雜質(zhì)濃度上升的濃度梯度。
文檔編號H01L29/423GK1402360SQ02142588
公開日2003年3月12日 申請日期2002年6月28日 優(yōu)先權(quán)日2001年6月29日
發(fā)明者小野昇太郎 申請人:株式會社東芝