專利名稱：具有雙擴散體分布的溝槽金屬氧化物半導體場效應晶體管的制作方法
技術領域：
本發(fā)明一般涉及微電子電路，特別涉及溝槽MOSFET器件。
典型的分立式DMOS電路包括兩個或多個平行構造的單獨的DMOS晶體管單元。單獨的DMOS晶體管單元共享共用的漏極接點，同時他們的源極都用金屬短接到一起，而他們的柵極用多晶硅短接在一起。因此，盡管該分立式DMOS電路由小晶體管的矩陣構成，但其工作表現(xiàn)為單個大晶體管。
一種特定的DMOS晶體管稱為溝槽DMOS晶體管，其中的溝道是垂直形成的，而柵極形成于在源和漏之間延伸的溝槽中。該與薄氧化層對齊并填充有多晶硅的溝槽允許小阻擋的電流并因此提供低的單位導通電阻值。溝槽DMOS晶體管的例子被揭示于美國專利5,072,266、5,541,425和5,866,931中。


圖1示出了半個六角形現(xiàn)有技術溝槽DMOS晶體管結構21，該結構包括n+襯底23，其上形成預定深度depi的輕摻雜外延層(n)25。在外延層25中，設有相反導電類型(p，p+)的體區(qū)27。除了在中心區(qū)域中，該體區(qū)基本為平面，而且位于外延層頂面的下面，與外延層的頂面相距dmin。覆蓋在大部分體區(qū)27上的另一層28(n+)作為源極。在外延層中設有六角形溝槽29，它向著頂部開口并具有預定深度dtr，該溝槽29與定義單元區(qū)域31的晶體管單元相連，該區(qū)域31的水平橫截面也為六角形。在單元區(qū)域31中，該體區(qū)向上延伸該外延層的頂表面并在單元區(qū)的頂表面形成橫截面中的露出的圖案33。該體區(qū)的中心暴露的部分比基本為平面的體區(qū)的余下的區(qū)域的摻雜更重(p+)。此外，該體區(qū)的中心部分向著外延層的表面以下延伸至深度dmax，這比晶體管單元的溝槽29的深度dtr要大。體區(qū)的中心部分27c位于由晶體管單元的溝槽29的底部限定的平面以下。通過制成這樣深的p+區(qū)域，迫使擊穿電壓從溝槽表面進入到半導體材料的體塊中。
溝槽DMOS器件需要具有持續(xù)的常低單位導通電阻。降低單位導通電阻的最簡單的方法是增加單元密度。但是，用圖1示出的器件，單元密度被p+區(qū)域中的摻雜劑的橫向擴散所限制。更具體地，由于溝槽臺地區(qū)域的尺寸被減小以增加單元密度，該p+區(qū)域最終橫向擴散到溝道區(qū)域，顯著地增加了器件的閾值電壓。
眾所周知，與溝槽DMOS器件相連的柵極電荷在單元密度增加時，例如在降低單位導通電阻的努力過程中增加。一種阻擋這種柵極電荷的增加的方法是減小溝槽的深度和對應的P體區(qū)結深。通過減少溝槽深度(和相連的P體區(qū)結深)，能夠降低柵極電荷。但是，當降低溝槽的深度和P體區(qū)結深時，器件擊穿電壓由于在端部區(qū)域的較淺的P體區(qū)結而在該端部區(qū)域中降低。
因此，通過增加單元密度來提供溝槽DMOS的低單位導通電阻的努力最近被同時發(fā)生的不利的改變而受阻，例如與器件閾值電壓、柵極電荷和/或端部區(qū)域器件擊穿電壓有關的問題。
根據(jù)本發(fā)明的實施例，提供了一種溝槽MOSFET器件，包括(a)第一導電類型的襯底；(b)襯底上的第一導電類型的外延層，該外延層的多數(shù)載流子濃度低于襯底；(c)在外延層中的多個溝槽；(d)第一絕緣層，例如氧化物層，襯于溝槽中；(e)導電區(qū)域，例如多晶硅區(qū)域，位于靠近第一絕緣層的溝槽中；(f)一個或多個溝槽體區(qū)和一個或多個端部體區(qū)，它們位于外延層的上部分，端部體區(qū)延伸到外延層內(nèi)的深度大于溝槽體區(qū)；每個溝槽體區(qū)和每個端部體區(qū)包括(1)第二導電類型的第一區(qū)域，該第二導電類型與第一導電類型相反，和(2)靠近第一區(qū)的第二導電類型的第二區(qū)域，該第二區(qū)域的多數(shù)載流子濃度高于第一區(qū)域，而且第二區(qū)域位于第一區(qū)域的上面；和(g)第一導電類型的多個源區(qū)，位于靠近該溝槽體區(qū)的上部中的溝槽。
在一些優(yōu)選實施例中，溝槽MOSFET器件為硅器件，其單位導通電阻在0.13到0.22Ω-cm2范圍，擊穿電壓在20到30V范圍。
此外，端部體區(qū)的深度優(yōu)選最小在2.0到2.2μm范圍，溝槽體區(qū)的深度優(yōu)選最大在1.6到1.8μm范圍。溝槽體區(qū)的寬度優(yōu)選最大在1.2到2.0μm范圍，而溝槽優(yōu)選最大深度在1.0到2.0μm范圍。
在一些優(yōu)選實施例中，器件將還包括端部掩蔽結構，例如端部氧化物結構，與鄰近的外圍溝槽至少相距3.0微米。
在另外的優(yōu)選實施例中，第一導電類型為N型導電，第二導電類型為P型導電，而且體區(qū)用硼摻雜。更優(yōu)選地，襯底為N+襯底，外延層是N外延層，第一區(qū)域為P-區(qū)域，第二區(qū)域為P區(qū)域，而源區(qū)為N+區(qū)。
本發(fā)明的溝槽MOSFET若干優(yōu)選的電阻率值如下襯底電阻率在0.005到0.01Ω-cm范圍，外延層電阻率在0.18到0.25Ω-cm范圍，第一區(qū)域的電阻系在0.4到0.8Ω-cm范圍，第二區(qū)域的電阻率在0.15到0.4Ω-cm范圍，源區(qū)的電阻率在0.003到0.001Ω-cm范圍。
對于20到30V器件，這些值特別理想。
根據(jù)本發(fā)明的另一個方面，提供了一種形成溝槽MOSFET器件的方法。該方法包括(a)提供第一導電類型的襯底；(b)襯底上形成第一導電類型的外延層，該外延層的多數(shù)載流子濃度低于襯底；(c)在外延層中形成多個溝槽，溝槽中襯有第一絕緣層并包含靠近第一絕緣層的導電區(qū)域；(d)在外延層的上部分中形成一個或多個溝槽體區(qū)和一個或多個端部體區(qū)，端部體區(qū)延伸到外延層內(nèi)的深度大于溝槽體區(qū)；每個溝槽體區(qū)和每個端部體區(qū)包括(a)第二導電類型的第一區(qū)域，該第二導電類型與第一導電類型相反，和(b)靠近第一區(qū)的第二導電類型的第二區(qū)域，該第二區(qū)域的多數(shù)載流子濃度高于第一區(qū)域，而且第二區(qū)域位于第一區(qū)域的上面；和(e)形成第一導電類型的多個源區(qū)，靠近該溝槽體區(qū)的上部中的溝槽。
該第一絕緣層優(yōu)選的為氧化物層，而且形成氧化物層的步驟優(yōu)選地包括干法氧化。
形成溝槽的步驟優(yōu)選地包括在外延層上形成構圖的掩蔽層的步驟和通過該掩蔽層蝕刻溝槽的步驟。
在溝槽中提供導電區(qū)域的步驟優(yōu)選地包括沉積多晶硅層和隨后刻蝕該多晶硅層。
形成一個或多個溝槽體區(qū)和一個或多個端部體區(qū)的步驟優(yōu)選地包括(a)形成端部掩蔽結構；(b)在外延層的上部分中形成第二導電類型的層；(c)在外延層中形成溝槽，該溝槽延伸穿過第二導電類型的層以便形成第二導電類型的分離的第一區(qū)域；(d)在至少靠近該第一區(qū)域的溝槽壁上方形成氧化物層，該形成氧化物層的步驟導致了在靠近氧化層的第一區(qū)域中降低了多數(shù)載流子濃度的區(qū)域；以及(e)在靠近和位于第二導電類型的第一區(qū)域的上方的外延層中形成第二導電類型的第二區(qū)域。溝槽的間隔優(yōu)選地要足夠近，以便在形成氧化物層的過程中，在溝槽間的整個第一區(qū)域中，降低多數(shù)載流子的濃度。端部掩蔽結構優(yōu)選地與最近的外圍溝槽相隔足夠遠，以便形成氧化物層的步驟基本上對在外圍溝槽和掩蔽結構之間第一區(qū)中的體多數(shù)載流子濃度沒有影響。
優(yōu)選地，溝槽的最大間距在1.2到2.0微米范圍，而外圍溝槽和端部氧化結構之間的最小間距3.4到4.0微米范圍。
形成第二導電類型的層的步驟和形成第二區(qū)域的步驟優(yōu)選地包括向外延層中注入和擴散摻雜劑。
在一個優(yōu)選實施例中，至少在靠近該第一區(qū)域的溝槽壁的部分的上方形成氧化物層的步驟包括在900到1100℃度溫范圍的，最好在900到950℃干法氧化。在另一個例子中，該步驟包括在900到1100℃范圍，最好是在900到950℃范圍內(nèi)的蒸氣中的氧化。
優(yōu)選地，形成源區(qū)的步驟包括形成構圖的掩蔽層和向溝槽體區(qū)的上部注入和擴散摻雜劑。
本發(fā)明的一個優(yōu)點是，因此基本上不增加器件的閾值電壓而提供具有增加的單元濃度，低導通電阻的溝槽MOSFET器件。
本發(fā)明的另外的優(yōu)點是，基本上不增加柵極電荷實質增加，而且基本上不降低端部區(qū)域中的器件擊穿電壓來提供這種溝槽MOSFET。
此外，本發(fā)明另外的優(yōu)點是，提供具有增加的單元密度、降低的溝槽深度和降低的P體區(qū)結深度的MOSFET器件，同時避免了在端部區(qū)域中的器件擊穿電壓的實質的降低。此外，在不用采取額外工藝步驟以加深端部區(qū)域中的P體區(qū)的情況下，防止了端部區(qū)域中的擊穿。
本發(fā)明的這些和其他實施方式的優(yōu)點將通過下面結合附圖的詳細說明和所附權利要求書，使得本領域的普通技術人員明了。
參照圖2，示出了在N+襯底200上形成N型外延層202的溝槽MOSFET219。該N+襯底200是典型的硅襯底，其厚度在20到25mils的范圍，電阻率在0.005到0.01Ω-cm的范圍。該N型外延層202也是典型的硅，厚度在5到6μ的范圍，電阻率在0.18到0.25Ω-cm的范圍。
形成在外延層里的溝槽201與柵極氧化物210對齊并填充了多晶硅(即多晶硅)柵電極211。該柵極氧化物210厚度通常為500到700埃。該多晶硅電極211通常具有15到25Ω/sq的電阻率。該溝槽201通常具有1.0到2.0微米的深度XT。在溝槽之間的區(qū)域根據(jù)其形狀，通常稱為臺地或溝槽臺。為了實現(xiàn)該30V器件的0.22到0.17mΩ-cm2的單位導通電阻，圖2的器件單元密度被增加到由臺地寬度Wmesa反映的通常為2.3到6微米的范圍的溝槽間隔。
在外延層中是P區(qū)204和P區(qū)212，它們一起形成了器件的P體區(qū)。該溝槽區(qū)域中(在相鄰的溝槽之間)的P體區(qū)在此被稱為“溝槽P體區(qū)”，而在端部區(qū)域中(靠近并在外圍的溝槽的外側)的P體區(qū)在此被稱為“端部P體區(qū)”。“外圍溝槽”指，形成在表面中而且有一個側面，但其余側面不與一種或多種相似的結構相鄰的溝槽，或其一部分。相反，“內(nèi)部溝槽”指形成在表面中而且有兩個側面與一種或多種相似的結構相鄰的溝槽或其一部分。
P體區(qū)212的電阻率通常在0.15到0.4Ω-cm的范圍內(nèi)，而P體區(qū)204的電阻率通常在0.4到0.8Ω-cm的范圍內(nèi)。P體區(qū)通常延伸到外延層的內(nèi)部1.5到1.7微米。深這一深度是由端部區(qū)域(圖的右手側)中的XP和溝槽區(qū)域的XP*指定的。這些深度最好基本一致，如圖2所示。
端部區(qū)域中的P區(qū)204(因此和P體區(qū))延伸到深度XP-，而溝槽區(qū)域中的P體區(qū)204延伸到深度XP-*。如圖2所示，結深度XP-大于結深度XP-*。通常，在溝槽深度等于2.0μm的器件結構中，XP-的范圍是2.0到2.2微米，而XP-*的范圍是1.6到1.8微米相對淺的溝槽深度XT和相對淺的溝槽區(qū)域的結深度XP-*一起作用，以彌補通常與圖2所示的器件的高單元密度有關而發(fā)生的柵極電荷的增加。同時，如果在端部區(qū)的結深度XP-減少到與在溝槽區(qū)的結深度XP-*一樣的程度，那么在端部區(qū)中的擊穿就可能成為問題。但是，在本發(fā)明中，在端部區(qū)的相對深的結深度XP-阻止了該區(qū)域中的器件擊穿。
正如下面會更加容易理解，由于端部掩蔽特性的設置，例如相對于相鄰的外圍溝槽201的端部氧化物特性206，在端部區(qū)WP的P體區(qū)(它包括P區(qū)204和P區(qū)212)的寬度實質上比溝槽區(qū)中的P體區(qū)的寬度Wmesa要大。在看了下面關于的過程的討論，將更全面地理解，在寬度Wmesa足夠窄的地方，在處理過程中會發(fā)生摻雜劑在溝槽區(qū)P-區(qū)實質上的再分布，這導致了在溝槽區(qū)中的相對淺的結深度XP-*。另一方面，在WP實質上大于Wmesa的地方，在端部區(qū)的P區(qū)204發(fā)生的摻雜劑的再分布非常少，這導致了端部區(qū)的結深度XP-實際上大于XP-*。用這種方法，本發(fā)明人可以獨立將結深度XP-和XP-*控制到某種程度。
圖2中的器件還包括N+源區(qū)214，它通常延伸0.3到0.45微米的深度，并具有0.001到0.003Ω-cm的電阻率。經(jīng)過金屬接觸層218建立與N+源區(qū)214的電接觸。在同一步驟中，單獨的金屬接點(未示出)也連接到位于單元外側的柵極導條(Gaterunner)。氧化物層215和BPSG(硼磷酸鹽玻璃)區(qū)216防止多晶硅柵電極211被短接到N+源區(qū)214，與N+襯底相連的金屬漏極接點(未示出)也通常被提供。
下面將描述制造圖2的溝槽MOSFET器件的過程，參照圖3A-3E，首先在N+摻雜襯底200上生長N摻雜外延層202。例如，外延層202可在5到6微米厚，而且具有30V溝槽DMOS器件的3.0e1～3.5e16cm-3的n型摻雜濃度。然后，例如，通過在1000到1150℃的蒸氣氧環(huán)境中的氧化在外延層表面上生成初始氧化物層到5000～10000埃的厚度。隨后施加構圖的掩蔽層(未示出)到該初始氧化物層，并且將氧化物從沒有被掩蔽保護的地方除去，例如通過RIE蝕刻，以形成端部氧化物特性206。P區(qū)204隨后通過注入和擴散形成于外延層202中。例如可以注入具有40到60keV的1e13cm-3劑量的硼，接下來在1150℃擴散。此時的P層的深度約為1.8到2.0微米。最終的結構如圖3A所示。
隨后沉積掩蔽氧化物層，例如用化學氣相淀積，得到5000到10000埃的厚度。然后施加構圖的溝槽掩蔽(未示出)，接下來通過溝槽掩蔽中的小孔氧化物蝕刻，通常使用RIE。溝槽掩蔽被去除，而且溝槽201通過在氧化物層中的小孔蝕刻出，通常通過反應離子蝕刻。溝槽的深度優(yōu)選的為1.0到2.0微米范圍，分立的氧化物區(qū)208和P-區(qū)204最終被這一溝槽成步驟建立。最終的結構如圖3B所示。
然后生長犧牲氧化物，通常通過在1000到1150℃的約50到65分鐘的干法氧化，以提供連續(xù)的氧化層209(在圖3C中示出，該層包括在溝槽中新形成的犧牲氧化物和如圖3B所示的氧化物區(qū)208)。
溝槽中形成的犧牲氧化物導致了P體區(qū)摻雜劑，在此例中為位于P區(qū)204和犧牲氧化物之間的硼的再分布。
已知在氧化處理步驟中的諸如硼原子的摻雜劑的再分布。不用束之于理論，可看出，這種再分布是由于三個同時作用摻雜劑分凝系數(shù)m，其中m=CsiCox]]>
摻雜劑在硅和氧化物中的擴散系數(shù)之比率或

，以及拋物線氧化比例常數(shù)B和摻雜劑在硅中的擴散系數(shù)的平方根之比率或

圖4示出了在900℃的干氧中形成表面氧化物后的摻硼的硅材料中近似的摻雜分布。在圖4中，氧化物區(qū)對應于在X＝0(氧化物表面)和Xi(氧化物/硅界面)之間的曲線的左手側。硅區(qū)對應于圖4的超越Xi區(qū)域的右手側。在氧化前，硅以體濃度Cb均勻摻雜。在氧化后，圖4的右手側的體硅區(qū)保持在這一水平。但是，由于接近界面，在硅中的摻雜劑濃度下降。此時，硼在硅界面的濃度為硼的體濃度Cb的約20％。(通過比較，硼在界面的氧化物層的濃度為Cb的約60％)。
下面的表說明了在具有初始濃度Cb的硅層的氧化后的CI/Cb硼在界面硅中的濃度CI與硼在硅中的體濃度Cb之比)。如圖4所示，該比例約為0.2(20％)，其中硅是在900℃下的干氧中氧化的。該比例的其他參數(shù)如下表所示。從表中可看出，在低溫度下用于蒸氣氧化在界面上會發(fā)生大量的再分布。

關于該主題的其他的信息可以在Technoloty Associate(1985)Semiconductor Technology Handbook第4.1頁et seq中找到，在次對其公開的內(nèi)容被引入本文，做為參考。
除了氧化物形成條件(例如，如上可知，氧化物生長溫度和氧化物生長條件都會影響硼濃度分布)以外，硼的再分布還進一步受到溝槽間隔(即，溝槽臺尺寸)的影響?？傊?，溝槽臺越窄，摻雜劑分凝得越厲害，因為在臺地區(qū)域的硼很少。換句話講，注意到最大的摻雜劑再分布發(fā)生在犧牲氧化物表面。如果在溝槽之間形成的臺地的寬度足夠窄，這些表面效應將延伸到臺地的中心，而且較窄的臺地將具有低峰值P型摻雜濃度。
在形成犧牲氧化物層后，再分布效應的結果是，硼在P區(qū)204中的濃度在犧牲氧化物層的邊緣被耗盡。因此，在N外延區(qū)202和P區(qū)204之間的結如圖3C所示，在溝槽201的壁向上彎曲。從圖3C中還能看出，在溝槽201間的P區(qū)204中的摻雜劑再分布比端部區(qū)中的P區(qū)204淺。這種深度上的區(qū)別是在單獨的氧化步驟中建立的，而不用額外的掩蔽和擴散步驟。
氧化物層209隨后被除去，而且在它的位置上生長氧化物層210，通常通過在950到1050℃的干法氧化。氧化物層210成為完成器件的柵極氧化物，其厚度通常在500到700埃的范圍。該結構的表面隨后被覆蓋，而且溝槽被多晶硅層填充，通常使用CVD。該多晶硅通常為摻雜的N型以降低其電阻率，通常按照20Ω/sq。N型摻雜通?？梢栽?，例如，用氯化磷的CVD過程中或通過注入砷或磷來進行。該多晶硅層隨后被蝕刻，例如，通過反應離子蝕刻，以優(yōu)化它在溝槽中的厚度。由于蝕刻均勻，多晶硅層被輕微過蝕刻，而且因此形成的多晶硅柵區(qū)211通常具有位于外延層的鄰近表面下面0.1到0.2微米的頂表面。P區(qū)212隨后在P區(qū)204的上部分中形成。例如，可以向P區(qū)212注入30-40keV、3e13-4e13cm-3劑量的硼，接下來在1150℃下擴散到約1.5到1.7微米的深度。該P區(qū)212首先形成以提供理想的器件閾值電壓。最終的結構在圖3D中示出。
如上所知，諸如圖1中的現(xiàn)有技術中的器件，由于臺地區(qū)的尺寸被減少以增加單元密度，P+區(qū)最終橫向擴散到溝道區(qū)，顯著地增加了器件的閾值電壓。相反，由于避免了深P+區(qū)，本發(fā)明的處理過程不會遇到這種困難。
器件最后以常規(guī)方式完成。例如，設有定義了N+源區(qū)214的構圖的掩蔽層。N+源區(qū)可以通過注入和擴散過程形成在P區(qū)212的上部分中。例如，N+源區(qū)214可以注入150-180keV、5e15-1e13cm-3劑量的As。源極摻雜劑隨后在900到950℃下擴散到0.3～0.45微米的深度，增加了氧化物層210的暴露部分的厚度而且在多晶硅柵極區(qū)域211上形成了氧化物層215?？梢栽谡麄€結構之上形成BPSG層，隨后例如，通過PECVD，并提供構圖的光刻膠層。該結構能夠被蝕刻，通常通過離子反應蝕刻，去除BPSG和覆蓋至少每個源區(qū)214的部分的氧化物層，而剩下BPSG區(qū)216和覆蓋該多晶硅柵極區(qū)域的氧化物層215(從而保證了該柵極區(qū)域是絕緣的)。光刻膠層隨后能夠被去除，而且提供接觸源區(qū)214并作為源極的金屬接觸層218的結構。在同一步驟中，單獨的金屬接點(未示出)與位于單元外側的柵極導條連接。另一個金屬接點(未示出)也通常提供與襯底200連接，以作為漏極。最終的溝槽MOSFET219器件如圖3E所示。
作為一方面，現(xiàn)有技術中的與本發(fā)明有關的器件通常稱為溝槽DMOS(雙擴散MOS)晶體管器件，由于實際上在他們的形成中使用兩步擴散—一個形成P體區(qū)而另一個形成源區(qū)。相反，本發(fā)明的器件能夠被認為是溝槽TMOS(三擴散MOS)晶體管器件，因為在形成過程中有三步擴散--一個形成P區(qū)204，一個形成P區(qū)212，而另一個形成源區(qū)214。作為選擇，本發(fā)明的器件也可以被稱為具有雙向擴散體的MOSFET，因為P體區(qū)在兩步中形成。
盡管在此說明了各種實施例，可以理解，在不脫離本發(fā)明的精神和范圍的所附權利要求書的范圍內(nèi)，通過上述的指導，可以對本發(fā)明作出各種修改。例如，可以用本發(fā)明的方法形成其導電類型與文中所描述的相反的導電類型的各種半導體區(qū)域的結構。
權利要求
1.一種溝槽MOSFET器件，包括第一導電類型的襯底；襯底上的第一導電類型的外延層，所述的外延層的多數(shù)載流子濃度低于襯底；在所述的外延層中的多個溝槽；第一絕緣層，襯于所述的溝槽中；導電區(qū)域，位于靠近第一絕緣層的溝槽中；一個或多個溝槽體區(qū)和一個或多個端部體區(qū)，它們位于所述的外延層的上部分，所述的端部體區(qū)延伸到所述的外延層內(nèi)的深度大于所述的溝槽體區(qū)；每個溝槽體區(qū)和每個端部體區(qū)包括(a)第二導電類型的第一區(qū)域，所述的第二導電類型與所述的第一導電類型相反，和(b)靠近所述的第一區(qū)的第二導電類型的第二區(qū)域，所述的第二區(qū)域的多數(shù)載流子濃度高于所述的第一區(qū)域，而且所述的第二區(qū)域位于所述的第一區(qū)域的上面；和所述的第一導電類型的多個源區(qū)，位于所述的靠近溝槽體區(qū)的上部中的所述的溝槽。
2.根據(jù)權利要求1所述的MOSFET器件，其中所述的溝槽MOSFET器件是硅器件。
3.根據(jù)權利要求2所述的MOSFET器件，其中的器件具有從0.13到0.22Ω-cm2范圍的單位導通電阻以及20到30V范圍的擊穿電壓。
4.根據(jù)權利要求2所述的MOSFET器件，其中的端部體區(qū)的深度最小為2.0到2.2μm，溝槽體區(qū)的深度最大為1.6到1.8μm。
5.根據(jù)權利要求4所述的MOSFET器件，其中的溝槽體區(qū)的寬度范圍最大為1.2到2.0μm，而溝槽的最大深度范圍是1.0到2.0μm。
6.根據(jù)權利要求2所述的MOSFET器件，還包括端部掩蔽結構，其中所述的端部氧化物特性距離鄰近的外圍溝槽至少3.0微米。
7.根據(jù)權利要求2所述的MOSFET器件，其中所述的端部掩蔽結構是端部氧化物結構。
8.根據(jù)權利要求2所述的MOSFET器件，其中所述的第一絕緣層是氧化物層。
9.根據(jù)權利要求2所述的MOSFET器件，其中所述的導電區(qū)域是多晶硅區(qū)域。
10.根據(jù)權利要求2所述的MOSFET器件，其中第一導電類型為N型導電，第二導電類型為P型導電。
11.根據(jù)權利要求10所述的MOSFET器件，其中所述的體區(qū)摻雜有硼。
12.根據(jù)權利要求10所述的MOSFET器件，其中所述的襯底為N+襯底，所述的外延層是N外延層，所述的第一區(qū)域為P-區(qū)域，所述的第二區(qū)域為P區(qū)域，所述的源區(qū)為N+區(qū)域。
13.根據(jù)權利要求2所述的MOSFET器件，其中所述的襯底電阻率范圍從0.005到0.01Ω-cm，所述的外延層電阻率范圍從0.18到0.25Ω-cm，所述的第一區(qū)域的電阻率范圍從0.4到0.8Ω-cm，所述的第二區(qū)域的電阻率范圍從0.15到0.4Ω-cm，所述的源區(qū)的電阻率范圍從0.003到0.001Ω-cm。
14.一種形成溝槽MOSFET器件的方法，包括提供第一導電類型的襯底；在襯底上形成第一導電類型的外延層，該外延層的多數(shù)載流子濃度低于襯底；形成在外延層中的多個溝槽，溝槽中襯有第一絕緣層并包含靠近第一絕緣層的導電區(qū)域；在外延層的上部分中形成一個或多個溝槽體區(qū)和一個或多個端部體區(qū)，所述的端部體區(qū)延伸到所述的外延層內(nèi)的深度大于溝槽體區(qū)；每個溝槽體區(qū)和每個端部體區(qū)包括(a)第二導電類型的第一區(qū)域，該第二導電類型與第一導電類型相反，和(b)靠近第一區(qū)的第二導電類型的第二區(qū)域，該第二區(qū)域的多數(shù)載流子濃度高于第一區(qū)域，而且第二區(qū)域位于第一區(qū)域的上面；和形成第一導電類型的多個源區(qū)，靠近所述的溝槽體區(qū)的上部中的所述溝槽。
15.根據(jù)權利要求14所述的方法，其中形成所述一個或多個溝槽體區(qū)和所述一個或多個端部體區(qū)的步驟包括形成端部掩蔽結構；在所述外延層的上部分中形成第二導電類型的層；在所述外延層中形成所述溝槽，所述溝槽延伸穿過所述第二導電類型的層以便形成第二導電類型的分離的第一區(qū)域；在至少靠近所述的第一區(qū)域的溝槽壁上方形成氧化物層，所述的形成氧化物層的步驟導致了在靠近氧化層的第一區(qū)域中降低了多數(shù)載流子濃度的區(qū)域；以及在靠近和位于第二導電類型的第一區(qū)域的上方的外延層中形成第二導電類型的第二區(qū)域，其中，所述溝槽的間隔要足夠近，以便在形成氧化物層的過程中，在溝槽間的整個第一區(qū)域中，降低多數(shù)載流子的濃度，其中，所述端部掩蔽結構與最近的外圍溝槽間隔足夠遠，以便形成氧化物層的步驟基本上對在外圍溝槽和掩蔽結構之間的第一區(qū)的體多數(shù)載流子濃度沒有影響。
16.根據(jù)權利要求15所述的方法，其中所述的MOSFET器件是硅器件。
17.根據(jù)權利要求16所述的方法，其中所述的溝槽的最大間距范圍是1.2到2.0微米，而所述的外圍溝槽和所述的端部掩蔽特性之間的最小間距范圍是3.4到4.0微米。
18.根據(jù)權利要求15所述的方法，其中形成所述的第二導電類型的層的步驟和形成所述的第二區(qū)域的步驟包括向外延層中注入和擴散摻雜劑。
19.根據(jù)權利要求14所述的方法，其中形成所述溝槽的步驟包括在外延層上形成構圖的掩蔽層和通過所述掩蔽層蝕刻所述溝槽的步驟。
20.根據(jù)權利要求14所述的方法，其中第一絕緣層是氧化物層。
21.根據(jù)權利要求20所述的方法，其中形成氧化物層的步驟包括經(jīng)干法氧化提供氧化物層。
22.根據(jù)權利要求14所述的方法，其中導電區(qū)域是多晶硅區(qū)。
23.根據(jù)權利要求22所述的方法，其中在所述溝槽中提供導電區(qū)域的步驟包括沉積多晶硅層和隨后的蝕刻該多晶硅層。
24.根據(jù)權利要求16所述的方法，其中形成覆蓋至少靠近所述第一區(qū)的所述溝槽壁的部分的氧化物層的步驟包括在900到1100℃溫度范圍內(nèi)的干氧化。
25.根據(jù)權利要求24所述的方法，其中的溫度在900到950℃的范圍。
26.根據(jù)權利要求16所述的方法，其中形成覆蓋至少靠近第二導電類型的所述第一區(qū)的所述溝槽壁的部分的氧化物層的步驟包括溫度在900到1100℃范圍的蒸氣中的氧化。
27.根據(jù)權利要求26所述的方法，其中的溫度在900到950℃的范圍。
28.根據(jù)權利要求14所述的方法，其中形成源區(qū)的步驟包括形成構圖的掩蔽層和向溝槽體區(qū)的上部分中注入和擴散摻雜劑。
29.根據(jù)權利要求16所述的方法，其中所述第一導電類型是N型導電，其中所述第二導電類型是P型導電，而其中所述體區(qū)摻雜有硼。
全文摘要
說明了一種溝槽MOSFET器件及其制作方法。該溝槽MOSFET包括(a)第一導電類型的襯底；(b)襯底上的第一導電類型的外延層，該外延層的多數(shù)載流子濃度低于襯底；(c)在外延層中的多個溝槽；(d)第一絕緣層，例如氧化物層，襯于溝槽中；(e)導電區(qū)域，例如多晶性硅區(qū)域，位于靠近第一絕緣層的溝槽中；(f)一個或多個溝槽體區(qū)和一個或多個端部體區(qū)，它們位于外延層的上部分，端部體區(qū)延伸到外延層內(nèi)的深度大于溝槽體區(qū)；每個溝槽體區(qū)和每個端部體區(qū)包括(1)第二導電類型的第一區(qū)域，該第二導電類型與第一導電類型相反，和(2)靠近第一區(qū)的第二導電類型的第二區(qū)域，該第二區(qū)域的多數(shù)載流子濃度高于第一區(qū)域，而且第二區(qū)域位于第一區(qū)域的上面；和(g)第一導電類型的多個源區(qū)，位于靠近溝槽體區(qū)的上部中的溝槽。
文檔編號H01L21/336GK1436371SQ01811188
公開日2003年8月13日 申請日期2001年6月14日 優(yōu)先權日2000年6月16日
發(fā)明者石甫淵, 蘇根政 申請人:通用半導體公司