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具有低介電膜的半導體器件及其制造方法

文檔序號:6895668閱讀:229來源:國知局
專利名稱:具有低介電膜的半導體器件及其制造方法
技術領域
本發(fā)明一般地涉及半導體器件,更具體地說,涉及具有低介電膜的半導體器件及其制造方法。
特別地,人們付出了很大努力來研究多層互連結(jié)構技術中的所謂雙大馬士革工藝(dual-damascene process),其中,一種典型的雙大馬士革工藝包括以下步驟在層間絕緣膜中形成與要形成的互連圖形相對應的溝槽和接觸孔;以及用導電材料填充所述溝槽和接觸孔,從而形成所需的互連圖形。
當采用這樣一種雙大馬士革工藝時,利用蝕刻阻止膜來形成溝槽和接觸孔,因而蝕刻阻止膜在雙大馬士革工藝技術中的作用是非常重要的。另外,蝕刻阻止膜在SAC(自對準接觸)技術中也發(fā)揮了重要的作用,在該技術中,在半導體器件的絕緣膜中形成超過光刻的分辨率限制的極微小的接觸孔。
雙大馬士革工藝有各種變化形式,而

圖1A-1F所示的過程表示一種典型的用于形成多層互連結(jié)構的傳統(tǒng)雙大馬士革工藝。
參見圖1A,Si襯底10上具有各種半導體元器件例如MOS(金屬-氧化物-硅)晶體管(未示出),該Si襯底10被例如CVD(化學氣相淀積)-SiO2膜的層間絕緣膜11覆蓋,該層間絕緣膜11上具有互連圖形12A。應注意,互連圖形12A嵌在另一個層間絕緣膜12B中,該層間絕緣膜12B位于層間絕緣膜11上,并設置由SiN或類似材料制成的蝕刻阻止膜13,以覆蓋互連圖形12A和層間絕緣膜12B。
蝕刻阻止膜13又被另一個層間絕緣膜14覆蓋,而層間絕緣膜14被另一個蝕刻阻止膜15覆蓋。
在該示例中,還在蝕刻阻止膜15上形成了另一個層間絕緣膜16,該層間絕緣膜16被下一個蝕刻阻止膜17覆蓋。蝕刻阻止膜15和17也稱為“硬掩模”。
在圖1A的步驟中,利用光刻圖形工藝(photolithographic patterningprocess),在蝕刻阻止膜17上形成一個光刻膠圖形(resist pattern)18,該圖形18帶有一個與所需的接觸孔相對應的光刻膠開口18A,并將光刻膠圖形18用作掩模,利用干法蝕刻工藝,去除蝕刻阻止膜17。結(jié)果,在蝕刻阻止膜17中形成了一個對應于所需接觸孔的開口。
接著,在圖1B的步驟中,去除光刻膠圖形18,并將蝕刻阻止膜17用作硬掩模,對位于蝕刻阻止膜17下面的層間絕緣膜16進行RIE(反應式離子蝕刻)處理。結(jié)果,在層間絕緣膜16中形成了對應于所需接觸孔的開口16A。
接著,在圖1C的步驟中,在圖1B的結(jié)構上形成光刻膠膜19,以填充開口16A,并接著在圖1D的步驟中,利用光刻圖形工藝在光刻膠膜19上形成圖形,以形成一個對應于所需的互連圖形的光刻膠開口19A。由于形成了光刻膠開口19A,結(jié)果,露出了層間絕緣膜16中的開口16A。
在圖1D的步驟中,利用干法蝕刻工藝,去除被光刻膠開口19A露出的蝕刻阻止膜17和在開口16A底部露出的蝕刻阻止膜15,并在圖1E的步驟中去除光刻膠圖形19。另外,將蝕刻阻止膜17和15用作硬掩模同時在層間絕緣膜16和層間絕緣膜14上形成圖形。
作為圖形形成的結(jié)果,在層間絕緣膜16中形成了一個與所需的互連圖形相對應的溝槽16B并在層間絕緣膜14中形成了一個與所需的接觸孔相對應的孔14A。應注意,形成互連溝槽16B,以包括接觸孔16A。
接著,在圖1F的步驟中,利用RIE工藝去除在接觸孔14A底部露出的蝕刻阻止膜13,使得接觸孔14A底部的互連圖形12A露出。
在上述去除蝕刻阻止膜13的步驟之后,在層間絕緣膜16上形成一導體層例如Al層或Cu層,以填充互連溝槽16B和接觸孔14A,其中,對這樣淀積的導體層接著進行化學機械研磨(CMP)處理,并去除位于層間絕緣膜16上表面之上的導體層部分。結(jié)果,在互連溝槽16B中獲得互連圖形20,其通過接觸孔14A與下面的互連圖形12A形成電接觸。通過重復上述工藝步驟,可以類似地形成第三和第四層互連圖形。
在這樣一種用于形成多層互連結(jié)構的雙大馬士革工藝中,如前所述,蝕刻阻止膜13、15和17的作用非常重要。傳統(tǒng)上,人們將SiN用作蝕刻阻止膜13、15和17的材料,這是鑒于其蝕刻速率與用作層間絕緣膜14、16和18的材料的蝕刻速率的巨大差別。
同時,最近的高級半導體集成電路傾向于將具有低電阻特性的Cu用作互連圖形而取代傳統(tǒng)采用的Al,以使互連圖形中發(fā)生的信號延遲最小化。在這種高級半導體集成電路中,鑒于形成在一個公共襯底上的半導體元器件的巨大數(shù)量,以及形成在多層互連結(jié)構中的互連圖形的增加的復雜性和由此而增加的總長度,互連圖形中的信號延遲的問題成為一個嚴重的問題。
為了盡可能地減小信號延遲,除了使用Cu互連圖形之外,人們付出了巨大的努力,以減小構成多層互連結(jié)構的層間絕緣膜的介電常數(shù)。在如傳統(tǒng)的多層互連結(jié)構中那樣將SiO2或BPSG用作層間絕緣膜的情況下,應注意,層間絕緣膜的特定介電常數(shù)值通常為4-5。通過使用稱為FSG的摻F(氟)SiO2膜可以將該特定的介電常數(shù)值減小到3.3-3.6。另外,通過使用在其結(jié)構中具有Si-H基團的SiO2膜例如HSQ[氫倍半硅氧烷(hydrogen silsesquioxane)]膜,可以將該特定的介電常數(shù)值減小到2.9-3.1。另外,建議使用有機SOG或有機絕緣膜。在使用有機SOG的情況下,可以將特定介電常數(shù)降到3.0以下。另外,使用有機絕緣膜可以達到約為2.7的更低的特定介電常數(shù)。
在參照圖1A-1F說明的由雙大馬士革工藝形成的多層互連結(jié)構中,在一個層間絕緣膜與下一個層間絕緣膜之間插入一個蝕刻阻止膜是非常重要的。另一方面,當如傳統(tǒng)的多層互連結(jié)構中那樣將SiN用作這樣一個蝕刻阻止膜時,SiN的較大的特定介電常數(shù),其值約為8,大大地抵消了使用低介電層間絕緣膜的有益效果。這樣,通過結(jié)合使用Cu和低介電層間絕緣膜來減小互連圖形的電阻的努力被SiN的較高的特定介電常數(shù)破壞了??梢钥吹剑陔p大馬士革工藝步驟完成后,蝕刻阻止膜留在多層互連結(jié)構中。
在將有機絕緣膜用作層間絕緣膜的情況下,能夠?qū)iO2用作蝕刻阻止層。在這種情況下,同樣,SiO2蝕刻阻止膜的存在在很大程度上抵消了層間絕緣膜的所需的低介電常數(shù)。
應注意,在具有SAC(自對準接觸)結(jié)構的半導體器件的情況下,蝕刻阻止膜也保留在最終的器件結(jié)構中。在SAC結(jié)構中,在形成接觸孔的過程中,將蝕刻阻止膜用作自對準掩模。例如,以柵極的側(cè)壁絕緣膜的形式提供這樣一種自對準掩模。因而,將低介電材料用作SAC結(jié)構中的自對準掩模對于提高半導體器件的運行速度是很重要的。傳統(tǒng)上,已將SiN或SiON用于此目的,但這些材料具有大于4.0的特定介電常數(shù),并且未能帶來人們期望的半導體器件的運行速度的改善。
本發(fā)明的另一個并且更具體的目的是減小在具有多層互連結(jié)構的半導體器件中用作硬掩模的蝕刻阻止膜的介電常數(shù)。
本發(fā)明的又一個目的是減小在具有自對準接觸孔的半導體器件中用作自對準掩模的蝕刻阻止膜的介電常數(shù)。
本發(fā)明的再一個目的是提供一種半導體器件的制造方法,包括以下步驟在第一絕緣膜上淀積第二絕緣膜;在第二絕緣膜中形成圖形,以在其中形成一個開口;以及將所述第二絕緣膜用作一個掩模來蝕刻所述的第一絕緣膜,
其中,將一低介電膜用作所述的第二絕緣膜。
本發(fā)明的另一個目的是提供一種半導體器件,包括襯底;和設置在所述襯底上的多層互連結(jié)構,所述多層互連結(jié)構包括具有第一開口的層間絕緣膜;設置在所述層間絕緣膜上的蝕刻阻止膜,該蝕刻阻止膜具有一個與所述第一開口對準的第二開口;和填充所述第一和第二開口的導體圖形,其中,所述蝕刻阻止膜是由低介電膜形成的。
本發(fā)明的又一個目的是提供一種半導體器件,包括襯底;形成在所述襯底上的一對圖形;和形成在所述圖形對之間的接觸孔,所述圖形中的每一個上具有側(cè)壁(sidewall)絕緣膜,以及其中,所述接觸孔由所述圖形的所述側(cè)壁絕緣膜限定,所述側(cè)壁絕緣膜包括具有低介電常數(shù)的材料。
根據(jù)本發(fā)明,通過將低介電材料用作作為蝕刻阻止膜的第二絕緣膜,就能夠使由雙大馬士革工藝形成的多層互連結(jié)構中發(fā)生的信號延遲最小化。
通過下面結(jié)合附圖的詳細描述,本發(fā)明的其他目的、特征和優(yōu)點將會更加清楚。
圖2說明了本發(fā)明原理。
圖3A-3C示出了根據(jù)本發(fā)明第一實施例的半導體器件的制造方法。
圖4A-4F示出了根據(jù)本發(fā)明第二實施例的半導體器件的制造方法。
圖5A-5E示出了根據(jù)本發(fā)明第三實施例的半導體器件的制造方法。
圖6A-6E示出了根據(jù)本發(fā)明第四實施例的半導體器件的制造方法。
圖7A-7E示出了根據(jù)本發(fā)明第五實施例的半導體器件的制造方法。
圖8A-8E示出了根據(jù)本發(fā)明第六實施例的半導體器件的制造方法。
圖9A-9D示出了根據(jù)本發(fā)明第七實施例的具有SAC結(jié)構的半導體器件的制造方法。
參見圖2,標為SOD-SiO2的實驗點表示對于SOG[旋涂玻璃(spin-on-glass)]的結(jié)果,而標為P-SiO2的實驗點表示對于由等離子體CVD工藝形成的SiO2膜的結(jié)果。應注意這些SiO2膜具有較大的特定介電常數(shù),為4.0或更大。
另外,圖2中標為HSQ的實驗點表示對于以Si-H形式將氫原子(H)混入其中的SiO2膜的結(jié)果。上述由HSQ表示的SiO2膜具有低介電常數(shù)2.8-2.9。另外,圖2中標為SiN的實驗點表示根據(jù)所述用于SiO2膜的配方對由等離子體CVD工藝形成的SiN膜進行干法蝕刻處理的情況。應注意,SiN膜具有較大的特定介電常數(shù),達到8.0。
參見圖2,應注意,上述實驗點中的SiO2膜基本上沒有C,并且其特征是C濃度為0wt%。可以看出,SOG膜(SOD-SiO2)和等離子體-CVD SiO2膜是以超過400nm/min的速率蝕刻的,而等離子體-CVD SiN膜(P-SiN)的蝕刻速率降為20-30nm/min。這樣,在等離子體-CVDSiN膜與SOG膜之間或在等離子體-CVD SiN膜與等離子體-CVD SiO2膜之間獲得了十(10)或更多倍(factor)的蝕刻選擇性。另一方面,當在圖1F所示的多層互連結(jié)構中使用這樣一種SiN膜時,抵消了低介電層間絕緣膜的有益效果,這是因為其具有較大的特定介電常數(shù)。
同時,本發(fā)明的發(fā)明人發(fā)現(xiàn),在將蝕刻SiO2膜的干法蝕刻配方(recipe)應用到以SiOCH形式在SiO2中包含C(碳)的低介電絕緣膜的實驗中,蝕刻速率降到100nm/min以下,條件是該膜中的C濃度約為25wt%。對于SiOCH膜的結(jié)果在圖2中表示為“混合物1”。另外發(fā)現(xiàn),當該膜中的C濃度增加至55wt%時,蝕刻速率進一步減小到低于10nm/min,如圖2中“混合物2”所示。應注意,蝕刻速率的這些值與利用所述用于蝕刻SiO2膜的配方對等離子體-CVD SiN進行干法蝕刻處理的情況下的蝕刻速率是相當?shù)幕蛏踔粮∫恍?br> 應注意,圖2的實驗中使用的SiOCH膜是市售的旋涂膜,并且可以買到具有各種C濃度水平的膜。另外,可以通過等離子體CVD工藝形成SiOCH膜。
在這樣一種以SiOCH組分形式在SiO2結(jié)構中包含C的SiOCH膜中,Si原子與CHx基團相鍵合,因而,該膜中包含Si-C鍵。圖2的結(jié)果表明,隨著膜中Si-C鍵比例的增加,利用蝕刻SiO2膜的配方所進行的SiO2膜的蝕刻速率急劇下降。
因而,圖2的結(jié)果表明,能夠?qū)?5wt%的C并表示為“混合物2”的SiO2膜用作取代SiN膜的低介電蝕刻阻止膜。第一實施例圖3A-3C示出了根據(jù)本發(fā)明第一實施例的半導體器件的制造方法。
參見圖3A,在襯底1上形成第一絕緣膜2,并在第一絕緣膜上形成第二絕緣膜3,以形成半導體器件的一部分。
接著,在圖3B的步驟中,在第二絕緣膜3中形成開口3A,并在圖3C的步驟中在第一絕緣膜2中形成與開口3A對準的開口2A,這是通過應用干法蝕刻工藝來完成的,其中采用了用于蝕刻第一絕緣膜的配方并將第二絕緣膜3用作硬掩模。
下面的表1表明用作上述第一和第二絕緣膜2和3的材料的可能組合。
表1

參見表1,可以看出,在第一絕緣膜2由有機絕緣膜形成以及第一絕緣膜2由包含C的SiO2膜形成的情況下(排除第一絕緣膜2由SiO2、SiN或HSQ形成的情況),當HSQ層用作硬掩模3時,可以將絕緣膜3用作硬掩模來形成絕緣膜2的圖形。
從上面表1中,還應注意,在采用相應的蝕刻配方使SiO2膜、SiN膜、無機絕緣膜例如HSQ膜和包含C的SiO2膜中的任何一個形成圖形的過程中,可以將芳香族有機絕緣膜用作有效的硬掩模3。
另外,表1表明,在第一絕緣膜2由例如SiO2、SiN或HSQ的無機絕緣膜形成的情況下或在第一絕緣膜2由有機膜形成的情況下,包含C的SiO2膜可以用作有效的硬掩模。即使在第二絕緣膜3也由包含C的SiO2膜形成的情況下,包含C的SiO2膜也能用作有效的硬掩模,條件是絕緣膜2和3之間的C濃度的變化使得能夠獲得所需的選擇性蝕刻比大于5。
再參見圖2示出的關系,可以看出,當采用用于蝕刻SiO2膜的配方對第一絕緣膜2進行干法蝕刻處理時,只要將第一絕緣膜2中的C濃度設置為25wt%或更少一些并將第二絕緣膜3中的C濃度設置為55wt%或更少一些,則可以在第一和第二絕緣膜2和3之間實現(xiàn)所需的選擇性蝕刻。
在圖3C的結(jié)構中,由于將低介電材料用作絕緣膜2和3,即使在開口2A中形成低電阻導體圖形的情況下,也可以避免雜散電容增加的問題。
在第一絕緣膜2和第二絕緣膜3由包含C的SiO2膜形成的情況下,可以通過在同一反應室內(nèi)順序地并連續(xù)地進行CVD處理,在圖3A的步驟中順序地并連續(xù)地淀積絕緣膜2和3。從而,有效地實現(xiàn)形成多層互連結(jié)構的過程。第二實施例圖4A-4F示出了根據(jù)本發(fā)明第二實施例的具有多層互連結(jié)構的半導體器件的制造方法,其中與前面描述的部件相對應的那些部件用相同的標記表示,并省略了描述。
參見圖4A,該步驟對應于前面描述的圖1A的步驟,在襯底10上形成類似于圖1A的多層結(jié)構,不同之處在于,圖4A的結(jié)構使用由包含C(濃度約為55wt%)的SiOCH制成的蝕刻阻止膜23、25和27來取代蝕刻阻止膜13、15和17。
接著,在圖4B的步驟中,采用用于蝕刻SiN膜的蝕刻配方,將光刻膠圖形18用作掩模對SiOCH膜27進行干法蝕刻處理,在SiOCH膜27中形成一個對應于光刻膠開口18A的開口。應注意,光刻膠開口18A對應于要在多層互連結(jié)構中形成的接觸孔。在形成SiOCH膜27中的開口后,去除光刻膠圖形18,并將SiOCH膜27用作硬掩模對SiOCH膜27下面的層間絕緣膜16進行干法蝕刻處理,以在其中形成一個對應于光刻膠開口18A的開口16A。也可以在將光刻膠圖形18留在SiOCH膜27上的情況下進行形成開口16A的步驟。
接著,在圖4C的步驟中,在圖4B的結(jié)構上形成光刻膠膜19,并在步驟4D中對這樣形成的光刻膠膜19進行光刻處理,以形成一個與要形成在多層互連結(jié)構中的互連溝槽相對應的光刻膠開口19A。作為形成光刻膠開口19A的結(jié)果,包括形成在層間絕緣膜16中的開口16A的SiOCH膜27的一部分被露出。應注意,該開口16A露出了位于其底部的SiOCH膜25的上表面。
接著,在圖4E的步驟中,將在光刻膠開口19A處露出的SiOCH膜27的部分去除,這是通過采用用于蝕刻SiN膜的蝕刻配方,將光刻膠圖形19用作掩模進行干法蝕刻處理來完成的。通過進行干法蝕刻處理,同時去除在開口16A底部露出的SiOCH膜25,并且在光刻膠開口19A處露出層間絕緣膜25。另外,在開口16A處露出層間絕緣膜14。
接著,在圖4E的步驟中,根據(jù)SiO2膜的蝕刻配方對這樣獲得的結(jié)構進行干法蝕刻處理,在層間絕緣膜16中形成對應于光刻膠開口19A并因而對應于要形成的互連溝槽圖形的開口16B。在形成開口16B的同時,在層間絕緣膜14中形成對應于要形成的接觸孔的開口14A。
接著,在圖4F的步驟中,通過采用用于蝕刻SiN的蝕刻配方的干法蝕刻處理,將層間絕緣膜16上的SiOCH膜27連同在開口16B處露出的SiOCH膜25以及在開口14A處露出的SiOCH膜23去除。
用導電層例如Cu來填充由開口16B這樣形成的互連溝槽和由開口14A這樣形成的接觸孔。通過用CMP工藝來去除位于層間絕緣膜16上的Cu層,獲得圖4F中示出的導體圖形20,該導體圖形與下面的互連圖形12A在接觸孔14A處形成電接觸。
在本實施例中,最好使用低介電無機膜例如摻F的SiO2膜、HSQ膜例如SiOH膜或多孔膜作為層間絕緣膜14和16?;蛘?,可以將有機SOG膜或芳香族有機膜用作低介電層間絕緣膜14和16。當然,可以將CVD-SiO2膜或SOG膜用作層間絕緣膜14和16。
通過將低介電有機膜或無機膜用作層間絕緣膜14和16,可以降低多層互連結(jié)構的總的介電常數(shù),并提高半導體器件的運行速度。
應注意,可以通過旋涂工藝或等離子體CVD工藝來形成SiOCH膜23、25和27。如果在圖4A的步驟中用等離子體CVD工藝來形成SiOCH膜23、25和27,就可以利用形成其他膜14和16的工藝來連續(xù)形成膜23、25和27,而不用將襯底從等離子體CVD裝置中取出到外界環(huán)境中。
在用旋涂工藝形成SiOCH膜23、25和27的情況下,可以通過將這些膜與SOG膜相結(jié)合來實現(xiàn)較大的蝕刻選擇性,如參照圖2所解釋的。該特征將被用于群集(clustered)硬掩模工藝,后面將對其進行描述。第三實施例圖5A-5E示出了根據(jù)本發(fā)明第三實施例的半導體器件的制造方法,其中與前面描述的部件相對應的那些部件用相同的標記表示,并省略了描述。
參見對應于圖4A步驟的圖5A,通過順序地淀積SiOCH膜23、層間絕緣膜14、SiOCH膜25、層間絕緣膜16和SiOCH膜27,在設置于Si襯底上的層間絕緣膜11上的互連層12上形成分層結(jié)構。另外,在這樣形成的分層結(jié)構上形成光刻膠圖形18,其中該光刻膠圖形18具有對應于要在多層互連結(jié)構中形成的接觸孔的光刻膠開口18A,類似于前面描述的實施例。
接著,在圖5B的步驟中,將光刻膠圖形18用作掩模,采用用于蝕刻SiN膜的蝕刻配方,使SiOCH膜27形成圖形,以形成一個對應于光刻膠開口18A的開口(未示出)。
當這樣形成的光刻膠開口18A露出下面的層間絕緣膜16時,采用用于蝕刻SiO2膜的配方對露出的絕緣膜16進行蝕刻處理,其中持續(xù)進行該蝕刻處理,直到露出SiOCH膜25為止。從而,在層間絕緣膜16中形成了一個對應于光刻膠開口18A的開口。
然后采用用于蝕刻SiN膜的蝕刻配方對這樣露出的SiOCH膜25進行處理,在SiOCH膜25中形成一個對應于光刻膠開口18A的開口,以露出下面的層間絕緣膜14。然后采用用于蝕刻SiO2膜的蝕刻配方,對這樣露出的層間絕緣膜14進行蝕刻處理,在層間絕緣膜14中形成一個對應于前述的光刻膠開口18A的開口14A。應注意,這樣形成的開口14A順序穿過SiOCH膜27、層間絕緣膜16、SiOCH膜25和層間絕緣膜14,并在其底部露出SiOCH膜23。
接著,在圖5C的步驟中,去除光刻膠18并在圖5B的結(jié)構上新設置光刻膠膜19以填充開口14A。然后在圖5D的步驟中利用光刻圖形工藝,在這樣形成的光刻膠膜19上形成圖形,在光刻膠膜19中形成與要在多層互連結(jié)構中形成的互連溝槽相對應的光刻膠開口19A。
接著,在圖5E的步驟中,將這樣形成的帶有光刻膠開口19A的光刻膠膜19用作掩模,并采用用于蝕刻SiN膜的蝕刻配方對SiOCH膜27進行干法蝕刻處理。從而,在SiOCH膜27中形成一個對應于光刻膠開口19A的開口,以露出下面的層間絕緣膜16。另外,去除光刻膠圖形19,并采用用于蝕刻SiO2膜的蝕刻配方,將SiOCH膜27用作掩模,通過干法蝕刻工藝去除被形成在SiOCH膜27中的開口所露出的層間絕緣膜16。結(jié)果,在層間絕緣膜16中形成對應于要在多層互連結(jié)構中形成的互連溝槽的開口16A,與光刻膠開口19A相對應。
SiOCH膜25一露出,用于形成開口16A的干法蝕刻處理則自動停止,然后去除露出的SiOCH膜27、25和23。通過用導電層例如Cu層來填充開口16A和14A,獲得前面參照圖4F說明的多層互連結(jié)構。
在本實施例中,同樣,可以將摻F的SiO2膜、HSQ膜例如SiOH膜或芳香族的低介電有機絕緣膜用作層間絕緣膜14和16,從而減小多層互連結(jié)構的總的介電常數(shù)。結(jié)果,具有這樣一種多層互連結(jié)構的半導體器件的運行速度提高了。第四實施例圖6A-6E示出了根據(jù)本發(fā)明第四實施例的半導體器件的制造方法,其中與前面描述的部件相對應的那些部件用相同的標記表示,并省略了描述。
參見圖6A,圖6A的步驟與圖4A或圖5A的過程基本上相同,通過在互連層12上順序地淀積SiOCH膜23、層間絕緣膜14、SiOCH膜25、層間絕緣膜16和SiOCH膜27,在設置于Si襯底10上的層間絕緣膜11上的互連層12上形成分層結(jié)構。另外,在該分層結(jié)構上設置帶有光刻膠開口28A的光刻膠圖形28,該開口對應于要在多層互連結(jié)構中形成的互連溝槽。
接著,在圖6B的步驟中,將光刻膠圖形28用作掩模,根據(jù)一種用于蝕刻SiN膜的蝕刻配,對SiOCH膜27進行蝕刻處理。結(jié)果,在SiOCH膜27中形成一個開口(未示出),對應于前面所述的光刻膠開口28A,以致于該開口露出位于SiOCH膜27下面的層間絕緣膜16。于是,根據(jù)一種用于蝕刻SiO2膜的蝕刻配方,對這樣露出的層間絕緣膜16進行蝕刻處理,在層間絕緣膜16中形成一個對應于光刻膠開口28A,并因而對應于要形成的互連溝槽的開口16A,以露出SiOCH膜25。
接著,在圖6C的步驟中,去除光刻膠膜28,并在圖6B的結(jié)構上形成新的光刻膠膜29,使得該光刻膠膜29填充開口16A。另外,在圖6D的步驟中通過光刻工藝在光刻膠膜29上形成圖形,從而在光刻膠膜29中形成光刻膠開口29A,對應于要形成的接觸孔。
接著,在圖6E的步驟中,將這樣形成的具有光刻膠開口29A的光刻膠膜29用作掩模,并采用一種用于蝕刻SiN膜的配方,對SiOCH膜25進行干法蝕刻處理,以去除SiOCH膜25的露出的部分。從而,在SiOCH膜25中形成一個對應于光刻膠開口29A的開口,以露出下面的層問絕緣膜14。
在去除光刻膠膜29后,將SiOCH膜27和SiOCH膜25用作硬掩模,并采用一種用于蝕刻SiO2膜的蝕刻配方,對層間絕緣膜14進行干法蝕刻處理。結(jié)果,在層問絕緣膜14中形成開口14A,對應于光刻膠開口29A,并因而對應于要在多層互連結(jié)構中形成的接觸孔。
SiOCH膜23一露出,用于形成開口14A的干法蝕刻處理則自動停止。在露出SiOCH膜23后,同時去除SiOCH膜23的露出的部分和SiOCH膜27和25的露出的部分,并用導電層例如Cu層來填充開口16A和開口14A。從而,獲得參照圖4F說明的多層互連結(jié)構。
在本實施例中,同樣,可以使用低介電無機絕緣膜例如摻F的SiO2膜、HSQ膜例如SiOH膜或多孔膜、或有機SOG膜、或芳香族的低介電有機絕緣膜中的任何一種。本實施例的多層互連結(jié)構具有減小了的總介電常數(shù)這樣一個有益的特征,并且具有該多層互連結(jié)構的半導體器件的運行速度提高了。第五實施例圖7A-7E示出了根據(jù)本發(fā)明第五實施例的半導體器件的制造方法,其中與前面描述的部件相對應的那些部件用相同的標記表示,并省略了描述。
參見圖7A,通過順序地淀積SiOCH膜23、層間絕緣膜14和SiOCH膜25,在設置于Si襯底10上的層間絕緣膜11上的互連層12上形成分層結(jié)構。另外,在前面所述的SiOCH膜25上形成光刻膠圖形31,其中形成帶有光刻膠開口31A的光刻膠圖形31,所述開口對應于要在多層互連結(jié)構中形成的接觸孔。
應注意,光刻膠開口31A露出SiOCH膜25,并在圖7B的步驟中采用一種用于蝕刻SiN膜的蝕刻配方對SiOCH膜25進行干法蝕刻處理。結(jié)果,在SiOCH膜25中形成一個對應于光刻膠開口31A的開口25A。
接著,在圖7B的步驟中,在SiOCH膜25上淀積層間絕緣膜16,以填充開口25A,再在層間絕緣膜16上淀積SiOCH膜27。
接著,在圖7C的步驟中,將光刻膠膜32涂敷到SiOCH膜27上,并在圖7D的步驟中用光刻圖形工藝在光刻膠膜32中形成圖形。結(jié)果,在多層互連結(jié)構中形成一個對應于要形成的互連溝槽的開口32A。
接著,在圖7E的步驟中,將光刻膠膜32用作掩模,并采用一種用于蝕刻SiN膜的干法蝕刻配方,對開口32A處露出的SiOCH膜27進行干法蝕刻處理。繼續(xù)進行于法蝕刻處理,直到露出下面的層間絕緣膜16。
接著,采用一種用于蝕刻SiO2膜的蝕刻配方,對層間絕緣膜16進行蝕刻,從而在層間絕緣膜16中形成一個開口16A,對應于光刻膠開口32A,并從而對應于要形成的互連溝槽。應注意,SiOCH膜25一露出,層間絕緣膜16A的干法蝕刻處理則在該SiOCH膜25形成的部分停止,而干法蝕刻處理在膜25中形成開口25A的部分繼續(xù)進行至層間絕緣膜14中。結(jié)果,在層間絕緣膜14中形成開口14A,對應于開口25A,并從而對應于要在多層互連結(jié)構中形成的接觸孔。
應注意,SiOCH膜23一露出,用于形成開口14A的干法蝕刻處理則停止。于是,去除SiOCH膜27、25和23,并用導電層例如Cu層來填充開口16A和14A。從而獲得圖4F所示的多層互連結(jié)構。
在本實施例中,同樣,可以使用低介電無機絕緣膜例如摻F的SiO2膜、HSQ膜例如SiOH膜或多孔膜、或有機SOG膜、或芳香族的低介電有機絕緣膜。本實施例的多層互連結(jié)構具有減小的總介電常數(shù),并且具有這樣一種多層互連結(jié)構的半導體器件的運行速度提高了。第六實施例圖8A-8E示出了根據(jù)本發(fā)明第六實施例的半導體器件的制造方法,其中本實施例的多層互連結(jié)構使用一種所謂的集成硬掩模。在附圖中,與前面描述的部件相對應的那些部件用相同的標記表示,并省略了描述。
在本實施例中,該方法從圖8A的步驟開始,在該步驟中,在其中包括互連圖形12A的互連層12上形成分層結(jié)構,這是通過順序淀積SiOCH膜23、層間絕緣膜14、SiOCH膜25、層間絕緣膜16和SiOCH膜27來完成的,類似于其他的實施例,并且通過等離子體CVD工藝或通過旋涂工藝再在SiOCH膜27上淀積SiO2膜32。另外,在SiO2膜32上形成光刻膠圖形18,使得光刻膠圖形18包括對應于要在多層互連結(jié)構中形成的接觸孔的光刻膠開口18A。應注意,SiOCH膜27和SiO2膜32用作硬掩模,并一起形成了所謂的群集硬掩模結(jié)構。
在圖8A的步驟中,還將光刻膠膜18用作掩模,采用一種用于蝕刻SiO2膜的蝕刻配方再對SiO2膜32進行干法蝕刻,從而在SiO2膜32中形成一個對應于光刻膠開口18A的開口。在SiO2膜中這樣形成的開口露出下面的SiOCH膜27。
接著,將蝕刻配方改變?yōu)橐环N用于蝕刻SiN膜的配方,并在圖8A的步驟中利用該新的蝕刻配方對SiOCH膜27的露出的部分進行干法蝕刻處理。結(jié)果,在SiOCH膜27中形成對應于光刻膠開口18A的開口27A,其中開口27A露出層間絕緣膜16,如圖8B中所示。
在圖8B的步驟中形成開口27A后,去除光刻膠圖形18并在SiO2膜32上設置光刻膠圖形19,以致于光刻膠開口19A露出SiO2膜32,與要形成在多層互連結(jié)構中的互連溝槽的圖形相一致。在圖8C的步驟中,通過采用用于蝕刻SiO2膜的干法蝕刻配方進行干法蝕刻處理來去除SiO2膜32的露出的部分。
在圖8C的上述干法蝕刻處理中,SiOCH膜27用作蝕刻停止膜,而形成在SiO2膜32中的對應于光刻膠開口19A的開口32A露出SiOCH膜27,如圖8C中所示。
在圖8C的步驟中,應注意,在SiO2膜32的干法蝕刻處理的同時,干法蝕刻處理繼續(xù)進行到開口27A處的層間絕緣膜16中,從而在層間絕緣膜16中形成對應于開口27A的開口16A。在該過程中,應注意,SiOCH膜27用作硬掩模。作為干法蝕刻處理的結(jié)果,SiOCH膜25在開口16A處露出。
接著,在圖8D的步驟中,將蝕刻配方改變?yōu)橐环N用于蝕刻SiN膜的蝕刻配方,并同時去除在開口32A處露出的SiOCH膜27和在開口16A處露出的SiOCH膜25。結(jié)果,在開口32A處露出層間絕緣膜16,而在開口16A處露出層間絕緣膜14。
接著,在圖8E的步驟中,將蝕刻配方改變?yōu)橐环N用于蝕刻SiO2膜的蝕刻配方,并通過采用該用于蝕刻SiO2膜的新蝕刻配方進行干法蝕刻處理來去除在開口32A處露出的層間絕緣膜16和在開口16A處露出的層間絕緣膜14。結(jié)果,形成了帶有開口16B的層間絕緣膜16,該開口16B對應于開口19A并因而對應于要形成的互連溝槽。同時,形成帶有開口14A的層間絕緣膜14,該開口14A對應于光刻膠開口18A,并因而對應于要形成的接觸孔。
另外,去除圖8E的結(jié)構中的SiOCH膜27和SiOCH膜25及SiOCH膜23的露出的部分,并用導體層例如Cu層填充這樣獲得的開口16A和開口14A。由此獲得參照圖4F說明的多層互連結(jié)構。
應注意,本實施例在圖8C的步驟中利用了用作第一硬掩模的SiO2膜32與用作第二硬掩模的SiOCH膜27的蝕刻速率之間的差別。因此,通過將旋涂SOG膜用作硬掩模32并將旋涂SiOCH膜用作硬掩模27,可以實現(xiàn)硬掩模32與硬掩模27之間的很大的蝕刻速率選擇性,如從前面說明的圖2以及下面表2中可以看出的。
表2

參見表2,例1表示一種典型的傳統(tǒng)情況,其中將CVD-SiO2膜用作第一硬掩模(HM1)32,并結(jié)合將CVD-SiN膜用作第二硬掩模(HM2)27;而例2表示本實施例,其中將SOG膜(SOD-SiO2)用作第一硬掩模(HM1)32,并結(jié)合將SiOCH膜(SOD-混合物)用作第二硬掩模(HM2)27。
從表2中可以看出,在將CVD-SiN膜用作第二硬掩模27并將CVD-SiO2膜用作第一硬掩模32的傳統(tǒng)的情況下,所能達到的蝕刻選擇比僅為17。另一方面,在將SOG用作第一硬掩模32并將具有圖2所示混合物2的成分的SiOCH膜用作第二硬掩模27的情況下,蝕刻選擇比可以高達100。
另外,表2表明,在將SOG膜用作蝕刻阻止膜來對SiOCH膜進行干法蝕刻時,可以獲得約為13的蝕刻選擇性,該蝕刻選擇性值大于在將CVD-SiO2膜用作蝕刻阻止膜來對CVD-SiN膜進行干法蝕刻的傳統(tǒng)情況下所獲得的蝕刻選擇性,后者約為4.8。應注意,在采用一種用于SiN膜的蝕刻配方對SiOCH膜進行干法蝕刻處理的情況下的蝕刻速率,比采用相同蝕刻配方對等離子體-CVD膜進行干法蝕刻的情況下的蝕刻速率稍大,條件是該SiOCH膜具有混合物2的成分。
應注意,通過旋涂工藝這樣形成的SiOCH膜27可以覆蓋下面的層間絕緣膜16,而不會在膜17與層間絕緣膜16之間的界面上形成缺陷。
在本實施例中,同樣,可以將各種低介電無機膜例如摻F的SiO2膜、HSQ膜包括SiOH膜或多孔膜、或有機SOG膜、或芳香族的低介電有機絕緣膜用作層間絕緣膜14和16。從而減小多層互連結(jié)構的總介電常數(shù),并且提高半導體器件的運行速度。
應注意,本實施例的群集硬掩模結(jié)構的上部硬掩模層32不限于SiO2膜,也可以使用具有較低C濃度水平的SiOCH膜。第七實施例下面,將參照圖9A-9D描述根據(jù)本發(fā)明第七實施例的具有SAC(自對準接觸)結(jié)構的半導體器件的制造方法。
參見圖9A,在一個通過熱氧化工藝攙雜為p型或n型的Si襯底41上形成一個柵極氧化膜42,并通過CVD工藝在柵極氧化膜42上形成一個多晶硅膜43。另外,通過旋涂工藝在多晶硅膜43上形成前面所說明的SiOCH膜44。
接著,在圖9B的步驟中,利用光刻圖形工藝,在SiOCH膜44和下面的多晶硅膜43中形成圖形,在襯底41上形成彼此相鄰的多晶硅電極43A和43B。作為在SiOCH膜44中形成圖形的結(jié)果,在作為上述的SiOCH膜44的圖形形成處理結(jié)果的多晶硅柵極43A和43B上形成SiOCH圖形44E和44F。
在圖9B的步驟中,將柵極43A和43B用作自對準掩模來對Si襯底41進行離子植入處理,從而在襯底41中形成與柵極43A和43B鄰近的擴散區(qū)(未示出)。另外,通過CVD工藝設置另一個SiOCH膜,以覆蓋包括SiOCH圖形44E和44F的柵極43A和43B,并采用用于蝕刻SiN膜的蝕刻配方對這樣淀積的SiOCH膜進行回蝕處理(etch-back process)。結(jié)果,形成了柵極43A,該柵極43A在其側(cè)壁具有由SiOCH形成的側(cè)壁絕緣膜44A和44B。類似地,形成柵極43B,該柵極43B在其側(cè)壁具有由SiOCH形成的側(cè)壁絕緣膜44C和44D。
接著,通過等離子體CVD工藝在Si襯底41上淀積SiO2膜45,以覆蓋上述柵極43A和43B,這些柵極43A和43B包括插入的SiOCH膜44A-44F。
接著,在圖9C的步驟中,通過采用用于蝕刻SiO2膜的蝕刻配方對SiO2膜45進行干法蝕刻,在SiO2膜45中形成接觸孔45A,以露出形成在柵極43A和柵極43B之間的擴散區(qū)。從而,這樣一種干法蝕刻處理使得柵極43A和43B上的SiOCH側(cè)壁絕緣膜44A-44F露出,其中,由于參照圖2說明的蝕刻處理的選擇性,側(cè)壁絕緣膜44A-44F一露出,干法蝕刻處理則自動停止。
另外,在圖9D的步驟中,在SiO2膜上設置電極46,以覆蓋接觸孔45A。
與將SiN用作蝕刻阻止膜的傳統(tǒng)情況相比,根據(jù)本實施例,可以在圖9C的步驟中提高SiOCH蝕刻阻止膜44A-44F中的任何一個SiOCH蝕刻阻止膜與SiO2膜45之間的干法蝕刻處理的選擇性,并且成功地消除蝕刻阻止膜44A-44F厚度減小的問題和相關的柵極漏電流問題。由于蝕刻阻止膜44A-44F的介電常數(shù)非常小,因此,本實施例的半導體器件的運行速度提高了。
另外,本發(fā)明不限于前面所述的實施例,在不偏離本發(fā)明范圍的情況下,可以作出各種變動和修改。工業(yè)實用性根據(jù)本發(fā)明,可以通過將低介電絕緣膜用作蝕刻阻止膜或硬掩模來減小多層互連結(jié)構的總介電常數(shù),并提高半導體器件的運行速度。另外,這樣一種低介電蝕刻阻止膜可以用于具有SAC結(jié)構的半導體器件。
權利要求書(按照條約第19條的修改)1.(修改)一種制造半導體器件的方法,包括以下步驟在第一絕緣膜上淀積第二絕緣膜;在第二絕緣膜中形成圖形,以在其中形成一個開口;和將所述第二絕緣膜用作一個蝕刻掩模來蝕刻所述第一絕緣膜,其中,將一低介電膜用作所述第二絕緣膜,并且所述第二絕緣膜包括一包含C的SiO2膜。
2.(刪除)3.(刪除)4.(刪除)5.(修改)如權利要求1所述的方法,其中,所述第二絕緣膜包含的C的濃度使得所述第二絕緣膜對于一種用于蝕刻所述第一絕緣膜的蝕刻配方具有蝕刻選擇性。
6.如權利要求5所述的方法,其中,所述C的濃度被選擇成當采用用于蝕刻所述第一絕緣膜的所述蝕刻配方時,所述第二絕緣膜的蝕刻速率為所述第一絕緣膜的蝕刻速率的1/5或更小一些。
7.(修改)如權利要求1所述的方法,其中,所述第二絕緣膜中包含的C的濃度超過約25wt%。
8.(修改)如權利要求1所述的方法,其中,所述第二絕緣膜中包含的C的濃度約為55wt%。
9.如權利要求1所述的方法,其中,所述第一絕緣膜包括有機絕緣膜,而所述第二絕緣膜包括氫倍半硅氧烷膜。
10.(修改)如權利要求1所述的方法,其中,所述第一絕緣膜包括有機絕緣膜。
11.(修改)如權利要求1所述的方法,其中,所述第一絕緣膜包括無機絕緣膜。
12.(刪除)
13.(刪除)14.(刪除)15.(刪除)16.(刪除)17.(修改)一種制造半導體器件的方法,包括以下步驟在第一絕緣膜上淀積第二絕緣膜;在第二絕緣膜中形成圖形,以在其中形成一個開口;和將所述第二絕緣膜用作一個蝕刻掩模來蝕刻所述第一絕緣膜,其中,將一低介電膜用作所述第二絕緣膜,并且所述第一絕緣膜包括一含C的SiO2膜。
18.如權利要求17所述的方法,其中,所述第一絕緣膜包含的C的濃度使得所述第一絕緣膜對于一種用于蝕刻所述第二絕緣膜的蝕刻配方具有蝕刻選擇性。
19.如權利要求18所述的方法,其中,所述C的濃度被選擇成當采用用于蝕刻所述第二絕緣膜的所述蝕刻配方時,所述第一絕緣膜的蝕刻速率為所述第二絕緣膜的蝕刻速率的1/5或更小一些。
20.如權利要求17所述的方法,其中,所述第一絕緣膜中包含的C的濃度超過約25wt%。
21.如權利要求17所述的方法,其中,所述第一絕緣膜中包含的C的濃度約為55wt%。
22.(修改)一種制造半導體器件的方法,包括以下步驟在第一絕緣膜上淀積第二絕緣膜;在第二絕緣膜中形成圖形,以在其中形成一個開口;和將所述第二絕緣膜用作一個蝕刻掩模來蝕刻所述第一絕緣膜,其中,將一低介電膜用作所述第二絕緣膜,并且所述第一絕緣膜包括一含C的SiO2膜,并且所述第二絕緣膜包括一含C的SiO2膜。
23.如權利要求22所述的方法,其中,所述第一和第二絕緣膜各自包含的C的濃度被選擇成使得所述第二絕緣膜對于一種用于蝕刻所述第一絕緣膜的蝕刻配方具有蝕刻選擇性。
24.如權利要求23所述的方法,其中,所述第一和第二絕緣膜的所述C的濃度被選擇成當采用用于蝕刻所述第一絕緣膜的所述蝕刻配方時,所述第二絕緣膜的蝕刻速率為所述第一絕緣膜的蝕刻速率的1/5或更小一些。
25.如權利要求1所述的方法,其中,所述第一和第二絕緣膜是在一個共同的淀積裝置中順序形成的。
26.(修改)一種半導體器件,包括襯底;和設置在所述襯底上的多層互連結(jié)構,所述多層互連結(jié)構包括具有第一開口的層間絕緣膜;設置在所述層問絕緣膜上的蝕刻阻止膜,該蝕刻阻止膜具有一個與所述第一開口對準的第二開口;和填充所述第一和第二開口的導體圖形,其中,所述蝕刻阻止膜是由低介電膜形成的,并且所述蝕刻阻止膜包括一含C的SiO2膜。
27.(刪除)28.(刪除)29.(刪除)30.(修改)如權利要求26所述的半導體器件,其中,所述蝕刻阻止膜包含的C的濃度超過約25wt%。
31.(修改)如權利要求26所述的半導體器件,其中,所述蝕刻阻止膜包含的C的濃度約為55wt%。
32.(修改)如權利要求26所述的半導體器件,其中,所述層間絕緣膜選自由SiO2膜和氫倍半硅氧烷膜構成的組。
33.如權利要求26所述的半導體器件,其中,所述層間絕緣膜包括有機絕緣膜,而所述蝕刻阻止膜包括氫倍半硅氧烷膜。
34.如權利要求26所述的半導體器件,其中,所述層間絕緣膜包括有機絕緣膜,而所述蝕刻阻止膜包括一其中含C的SiO2膜。
35.如權利要求34所述的半導體器件,其中,所述蝕刻阻止膜包含的C的濃度超過約25wt%。
36.如權利要求34所述的半導體器件,其中,所述蝕刻阻止膜包含的C的濃度約為55wt%。
37.如權利要求26所述的半導體器件,其中,所述層間絕緣膜和所述蝕刻阻止膜由含C的SiO2膜形成,其各自包含的C的濃度被選擇成對于一種用于蝕刻所述層間絕緣膜的蝕刻配方,所述蝕刻阻止膜的蝕刻速率為所述層間絕緣膜的蝕刻速率的1/5或更小一些。
38.如權利要求37所述的半導體器件,其中,所述蝕刻阻止膜包含的C的濃度約為55wt%,而所述層間絕緣膜包含的C的濃度約為25wt%或更少一些。
39.(修改)一種半導體器件,包括襯底;形成在所述襯底上的一對圖形;和形成在所述圖形對之間的接觸孔,所述圖形中的每一個上具有側(cè)壁絕緣膜,并且其中,所述接觸孔由所述圖形的所述側(cè)壁絕緣膜限定,所述側(cè)壁絕緣膜包括具有低介電常數(shù)的材料,所述側(cè)壁絕緣膜包括一其中含C的SiO2膜。
40.(刪除)41.(修改)如權利要求39所述的半導體器件,其中,所述側(cè)壁絕緣膜包含的C的濃度超過約25wt%。
42.(修改)如權利要求39所述的半導體器件,其中,所述側(cè)壁絕緣膜包含的C的濃度約為55wt%。
權利要求
1.一種制造半導體器件的方法,包括以下步驟在第一絕緣膜上淀積第二絕緣膜;在第二絕緣膜中形成圖形,以在其中形成一個開口;和將所述第二絕緣膜用作一個蝕刻掩模來蝕刻所述第一絕緣膜,其中,將一低介電膜用作所述第二絕緣膜。
2.如權利要求1所述的方法,其中,所述第一絕緣膜包括無機絕緣膜,而所述第二絕緣膜包括有機絕緣膜。
3.如權利要求2所述的方法,其中,所述第一絕緣膜選自由SiO2膜、SiN膜和氫倍半硅氧烷膜構成的組。
4.如權利要求1所述的方法,其中,所述第一絕緣膜包括無機絕緣膜,而所述第二絕緣膜包括一包含C的SiO2膜。
5.如權利要求4所述的方法,其中,所述第二絕緣膜包含的C的濃度使得所述第二絕緣膜對于一種用于蝕刻所述第一絕緣膜的蝕刻配方具有蝕刻選擇性。
6.如權利要求5所述的方法,其中,所述C的濃度被選擇成當采用用于蝕刻所述第一絕緣膜的蝕刻配方時,所述第二絕緣膜的蝕刻速率為所述第一絕緣膜的蝕刻速率的1/5或更小一些。
7.如權利要求4所述的方法,其中,所述第二絕緣膜中包含的C的濃度超過約25wt%。
8.如權利要求4所述的方法,其中,所述第二絕緣膜中包含的C的濃度約為55wt%。
9.如權利要求1所述的方法,其中,所述第一絕緣膜包括有機絕緣膜,而所述第二絕緣膜包括氫倍半硅氧烷膜。
10.如權利要求1所述的方法,其中,所述第一絕緣膜包括有機絕緣膜,而所述第二絕緣膜包括有機絕緣膜。
11.如權利要求1所述的方法,其中,所述第一絕緣膜包括有機絕緣膜,而所述第二絕緣膜包括一含C的SiO2膜。
12.如權利要求11所述的方法,其中,所述第二絕緣膜包含的C的濃度使得所述第二絕緣膜對于一種用于蝕刻所述第一絕緣膜的蝕刻配方具有蝕刻選擇性。
13.如權利要求12所述的方法,其中,所述C的濃度被選擇成當采用用于蝕刻所述第一絕緣膜的所述蝕刻配方時,所述第二絕緣膜的蝕刻速率為所述第一絕緣膜的蝕刻速率的1/5或更小一些。
14.如權利要求11所述的方法,其中,所述第二絕緣膜中包含的C的濃度超過約25wt%。
15.如權利要求11所述的方法,其中,所述第二絕緣膜中包含的C的濃度約為55wt%。
16.如權利要求11所述的方法,其中,所述第二絕緣膜包括氫倍半硅氧烷膜。
17.如權利要求1所述的方法,其中,所述第一絕緣膜包括一含C的SiO2膜,而其中所述第二絕緣膜包括有機絕緣膜。
18.如權利要求17所述的方法,其中,所述第一絕緣膜包含的C的濃度使得所述第一絕緣膜對于一種用于蝕刻所述第二絕緣膜的蝕刻配方具有蝕刻選擇性。
19.如權利要求18所述的方法,其中,所述C的濃度被選擇成當采用用于蝕刻所述第二絕緣膜的所述蝕刻配方時,所述第一絕緣膜的蝕刻速率為所述第二絕緣膜的蝕刻速率的1/5或更小一些。
20.如權利要求17所述的方法,其中,所述第一絕緣膜中包含的C的濃度超過約25wt%。
21.如權利要求17所述的方法,其中,所述第一絕緣膜中包含的C的濃度約為55wt%。
22.如權利要求1所述的方法,其中,所述第一絕緣膜包括一其中含C的SiO2膜,而所述第二絕緣膜包括一其中含C的SiO2膜。
23.如權利要求22所述的方法,其中,所述第一和第二絕緣膜各自含的C的濃度被選擇成使得所述第二絕緣膜對于一種用于蝕刻所述第一絕緣膜的蝕刻配方具有蝕刻選擇性。
24.如權利要求23所述的方法,其中,所述第一和第二絕緣膜的所述C的濃度被選擇成當采用用于蝕刻所述第一絕緣膜的所述蝕刻配方時,所述第二絕緣膜的蝕刻速率為所述第一絕緣膜的蝕刻速率的1/5或更小一些。
25.如權利要求1所述的方法,其中,所述第一和第二絕緣膜是在一個共同的淀積裝置中順序形成的。
26.一種半導體器件,包括襯底;和設置在所述襯底上的多層互連結(jié)構,所述多層互連結(jié)構包括具有第一開口的層間絕緣膜;設置在所述層間絕緣膜上的蝕刻阻止膜,該蝕刻阻止膜具有一個與所述第一開口對準的第二開口;和填充所述第一和第二開口的導體圖形,其中,所述蝕刻阻止膜是由低介電膜形成的。
27.如權利要求26所述的半導體器件,其中,所述層間絕緣膜包括無機絕緣膜,并且其中所述的蝕刻阻止膜包括有機絕緣膜。
28.如權利要求26所述的半導體器件,其中,所述無機層間絕緣膜選自由SiO2膜、SiN膜和氫倍半硅氧烷膜構成的組。
29.如權利要求26所述的半導體器件,其中,所述的第一層間絕緣膜包括無機絕緣膜,而所述蝕刻阻止膜包括一其中含C的SiO2膜。
30.如權利要求29所述的半導體器件,其中,所述蝕刻阻止膜包含的C的濃度超過約25wt%。
31.如權利要求29所述的半導體器件,其中,所述蝕刻阻止膜包含的C的濃度約為55wt%。
32.如權利要求29所述的半導體器件,其中,所述層間絕緣膜選自由SiO2膜和氫倍半硅氧烷膜構成的組。
33.如權利要求26所述的半導體器件,其中,所述層間絕緣膜包括有機絕緣膜,而所述蝕刻阻止膜包括氫倍半硅氧烷膜。
34.如權利要求26所述的半導體器件,其中,所述層間絕緣膜包括有機絕緣膜,而所述蝕刻阻止膜包括一其中含C的SiO2膜。
35.如權利要求34所述的半導體器件,其中,所述蝕刻阻止膜包含的C的濃度超過約25wt%。
36.如權利要求34所述的半導體器件,其中,所述蝕刻阻止膜包含的C的濃度約為55wt%。
37.如權利要求26所述的半導體器件,其中,所述層間絕緣膜和所述蝕刻阻止膜由含C的SiO2膜形成,其各自包含的C的濃度被選擇成對于一種用于蝕刻所述層間絕緣膜的蝕刻配方,所述蝕刻阻止膜的蝕刻速率為所述層間絕緣膜的蝕刻速率的1/5或更小一些。
38.如權利要求37所述的半導體器件,其中,所述蝕刻阻止膜包含的C的濃度約為55wt%,而所述層間絕緣膜包含的C的濃度約為25wt%或更少一些。
39.一種半導體器件,包括襯底;形成在所述襯底上的一對圖形;和形成在所述圖形對之間的接觸孔,所述圖形中的每一個上具有側(cè)壁絕緣膜,并且其中,所述接觸孔由所述圖形的所述側(cè)壁絕緣膜限定,所述側(cè)壁絕緣膜包括具有低介電常數(shù)的材料。
40.如權利要求39所述的半導體器件,其中,所述側(cè)壁絕緣膜包括一其中含C的SiO2膜。
41.如權利要求40所述的半導體器件,其中,所述側(cè)壁絕緣膜包含的C的濃度超過約25wt%。
42.如權利要求40所述的半導體器件,其中,所述側(cè)壁絕緣膜包含的C的濃度約為55wt%。
全文摘要
一種制造半導體器件的方法,包括以下步驟在第一絕緣膜上淀積第二絕緣膜,在第二絕緣膜中形成圖形以在其中形成一個開口,以及利用第二絕緣膜作為一個蝕刻掩模來蝕刻第一絕緣膜,其中,將一低介電膜用作第二絕緣膜。
文檔編號H01L21/768GK1426600SQ01808741
公開日2003年6月25日 申請日期2001年4月26日 優(yōu)先權日2000年4月28日
發(fā)明者前川薰, 杉浦正仁 申請人:東京毅力科創(chuàng)株式會社
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